JPH05291914A - Ｍｏｓドライバー段の作動特性最適化装置 - Google Patents
Ｍｏｓドライバー段の作動特性最適化装置Info
- Publication number
- JPH05291914A JPH05291914A JP4128303A JP12830392A JPH05291914A JP H05291914 A JPH05291914 A JP H05291914A JP 4128303 A JP4128303 A JP 4128303A JP 12830392 A JP12830392 A JP 12830392A JP H05291914 A JPH05291914 A JP H05291914A
- Authority
- JP
- Japan
- Prior art keywords
- driver stage
- signal
- mos
- mos driver
- optimizing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00323—Delay compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/01—Details
- H03K3/011—Modifications of generator to compensate for variations in physical values, e.g. voltage, temperature
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 クロック制御されるディジタル回路内のＭＯ
Ｓドライバー段の作動特性を最適化するための装置であ
って、ＥＭＶ放射ができるかぎり小さい回路を提供す
る。 【構成】 ユニット１から作動クロック、ユニット２か
ら参照クロックが供給される。ユニット２は集積回路上
に位置しており、供給電圧、モジュール温度および製造
許容差にドライバー段の現在の作動特性と同様に関係す
る振動周波数を有する発振器である。実際の作動周波数
と参照周波数との比を形成し、それからＭＯＳドライバ
ー段のスイッチング時間を制御する信号を発生する手段
３が設けられている。ユニット１１は制御可能なドライ
バーに対する操作量を形成し、この操作量は出力端子１
０から取り出される。
Ｓドライバー段の作動特性を最適化するための装置であ
って、ＥＭＶ放射ができるかぎり小さい回路を提供す
る。 【構成】 ユニット１から作動クロック、ユニット２か
ら参照クロックが供給される。ユニット２は集積回路上
に位置しており、供給電圧、モジュール温度および製造
許容差にドライバー段の現在の作動特性と同様に関係す
る振動周波数を有する発振器である。実際の作動周波数
と参照周波数との比を形成し、それからＭＯＳドライバ
ー段のスイッチング時間を制御する信号を発生する手段
３が設けられている。ユニット１１は制御可能なドライ
バーに対する操作量を形成し、この操作量は出力端子１
０から取り出される。
Description
【０００１】
【産業上の利用分野】本発明は、クロック制御されるデ
ィジタル回路内のＭＯＳドライバー段の作動特性を最適
化するための装置に関する。
ィジタル回路内のＭＯＳドライバー段の作動特性を最適
化するための装置に関する。
【０００２】
【従来の技術】このようなＭＯＳドライバー段は相補性
に構成されており、またたとえば、ウー．ティーツェ
（U.Tietze) およびツェーハー. シェンク(Ch.Schenk)
著「半導体回路技術」、第８版、１９８６年、第２１１
頁以降から知られている。その第２１２頁、第９．３６
図に２つの相補性のトランジスタＴ１、Ｔ２から成るＣ
ＭＯＳインバータが示されている。入力信号は両トラン
ジスタの両ゲート端子に供給される。両トランジスタの
負荷経路は直列に接続されており、基準電位ＶDDおよび
接地点と接続されている。直列回路の節点から出力信号
を取り出すことができる。
に構成されており、またたとえば、ウー．ティーツェ
（U.Tietze) およびツェーハー. シェンク(Ch.Schenk)
著「半導体回路技術」、第８版、１９８６年、第２１１
頁以降から知られている。その第２１２頁、第９．３６
図に２つの相補性のトランジスタＴ１、Ｔ２から成るＣ
ＭＯＳインバータが示されている。入力信号は両トラン
ジスタの両ゲート端子に供給される。両トランジスタの
負荷経路は直列に接続されており、基準電位ＶDDおよび
接地点と接続されている。直列回路の節点から出力信号
を取り出すことができる。
【０００３】ＭＯＳおよびＣＭＯＳ回路での出力ドライ
バーは、供給電圧、温度、製造許容差および負荷に関係
して、その作動特性に大きい変動を示す。モジュールの
ＥＭＶ放射はこのような出力ドライバーのドライバー能
力と非常に強く相関している。このようなドライバーを
含んでいるマイクロプロセッサの処理速度はますます高
くなるので、このようなモジュールのＥＭＶ放射はます
ますユーザーにとって１つの問題となっている。
バーは、供給電圧、温度、製造許容差および負荷に関係
して、その作動特性に大きい変動を示す。モジュールの
ＥＭＶ放射はこのような出力ドライバーのドライバー能
力と非常に強く相関している。このようなドライバーを
含んでいるマイクロプロセッサの処理速度はますます高
くなるので、このようなモジュールのＥＭＶ放射はます
ますユーザーにとって１つの問題となっている。
【０００４】
【発明が解決しようとする課題】本発明の課題は、クロ
ック制御されるディジタル回路内のＭＯＳドライバー段
の作動特性を最適化するための装置であって、ＥＭＶ放
射ができるかぎり小さい回路を提供することである。
ック制御されるディジタル回路内のＭＯＳドライバー段
の作動特性を最適化するための装置であって、ＥＭＶ放
射ができるかぎり小さい回路を提供することである。
【０００５】
【課題を解決するための手段】この課題を解決するた
め、本発明においては、作動クロックおよび参照クロッ
クを供給され、実際の作動周波数と参照周波数との比を
形成し、それからＭＯＳドライバー段のスイッチング時
間を制御する信号を発生する手段が設けられる。
め、本発明においては、作動クロックおよび参照クロッ
クを供給され、実際の作動周波数と参照周波数との比を
形成し、それからＭＯＳドライバー段のスイッチング時
間を制御する信号を発生する手段が設けられる。
【０００６】
【実施例】以下、４つの図面により本発明を一層詳細に
説明する。
説明する。
【０００７】本発明の基本原理は、実際の作動周波数を
参照周波数に対する比に変換し、またそれに応じて制御
可能なドライバー段に対する制御量として使用される信
号を発生する手段が設けられていることである。図１に
は原理的構成が示されている。たとえば外部から供給さ
れるシステムクロックである。集積回路の内部で参照値
を発生するユニットである。これはたとえば参照発振器
であってよい。両ユニット１、２の出力信号は比形成ユ
ニット３に供給される。比形成ユニットの出力信号は次
いでユニット１１に供給される。このユニット１１は制
御可能なドライバーに対する操作量を形成し、この操作
量は出力端子１０から取り出すことができる。
参照周波数に対する比に変換し、またそれに応じて制御
可能なドライバー段に対する制御量として使用される信
号を発生する手段が設けられていることである。図１に
は原理的構成が示されている。たとえば外部から供給さ
れるシステムクロックである。集積回路の内部で参照値
を発生するユニットである。これはたとえば参照発振器
であってよい。両ユニット１、２の出力信号は比形成ユ
ニット３に供給される。比形成ユニットの出力信号は次
いでユニット１１に供給される。このユニット１１は制
御可能なドライバーに対する操作量を形成し、この操作
量は出力端子１０から取り出すことができる。
【０００８】図２には、作動特性を調節するための拡張
された装置が示されている。図１に示されている装置に
くらべて、図２に示されている装置はさらに制御可能な
ドライバー段４を含んでいる。６は制御不可能なドライ
バー段である。両ドライバー段４、６の後にそれぞれ、
スイッチング時間検査の役割をするユニット５、７が接
続されている。これらのユニットはそのつどのドライバ
ー段のスイッチング時間を求める。両ユニット５、７の
出力信号は比形成のためのユニット８に供給される。比
検査のための両ユニット３、８の出力信号を供給される
コンパレータ９が設けられている。コンパレータ９の出
力信号は調節可能なドライバー４に対する操作量として
の役割をする。さらにコンパレータ９の出力信号は出力
端１０に供給され、そこから回路内に位置する個々のド
ライバー段に対する操作量を取り出すことができる。
された装置が示されている。図１に示されている装置に
くらべて、図２に示されている装置はさらに制御可能な
ドライバー段４を含んでいる。６は制御不可能なドライ
バー段である。両ドライバー段４、６の後にそれぞれ、
スイッチング時間検査の役割をするユニット５、７が接
続されている。これらのユニットはそのつどのドライバ
ー段のスイッチング時間を求める。両ユニット５、７の
出力信号は比形成のためのユニット８に供給される。比
検査のための両ユニット３、８の出力信号を供給される
コンパレータ９が設けられている。コンパレータ９の出
力信号は調節可能なドライバー４に対する操作量として
の役割をする。さらにコンパレータ９の出力信号は出力
端１０に供給され、そこから回路内に位置する個々のド
ライバー段に対する操作量を取り出すことができる。
【０００９】集積回路上に位置しており、供給電圧、モ
ジュール温度および製造許容差にドライバー段の現在の
作動特性と同様に関係する振動周波数を有する参照発振
器２により、参照量が発生される。ユニット３のなかで
いまこの参照周波数と外部から供給される実際の作動周
波数１との間の算術比が形成される。こうして発生され
た出力信号は調節回路に対する操作量としての役割をす
る。図２による拡張された装置では付加的に１つの調節
される参照ドライバー４のスイッチング時間と１つの調
節されない参照ドライバー６のスイッチング時間とが比
較される。両スイッチング時間の比が両クロック周波数
の比に等しいならば、装置全体の最適な作動特性が保証
されている。両比形成ユニットの出力信号はこの目的で
コンパレータにより比較される。コンパレータの出力信
号は再び調節回路に対する操作量としての役割をする。
ジュール温度および製造許容差にドライバー段の現在の
作動特性と同様に関係する振動周波数を有する参照発振
器２により、参照量が発生される。ユニット３のなかで
いまこの参照周波数と外部から供給される実際の作動周
波数１との間の算術比が形成される。こうして発生され
た出力信号は調節回路に対する操作量としての役割をす
る。図２による拡張された装置では付加的に１つの調節
される参照ドライバー４のスイッチング時間と１つの調
節されない参照ドライバー６のスイッチング時間とが比
較される。両スイッチング時間の比が両クロック周波数
の比に等しいならば、装置全体の最適な作動特性が保証
されている。両比形成ユニットの出力信号はこの目的で
コンパレータにより比較される。コンパレータの出力信
号は再び調節回路に対する操作量としての役割をする。
【００１０】上記の調節可能な出力ドライバーは図３に
示されている。これはたとえば３つの相補性に構成され
た段から成っている。これらの段は前記の従来の技術に
相応して構成されており、また作動電圧端子ＶDDおよび
ＶSSと接続されている。こうして各段は２つの相補性の
ＭＯＳトランジスタ１５、１６；１９、２０；２１、２
２を含んでいる。互いに相補性に構成されておりまた等
しい入力信号により駆動される両第１段１５、１６およ
び１９、２０はそれらのスイッチング時間を制御可能で
ある。これは、両相補性トランジスタ１５、１６；１
９、２０の負荷経路の直列回路に付加のトランジスタ１
７；１８のそれぞれ負荷経路が直列に接続されているこ
とにより遂行される。第１のトランジスタ１７はその際
に作動電圧ＶSSに直列に接続されている。それに対して
第２のトランジスタ１８は作動電圧ＶDDに直列に接続さ
れている。付加のトランジスタ１７、１８のゲート端子
はそれぞれ入力端１２、１４と接続されている。これら
の入力端１２、１４に、図１および図２に示されている
出力端子１０からの制御信号から導き出され得る信号が
供給され得る。トランジスタ２１および２２から成る第
３段は通常の仕方で構成されており、両トランジスタの
入力端はそれぞれ第１および第２のドライバー段の出力
端と接続されている。装置全体の出力信号は、トランジ
スタ２１および２２の負荷経路の直列回路の節点と接続
されている出力端子２３から取り出すことができる。
示されている。これはたとえば３つの相補性に構成され
た段から成っている。これらの段は前記の従来の技術に
相応して構成されており、また作動電圧端子ＶDDおよび
ＶSSと接続されている。こうして各段は２つの相補性の
ＭＯＳトランジスタ１５、１６；１９、２０；２１、２
２を含んでいる。互いに相補性に構成されておりまた等
しい入力信号により駆動される両第１段１５、１６およ
び１９、２０はそれらのスイッチング時間を制御可能で
ある。これは、両相補性トランジスタ１５、１６；１
９、２０の負荷経路の直列回路に付加のトランジスタ１
７；１８のそれぞれ負荷経路が直列に接続されているこ
とにより遂行される。第１のトランジスタ１７はその際
に作動電圧ＶSSに直列に接続されている。それに対して
第２のトランジスタ１８は作動電圧ＶDDに直列に接続さ
れている。付加のトランジスタ１７、１８のゲート端子
はそれぞれ入力端１２、１４と接続されている。これら
の入力端１２、１４に、図１および図２に示されている
出力端子１０からの制御信号から導き出され得る信号が
供給され得る。トランジスタ２１および２２から成る第
３段は通常の仕方で構成されており、両トランジスタの
入力端はそれぞれ第１および第２のドライバー段の出力
端と接続されている。装置全体の出力信号は、トランジ
スタ２１および２２の負荷経路の直列回路の節点と接続
されている出力端子２３から取り出すことができる。
【００１１】集積回路の必要とされる作動特性に関係し
て接続端子１２にＶSS＋ＵTN＜Ｕ12＜ＵDDの値を有する
電圧が与えられる。ここでＵTNはｎチャネル形式のトラ
ンジスタ１７のカットオフ電圧である。作動電圧が下の
仕様範囲内にあれば、かつ（または）作動温度が上の仕
様範囲内にあれば、かつ（または）テクノロジーがトラ
ンジスタの低い電流収率を有するモジュールを供給して
おりまたシステムクロックが最大であれば、より高い電
圧が端子１２に与えられる。それに類似して、集積回路
の必要とされる作動特性に関係して接続端子１４にＶDD
−ＵTP＞Ｕ14＞ＵSSの値を有する電圧が与えられる。こ
こでＵTPはｐチャネル形式のトランジスタ１８のカット
オフ電圧である。両電圧Ｕ12およびＵ14は、端子１２お
よび１４に与えられ、また端子１０に与えられる制御信
号から直接に導き出され得る制御電圧である。こうして
付加のトランジスタ１７、１８により出力ドライバーの
駆動の遅延が達成される。それにより、作動電圧に相当
し、またこうして出力トランジスタ２１および２２に対
する電流制限の作用をする電圧スパンを有するより平ら
な駆動エッジが得られる。
て接続端子１２にＶSS＋ＵTN＜Ｕ12＜ＵDDの値を有する
電圧が与えられる。ここでＵTNはｎチャネル形式のトラ
ンジスタ１７のカットオフ電圧である。作動電圧が下の
仕様範囲内にあれば、かつ（または）作動温度が上の仕
様範囲内にあれば、かつ（または）テクノロジーがトラ
ンジスタの低い電流収率を有するモジュールを供給して
おりまたシステムクロックが最大であれば、より高い電
圧が端子１２に与えられる。それに類似して、集積回路
の必要とされる作動特性に関係して接続端子１４にＶDD
−ＵTP＞Ｕ14＞ＵSSの値を有する電圧が与えられる。こ
こでＵTPはｐチャネル形式のトランジスタ１８のカット
オフ電圧である。両電圧Ｕ12およびＵ14は、端子１２お
よび１４に与えられ、また端子１０に与えられる制御信
号から直接に導き出され得る制御電圧である。こうして
付加のトランジスタ１７、１８により出力ドライバーの
駆動の遅延が達成される。それにより、作動電圧に相当
し、またこうして出力トランジスタ２１および２２に対
する電流制限の作用をする電圧スパンを有するより平ら
な駆動エッジが得られる。
【００１２】図４には制御可能な出力ドライバーの別の
実施例が示されている。これは再び３つの段から構成さ
れている。最初の両段は再び並列に駆動され、また第３
段は最初の両段の出力信号により駆動される。第１段は
相補性のトランジスタ２５、２６を含んでおり、これら
の負荷経路は直列に接続されている。この直列回路は一
方では、作動電圧ＶDDが与えられている接続端子と接続
されている。直列回路の他方の端子は端子１２に通じて
いる。同じく第２段は相補性のトランジスタ２７、２８
を含んでおり、これらの負荷経路は同じく直列に接続さ
れている。この直列回路は一方では端子１４と接続され
ており、他方では電圧ＶSSが与えられている基準電位の
端子と接続されている。トランジスタ２１および２２か
ら成る第３段は図３と同じく両第１段と接続されてい
る。
実施例が示されている。これは再び３つの段から構成さ
れている。最初の両段は再び並列に駆動され、また第３
段は最初の両段の出力信号により駆動される。第１段は
相補性のトランジスタ２５、２６を含んでおり、これら
の負荷経路は直列に接続されている。この直列回路は一
方では、作動電圧ＶDDが与えられている接続端子と接続
されている。直列回路の他方の端子は端子１２に通じて
いる。同じく第２段は相補性のトランジスタ２７、２８
を含んでおり、これらの負荷経路は同じく直列に接続さ
れている。この直列回路は一方では端子１４と接続され
ており、他方では電圧ＶSSが与えられている基準電位の
端子と接続されている。トランジスタ２１および２２か
ら成る第３段は図３と同じく両第１段と接続されてい
る。
【００１３】モジュールの必要とされる作動特性に関係
して接続端子１２にＶSS＋ＵTN＜Ｕ12＜ＵDDの値を有す
る電圧が与えられる。ここでＵTNはｎチャネル形式のト
ランジスタのカットオフ電圧である。より高い電圧は、
上記のように、変更された作動電圧、作動温度またはテ
クノロジーにより条件付けられる状況において与えられ
得る。それに類似して、接続端子１４には、集積回路の
必要とされる作動特性に関係してＶDD−ＵTP＞Ｕ14＞Ｕ
SSの値を有する電圧が与えられる。ここでＵTPはｐチャ
ネル形式のトランジスタのカットオフ電圧である。端子
１２および１４における電圧Ｕ12およびＵ14は、上記の
ように、直接に端子１０における制御信号から導き出さ
れ得る。最初の両段の出力電圧はこうしてそれぞれ端子
１２、１４に与えられている電圧により制限され得る。
この制限は同じく出力トランジスタ２１および２２に対
する電流制限の作用をする。
して接続端子１２にＶSS＋ＵTN＜Ｕ12＜ＵDDの値を有す
る電圧が与えられる。ここでＵTNはｎチャネル形式のト
ランジスタのカットオフ電圧である。より高い電圧は、
上記のように、変更された作動電圧、作動温度またはテ
クノロジーにより条件付けられる状況において与えられ
得る。それに類似して、接続端子１４には、集積回路の
必要とされる作動特性に関係してＶDD−ＵTP＞Ｕ14＞Ｕ
SSの値を有する電圧が与えられる。ここでＵTPはｐチャ
ネル形式のトランジスタのカットオフ電圧である。端子
１２および１４における電圧Ｕ12およびＵ14は、上記の
ように、直接に端子１０における制御信号から導き出さ
れ得る。最初の両段の出力電圧はこうしてそれぞれ端子
１２、１４に与えられている電圧により制限され得る。
この制限は同じく出力トランジスタ２１および２２に対
する電流制限の作用をする。
【００１４】本発明による装置は特にマイクロプロセッ
サに対するＭＯＳ技術でのすべての集積回路に適してい
る。
サに対するＭＯＳ技術でのすべての集積回路に適してい
る。
【００１５】
【発明の効果】本発明によれば、そのつどの作動状態に
適合することができると共に、供給電圧、温度および製
造許容差の変化を簡単に補償することができる。
適合することができると共に、供給電圧、温度および製
造許容差の変化を簡単に補償することができる。
【図１】本発明の実施例の原理回路図である。
【図２】本発明の別の実施例の原理回路図である。
【図３】本発明のドライバー段の実施例の回路図であ
る。
る。
【図４】本発明のドライバー段の別の実施例の回路図で
ある。
ある。
１ システムクロック ２ 参照値発生ユニット ３ 比形成ユニット ４、６ ドライバー段 ５、７ スイッチング時間検査ユニット ８ 比形成ユニット ９ コンパレータ １０ 出力端 １１ 操作量形成ユニット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｚ 8941−5Ｊ 19/0948
Claims (5)
- 【請求項１】 クロック制御されるディジタル回路内の
ＭＯＳドライバー段の作動特性を最適化するための装置
において、作動クロックおよび参照クロックを供給さ
れ、実際の作動周波数と参照周波数との比を形成し、そ
れからＭＯＳドライバー段のスイッチング時間を制御す
る信号を発生する手段（３）が設けられていることを特
徴とするＭＯＳドライバー段の作動特性最適化装置。 - 【請求項２】 制御可能なＭＯＳドライバー段の制御さ
れるスイッチング時間と制御不可能なＭＯＳドライバー
段の制御されないスイッチング時間との比を形成しこの
比から別の信号を発生する別の手段（８）が設けられて
おり、前記信号および前記別の信号を供給され、前記両
比が等しくなるまで制御可能なＭＯＳドライバー段に供
給される信号を発生するコンパレータ（９）が設けられ
ていることを特徴とする請求項１記載の装置。 - 【請求項３】 参照周波数を出力信号として発生する参
照発振器（２）が設けられていることを特徴とする請求
項１または２記載の装置。 - 【請求項４】 ドライバー段が、それぞれ１つの制御ト
ランジスタ（１７；１８）の負荷経路が相補性に構成さ
れたドライバー段（１５、１６；１９、２０）の負荷経
路に直列に接続されており、また制御トランジスタ（１
７；１８）の制御入力端に制御信号が供給されることを
特徴とする請求項１ないし３の１つに記載の装置。 - 【請求項５】 ドライバー段の相補性に構成されたドラ
イバー段のトランジスタ（１５、１６；２９、３０）の
負荷経路の直列回路に基準電位（ＶSS；ＶDD）の代わり
に制御信号が供給されることを特徴とする請求項１ない
し３の１つに記載の装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP91106527A EP0510221A1 (de) | 1991-04-23 | 1991-04-23 | Anordnung zur Optimierung des Betriebsverhaltens von MOS-Treiberstufen in taktgesteuerten digitalen Schaltungen |
| AT91106527.4 | 1991-04-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05291914A true JPH05291914A (ja) | 1993-11-05 |
Family
ID=8206650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4128303A Withdrawn JPH05291914A (ja) | 1991-04-23 | 1992-04-20 | Ｍｏｓドライバー段の作動特性最適化装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0510221A1 (ja) |
| JP (1) | JPH05291914A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5359234A (en) * | 1993-02-01 | 1994-10-25 | Codex, Corp. | Circuit and method of sensing process and temperature variation in an integrated circuit |
| EP0919891B1 (de) | 1997-11-26 | 2004-09-29 | Infineon Technologies AG | Anordnung und Verfahren zur Anpassung von Ausgangstreibern von integrierten Schaltungen an die gegebenen Verhältnisse |
| DE19841757C1 (de) * | 1998-09-11 | 2000-03-02 | Siemens Ag | Schaltungsanordnung zur Anpassung des Ausgangssignals eines Ausgangstreibers an die gegebenen Verhältnisse |
| KR100438773B1 (ko) * | 2001-08-31 | 2004-07-05 | 삼성전자주식회사 | Ｐｖｔ 변화와 출력단자의 부하 커패시턴스의 변화에기인하는 슬루율 변화를 감소시키는 출력버퍼 회로 및이를 구비하는 반도체장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3996481A (en) * | 1974-11-19 | 1976-12-07 | International Business Machines Corporation | FET load gate compensator |
| US4641048A (en) * | 1984-08-24 | 1987-02-03 | Tektronix, Inc. | Digital integrated circuit propagation delay time controller |
| JPS635553A (ja) * | 1986-06-25 | 1988-01-11 | Fujitsu Ltd | バツフア回路 |
| US4939389A (en) * | 1988-09-02 | 1990-07-03 | International Business Machines Corporation | VLSI performance compensation for off-chip drivers and clock generation |
| US4975598A (en) * | 1988-12-21 | 1990-12-04 | Intel Corporation | Temperature, voltage, and process compensated output driver |
| US4972101A (en) * | 1989-09-19 | 1990-11-20 | Digital Equipment Corporation | Noise reduction in CMOS driver using capacitor discharge to generate a control voltage |
-
1991
- 1991-04-23 EP EP91106527A patent/EP0510221A1/de not_active Ceased
-
1992
- 1992-04-20 JP JP4128303A patent/JPH05291914A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0510221A1 (de) | 1992-10-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4638184A (en) | CMOS bias voltage generating circuit | |
| US6683445B2 (en) | Internal power voltage generator | |
| JPH05145384A (ja) | Ｃｍｏｓレシーバ入力インターフエース回路 | |
| US5914631A (en) | Voltage generating circuit | |
| KR900005455A (ko) | 레벨 변환 기능을 갖는 출력버퍼회로 | |
| EP0411789A2 (en) | High speed CMOS differential interface circuits | |
| US5512861A (en) | Buffer stage for use with a current controlled oscillator | |
| US4894560A (en) | Dual-slope waveform generation circuit | |
| US6078207A (en) | Output amplitude regulating circuit | |
| US6191661B1 (en) | Oscillator circuit with reduced capacity for AC coupling capacitor | |
| US6850100B2 (en) | Output buffer circuit | |
| JPH0514167A (ja) | 出力ドライバ回路 | |
| JP2605565B2 (ja) | 半導体集積回路 | |
| JPH05291914A (ja) | Ｍｏｓドライバー段の作動特性最適化装置 | |
| US6975100B2 (en) | Circuit arrangement for regulating the duty cycle of electrical signal | |
| US6025747A (en) | Logic signal selection circuit | |
| JPS6083421A (ja) | レベルシフト回路 | |
| US4549096A (en) | Monolithically integrated semiconductor circuit with transistors | |
| KR20000001016A (ko) | 반도체 메모리 장치의 내부 전원전압 변환회로 | |
| JP3043241B2 (ja) | 可変遅延回路 | |
| JP3052433B2 (ja) | レベルシフト回路 | |
| JP3783072B2 (ja) | 基準パルス発生回路 | |
| JPH07508143A (ja) | Ｃｍｏｓ電流ステアリング回路 | |
| JP3508333B2 (ja) | 定電圧回路 | |
| JP2731057B2 (ja) | コンパレータ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990706 |