JPH07508143A - Ｃｍｏｓ電流ステアリング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＣＭＯ３電流ステアリング回路 本願発明は概略ＣＭＯ８型Ｏ８電流ステフ回路に関する。

従来技術 電流ステアリング回路を用いて多量の電流を１又は２以上の出方に供給及び選択 的に送り出すことは公知である。一般的には、電流ステアリング回路は、一定電 流を供給する第１ステージと、通常、２つの並列トランジスタからなっていて一 定電流を送り出す第２ステージとを持つ。そのような電流ステアリング回路の作 動の際には、所定のバイアスがトランジスタの一方に加えられ、がっ、他方のト ランジスタの導電率が制御されて、電流が最大の導電率を示すトランジスタを通 じて送り出される（つまり、一定経路で送り出される）。従来の電流ステアリン グ回路においては、第２ステージが電流をどこを通って送り出されるかにかかわ らず、回路から引き出された電流はほぼ一定である。

ＣＭＯ３技術によって作られたような電流ステアリング回路は、多くの場合、バ ッテリー駆動の用途に用いられるように設計されている。例えば、その様な回路 は多くの場合バッテリー駆動のラップトツブコンピュータに用いられている。

そのような電流ステアリング回路は、適用ハードウェアが電流を必要とするか否 かにかかわらず同じ量の電流を引き出すという上述した特性を持つので、その回 路は不必要にバッテリーの作動時間を減少させる。

発明の概要 本願発明は、概略は、電流を選択された出力に送り出すが、出力において電流を 必要としない場合には最小のアイドリング電流のみを引き出す回路を提供する。

言い換えると、本願発明に係る回路は、適用ハードウェアが大電流を必要としな いときには、そのような電流を発生することを回避し、その結果、適用ハードウ ェアを作動させるバッテリーを維持するものである。

概略を述べると、本願発明の回路は並列の入力及び出力を個々に持つ２つの第１ ステージのトランジスタからなり、一方は、最小のアイドリング電流を定量的に 供給するように構成されており、また、他方は制御可能で要求に応じて高出力の 電流を供給することができる。これらの２つの第１ステージのトランジスタの出 力は結合され、さらに、２つの第２ステージのトランジスタの入力に接続されて いる。その第２ステージのトランジスタは、さらに、個々に並列の入力及び出力 を持ち、電流を第２ステージのトランジスタに通過、つまり、送り出す。第２ス テージにおいては、所定のバイアスがトランジスタの一方の制御入力に供給され 、制御可能なバイアスが他方のトランジスタの制御入力に供給される。第２ステ ージの制御可能なバイアスによるとトランジスタの導電率が制御でき、さらに、 ２つの第２ステージのトランジスタは本質的に並列なので、一方の導電率を変更 すると、電流の流れを第１ステージから高導電率を示す第２ステージのトランジ スタを通じて実質的に送り出すことができる。

本願発明の回路においては、第１ステージのトランジスタの出力及び第２ステー ジのトランジスタの入力はノードで接続されている。アイドリング電流はそのノ ードを一定電圧に維持するのに役立つ。回路は、第１ステージが大電流を供給す るときだけその大電流を引き出す。本願発明は他の場合には電流を節約する。

電流を制御する本願発明の方法は、概略、アイドリング電流を発生し、電源電流 を制御可能な状態で発生し、さらに、アイドリング電流と電源電流とを電気的に 電流通過、つまり送り出し装置に接続する。その送り出し装置は望ましくは２つ の電流経路を持ち、さらに、その経路の導電率を相対的に制御することを考慮に いれである。さらに、本願発明の方法においては、電源電流の発生は電流送り出 し装置の電流経路の導電率と相互に関係しており、これにより、選択された経路 を通じて導電率を実質的に定めることができる。その方法によると、特定の第２ ステージのトランジスタの出力に繋がる電流経路の相対的な導電率を電源電流の 発生に関連させることによって、大電流をその特定の第２ステージのトランジス タの出力に導くことができる。

図面の簡単な説明 本願発明は、添付図面と関連させて後述の説明を参照することによってより理解 することができ、そこでは、同じ素子には同一の参照番号を付しである。

図面において、 図１は本願発明に係る回路の１実施例の概略図である。

図２は本願発明に係る回路の他の実施例の概略図である。

望ましい実施例の詳細な説明 図１に本願発明の第１の望ましい実施例を示す。本願発明の回路の望まい）実施 例のすべてにおいて、回路は、単一の集積回路、望ましくは０ＭＯ８製造工程を 利用したシリコン上に作られる。さらに、各トランジスタがｐチャンネルＭＯＳ トランジスタであることが望ましい。

図１の電流ステアリング回路１００においては、回路の第１ステージが、第１電 源トランジスタ１０１と第１アイドリングトランジスタ１１１とからなる。通常 は、第１フイトリングトランジスタのソース１１３は一定電圧源（Ｖｃｃ）、典 型的な例としては５ボルトに接続されており、そのゲート１１５はほぼ一定の（ 非ゼロ）バイアス電圧に接続されている。従って、第１アイドリングトランジス タ１１１は通常そのドレーン１１７を通じてほぼ一定のアイドリング電流を供給 する。

さらに、図１の電流ステアリング回路においては、第１電源トランジスタ１０１ が、望ましくは、そのソース１０３において一定電圧Ｖｃｃを受取り、そのゲー ト１０５において可変制御入力信号を受け取る。ゲート１０５はノードしくはゲ ート１１５と等しいか又はＶｃｃのいずれかである。前者の場合におｔｌては、 トランジスタは電流を導通させてそのドレーン１０７に流し、後者の場合におい ては、トランジスタは電流を実質的にドレーン１０７を通じて導通させなＩｌ） 。

電源及びアイドリングトランジスタ１０１．１１１のドレーン１０７．１１７１ ｔそれぞれノード１２０に接続されている。第１ステージはノード１２０をｊｔ ｌ！一定に維持して、回路１００の応答時間を遅延させるであろうノードの充電 及び放電を繰り返す必要性を減少させる。

ノード１２０は、第２ステージのアイドリングトランジスタ１２１及び第２ステ ージの電源トランジスタ１３１のソース１２３及び１３３Ｉこもぞれぞれ接続さ れている。第２ステージの電源トランジスタ１３１のゲート１３５はノード１６ ５に接続されており、そのノードはほぼ一定の中間バイアス電圧に接続されてお り、その中間電圧は望ましくは接地電位とＶｃｃとの間にある。第２ステージの アイドリングトランジスタ１２１のゲート１２５はノード１６４に接続されてい る。

回路１００の作動の際には、ノード１６４における入力信号は望ましくは接地電 位又は一定電圧Ｖｃｃのいずれかである。前者の場合は、トランジスタ１２１は 電流をソースからドレーンに導通させ、後者の場合は、トランジスタ１２１は導 通しない。トランジスタ１３１が導通するときには、トランジスタ１２１がほぼ 非導通となる（つまり、ノード１６４における電圧がほぼＶｃｃである。）。こ の条件下では、第１ステージのトランジスタ１０１及び１１１からの電流は最初 にトランジスタ１３１を通じて送られる。トランジスタ１３１のドレーンはノー ド１４０に接続されており、典型的な例としては、ノード１４０は抵抗１５０を 経由して接地される。従って、典型的な構成においては、電流ステアリング回路 の出力電圧は抵抗１５０にまたがって確立される。

ノード１６４における入力信号が接地電位に近づくときには、トランジスタ１２ １を介する実質的な伝導性が存在し、第１ステージからの電流の流れが、トラン ジスタ１３１を経由するのではなく典型的にはトランジスタ１２１を通じてソー ス１２７を経由してグランドに至る。この状態では、ノード１４０への電流は無 視できるほどに小さい。

ノード１６２及び１６４へのバイアスは、典型的には、外部の回路によって制御 され、その回路は、回路を採用するハードウェア応用の要求に応答可能である。

第１の望ましい実施例においては、アイドリングトランジスタ１１１及び１２１ は、同一レベルの電流をほぼ導通させることができる。電源トランジスタ１０１ 及び１３１はアイドリングトランジスタ１１１及び１２１よりも多くの電流を導 通させることができる。ノード１６２及び１６４における入力信号を相互に関係 させることによって、従来技術を越えて実質的に電流を節約することができる。

その理由は、回路１００は、大電流がノード１４０に必要な場合のみにそのよう な大電流の引き出しを必要とするからである。

出力ノード１４０への電流がほぼゼロであることが望まれる場合には、ノード１ ６２における入力信号がほぼＶｃｃとなり、第１ステージからの電流が小さな値 、つまりアイドリングトランジスタ１１１を経由するアイドリング電流となる。

さらに、ノード１６４における入力信号はほぼ接地電位であり、第１ステージか らのアイドリング電流はほぼトランジスタ１２１を通じて送り出される。前述の 通り、ノード１２０における電圧はほぼ一定に保持される。

電流が出力ノード１４０において必要とされる場合には、外部回路を用いて、ノ ード１６２における入力電圧をほぼゲート１１５における電圧レベルにセットし 、さらに、ノード１６４における入力電圧をほぼＶｃｃにセットする。その結果 、第１ステージトランジスタ１０１及び１−１１からのすべての電流は電源トラ ンジスタ１３１を経由して出力ノード１４０に流れる。

Ｗ２の望ましい実施例は第１のと同じであるが、第２ステージのアイドリングト ランジスタのゲートへのバイアスが一定の中間電圧であり、また、第２ステージ の電源トランジスタのゲートへのバイアスが、制御可能であり接地電位又はＶｃ ｃのいずれかとなることが望ましい点が異なる。この実施例においては、第１ス テージの電源トランジスタの制御可能なバイアス信号が接地電位に近づくと、電 流がその第２ステージの電源トランジスタの出力を通じて流れる。

本願発明の他の実施例は図２に示すような回路２００である。この実施例におい ては、第１ステージ電源トランジスタ２０１ａ、２０１ｂ及び２０１Ｃ並びにト ランジスタ２１１が第１ステージを構成し、トランジスタ２２Ｌ　２３１ａ。

２３１ｂ、２３１ｃ及び２３１ｄが第２ステージを構成する。トランジスタ２０ １ａ、２０１ｂ、２０１ｃ及び２１１は、望ましくは、そのソース２０３ａ％２ ０３ｂ、２０３ｃ及び２１３においてほぼ一定の電圧Ｖｃｃを受ける。アイドリ ングトランジスタ２１１はゲート２１５においてほぼ一定の（非ゼロ）のバイア ス電圧によってバイアスされ、それによって、はぼ一定の電流がドレーン２１７ を通じて維持される。電源トランジスタ２０１ａ、２０１ｂ及び２０１Ｃは、ノ ード２６２ａ、２６２ｂ及び２６２Ｃに供給される制御信号によってそれぞれ制 御されており、それらのノードは電源トランジスタのゲート２０５ａ、２０５ｂ 及び２０５ｃにそれぞれ接続されている。トランジスタ２０１ａ、２０１ｂ及び ２０１Ｃのドレーン２０７ａ、２０７ｂ及び２０７Ｃ並びにドレーン２１７はす べてノード２２０に接続されている。第１ステージはノード２２０をほぼ一定電 圧に保持して、回路２００の応答時間を遅延させるであろうそのノードを繰り返 し充電及び放電することの必要性を減少させる。

ノード２２０はさらに第２ステージのアイドリングトランジスタ２２１並びに第 ２ステージの電源トランジスタ２３１ａ、２３１ｂ、２３１ｃ及び２３１ｄのそ れぞれのソース２２３．２３３ａ、２３３ｂ１２３３ｃ及び２３３ｄにも接続さ れている。トランジスタ２３１ａ、２３１ｂ、２３ｔｃ及び２３１ｄのゲートは 望ましくは互いに接続され、さらにノード２３５に接続されている。ノード２３ ５はほぼ一定の中間バイアス電圧に接続されており、その中間バイアス電圧は望 ましくは接地電位とＶｃｃとの間にある。第２ステージのアイドリングトランジ スタ２２１のゲート２２５はノード２６４に接続されている。

制御信号、つまり、ノード２６２ａ、２６２ｂ、２６２ｃ及び２６４に加えられ るバイアスは望ましくは外部の回路によって制御されており、その回路は、回路 を利用するハードウェア用途の要求に応答する。

出力ノード２４０において電流が不要であるときには、ノード２６２　ａ　５２ ６２ｂ及び２６２Ｃにおける入力信号はほぼＶｃｃであり、第１ステージからの 電流の流れは主として低い値であるトランジスタ２１１を流れるアイドリング電 流となる。この状態では、第１ステージからのアイドリング電流はほぼトランジ スタ２２１を通じて流れ、そのトランジスタのノード２６４における入力電圧は ほぼ接地電位であり、さらに、電流はトランジスタ２２１のソース２２７を通じ て流れる 電流が出力ノード２４０において必要とされる場合には、電流を異なる量で供給 することができる。ノード２６２ａ、２６２ｂ及び２６２Ｃにおける制御信号は 、別々に、まとまって又は組み合わさって接地電位に接近して第１ステージから の電流を増加させることができる。外部回路によって第１ステージが、第２ステ ージへのアイドリング電流よりも多くの電流を供給するようになると、その外部 回路はまたノード２６４における制御信号をＶｃｃに接近させる。これにより、 第１ステージからの電流がトランジスタ２３Ｌａ、２３１ｂ１２３１ｃ及び２３ １ｄを通じて送られ、さらに電流は出力ノード２４０に送られる。

典型的な構成においては、回路２００の出力電圧は抵抗２５０のような外部回路 素子をまたがって確立される。

回路２００においては、各トランジスタは他のと同じ量の電流を導通させること ができる。従って、作動の際には、第１ステージからの電流を導通させている第 ２ステージのトランジスタは、第１ステージから供給される量の電流を導通させ ることができなければならない。例えば、ノード２６２ａ、２６２ｂ及び２６２ ｃにおける信号がすべて接地電位に近づき、さらにノード２６４における信号が ｖＣＣに近づくと、４つのすべての第１ステージのトランジスタからの電流は、 導通する第２ステージのトランジスタ（２３１ａ、２３１ｂ、２３１ｃ及び２３ １ｄ）によって処理されなければならない。当然ではあるが、その外部回路は、 例えば、アイドリング電流に追加された第２ステージの電源トランジスタからの 電流のみがノード２４０において必要とされることを決定する。この状態におい ては、ノード２６２ａ、２６２ｂ及び２６２ｃにおける３つの入力信号のうちの ２つのみが接地電位に近づくことになる。ノード２６４における信号はＶｃｃに 近付き、第１ステージからの電流は第２ステージの電源トランジスタを通じて送 り出される。この場合においては、第２ステージは第１ステージから供給される よりも多くの電流を処理することができる。

また、本願発明の別の実施例においては、第１ステージの各々のトランジスタ及 び第２ステージのアイドリングトランジスタは各々同じ量の電流を導通させる。

第２ステージの電源トランジスタは、第１ステージから出力することができる最 大量の電流を導通させる。この実施例は図２の回路とほぼ同様な方法で作動する が、トランジスタ２３１ａ、２３１ｂ、２３１ｃ及び２３１ｄを、第１ステージ の全電流（つまり、アイドリング電流及び第１ステージの全トランジスタからの 電流）を導通させることができるような単一のトランジスタと置き換えた点が異 なる。

さらに他の実施例においては、図２の回路はデジタル・アナログ変換器として用 いられる。この実施例においては、ノード２６２ａ、２６２ｂ及び２６２Ｃにお ける入力信号はデジタル値１（接地電位に近づく電圧）又はＱ　（Ｖｃｃに近づ く電圧）を表す。例えば、ノード２６２ａにおける入力信号が１に設定され、ノ ード２６４における信号がＶｃｃに近づくと、ノード２４０における電流は値１ を表す。ゲート２６２ｂにおける入力端子が値１を表すように変化したときには 、電流がトランジスタ２０１ｂを通って流れ、その追加の電流は出力ノード２４ ０に現れる。同様に、ノード２６２Ｃにおける入力信号がさらに値１を表すよう に変化したときには、電流がトランジスタ２０１Ｃを通って流れ、この電流も出 力ノード２４０において加算される。

この実施例はデジタル・アナログ変換器を示しており、そこでは、トランジスタ ２１１を通過するアイドリング電流のみが常に回路から引き出されており、より 大きな電流の引き出しは、デジタル値の合計、つまり、ノード２６２ａ。

２６２ｂ及び２６２Ｃにおける入力信号が出力端においてより大きな電流を必要 とするまで回避される。バッテリー駆動の装置においては、上記の回路を用いる デジタル・アナログ変換器は、その変換器がアイドリング状態のとき及び変換器 出力端において最大電流を必要としないときには、電流の高い消費を回避するこ とができる。

電源トランジスタの数は限定されない。従って、電源トランジスタ２０１ａ。

ｂ　ＳＣＳｄ　Ｎ　ｅ　”　’　”及び電源トランジスタ２３１　ａｌｂｓ　Ｃ ５ｄＳｅｓ　ｆ　”　”・を用いて、増加した電流負荷に耐え又はデジタル信号 からアナログ電流出力への変換における増加した変換を行うことができるような 回路を構成することができる。これらの望ましい実施例においては、第２ステー ジの電源トランジスタは、第１ステージから得られる最大電流に適合するように 構成する必要があるだけである。

本願発明の他の望ましい実施例においては、第１ステージの電源トランジスタの 数は増加することができ、第２ステージは、アイドリングトランジスタ及び単一 の電源トランジスタを用いて構成する必要があり、そこでは、電源トランジスタ が、第１ステージが供給することができる全電流を導通させることができる。

上記の説明は、本願発明の原理、望ましい実施例及び作動方法である。しかし、 本願発明は、上記の特定の実施例に限定するように解釈されるべきではない。例 えば、ｎ形のトランジスタを上記のｐ形のトランジスタと置き換えることができ 、ＣＭＯ３以外の製造方法を用いることができ、シリコン以外の半導体材料を用 いて本願発明を構成することができ、本願発明は単一の集積回路上に組み立てる 必要はなく、さらに、ＭＯＳデバイスを用いる必要はない、ということは、当業 者にとって明白であろう。従って、上記の実施例は限定というより例示であると 考えるべきであり、後述の請求の範囲によって画定される本願発明の範囲を逸脱 することなく当業者が上記の実施例の変形を作ることできることは認識すべきで ある。

Claims (1)

1. 【特許請求の範囲】 １入力、出力及び制御入力を持つ第１電源装置と、入力及び出力を持つ第２電源 装置と、 出力を持つ第１アイドリング装置と、 入力、出力及び制御入力を持つ第２アイドリング装置とを備えており、前記第１ アイドリング装置の出力、第１電源装置の出力、第２アイドリング装置の入力及 び第２電源装置の入力が電気的に接続されており、さらに、前記第１電源装置の 入力に電圧を発生させる手段と、第１の制御可能なバイアス電圧を前記第１電源 装置の制御入力に発生させて前記第１電源装置からの電流出力を制御することが できるようにする手段と、第２の制御可能なバイアス電圧を前記第２アイドリン グ装置の制御入力に発生させて前記第２アイドリング装置の導電率を制御するこ とができるようにする手段とを備えており、 前記第１のアイドリング装置がほぼ一定の電流を出力するように構成されている 、電流ステアリング回路。 ２請求項１の回路において、前記第１の電源装置が前記第１アイドリング装置よ りも大きな電流を制御下で導通させることができ、前記第２アイドリング装置が 前記第２電源装置より少ない電流を制御下で導通させることができる回路。 ３請求項１の回路において、各電源装置が、並列の回路構成に電気的に接続され た複数のトランジスタからなる回路。 ４請求項３の回路において、前記トランジスタがＭＯＳトランジスタである回路 。 ５請求項１の回路において、前記第１アイドリング装置の出力がほぼ一定の電圧 レベルに維持される回路。 ６請求項１の回路において、前記回路が単一の集積回路に組み込まれている回路 。 ７請求項１の回路において、前記第１及び第２の制御可能なバイアス電圧が相互 に関連して、前記第２アイドリング装置の伝導性を実質的に制限するときに前記 第１電源装置の伝導性を認める回路。 ８請求項１の回路において、前記第１及び第２の制御可能なバイアス電圧が相互 に関連して、前記第２アイドリング装置の伝導性を認めるときに前記第１電源装 置の伝導性をほぼ限定する回路。 ９入力、出力及び制御入力を持つ第１電源装置と、入力、出力及び制毎入力を持 つ第２電源装置と、出力を持つ第１アイドリング装置と、 入力及び出力を持つ第２アイドリング装置とを備えており、前記第１アイドリン グ装置の出力、第１電源装置の出力、第２アイドリング装置の入力及び第２電源 装置の入力が電気的に接続されており、さらに、前記第１電源装置の入力に電圧 を発生させる手段と、第１の制御可能なバイアス電圧を前記第１電源装置の制御 入力に発生させて前記第１電源装置からの電流出力を制御できるようにする手段 と、第２の制御可能なバイアス電圧を前記第２アイドリング装置の制御入力に発 生させて前記第２アイドリング装置の導電率及び電流出力を制御することができ るようにする手段とを備えており、 前記第１のアイドリング装置がほぼ一定の電流を出力するように構成されている 、電流ステアリング回路。 １０請求項１の回路において、前記第１及び第２の制御可能なバイアス電圧が相 互に関連して、前記第２電源装置の伝導性を認めるときに前記第１電源装置の伝 導性を認める回路。 １１各々が入力、出力及び制御入力を持つ複数の第１ステージ電源装置と、各々 が入力及び出力を持つ複数の第２ステージ電源装置と、出力を持つ第１アイドリ ング装置と、 入力、出力及び制御入力を持つ第２アイドリング装置とを備えており、前記第１ アイドリング装置の出力、各第１電源装置の出力、第２アイドリング装置の入力 及び各第２電源装置の入力が電気的に接続されており、さらに、前記各第１電源 装置の入力に電圧を発生させる手段と、複数の第１ステージの制御可能なバイア ス電圧源であって、各々が少なくとも１つの前記第１ステージ電源装置に対応し て、第１の制御可能なバイアス電圧の各々を、それぞれが対応する前記第１ステ ージの電源装置の制御入力に発生させて前記第１ステージの電源装置の各々から の電流出力を制御することができるようにする、複数の第１ステージの制御可能 なバイアス電圧源と、第２ステージの制御可能なバイアス電圧を前記第２アイド リング装置の制御入力に発生させて前記第２アイドリング装置の導電率を制御す ることができるようにする手段とを備えており、 前記第１のアイドリング装置がほぼ一定の電流を出力するように構成されている 、電流ステアリング回路。 １２各々が入力、出力及び制御出力を持つような、複数の第１ステージ電源トラ ンジスタ、複数の第２ステージ電源トランジスタ、第１のアイドリングトランジ スタ及び第２のアイドリングトランジスタであって、前記第１アイドリングトラ ンジスタの出力、各第１ステージの電源トランジスタ、前記第２アイドリングト ランジスタの入力及び各第２ステージの電源トランジスタの入力が電気的に接続 されており、さらに、電圧を各第１電源トランジスタの入力に発生させる手段と 、電圧を前記第１アイドリングトランジスタの入力に発生させる手段と、バイア ス電圧を前記第１アイドリングトランジスタの制御入力に発生させる手段と、 前記複数の第１ステージの電源トランジスタに対応して、第１ステージの制御可 能なバイアス電圧を、各々が対応する第１ステージの電源トランジスタの制御入 力に発生させる複数の手段と、 ２ステージの制御可能なバイアス電圧を前記第２アイドリングトランジスタに発 生させる手段と、 バイアス電圧を各第２ステージの電源トランジスタの制御入力に発生させる手段 とを備える電流ステアリング回路。 １３電子回路において電流を制御する方法であって、アイドリング電流を発生さ せ、 制御可能な電源電流を発生させ、 前記アイドリング電流及び電源電流を、第１の制御可能な導通電流経路及び第２ 電流経路を持つ電流送り出し装置の入力に接続し、前記電源電流の発生を前記第 １電流経路の導通率と相互に関連させて、前記電源電流の発生の間は前記第１経 路の伝導性を実質的に認め、さらに、前記電源電流の発生しない間は前記第１の 伝導性を認めない方法。 １４請求項１３の方法において、前記アイドリング電流がほぼ一定である方法。 １５請求項１３の方法において、前記電源電流が前記アイドリング電流よりも大 きい方法。