KR100292574B1 - 캐스코드 스위치드 전하 펌프 회로 - Google Patents

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Abstract

누설이 적은 금속 산화물 반도체 전계효과 트랜지스터 ( MOSFET ) 전하 펌프 회로는 P - 및 N - MOSFET 전류 미러, P- 및 N - MOSFET 전류 스위치 및 출력 노드를 포함한다. 상기 P - MOSFET 전류 미러는 펌프업 제어 신호에 따라 상기 P - MOSFET 전류 스위치에 의해 스위칭되어 펌프업 전류를 제공하는 출력 전류를 발생시킨다. 상기 P - MOSFET 전류 스위치의 채널의 폭은 상기 P - MOSFET 전류 미러의 P - MOSFET 의 채널의 폭의 합보다 실질적으로 작다. 상기 N - MOSFET 전류 스위치는, 펌프다운 제어 신호에 따라, 상기 N - MOSFET 전류 미러에 의해 싱크되는 펌프다운 전류를 스위칭한다. 상기 N - MOSFET 전류 스위치의 채널의 폭은 상기 N - MOSFET 전류 미러의 N - MOSFET 의 채널의 폭의 합보다 실질적으로 작다. 상기 출력 노드는 상기 P- 및 N - MOSFET 전류 스위치에 연결되어 있으며 상기 펌프업 전류를 수신하고 상기 펌프다운 전류를 제공하여 위상 동기 루프에 내재하는 전압 제어 발진기에 의해 사용되기에 적합한 정미 펌프업 신호를 제공한다.

Description

[발명의 명칭]
캐스코드 스위치드 전하 펌프 회로
[발명의 배경]
[발명의 분야]
본 발명은 전하 펌프 회로에 관한 것으로 특히, 금속 산화물 반도체 전계 효과 트랜지스터 ( MOSFET ) 를 사용하는 전하 펌프 회로에 관한 것이다.
[관련 기술의 설명]
대체로, 전하 펌프 회로는 본 업계에 잘 알려져 있다. 그러한 회로는 회로 노드가 어떤 미리 결정된 전압 레벨로 충전된 필요가 있는 경우에 사용된다. 예를들어, 제 1 도를 참조하면, 전하 펌프회로에 대한 한 가지 통상적인 용도는 위상 동기 루프이다. 잘 알려져 있는 원리에 의하면, 전압 제어 발진기 ( VCO ) 로 부터의 출력 신호는 체감 ( 주파수면에서 ) 되어 기준 발진기 신호에 비교된다. 이러한 비교는 위상 비교기, 또는 위상 검출기로 이행되는데, 상기 전하 펌프 회로는 상기 위상 비교기의 일부이다. 상기 위상 비교기로 부터의 출력은 루프 필터 (예컨대, 저역 통과용 ) 에 의해 필터링되어 출력 노드에 상기 VCO 를 구동시키기 위한 dc 전압을 발생시킨다.
제 2 도를 참조하면, 종래의 전하 펌프 회로 (10) 의 한 형태는 관련 입력 전류 스위치 (14) 를 지니는 " 펌프업 ( pump - up ) " 전류 미러 (12) 및 관련 출력 전류 스위치 (18) 를 지니는 " 펌프다운 ( pump - down ) " 전류 미러 (16) 를 포함하는데, 이들은 출력 노드 (20) 에 서로 연결되어 있다. 제 1 전류 미러 (12) 는 입력 P - MOSFET (22) 를 지니며 입력 P - MOSFET (22) 의 드레인 및 게이트 단자는 출력 P - MOSFET (24) 의 게이트 단자에 연결되어 있다. 이들 P - MOSFET (22, 24) 의 소오스 단자는 양 (+) 전압 공급원 ( VDD ) 에 접속되어 있다. 착신 펌프업 신호 (15) 는, 입력 P - MOSFET (22) 및 전류 제한용 레지스터 (26) 를 통해 입력 기준 전류 ( IREF1) 를 설정하도록 N - MOSFET (14) 입력 전류 스위치를 턴오프 및 턴온시키는 양 (+) 의 논리 2 진 신호이다. 그러한 기준 전류 ( IREF1) 는 펌프업 전류 ( IPU)를 제공하도록 출력 P - MOSFET (24) 에서 중복 또는 " 반조 ( mirror ) " 된다.
제 2 전류 미러 (16) 는 상기 제 1 전류 미러 (12) 와 " 유사 " 하다. 즉 N - MOSFET 및 P - MOSFET 가 P - MOSFET 및 N - MOSFET 대신으로 각각 사용되고 있다. 따라서, 음 (-) 논리 2 진 신호인 착신 펌프다운 신호 (19) 는 P - MOSFET (18) 입력 전류 스위치를 턴온 및 턴오프시켜 입력 P - MOSFET (28) 및 전류 제한용 레지스터 (32) 를 통해 입력 기준 전류 ( IREF2) 를 설정한다. 이러한 기준 전류 ( IREF2) 는 펌프다운 전류 ( IPD) 를 싱크 ( sink ) 시키도록 출력 N - MOSFET (30) 에서 중복된다.
종종, 출력 노드 (20) 를 전후해서 비교적 대량의 펌프업 전류 ( IPU) 를 발생시키고 비교적 대량의 펌프다운 전류 ( IPD) 를 싱크시키는 것이 필요하다. 따라서, 출력, 또는 구동기 MOSFET (24, 30) 는 서로 병렬 접속되어 있으며 입력, 또는 기준 전류를 각각 중복시키는 사실상 여러개의 MOSFET 인 것이 전형적이다. 예를들어, 제 2 도의 전하 펌프 회로 (10) 에서, 출력 P - MOSFET (24) 및 N - MOSFET (30) 각각은 사실상 병렬 접속된 다수개의 그러한 디바이스 ( 예를들면 각각 5 내지 10 개 ) 를 나타낸다. 이는 전류 미러 (12,16) 의 중복 작용이 또한 그러한 전류 중복 프로세스 내로 곱셈인자를 도입시키는 것을 허용한다.
이러한 형태의 전하 펌프 회로가 여러 용도에 잘 적응되지만 그럼에도 불구하고 여러가지 결함이 존재한다. 예를들면, 출력 MOSFET (24,30) 의 사이즈는 비교적 큰 출력 전류 요구 ( 예컨대, 발생 작용 및 싱크 작용 ) 및 동적 출력 전압 범위에 기인하여 극히 큰 것이 전형적이다. 그러한 대형 디바이스는 부분 한계 누설, 게이트에 의해 유도된 드레인 - 웰 누설 및 얕은 접합에 의해 야기되는 기생 쇼트키 다이오드 ( 드레인 - 웰 ) 누설과 같은 일정한 비율로 형성가능한 효과에 기인하는 큰 누설 전류에 영향을 받기쉽다. 그러한 누설 효과는 기껏해야 바람직스럽지 못하며 최악으로는 여러 용도에서 해결 곤란하다. 예를들면, 전하 펌프 회로 (10) 가 개방 루프 변조 동안과 같은 어느 주어진 시간동안 개방 루프 모드에서 동작되는 위상 동기 루프 ( 예컨대, 제 1 도 ) 의 경우, 그러한 누설은 결과적으로 출력 노드 (20) 에서의 불안정한 VCO 동조 전압을 초래시킨다. 이는 다시 위상 루프 기준에 기인하는 주파수 편이, 보다 높은 출력 잡음 레벨 및 보다 높은 크기의 의사 신호의 형태로 VCO 출력에서의 주파수 안정에 대한 문제점을 야기시킨다.
이들 누설 효과를 감소시키기 위한 한 가지 방법은 전류 미러 디바이스, 특히 출력 MOSFET (24,30) 의 사이즈를 일정한 비율로 축소시키는 것이다. 그러나, 이는 MOSFET 채널의 실효 직렬 저항을 증가시켜 전류 미러의 동작 범위 ( 예컨대, 사용가능한 출력 전압 ( VDS) 을 감소시킬 뿐만 아니라 동일한 양의 출력 전류를 제공하도록 MOSFET 를 구동시키는데 필요한 게이트 전압을 증가시키는 바람직스럽지 못한 효과를 지닌다. 더군다나, 디바이스의 사이즈를 일정한 비율로 축소시키는 것은 결과적으로 " 짧은 ( short ) " MOSFET 채널 ( 예컨대 0,5 마이크론 미만 ) 으로 초래시킨다. 이는 짧은 채널 효과에 의해 야기되는 잘 알려져있는 문제점들 때문에 바람직스럽지 않다. 그러므로 " 긴 ( long ) " MOSFET 채널 ( 예컨대, 대략 2 마이크론 ) 을 유지하는 것이 바람직스럽다. 따라서, MOSFET 채널 저항을 일정하게 유지시키기 위하여, 채널 폭은, 채널 길이와 일치하면서, 비례적으로 보다 커야 한다.
이러한 종래의 전하 펌프 회로 (10) 와 관련된 또다른 문제점은 전류 미러 (12,16) 에 대한 입력 기준 전류 ( IREF1,IREF2) 가 전형적으로는 단지 펌프 상태 동안에만 온 ( on ) 상태로 스위칭된다는 사실과 관계가 있다. 일반적으로, 기준 전류 ( IREF1,IREF2) 는 전력 소모를 최소화시키도록 가능한 한 작게 유지된다. 이는 결과적으로 출력 MOSFET (24,30) 의 게이트 단자에서의 시정수가 출력 MOSFET (24,30) 의 큰 치수 ( 상기에 주지된 바 있음 ) 에 기인하여 길어지게 한다. 그러한 긴 시정수에 기인하여, 펌프 전류 ( IPU,IPD) 가 최종값 ( 온 상태 및 오프 상태 모두 ) 에 도달하는데 필요한 시간도 길어진다. 이는 다시 긴 펌프 보정 시간을 초래시키고, 그 결과 출력 노드 (20) 에서의 과잉 축적된 전하를 초래시킴으로써, 출력 노드 (20) 에서의 부가적인 전압 요동을 야기시킬 수 있다.
따라서, 누설 효과를 최소화시키기 위한 일정 비율로 축소된 MOSFET 디바이스 치수에 대한 필요성, 결과적으로는 그와 관련된 문제점을 없애는 개선된 전하 펌프 회로 설계를 지니는 것이 바람직스럽다. 더우기, 펌프업 및 펌프 다운 전류와 관련된 긴 시정수와 관련된 문제점을 또한 없애는 그러한 개선된 전하 펌프 회로를 지니는 것이 바람직스럽다.
[발명의 개요]
본 발명의 한 실시예에 따라 누설이 적은 금속 산화물 반도체 전계 효과 트랜지스터 ( MOSFET ) 전하 펌프 회로를 지니는 장치는 2 개의 출력 전류원, 2 개의 출력 제어기 및 하나의 출력 노드를 포함한다. 제 1 출력 전류원은 제 1 출력 전류를 발생시키기 위한 다수개의 MOSFET 를 포함한다. 제 1 출력 제어기는 상기 제 1 출력 전류원에 연결된 MOSFET 를 포함하며 펌프업 제어 신호 및 상기 제 1 출력 전류를 수신하고 그에 따라 펌프업 신호를 제공한다. 상기 제 1 출력 제어기 MOSFET 는 상기 제 1 출력 전류원 MOSFET 의 채널 폭의 합보다 실질적으로 작은 채널 폭을 갖는 MOSFET 채널을 지닌다. 제 2 출력 전류원은 제 2 출력 전류를 싱크시키기 위한 또 다른 다수개의 MOSFET 를 포함한다. 제 2 출력 제어기는 상기 제 2 출력 전류원에 연결된 MOSFET 를 포함하며 펌프다운 제어 신호 및 펌프다운 전류를 수신하고 그에 따라 상기 제 2 출력 전류를 제공한다. 상기 제 2 출력 제어기 MOSFET 는 상기 제 2 출력 전류원 MOSFET 의 채널 폭의 합보다 실질적으로 작은 채널 폭을 갖는 MOSFET 채널을 지닌다. 상기 출력 노드는 상기 제 1 및 제 2 출력 제어기에 연결되어 있으며, 상기 펌프업 전류를 수신하여 상기 펌프 다운 전류를 제공하고 그에따라 전하 펌프 출력 신호를 제공한다.
본 발명의 한 실시예에 따라 누설이 적은 금속 산화물 반도체 전계 효과 트랜지스터 ( MOSFET ) 전하 펌프 회로를 포함하는 장치에 전하 펌프 신호를 제공하는 방법은 다수개의 MOSFET 를 포함하는 제 1 출력 전류원으로 제 1 출력 전류를 발생시키는 단계 ; 펌프업 제어 신호 및 상기 제 1 출력 전류를 수신하고 그에따라 상기 제 1 출력 전류원 MOSFET 의 채널 폭의 합보다 실질적으로 작은 채널 폭을 지니는 채널을 갖는 MOSFET 를 포함하는 제 1 출력 제어기로 펌프업 전류를 출력시키는 단계 ; 또 다른 다수개의 MOSFET 를 포함하는 제 2 출력 전류원으로 제 2 출력 전류를 싱크시키는 단계 ; 펌프다운 제어 신호 및 펌프다운 전류를 수신하고 그에따라 상기 제 2 출력 전류원 MOSFET 의 채널 폭의 합보다 실질적으로 작은 채널 폭을 지니는 채널을 갖는 MOSFET 를 포함하는 제 2 출력 제어기로 상기 제 2 출력 전류를 출력시키는 단계 ; 및 상기 펌프업 전류를 수신하여 출력 노드로 상기 펌프다운 전류를 출력시키고 그에따라 전하 펌프 신호를 발생시키는 단계를 포함한다.
본 발명의 이들 및 다른 특징은 이하 발명의 상세한 설명 및 첨부된 도면을 고려해 보면 이해될 것이다.
[도면의 간단한 설명]
제1도는 종래의 위상 동기 루프 회로에 대한 기능적인 블록 다이어그램이다.
제2도는 종래의 전하 펌프 회로를 단순화시킨 개략도이다.
제3도는 본 발명의 한 실시예에 따른 전하 펌프 회로를 단순화시킨 개략도이다.
제4도는 본 발명의 다른 한 실시예에 따른 전하 펌프 회로를 단순화시킨 개략이다.
제5a도 및 제5b도 모두는 제4도에 도시된 전하 펌프 회로의 한 실시예에 대한 개략적인 다이어그램을 보여준다.
제6a도 및 제6b도는 제5a도 및 제5b도의 전하 펌프 회로에 대한 출력 신호 (들) 를 발생시키는 것에 관련된 특정 신호들에 대한 타이밍 다이어그램이다.
제7a도 및 제7b도 모두는 제5a도 및 제5b도의 전하 펌프 회로용 기준 전류 발생기의 개략적인 다이어그램을 보여준다.
제8a도 및 제8b도 모두는 제4도에 도시된 전하 펌프 회로의 다른 한 실시예에 대한 개략적인 다이어그램을 보여준다.
제9a도, 제9b도, 제9c도 및 제9d도는 제8a도 및 제8b도의 전하 펌프 회로에 대한 출력 신호 (들) 의 타이밍 다이어그램이다.
제10a도 및 제10b도는 제4도 및 제3도 각각의 실시예에 따른 전하 펌프 회로에 대한 출력 신호 (들) 의 타이밍 다이어그램이다.
[발명의 상세한 설명]
이하 기술내용 전반에 걸쳐, 달리 지적되지 않는 한 모든 P - MOSFET 및 N - MOSFET 기판 또는 " 벌크 ( bulk ) 가 그 각각의 관련 전력 공급 단자에 ( 예컨대, 전형적으로는 전력 공급 노드 ( VDD,VSS ) 각각에 ) 접속되어 있다고 가정하기로 한다. 또한, 제 5a 도, 제 5b 도, 제 7a 도, 제 7b 도, 제 8a 도 및 제 8b 도의 여러 회로 요소의 옆에 있는 영숫자 부호는 트랜지스터의 갯수 및 트랜지스터의 채널 폭 및 길이와 같이, 그러한 요소에 관한 여러 형태의 정보를 제공한다 ( 예를들면, 제 5a 도 및 제 5b 도에서 P - MOSFET ( M1764 ) 가 실제로 2 개의 P - MOSFET ( m = 2 ) 이며 그들의 폭및 길이는 각각 30 마이크론 ( w = 30 μ) 및 1 마이크론 ( 1 = 1μ) 이다 ). 더우기, 회로기준, 또는 접지 노드는 VSS 단자이라고 가정한다 ( 전형적으로는 관련기준 또는 접지 전압 전위는 0 볼트이다).
제 3 도를 참조하면, 본 발명의 한 실시예에 따른 전하 펌프 회로 (100) 는 출력 노드 (110) 에 펌프업 전류 ( IPU) 를 제공하기 위한 전류원 (102) 및 출력 발생 전류 제어 디바이스 (104), 및 상기 출력 노드 (110) 로 부터 펌프다운 전류 ( IPD) 를 싱크시키기 위한 전류 싱크 회로 (106) 및 출력 싱크 전류 제어 디바이스 (108) 를 포함한다. 펌프업 전류원 (102) 은 하나의 P - MOSFET (112) 및 병렬 접속된 다수개의 출력 P - MOSFET ( 114 ; 5 내지 10 개 ) 를 지니는 P - MOSFET 전류 미러이다. 기준 전류원 (116) 은 입력 P - MOSFET (112) 에 입력 기준 전류 ( IREFP) 를 제공한다. 상기 출력 P - MOSFET (114) 로 부터의 결과적인 출력 전류 ( I1) 는 음 (-) 의 논리 펌프업 제어 신호 (105) 에 따라 P - MOSFET (104) 전류 제어 디바이스에 의해 스위칭되어 상기 출력 노드 (110) 에 펌프업 전류 ( IPU) 를 제공한다.
마찬가지로, 상기 전류 싱크 회로 (106) 는 하나의 입력 N - MOSFET (118) 및 병렬 접속된 다수개의 출력 N - MOSFET ( 120 ; 5 내지 10 개 ) 를 지니는 N - MOSFET 전류 미러이다. 제 2 기준 전류원 (122) 은 입력 N - MOSFET (118) 에 입력 기준 전류 ( IREFN) 를 제공한다. 이는 결과적으로 상기 출력 N - MOSFET (120) 에 의해 싱크되는 출력 전류 ( I2) 를 초래시킨다. 이러한 출력 전류 ( I2) 는, 양 (+) 의 논리 펌프다운 제어 신호 (109) 에 따라 상기 출력 노드 (110) 로 부터 펌프다운 전류 ( IPD) 를 스위칭하는 N - MOSFET (108) 전류 제어 디바이스에 의해 제공된다.
알다시피, 제 3 도의 전하 펌프 회로 (100) 는 여러 이점을 지닌다. 예를들면, 착신 펌프업 전하 누설 또는 송출 펌프다운 전하 누설중 어느 하나에 기인한 출력 노드 (110) 에서의 바람직스럽지 못한 전하 누설 효과는 펌프업 또는 펌프다운 구동기 MOSFET (114,120) 의 사이즈를 일정한 비율로 축소시키는 것을 필요로하지 않고 없어진다. 이들 디바이스 (114,120) 에 기인하는 어떠한 누설 효과도 전류 제어 MOSFET (104,108) 에 의해 출력 노드 (110) 로 부터 격리된다. 이러한 직렬 게이트 (104,108) 는 필요한 펌프 전류 ( IPU,IPD) 에 따라 사이즈가 정해지며 그러한 게이트 단자 구동이 " 레일 - 레일 ( rail - to - rail ) " 이기 때문에, 이러한 직렬 게이트 (104,108) 는 전류 미러 출력 디바이스 (114,120) 의 결합 사이즈보다 상당히 작게 제조될 수 있다. 예를들어, 보전 비율이 4 : 1 인 경우, 누설 효과에 있어서의 75 퍼센트 (75%) 감소가 실현될 수 있다.
제 4 도를 참조하면, 본 발명의 다른 한 실시예에 따른 전하 펌프 회로 (200) 는 상기에 기술된 바와같은 전류원 (102), 전류 싱크 회로 (106), 출력 전류 제어 디바이스 (104,108) 및 기준 전류원 (116,122) 에 2 개의 기준 전류 제어기 (124,126) ( 예컨대, 전류 스위칭 회로 ) 를 부가적으로 포함한다. 도시된 바와같이, 이들 기준 전류 제어기 (124,126) 는 입력 기준 전류 ( IREFP,IREFN) 가 그들 각각의 전류원 (102) 또는 전류 싱크 (106) 회로를 통해 선택적으로 흐르게 작동되거나 흐르지 않게 작동되는 것을 허용한다. 이들 기준 전류 제어기 (124,126) 의 사용은 여러 출력 전류 ( I1,I2,IPU,IPD) 의 크기에 있어서 바람직하지 않은 스파이크를 야기시킬 수 있는, 전류원 (102) 및 전류 싱크 (106) 회로에 내재하는 노드에서의 전하의 바람직하지 않은 누적에 대한 전위를 유리하게 감소시킨다 ( 펌프업 IPU, 펌프다운 IPD및 정미 ( net ) 출력 I0전류 ( I0= IPU+ IPD) 내의 그러한 전류 스파이크는 바람직하지 않은 출력 주파수에서의 해당 과도 및/또는 의사 신호가 전하 펌프 회로에 의해 제어되는 신호 발생 디바이스 ( 예컨대, 전압 제어 발진기 ) 의 출력에 발생되게 할 수 있다). 전류 제어 신호 (125,127) 는 펌프업 (105) 및 펌프 다운 (109) 제어 신호로 부터 영향을 받지 않을 수 있으며, 또는 선택적으로는, 상기 전류 제어 신호가 동일한 신호이여서 펌프업 제어 신호 (105) 가 출력 발생 전류 제어 디바이스 (104) 및 그와 관련된 기준 전류 제어기 (124) 를 제어하는 것을 허용하며 펌프다운 제어 신호 (109) 가 출력 싱크 전류 제어 디바이스 (108) 및 그와 관련된 기준 전류 제어기 (126) 를 제어하는 것을 허용할 수 있다.
제 5a 도 및 제 5b 도를 참조하면, 제 4 도에 도시된 전하 펌프 회로 (200) 의 한 실시예 (200a) 가 도시된 바와같이 실현될 수 있다 (제 4 도에 도시된 회로 요소에 해당하는 회로 요소는 해당 부호 지정과 동일하다 ). 상기 펌프업 및 펌프다운 제어 신호 (105,109) 는 위상 비교기 (202) 에 의해 출력되고 상기에 기술된 바와같이 기준 전류 제어기 (124,126) 를 구동시키는데 사용된다. 기준 전류 ( IREFP, IREFN) 는 그들 각각의 전류 미러 요소 ( 112,114,118,120 ) 에 의해 중복된다. 결과적인 출력 전류 ( I1,I02) 는 그들 각각의 출력 전류 제어 디바이스 (104,108) 에 의해 스위칭 또는 게이팅 ( gating ) 되어 펌프업 전류 ( IPU) 를 출력 노드 (110) 에 발생시키거나 펌프다운 전류 ( IPD) 를 출력 노드 (110) 로 부터 싱크시킨다.
또한 제 5a 도 및 제 5b 도의 회로 (200a) 에는 입력 전류 미러 디바이스 (112 ( M 1758 ), 118 ( M 589) ) 각각에 의해 구동되어 NAND 게이트 (11843) 로 NAND 연산하기 위한 2 개의 신호를 발생시키고 피드백 신호를 위상 비교기 (202) 에 제공하는 P - MOSFET ( M 1844 ) 및 N - MOSFET ( M 1854 ) 를 사용하는 피드백 회로가 도시되어 있다. 상기 위상 비교기 (202) 로의 이러한 피드백의 원리 및 이점은 명세서 내용이 본원에 참고가 되는, 1989 년 3 월 21 일자 공고된 미합중국 특허 제 4,814,726 호에 보다 상세하게 기재되어 있다.
펌프업 및 펌프다운 제어 신호 (105,109) 는, 기준 전류 제어기 (124,126) 에 도달되기 전에 우선적으로 여러 일련의 신호 인버터 회로를 통과한다. 이를 행하는 한가지 이유는 기준 전류 제어기 (124,126) 및 출력 전류 제어 디바이스 (104,108) 를 구동시키도록 상기 펌프업 및 펌프다운 제어 신호를 사용하기에 앞서 상기 신호들에 대한 어느 정도의 이득을 제공하기 때문이다. 이를 행하기 위한 보다 중요한 두번째 이유는 어느 정도의 파정형을 이행하고, 출력 N - MOSFET (120) 및 N - MOSFET (108) 전류 제어 디바이스를 구동시키는 전압 신호 ( V120,V108) 및 출력 P - MOSFET (114) 및 P - MOSFET (104) 전류 제어 디바이스를 구동 ( 즉, 턴온 및 턴오프 ) 시키는 전압 신호 ( V114,V104) 의 상승 및 하강 구간사이에 약간의 타이밍 이동을 도입시키기 때문이다. 예를들면, 펌프업 및 펌프다운 제어 신호 경로 각각에 있는 파정형 회로 (204,208) 는 전압 신호 ( V104) 가 상승 시간 보다 빠른 하강 시간을 지니게 하고 전압 신호 ( V108) 가 하강 시간 보다 빠른 ( 하나의 추가 인버터 (11799) 에 기인함 ) 상승 시간을 지니게 하는데 사용된다.
제 6a 도를 참조하면, 전술한 파정형 및 타이밍의 결과는 펌프업 제어 신호 ( V104,V114) 에 대해 도시되어 있다. 도시된 바와같이, V104의 하강 구간은 V114의 해당 하강 구간의 시간 보다 빠르고 그 시간에 약간 앞서 있는 반면에, V104의 상승 구간은 V114의 해당 상승 구간의 시간 보다 느리며 그 시간에 약간 뒤쳐져 있다. 따라서, 출력 전류 제어 디바이스 (104) 는 출력 P - MOSFET (114) 보다 조금전에 턴온되고 출력 P - MOSFET (114) 보다 조금후에 턴오프된다.
제 6b 도를 참조하면, 펌프업 전류 ( IPU) 에 따른 그러한 파정형 및 타이밍 이동의 효과가 도시되어 있다. P - MOSFET (114) 및 P - MOSFET (104) 각각의 드레인 및 소오스 단자에 걸린 전압 ( V1) 은 출력 디바이스의 스위칭 온 및 오프에 기인한 단지 약간의 전압 섭동에 대하여 실질적으로 일정하다. 더구나, 정미 펌프업 전류 ( IPU) 는 약간의 전류 스파이크를 지니며 존재하는 전류 스파이크는 크기면에서 매우 작다.
제 7a 도 및 제 7b 도를 참조하면, 상기에 기술된 펌프업 및 펌프다운 기준 전류 ( IREFP,IREFN) 를 각각 제공하기 위한 결합 기준 전류원 (116/122) 은 도시된 바와같이 실현될 수 있다. 입력 신호 ( PWDNZ ) 는 대개 고 ( high ) 레벨로 ( 논리 1 로 ) , 즉 VDD 로 결속되어 있다. 그러나, 이러한 입력 ( PWDNZ ) 은 저 ( low ) 레벨로 ( 논리 0 으로 ) 구동되어, 이러한 신호가 전력차단 모드에 들어가게 함으로써 기준 전류 ( IREFN,IREFN) 가 필요하지 않은 경우 DC 전력을 보존한다.
제 8a 도 및 제 8b 도를 참조하면, 제 4 도에 도시된 전하 펌프 회로 (200) 의 다른 한 실시예 (200b) 는 제 5a 및 제 5b 도에 도시된 실시예 (200a) 와 유사하며 제 5a 도 및 제 5b 도에 도시된 실시예 (200b) 에 관한 상기 기술 내용에 따라 동작한다. 그러나, 이러한 실시예 (200a) 는 전류 선택 제어 신호 (201) 를 통해 사용자가 출력 펌프업 ( IPU) 및 펌프다운 ( IPD) 전류의 크기를 선택하는 것을 허용한다. 제 1 세트의 출력 P - MOSFET (114a) 및 N - MOSFET (120a) 및 그들에 관련된 P - MOSFET (104a) 및 N - MOSFET (108a) 전류 제어 디바이스는 제 5a 도 및 제 5b 도의 회로 (200a) 에 대해 상기에 기술한 바와같이 동작한다. 그러나, 그들과 추가 출력 P - MOSFET (114b) 및 N - MOSFET (120b) 및 관련 P - MOSFET (104b) 및 N - MOSFET (108b) 전류 제어 디바이스 각각이 병렬 접속되어 있다.
NAND 게이트 ( 11807,11808 ) 에 대한 이네이블 신호로서 파정형 회로 ( 204,208 ) 의 출력 ( 205,209 ) 을 사용하는 경우, 그리고 전류 선택 제어 신호 (201) 에 따라, 보조 세트의 출력 MOSFET ( 114b,120b ) 및 전류 제어 디바이스 ( 104b,108b ) 는 턴온 또는 턴오프되어 4 배로 펌프업 전류 ( IPU) 및 펌프다운 전류 ( IPD) 를 각각 증가 또는 감소시킨다. 다시 말하면, 이네이블되는 경우 ( 즉, 전류 선택 제어 신호 (201) 가 논리 1 에 있는 경우 ), 출력 전류 ( I01a,I01b) ( 이 경우 I01b= 3I01a) 는 서로 합산되어 펌프업 전류 ( IPU) 를 형성한다. 보조 출력 전류 ( I01b,I02b) 는 본래의 출력 전류 ( I01a,I02a) 보다 각각 3 배정도 큰데, 그 이유는 보조 세트의 출력 MOSFET ( 114b,120b ) 내에 병렬 접속된 디바이스가 3 배로 존재하기 때문이다.
제 9a 도 및 제 9b 도를 참조하면, 펌프업 ( IPU) 및 펌프다운 ( IPD) 전류 및 정미 ( net ) 출력 전류 ( I0) 사이의 상대적인 크기및 타이밍 관계는 " 1×" 및 "4×" 출력 전류 값으로 각각 도시되어 있다. 따라서, 제 9a 도는 전류 선택 신호 (201) 가 논리 0 에 있는 경우에 해당하고 제 9b 도는 전류 선택 신호 (201) 가 논리 1 에 있는 경우에 해당한다 ( 이들의 특정 파형은 상기에 주지되고 전술한 미합중국특허 제 4,814,726 호에 부가적으로 기재된 바와같이 피드백이 위상 검출기 (202) 에 사용되는 경우의 펌프 전류 응답을 보여준다. 비교를 위해, 제 9c 도 및 제 9d 도는 위상 검출기 (202) 로의 피드백이 사용되지 않는 경우의 이들의 전류 파형을 예시한 것이다 ).
제 10a 도 및 제 10b 도를 참조하면, 제 4 도 및 제 3 도에 각각 도시된 회로 실시예 사이의 성능에 있어서의 상기 주지된 차이점은 보다 양호하게 이해될 수 있다. 제 10a 도는 전술한 기술 내용에 따라 ( 예컨대, 제 4 도에 따른 회로 실시예에서와 같이 ) 출력 전류 제어 디바이스 및 기준 전류 제어기를 사용하는 경우 펌프업 ( IPU), 펌프다운 ( IPD) 및 정미 출력 ( I0) 전류 사이의 상대적인 크기및 타이밍 관계를 ( 제 9a 도 및 제 9b 도와 유사하게 ) 예시한 것이다. 비교를 위해, 제 10b 도는 출력 전류 제어 디바이스가 사용되지만 기준 전류 제어기가 사용되는 ( 예컨대 제 3 도에 따른 회로 실시예에서와 같이 ) 경우 이들의 동일한 전류를 예시한 것이다.
전술한 기술 내용을 토대로 하면, 본 발명에 따라 출력 전류 제어 디바이스를 지니는 전하 펌프 회로는 누설 전류 효과를 최소화시키기 위한 일정한 비율로 축소된 MOSFET 디바이스 치수에 대한 필요성, 결과적으로는 그와 관련된 문제점을 없앤다는 것이 이해될 것이다. 더우기, 본 발명에 따라 출력 전류 제어 디바이스 및 기준 전류 제어기를 지니는 전하 펌프 회로는 상당히 큰 일정하고 안정한 출력 노드 전압을 제공함으로써 바람직스럽지 못한 과도 또는 의사 출력 신호의 발생을 최소화시킨다는 것이 이해될 것이다.
더우기, 전술한 내용에 의하면, 다른 형태의 전류원 회로가 상기에 기술된 예시적인 전류 미러 회로 (102,106) 대신에 사용될 수 있다는 것이 이해될 것이다. 예를들면, 기준 전압원 ( 예컨대, 기준 전류원 (116,122) 대신 ) 은 차후에 적합한 펌프업 ( IPU) 및 펌프다운 ( IPD) 전류로 변환될 수 있는 출력 전압을 갖는 차동 MOSFET 증폭기를 구동시키는데 사용될 수 있다.
본 발명의 구조 및 동작 방법에 있어서의 기타 변형 및 수정이 당업자에게는 본 발명의 범위 및 사상에 이탈하지 않고서도 자명해질 것이다. 본 발명이 특정의 바람직한 실시예와 관련하여 기술되었지만, 권리주장된 발명은 그러한 특정의 실시예에 부당하게 제한되어선 안된다는 것을 이해하여야 한다. 첨부된 특허청구의 범위는 본 발명의 범위를 한정하며 이들 청구범위 및 그의 등가 범위에 속하는 구조 및 방법이 본 발명에 포함되고자 의도한 것이다.

Claims (27)

  1. 누설이 적은 금속 산화물 반도체 전계 효과 트랜지스터 ( MOSFET ) 전하 펌프회로를 포함하는 장치에 있어서, 상기 MOSFET 전하 펌프 회로는, 제 1 출력 전류를 발생시키는 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원으로서, 상기 제 1 의 복수개의 MOSFET 가 제 1 의 복수개의 채널 폭을 지니는 제 1 의 복수개의 MOSFET 채널을 포함하는 것을 특징으로 하는 제 1 출력 전류원 ; 펌프업 제어 신호 및 상기 제 1 출력 전류를 수신하고 그에따라 펌프업 전류를 제공하도록 상기 제 1 출력 전류원에 연결되어 있는 제 1 MOSFET 를 포함하는 제 1 출력 제어기로서, 상기 제 1 MOSFET 가 제 1 채널 폭을 지니는 제 1 MOSFET 를 포함하며 상기 제 1 채널 폭이 상기 제 1 의 복수개의 채널 폭의 합보다 실질적으로 작은 것을 특징으로 하는 제 1 출력 제어기 ; 제 2 출력 전류를 싱크시키는 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원으로서, 상기 제 2 의 복수개의 MOSFET 가 제 2 의 복수개의 채널 폭을 지니는 제 2 의 복수개의 MOSFET 채널을 포함하는 것을 특징으로 하는 제 2 출력 전류원 ; 펌프다운 제어 신호 및 펌프다운 전류를 수신하고 그에따라 상기 제 2 출력 전류를 제공하도록 상기 제 2 출력 전류원에 연결된 제 2 MOSFET 를 포함하는 제 2 출력 제어기로서, 상기 제 2 MOSFET 가 제 2 채널 폭을 지니는 제 2 MOSFET 채널을 포함하고 상기 제 2 채널 폭이 상기 제 2 의 복수개의 채널 폭의 합보다 실질적으로 작은 것을 특징으로 하는 제 2 출력 제어기 ; 및 상기 펌프업 전류를 수신하고 상기 펌프다운 전류를 제공하도록 상기 제 1 및 제 2 출력 제어기에 연결된 출력 노드를 포함하는 상기 장치.
  2. 제1항에 있어서, 상기 제 1 의 복수개의 MOSFET 는 상기 제 1 출력 전류를 발생시키는 제 1 의 복수개의 병렬 연결된 MOSFET 를 포함하고 상기 제 2 의 복수개의 MOSFET 는 상기 제 2 출력 전류를 싱크시키는 제 2 의 복수개의 병렬 연결된 MOSFET 를 포함하는 상기 장치.
  3. 제1항에 있어서, 상기 제 1 출력 전류원은 제 1 기준 전류를 수신하고 그에따라 상기 제 1 출력 전류를 제공하는 제 1 전류 미러 회로를 포함하며, 상기 제 2 출력 전류원은 제 2 기준 전류를 수신하고 그에따라 상기 제 2 출력 전류를 제공하는 상기 장치.
  4. 제3항에 있어서, 상기 제 1 의 복수개의 MOSFET 는 실질적으로 유사한 P - 채널 치수를 갖는 복수개의 P - MOSFET 를 포함하고, 상기 제 2 의 복수개의 MOSFET 는 실질적으로 유사한 N - MOSFET 채널 치수를 갖는 복수개의 N - MOSFET 를 포함하는 상기 장치.
  5. 제3항에 있어서, 상기 제 1 및 제 2 기준 전류를 각각 제공하도록 상기 제 1 및 제 2 전류 미러 회로에 연결된 제 1 및 제 2 기준 전류원을 부가적으로 포함하는 상기 장치.
  6. 제1항에 있어서, 상기 제 1 의 복수개의 MOSFET 는 실질적으로 유사한 P - MOSFET 채널 치수를 지니는 복수개의 P - MOSFET 를 포함하며, 상기 제 2 의 복수개의 MOSFET 는 실질적으로 유사한 N - MOSFET 채널 치수를 지니는 복수개의 N - MOSFET 를 포함하는 상기 장치.
  7. 제1항에 있어서, 상기 제 1 MOSFET 는 상기 펌프업 전류를 제공하도록 상기 펌프업 제어 신호에 따라 상기 제 1 출력 전류를 스위칭하는 제 1 의 P - MOSFET 를 포함하며, 상기 제 2 MOSFET 는 상기 펌프다운 전류를 제공하도록 상기 펌프다운 제어 신호에 따라 상기 제 2 출력 전류를 스위칭하는 제 1 의 N - MOSFET 를 포함하는 상기 장치.
  8. 제7항에 있어서, 상기 제 1 의 복수개의 MOSFET 는 복수개의 P - MOSFET 를 포함하며 상기 제 2 의 복수개의 MOSFET 는 복수개의 N - MOSFET 를 포함하고, 상기 제 1 의 P - MOSFET 는 복수개의 N - MOSFET 를 포함하고, 상기 제 1 의 P - MOSFET 및 상기 복수개의 P - MOSFET 각각이 모두 실질적으로 유사한 P - MOSFET 채널 치수를 지니며, 상기 제 1 의 N - MOSFET 및 상기 복수개의 N - MOSFET 각각이 모두 실질적으로 유사한 N - MOSFET 채널 치수를 지니는 상기 장치.
  9. 제1항에 있어서, 상기 MOSFET 전하 펌프 회로가 합체되어 있는 집적 회로를 부가적으로 포함하는 상기 장치.
  10. 누설이 적은 금속 산화물 반도체 전계 효과 트랜지스터 ( MOSFET ) 전하 펌프 회로를 포함하는 장치를 제공하는 방법에 있어서, 제 1 출력 전류를 발생시키는 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원으로서 상기 제 1 의 복수개의 MOSFET 가 제 1 의 복수개의 채널 폭을 지니는 제 1 의 복수개의 MOSFET 채널을 포함하는 것을 특징으로 하는 제 1 출력 전류원을 제공하는 단계 ; 펌프업 제어 신호 및 상기 제 1 출력 전류를 수신하고 그에따라 펌프업 전류를 출력시키도록 상기 제 1 출력 전류원에 연결된 제 1 MOSFET 를 포함하는 제 1 출력 제어기로서, 상기 제 1 MOSFET 가 제 1 채널 폭을 지니는 제 1 MOSFET 채널을 포함하고, 상기 제 1 채널 폭이 상기 제 1 의 복수개의 채널 폭의 합보다 실질적으로 작은 것을 특징으로 하는 제 1 출력 제어기를 제공하는 단계 ; 제 2 출력 전류를 싱크시키는 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원으로서, 상기 제 2 의 복수개의 MOSFET 가 제 2 의 복수개의 채널 폭을 지니는 제 2 의 복수개의 MOSFET 채널을 포함하는 것을 특징으로 하는 제 2 출력 전류원을 제공하는 단계 ; 펌프다운 제어 신호 및 펌프다운 전류를 수신하고 그에따라 상기 제 2 출력 전류를 출력시키도록 상기 제 2 출력 전류원에 연결된 제 2 MOSFET 를 포함하는 제 2 출력 제어기로서, 상기 제 2 MOSFET 가 제 2 채널 폭을 지니는 제 2 MOSFET 채널을 포함하고, 상기 제 2 채널 폭이 상기 제 2 의 복수개의 채널 폭의 합보다 실질적으로 작은 것을 특징으로 하는 제 2 출력 제어기를 제공하는 단계 ; 상기 펌프업 전류를 수신하고 상기 펌프다운 전류를 출력시키도록 상기 제 1 및 제 2 출력 제어기에 연결된 출력 노드를 제공하는 단계를 포함하는 상기 방법.
  11. 제10항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원을 제공하는 단계는 상기 제 1 출력 전류를 발생시키는 제 1 의 복수개의 병렬 연결된 MOSFET 를 제공하는 단계를 포함하며, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원을 제공하는 단계는 상기 제 2 출력 전류를 싱크시키는 제 2 의 복수개의 병렬연결된 MOSFET 를 제공하는 단계를 포함하는 상기 방법.
  12. 제10항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원을 제공하는 단계는 제 1 기준 전류를 수신하고 그에따라 상기 제 1 출력 전류를 출력시키는 제 1 전류 미러 회로를 제공하는 단계를 포함하며, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원을 제공하는 단계를 제 2 기준 전류를 수신하고 그에따라 상기 제 2 출력 전류를 출력시키는 제 2 전류 미러 회로를 제공하는 단계를 포함하는 상기 방법.
  13. 제12항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원을 제공하는 단계는 실질적으로 유사한 P - MOSFET 채널 치수를 지니는 복수개의 P - MOSFET 를 제공하는 단계를 포함하며, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원을 제공하는 단계는 실질적으로 유사한 N - MOSFET 채널 치수를 지니는 복수개의 N - MOSFET 를 제공하는 단계를 포함하는 상기 방법.
  14. 제12항에 있어서, 상기 제 1 및 제 2 기준 전류를 발생시키도록 상기 제 1 및 제 2 전류 미러 회로에 연결된 기준 전류원을 제공하는 단계를 부가적으로 포함하는 상기 방법.
  15. 제10항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원을 제공하는 단계는 실질적으로 유사한 P - MOSFET 채널 치수를 지니는 복수개의 P - MOSFET 를 제공하는 단계를 포함하고, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원을 제공하는 단계는 실질적으로 유사한 N - MOSFET 채널 치수를 지니는 복수개의 N - MOSFET 를 제공하는 단계를 포함하는 상기 방법.
  16. 제10항에 있어서, 상기 제 1 MOSFET 를 포함하는 제 1 출력 제어기를 제공하는 단계는 상기 펌프업 제어 신호에 따라 상기 제 1 출력 전류를 스위칭하여 상기 펌프업 전류를 출력시키는 제 1 P - MOSFET 를 제공하는 단계를 포함하고, 상기 제 2 MOSFET 를 포함하는 제 2 출력 제어기를 제공하는 단계는 상기 펌프다운 제어신호에 따라 상기 제 2 출력 전류를 스위칭하여 상기 펌프다운 전류를 출력시키는 제 1 N - MOSFET 를 제공하는 단계를 포함하는 상기 방법.
  17. 제16항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원을 제공하는 단계는 복수개의 P - MOSFET 를 제공하는 단계를 포함하고, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원을 제공하는 단계는 복수개의 N - MOSFET 를 제공하는 단계를 포함하며, 상기 제 1 P - MOSFET 및 상기 복수개의 N - MOSFET 각각이 모두 실질적으로 유사한 N - MOSFET 채널 치수를 지니는 상기 방법.
  18. 제10항에 있어서, 상기 MOSFET 전하 펌프 회로가 합체되어 있는 집적 회로를 제공하는 단계를 부가적으로 포함하는 방법.
  19. 누설이 적은 금속 산화물 반도체 전계 효과 트랜지스터 ( MOSFET ) 를 포함하는 장치에 전하 펌프 신호를 제공하는 방법에 있어서, 제 1 의 복수개의 채널 폭을 지니는 제 1 의 복수개의 MOSFET 를 포함하는 제 1 의 복수개의 MOSFET 를 포함하는 제 1 전류원으로 제 1 출력 전류를 발생시키는 단계 ; 펌프업 제어 신호를 수신하고 그에따라 상기 제 1 의 복수개의 채널 폭의 합보다 실질적으로 작은 제 1 채널을 지니는 제 1 MOSFET 채널을 갖는 제 1 MOSFET 를 포함하는 제 1 출력 제어기로 펌프업 전류를 출력시키는 단계 ; 제 2 의 복수개의 채널 폭을 지니는 제 2 의 복수개의 MOSFET 채널을 포함하는 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원으로 제 2 출력 전류를 싱크시키는 단계 ; 펌프다운 제어 신호 및 펌프다운 전류를 수신하고 그에따라 상기 제 2 의 복수개의 채널 폭의 합보다 실질적으로 작은 제 2 채널 폭을 지니는 제 2 MOSFET 채널를 갖는 제 2 MOSFET 를 포함하는 제 2 출력 제어기로 상기 제 2 출력 전류를 출력시키는 단계 ; 및 상기 펌프업 전류를 수신하여 출력 노드로 상기 펌프다운 전류를 출력시키고 그에따라 전하 펌프 신호를 발생시키는 단계를 포함하는 상기 방법.
  20. 제19항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원으로 제 1 출력 전류를 발생시키는 단계는 제 1 의 복수개의 병렬연결된 MOSFET 로 상기 제 1 출력 전류를 발생시키는 단계를 포함하며, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원으로 제 2 출력 전류를 싱크시키는 단계는 제 2 의 복수개의 병렬연결된 MOSFET 로 상기 제 2 출력 전류를 싱크시키는 단계를 포함하는 상기 방법.
  21. 제19항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원으로 제 1 출력 전류를 발생시키는 단계는 제 1 기준 전류를 수신하고 그에따라 제 1 전류 미러 회로로 상기 제 1 출력 전류를 발생시키는 단계를 포함하며, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원으로 제 2 출력 전류를 싱크시키는 단계는 제 2 기준 전류를 수신하고 그에따라 제 2 전류 미러 회로로 상기 제 2 출력 전류를 싱크시키는 단계를 포함하는 상기 방법.
  22. 제21항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원으로 제 1 출력 전류를 발생시키는 단계는 실질적으로 유사한 P - MOSFET 채널 치수를 지니는 복수개의 P - MOSFET 로 상기 제 1 출력 전류를 발생시키는 단계를 부가적으로 포함하며, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원으로 제 2 출력 전류를 싱크시키는 단계는 실질적으로 유사한 N - MOSFET 채널 치수를 지니는 복수개의 N - MOSFET 로 상기 제 2 출력 전류를 싱크시키는 단계를 부가적으로 포함하는 상기 방법.
  23. 제21항에 있어서, 상기 제 1 및 제 2 기준 전류를 발생시키는 단계를 부가적으로 포함하는 상기 방법.
  24. 제19항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원으로 제 1 출력 전류를 발생시키는 단계는 실질적으로 유사한 P - MOSFET 채널 치수를 지니는 복수개의 P - MOSFET 로 상기 제 1 출력 전류를 발생시키는 단계를 부가적으로 포함하며, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원으로 제 2 출력 전류를 싱크시키는 단계는 실질적으로 유사한 N - MOSFET 채널 치수를 지니는 복수개의 N - MOSFET 로 상기 제 2 출력 전류를 싱크시키는 단계를 부가적으로 포함하는 상기 방법.
  25. 제19항에 있어서, 상기 펌프업 제어 신호 및 상기 제 1 출력 전류를 수신하고 그에따라 제 1 출력 제어기로 펌프업 전류를 출력시키는 단계는 상기 펌프업 제어 신호에 따라 제 1 의 P - MOSFET 로 상기 제 1 출력 전류를 스위칭하여 상기 펌프업 전류를 출력시키는 단계를 포함하며, 상기 펌프다운 제어 신호 및 펌프다운 전류를 수신하고 그에따라 제 2 출력 제어기로 상기 제 2 출력 전류를 출력시키는 단계는 상기 펌프다운 제어 신호에따라 제 1 N - MOSFET 로 상기 제 2 출력 전류를 스위칭하여 상기 펌프다운 전류를 출력시키는 단계를 포함하는 상기 방법.
  26. 제25항에 있어서, 상기 제 1 의 복수개의 MOSFET 를 포함하는 제 1 출력 전류원으로 제 1 출력 전류를 발생시키는 단계는 복수개의 P - MOSFET 로 상기 제 1 출력 전류를 발생시키는 단계를 포함하며, 상기 제 2 의 복수개의 MOSFET 를 포함하는 제 2 출력 전류원으로 제 2 출력 전류를 싱크시키는 단계는 복수개의 N - MOSFET 로 상기 제 2 출력 전류를 싱크시키는 단계를 포함하고, 상기 제 1 의 P - MOSFET 및 상기 복수개의 P - MOSFET 각각이 모두 실질적으로 유사한 P - MOSFET 채널 치수를 지니며, 상기 제 1 N - MOSFET 및 상기 복수개의 N - MOSFET 각각이 모두 실질적으로 유사한 N - MOSFET 채널 치수를 지니는 상기 방법.
  27. 제19항에 있어서, 상기 전하 펌프 신호를 집적 회로로 발생시키는 단계를 부가적으로 포함하는 상기 방법.
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