JPS61112424A - 出力バツフア回路 - Google Patents
出力バツフア回路Info
- Publication number
- JPS61112424A JPS61112424A JP59233811A JP23381184A JPS61112424A JP S61112424 A JPS61112424 A JP S61112424A JP 59233811 A JP59233811 A JP 59233811A JP 23381184 A JP23381184 A JP 23381184A JP S61112424 A JPS61112424 A JP S61112424A
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- JP
- Japan
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- output
- output buffer
- gate
- buffer circuit
- fets
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0005—Modifications of input or output impedance
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- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は出力バッファ回路に係り、特にマイクロコンピ
ュータ等の演算制御装置（以下ＣＰＵと呼ぶ）と同一基
板上に集積される出力バッファ回路に関する。
ュータ等の演算制御装置（以下ＣＰＵと呼ぶ）と同一基
板上に集積される出力バッファ回路に関する。
通常の出力バッファ回路においては、必要なドライブ能
力に応じて出力トランジスタのディメンジョンが決定さ
れている。従って、大きな負荷に対しては大きなディメ
ンジョンの出力トランジスタを用いる。つまり、出力バ
ッファ回路に汎用性をもたせる友めには、どうしても出
力トランジスタの大ディメンジョンを必要とする。ドラ
イブ能力ｔ−要求しない負荷も大きなディメンジョンの
トランジスタでドライブしなければならない、このとき
問題になるのに、出力バッファ回路における消費電力で
ある。特に、システムが相補型電界効果トランジスタ（
以下ＣＭＯ８と呼ぶ）で構成される場合は、全体の消費
電力が少ないだけにこの部分が部分的に消費電力が大き
くなり、非常に目立つという欠点となる。出力バッファ
回路を、プッシュプル型にしたり、あるいは前記ＣＭＯ
８で構成し友９したとき、出力信号の反転時における消
費電力が大きいことはよく知られている。これは出力回
路を構成しているプルアップ用トランジスタとプルダウ
ン用トランジスタが出力の反転時に共にＯＮ状態となる
ことがあるからである。被ドライブ負荷が大きい場合、
あるいは要求されるスイッチング速度が大き＾場合に許
容できる場合でも、小さい場合は認められない、つまり
、従来の出力バッファ回路では、汎用性金持たせるがゆ
えに不必要にドライブトランジスタのディメンジョンが
大きく、従って消費電力が大きいという欠点がある。
力に応じて出力トランジスタのディメンジョンが決定さ
れている。従って、大きな負荷に対しては大きなディメ
ンジョンの出力トランジスタを用いる。つまり、出力バ
ッファ回路に汎用性をもたせる友めには、どうしても出
力トランジスタの大ディメンジョンを必要とする。ドラ
イブ能力ｔ−要求しない負荷も大きなディメンジョンの
トランジスタでドライブしなければならない、このとき
問題になるのに、出力バッファ回路における消費電力で
ある。特に、システムが相補型電界効果トランジスタ（
以下ＣＭＯ８と呼ぶ）で構成される場合は、全体の消費
電力が少ないだけにこの部分が部分的に消費電力が大き
くなり、非常に目立つという欠点となる。出力バッファ
回路を、プッシュプル型にしたり、あるいは前記ＣＭＯ
８で構成し友９したとき、出力信号の反転時における消
費電力が大きいことはよく知られている。これは出力回
路を構成しているプルアップ用トランジスタとプルダウ
ン用トランジスタが出力の反転時に共にＯＮ状態となる
ことがあるからである。被ドライブ負荷が大きい場合、
あるいは要求されるスイッチング速度が大き＾場合に許
容できる場合でも、小さい場合は認められない、つまり
、従来の出力バッファ回路では、汎用性金持たせるがゆ
えに不必要にドライブトランジスタのディメンジョンが
大きく、従って消費電力が大きいという欠点がある。
本発明の目的は、前記欠点全改善し、汎用性があってか
つ消費電力が使用目的に合うよう制御されりる出力バッ
ファ回路を提供することにある。
つ消費電力が使用目的に合うよう制御されりる出力バッ
ファ回路を提供することにある。
本発明の構成は、ＣＰＵと同一基板上に集積され、ＣＰ
Ｕの出力が入力される出カバ、７ア回路において、該出
力バッファ回路の内部インピーダンスが、前記ＣＰＵの
指令に工り任意に制御されるようになっていることを特
徴とする。
Ｕの出力が入力される出カバ、７ア回路において、該出
力バッファ回路の内部インピーダンスが、前記ＣＰＵの
指令に工り任意に制御されるようになっていることを特
徴とする。
次に本発明を図面を参照しながら詳ｉ１ｃ説明する。
第１図は本発明の一実施例の出力バッファ回路を示す回
路図である。同図に訃いて、本回路は、ＣＰＵＩの出力
が入力される出力ドライバ制御用ゲート２１３と、出力
ドライブトランジスタ７、 ８（トランジスタ７はＰ型
、トランジスタ８はＮ型）と、インピーダンス制御用ゲ
ート５．６とインピーダンス制御用トランジスタ９．１
０（）ランジスタ９はＰ型、トランジスタ１０１４Ｎ型
）と、出カバ、７ア回路の出力端子１１とを含み構成さ
れる。ここで、ゲート５およびゲート６Ｕ、ＣＰＵＩか
らの信号に：り制御されるが、ゲート５がｒｔ＋レベル
、ゲート６が「０」レベルに固定す嶌場合は、出力端子
１１０レベルはトランジスタ７またにトランジスタ８に
より決定される０本実施例では、出力バッファ回路の内
部インピーダンスが最も大きい状態である。
路図である。同図に訃いて、本回路は、ＣＰＵＩの出力
が入力される出力ドライバ制御用ゲート２１３と、出力
ドライブトランジスタ７、 ８（トランジスタ７はＰ型
、トランジスタ８はＮ型）と、インピーダンス制御用ゲ
ート５．６とインピーダンス制御用トランジスタ９．１
０（）ランジスタ９はＰ型、トランジスタ１０１４Ｎ型
）と、出カバ、７ア回路の出力端子１１とを含み構成さ
れる。ここで、ゲート５およびゲート６Ｕ、ＣＰＵＩか
らの信号に：り制御されるが、ゲート５がｒｔ＋レベル
、ゲート６が「０」レベルに固定す嶌場合は、出力端子
１１０レベルはトランジスタ７またにトランジスタ８に
より決定される０本実施例では、出力バッファ回路の内
部インピーダンスが最も大きい状態である。
次に、ＣＰＵＩからの指令とゲート２のオア機能
５とにより、ゲート５が「０」レベルになるかまたは
ＣＰＵＩからの指令とゲート３のアンド機能に工り、ゲ
ート６が「１」レベルになると、それぞれトランジスタ
９′！たなトランジスタ７がＯＮする。
５とにより、ゲート５が「０」レベルになるかまたは
ＣＰＵＩからの指令とゲート３のアンド機能に工り、ゲ
ート６が「１」レベルになると、それぞれトランジスタ
９′！たなトランジスタ７がＯＮする。
この場合、トランジスタ７とトランジスタ９ま次はトラ
ンジスタ８とトランジスタ１ｏが並列になって、出力端
子１１からみた内部インピーダンスが下がり、ドライブ
能力が向上する。
ンジスタ８とトランジスタ１ｏが並列になって、出力端
子１１からみた内部インピーダンスが下がり、ドライブ
能力が向上する。
第２図は本発明の第２の実施例の出力バッファ回路を示
す回路図である。同図において、本回路に、互いに直列
接続され九ドライブトランジスタ２０．２１と直列に接
続された抵抗２２，２３ｔ−１ＣＰＵ１からの指令に：
す、任意にトランジスタスイッチ２４．２５を用いて短
絡することにより、出力バッファ回路の内部インピーダ
ンスを制御するものである。。
す回路図である。同図において、本回路に、互いに直列
接続され九ドライブトランジスタ２０．２１と直列に接
続された抵抗２２，２３ｔ−１ＣＰＵ１からの指令に：
す、任意にトランジスタスイッチ２４．２５を用いて短
絡することにより、出力バッファ回路の内部インピーダ
ンスを制御するものである。。
（発明の効果）
以上説明したように、本発明によ１ば、出カバ、７ア回
路が負荷に合せて最適のスイッチング速度を与えられる
ので、最適の消費電力で汎用性の高い出力バッファ回路
が得られるという効果が得られる。
路が負荷に合せて最適のスイッチング速度を与えられる
ので、最適の消費電力で汎用性の高い出力バッファ回路
が得られるという効果が得られる。
第１図は本発明の第１の実施例の出力バッファ回路金示
す回路図、第２図は本発明のＷｃ２の実施例の出力バッ
ファ回路を示す回路図である。同図において、 １・・・・・・ＣＰＵ、２，３，５．６・・・・・・ゲ
ート、４・・・・・・インバータ、７，８，９．１０，
２０．２１・・・・・・トランジスタ、１１・・・・・
・出力端子、２２．２３・・・・・・抵Ｌ ２４，２
５・・・・・・トランジスタスイッチ。
す回路図、第２図は本発明のＷｃ２の実施例の出力バッ
ファ回路を示す回路図である。同図において、 １・・・・・・ＣＰＵ、２，３，５．６・・・・・・ゲ
ート、４・・・・・・インバータ、７，８，９．１０，
２０．２１・・・・・・トランジスタ、１１・・・・・
・出力端子、２２．２３・・・・・・抵Ｌ ２４，２
５・・・・・・トランジスタスイッチ。
Claims (1)
- 演算制御装置と同一基板上に集積され、前記装置の出力
が入力される出力バッファ回路において、前記演算制御
装置の指令により内部インピーダンスが変化する手段を
備えていることを特徴とする出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233811A JPS61112424A (ja) | 1984-11-06 | 1984-11-06 | 出力バツフア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59233811A JPS61112424A (ja) | 1984-11-06 | 1984-11-06 | 出力バツフア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61112424A true JPS61112424A (ja) | 1986-05-30 |
Family
ID=16960949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59233811A Pending JPS61112424A (ja) | 1984-11-06 | 1984-11-06 | 出力バツフア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61112424A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5059835A (en) * | 1987-06-04 | 1991-10-22 | Ncr Corporation | Cmos circuit with programmable input threshold |
| EP0481737A2 (en) * | 1990-10-17 | 1992-04-22 | Nec Corporation | Output buffer for semiconductor integrated circuit |
| EP0520687A1 (en) * | 1991-06-28 | 1992-12-30 | AT&T Corp. | Digitally controlled element sizing |
| EP0575124A2 (en) * | 1992-06-15 | 1993-12-22 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US5285345A (en) * | 1990-10-31 | 1994-02-08 | Vdo Adolf Schindling Ag | Modulator switching system having at least one semiconductor switch for adaptation to different load ranges and protection thresholds |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53149755A (en) * | 1977-03-31 | 1978-12-27 | Toshiba Corp | Buffer circuit |
-
1984
- 1984-11-06 JP JP59233811A patent/JPS61112424A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53149755A (en) * | 1977-03-31 | 1978-12-27 | Toshiba Corp | Buffer circuit |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5059835A (en) * | 1987-06-04 | 1991-10-22 | Ncr Corporation | Cmos circuit with programmable input threshold |
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| EP0883247A2 (en) * | 1992-06-15 | 1998-12-09 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US5557221A (en) * | 1992-06-15 | 1996-09-17 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0575124A3 (en) * | 1992-06-15 | 1996-07-24 | Fujitsu Ltd | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| EP0883247A3 (en) * | 1992-06-15 | 1999-07-21 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6034555A (en) * | 1992-06-15 | 2000-03-07 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6492846B1 (en) | 1992-06-15 | 2002-12-10 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
| US6707325B2 (en) | 1992-06-15 | 2004-03-16 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
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| US6744300B2 (en) | 1992-06-15 | 2004-06-01 | Fujitsu Limited | Semiconductor integrated circuit with input/output interface adapted for small-amplitude operation |
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