JPH05274257A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH05274257A JPH05274257A JP4100483A JP10048392A JPH05274257A JP H05274257 A JPH05274257 A JP H05274257A JP 4100483 A JP4100483 A JP 4100483A JP 10048392 A JP10048392 A JP 10048392A JP H05274257 A JPH05274257 A JP H05274257A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】
【目的】 本発明はＣＰＵから周辺回路へ内部バスを介
してデータを転送する際に、転送先の周辺回路によって
バスの負荷に差があるので、転送先の周辺回路によっ
て、ＣＰＵより出力する制御信号により適切に出力バッ
ファの駆動力を切り換えることで、低消費電力のノイズ
の低減を実現することを目的とする。 【構成】 ＣＰＵ１はユーザーのプログラムにしたがっ
て制御信号１０と制御信号３２を制御し、出力バッファ
３だけを動作状態にすることと、出力バッファ３と出力
バッファ２９を両方動作状態にすることができる。した
がって、ユーザーはＣＰＵ１に近い周辺回路２を駆動す
る場合には出力バッファ３だけを使用して小さい駆動力
を得ることができ、またＣＰＵ１より遠い周辺回路２８
を駆動する場合には、出力バッファ３と出力バッファ２
８の両方で大きな駆動力を得ることができる。よってい
つも大きな駆動力を使用しないので、全体として低消費
電力とノイズの低減ができる。
してデータを転送する際に、転送先の周辺回路によって
バスの負荷に差があるので、転送先の周辺回路によっ
て、ＣＰＵより出力する制御信号により適切に出力バッ
ファの駆動力を切り換えることで、低消費電力のノイズ
の低減を実現することを目的とする。 【構成】 ＣＰＵ１はユーザーのプログラムにしたがっ
て制御信号１０と制御信号３２を制御し、出力バッファ
３だけを動作状態にすることと、出力バッファ３と出力
バッファ２９を両方動作状態にすることができる。した
がって、ユーザーはＣＰＵ１に近い周辺回路２を駆動す
る場合には出力バッファ３だけを使用して小さい駆動力
を得ることができ、またＣＰＵ１より遠い周辺回路２８
を駆動する場合には、出力バッファ３と出力バッファ２
８の両方で大きな駆動力を得ることができる。よってい
つも大きな駆動力を使用しないので、全体として低消費
電力とノイズの低減ができる。
Description
【０００１】
【産業上の利用分野】本発明はマイクロコンピュータに
関し、特に中央処理装置（以下、ＣＰＵと記す）と周辺
回路との間でのデータのやり取りを行うバスにデータを
出力する出力バッファに関する。
関し、特に中央処理装置（以下、ＣＰＵと記す）と周辺
回路との間でのデータのやり取りを行うバスにデータを
出力する出力バッファに関する。
【０００２】
【従来の技術】従来例について、図４と図５を用いて説
明する。図４と図５はひとつの周辺回路を有するマイク
ロコンピュータについて説明している。従来のマイクロ
コンピュータはＣＰＵ１と周辺回路２と内部バス７とＣ
ＰＵ１の出力信号８を入力とし、ＣＰＵ１より出力する
制御信号１０が高レベルの時、内部バス７に対してＣＰ
Ｕ１の出力信号８の値を出力信号９として供給する出力
バッファ３と、周辺回路２の出力信号１１を入力とし周
辺回路２より出力する制御信号１３が高レベルの時、内
部バス７に対して出力信号１１の値を出力する出力バッ
ファ４と、ＣＰＵ１から出力される制御信号１６が高レ
ベルの時、内部バス７上の信号１５を入力信号１４とし
て供給する入力バッファ５と、周辺回路２から出力され
る制御信号１９が高レベルの時、バス７上の信号１８を
入力信号１７として供給する入力バッファ６とを含んで
構成されている。
明する。図４と図５はひとつの周辺回路を有するマイク
ロコンピュータについて説明している。従来のマイクロ
コンピュータはＣＰＵ１と周辺回路２と内部バス７とＣ
ＰＵ１の出力信号８を入力とし、ＣＰＵ１より出力する
制御信号１０が高レベルの時、内部バス７に対してＣＰ
Ｕ１の出力信号８の値を出力信号９として供給する出力
バッファ３と、周辺回路２の出力信号１１を入力とし周
辺回路２より出力する制御信号１３が高レベルの時、内
部バス７に対して出力信号１１の値を出力する出力バッ
ファ４と、ＣＰＵ１から出力される制御信号１６が高レ
ベルの時、内部バス７上の信号１５を入力信号１４とし
て供給する入力バッファ５と、周辺回路２から出力され
る制御信号１９が高レベルの時、バス７上の信号１８を
入力信号１７として供給する入力バッファ６とを含んで
構成されている。
【０００３】出力バッファ３の構成は図５に詳示されて
おり、出力バッファは制御信号１０を入力とするインバ
ータ２０と、出力信号８を入力とするインバータ２１
と、電源をソース入力としインバータ２０の出力信号２
６をゲート入力とするＰ型トランジスタ２２と、Ｐ型ト
ランジスタ２２のドレイン出力をソース入力としインバ
ータ２１の出力信号２７をゲート入力とするＰ型トラン
ジスタ２３と、接地線をソース入力とし制御信号１０を
ゲート入力とするＮ型トランジスタ２４と、Ｎ型トラン
ジスタ２４のドレイン出力をソース入力としインバータ
２１の出力信号２７をゲート入力とするＮ型トランジス
タ２５とを備えており、出力信号９はＰ型トランジスタ
２３とＮ型トランジスタ２５の共通ドレインに出力され
る。
おり、出力バッファは制御信号１０を入力とするインバ
ータ２０と、出力信号８を入力とするインバータ２１
と、電源をソース入力としインバータ２０の出力信号２
６をゲート入力とするＰ型トランジスタ２２と、Ｐ型ト
ランジスタ２２のドレイン出力をソース入力としインバ
ータ２１の出力信号２７をゲート入力とするＰ型トラン
ジスタ２３と、接地線をソース入力とし制御信号１０を
ゲート入力とするＮ型トランジスタ２４と、Ｎ型トラン
ジスタ２４のドレイン出力をソース入力としインバータ
２１の出力信号２７をゲート入力とするＮ型トランジス
タ２５とを備えており、出力信号９はＰ型トランジスタ
２３とＮ型トランジスタ２５の共通ドレインに出力され
る。
【０００４】出力バッファの動作は制御信号１０が高レ
ベルの時、Ｎ型トランジスタ２４はオンし、インバータ
２０の出力信号２６の値は低レベルとなり、Ｐ型トラン
ジスタ２２はオンする。今、ＣＰＵ１の出力信号８が高
レベルの時、インバータ２１の出力信号２７は低レベル
となる。Ｐ型トランジスタ２３のゲート入力が低レベル
であり、オンするので、出力信号９は高レベルとなる。
また出力信号８が低レベルの時、インバータ２１の出力
信号は高レベルとなる。Ｎ型トランジスタ２５のゲート
入力が高レベルであり、オンするので、出力信号９は低
レベルとなる。すなわち出力信号９の出力値は出力信号
８の値と同値となる。
ベルの時、Ｎ型トランジスタ２４はオンし、インバータ
２０の出力信号２６の値は低レベルとなり、Ｐ型トラン
ジスタ２２はオンする。今、ＣＰＵ１の出力信号８が高
レベルの時、インバータ２１の出力信号２７は低レベル
となる。Ｐ型トランジスタ２３のゲート入力が低レベル
であり、オンするので、出力信号９は高レベルとなる。
また出力信号８が低レベルの時、インバータ２１の出力
信号は高レベルとなる。Ｎ型トランジスタ２５のゲート
入力が高レベルであり、オンするので、出力信号９は低
レベルとなる。すなわち出力信号９の出力値は出力信号
８の値と同値となる。
【０００５】次に出力信号１０が低レベルの時はＮ型ト
ランジスタ２４はオフし、インバータ２０の出力信号２
６の値は高レベルとなって、Ｐ型トランジスタ２２はオ
フする。したがって出力信号９はハイインピーダンス状
態となる。なお出力バッファ４の動作についても同様で
ある。
ランジスタ２４はオフし、インバータ２０の出力信号２
６の値は高レベルとなって、Ｐ型トランジスタ２２はオ
フする。したがって出力信号９はハイインピーダンス状
態となる。なお出力バッファ４の動作についても同様で
ある。
【０００６】次に従来のマイクロコンピュータの動作に
ついて、図４を用いて説明する。図４でＣＰＵ１が周辺
回路２にデータを送る場合について説明する。ＣＰＵ１
より出力するデータは出力信号８で表され、出力バッフ
ァ３に入力する。次にＣＰＵ１より出力する制御信号１
０が高レベルとなり、出力バッファ３の出力信号９には
信号８と同じ値が出力され、内部バス７に対して出力す
る。
ついて、図４を用いて説明する。図４でＣＰＵ１が周辺
回路２にデータを送る場合について説明する。ＣＰＵ１
より出力するデータは出力信号８で表され、出力バッフ
ァ３に入力する。次にＣＰＵ１より出力する制御信号１
０が高レベルとなり、出力バッファ３の出力信号９には
信号８と同じ値が出力され、内部バス７に対して出力す
る。
【０００７】次に周辺回路２より出力する制御信号１９
が高レベルとなり、入力バッファ６がオンして、内部バ
ス上のデータは信号１８、入力バッファ６、入力信号１
７を通して周辺回路２へ取り込まれる。なお周辺回路２
がＣＰＵ１にデータを送る場合についても同様である。
が高レベルとなり、入力バッファ６がオンして、内部バ
ス上のデータは信号１８、入力バッファ６、入力信号１
７を通して周辺回路２へ取り込まれる。なお周辺回路２
がＣＰＵ１にデータを送る場合についても同様である。
【０００８】
【発明が解決しようとする課題】内部バスを介してデー
タを転送する場合には、例えば転送元のＣＰＵと転送先
の周辺回路が近い場合もあれば遠い場合もある。またＣ
ＰＵからＣＰＵへとデータが送られる場合もある。しか
し、いずれの場合にも同じ出力バッファで内部バスを駆
動しているために、遠い部分へもデータを送ることがで
きるよう十分に大きな駆動力を持たなければならない。
したがって、近いユニットへデータを送る場合には過剰
な能力を持つこととなり、無駄に電力を消費してしまう
という欠点があった。また、必要以上に電流の変化が大
きくなるので、ノイズも大きくなるという欠点があっ
た。
タを転送する場合には、例えば転送元のＣＰＵと転送先
の周辺回路が近い場合もあれば遠い場合もある。またＣ
ＰＵからＣＰＵへとデータが送られる場合もある。しか
し、いずれの場合にも同じ出力バッファで内部バスを駆
動しているために、遠い部分へもデータを送ることがで
きるよう十分に大きな駆動力を持たなければならない。
したがって、近いユニットへデータを送る場合には過剰
な能力を持つこととなり、無駄に電力を消費してしまう
という欠点があった。また、必要以上に電流の変化が大
きくなるので、ノイズも大きくなるという欠点があっ
た。
【０００９】
【課題を解決するための手段】本発明の要旨は、中央処
理装置と、中央処理装置との間で内部バスを介してデー
タを送受可能な複数の周辺回路と、中央処理装置と内部
バスとの間に介在し中央処理装置から供給される制御信
号に応答してデータ信号を内部バスに出力する出力バッ
ファユニットと、各周辺回路と内部バスとの間にそれぞ
れ介在し関連する周辺回路から出力される制御信号に応
答して内部バス上のデータ信号を関連する周辺回路に供
給する入力バッファユニットとを備えたマイクロコンピ
ュータにおいて、上記出力バッファユニットはデータ信
号を共通して供給される複数の出力バッファ回路を有
し、該複数の出力バッファ回路は中央処理装置から供給
される制御信号で選択的に活性化されることである。
理装置と、中央処理装置との間で内部バスを介してデー
タを送受可能な複数の周辺回路と、中央処理装置と内部
バスとの間に介在し中央処理装置から供給される制御信
号に応答してデータ信号を内部バスに出力する出力バッ
ファユニットと、各周辺回路と内部バスとの間にそれぞ
れ介在し関連する周辺回路から出力される制御信号に応
答して内部バス上のデータ信号を関連する周辺回路に供
給する入力バッファユニットとを備えたマイクロコンピ
ュータにおいて、上記出力バッファユニットはデータ信
号を共通して供給される複数の出力バッファ回路を有
し、該複数の出力バッファ回路は中央処理装置から供給
される制御信号で選択的に活性化されることである。
【００１０】
【発明の作用】出力バッファ回路は選択的に活性化され
るので、データ信号の駆動力を変更することができる。
るので、データ信号の駆動力を変更することができる。
【００１１】
【実施例】本発明の一実施例について、図１を用いて説
明する。本発明の実施例では２つの周辺回路を有するマ
イクロコンピュータについて説明する。今、本発明のマ
イクロコンピュータの２つの周辺回路の内、一方の周辺
回路２はＣＰＵ１００に対してレイアウト上近い位置に
あり配線容量と抵抗が少ないので、ＣＰＵ１００から周
辺回路２へデータを転送する際に出力バッファは比較的
小さい駆動力で十分であり、他方の周辺回路２８はＣＰ
Ｕ１００に対してレイアウト上遠い位置にあり配線容量
と抵抗が大きく、ＣＰＵ１００から周辺回路２８へデー
タを転送する際に出力バッファは前者よりも大きい駆動
力が必要となっている。
明する。本発明の実施例では２つの周辺回路を有するマ
イクロコンピュータについて説明する。今、本発明のマ
イクロコンピュータの２つの周辺回路の内、一方の周辺
回路２はＣＰＵ１００に対してレイアウト上近い位置に
あり配線容量と抵抗が少ないので、ＣＰＵ１００から周
辺回路２へデータを転送する際に出力バッファは比較的
小さい駆動力で十分であり、他方の周辺回路２８はＣＰ
Ｕ１００に対してレイアウト上遠い位置にあり配線容量
と抵抗が大きく、ＣＰＵ１００から周辺回路２８へデー
タを転送する際に出力バッファは前者よりも大きい駆動
力が必要となっている。
【００１２】本実施例のマイクロコンピュータは、従来
例のＣＰＵ１の構成に加えて、ユーザーがプログラムに
よって制御できる複数の制御信号１０，３２を持ち、Ｃ
ＰＵ１００の出力信号８を共通入力とし、プログラム可
能な制御信号１０と制御信号３２が共に高レベルの時、
内部バス７に対して、出力信号８の値を出力する出力バ
ッファ２９を含んで構成されている。なお、周辺回路２
と周辺回路２８の出力バッファ４と３０及び入力バッフ
ァ６と３１の動作は従来例と同様であるため説明を省略
する。
例のＣＰＵ１の構成に加えて、ユーザーがプログラムに
よって制御できる複数の制御信号１０，３２を持ち、Ｃ
ＰＵ１００の出力信号８を共通入力とし、プログラム可
能な制御信号１０と制御信号３２が共に高レベルの時、
内部バス７に対して、出力信号８の値を出力する出力バ
ッファ２９を含んで構成されている。なお、周辺回路２
と周辺回路２８の出力バッファ４と３０及び入力バッフ
ァ６と３１の動作は従来例と同様であるため説明を省略
する。
【００１３】次に出力バッファ２９の第１の回路構成例
について図２を用いて説明する。出力バッファ２９は制
御信号１０と制御信号３２を入力とする２入力ＮＡＮＤ
ゲート３９と、ＮＡＮＤゲート３９の出力信号４６を入
力とするインバータ４０と、制御信号８を入力とするイ
ンバータ４１と、電源をソース入力としＮＡＮＤゲート
３９の出力信号４６をゲート入力とするＰ型トランジス
タ４２と、Ｐ型トランジスタ４２のドレイン出力をソー
ス入力としインバータ４１の出力信号４８をゲート入力
とするＰ型トランジスタ４３と、接地線をソース入力と
しインバータ４０の出力信号４７をゲート入力とするＮ
型トランジスタ４５と、Ｎ型トランジスタ４５のドレイ
ン出力をソース入力としインバータ４４の出力信号４８
をゲート入力とするＮ型トランジスタ４４を備えてお
り、出力信号９はＰ型トランジスタ４３とＮ型トランジ
スタ４４の共通ドレインに出力される。
について図２を用いて説明する。出力バッファ２９は制
御信号１０と制御信号３２を入力とする２入力ＮＡＮＤ
ゲート３９と、ＮＡＮＤゲート３９の出力信号４６を入
力とするインバータ４０と、制御信号８を入力とするイ
ンバータ４１と、電源をソース入力としＮＡＮＤゲート
３９の出力信号４６をゲート入力とするＰ型トランジス
タ４２と、Ｐ型トランジスタ４２のドレイン出力をソー
ス入力としインバータ４１の出力信号４８をゲート入力
とするＰ型トランジスタ４３と、接地線をソース入力と
しインバータ４０の出力信号４７をゲート入力とするＮ
型トランジスタ４５と、Ｎ型トランジスタ４５のドレイ
ン出力をソース入力としインバータ４４の出力信号４８
をゲート入力とするＮ型トランジスタ４４を備えてお
り、出力信号９はＰ型トランジスタ４３とＮ型トランジ
スタ４４の共通ドレインに出力される。
【００１４】次に出力バッファ２９の動作を説明する。
制御信号１０が高レベルかつ制御信号３２が高レベルの
時、ＮＡＮＤゲート３９の出力信号４６は低レベルとな
り、Ｐ型トランジスタ４２はオンする。また、インバー
タ４０の出力信号４７は高レベルとなり、Ｎ型トランジ
スタ４５はオンする。よって出力信号９の出力値は出力
信号８の値と同じとなる。次に制御信号１０が低レベル
の時は制御信号３２の値によらずＮＡＮＤゲート３９の
出力信号４６は常に高レベルとなり、Ｐ型トランジスタ
４２はオフする。またインバータ４０の出力信号４７は
低レベルとなり、トランジスタ４５はオフする。したが
って出力信号９はハイインピーダンス状態となる。また
制御信号３２が低レベルの時も制御信号１０が低レベル
の時と同様で、出力信号９はハイインピーダンス状態と
なる。
制御信号１０が高レベルかつ制御信号３２が高レベルの
時、ＮＡＮＤゲート３９の出力信号４６は低レベルとな
り、Ｐ型トランジスタ４２はオンする。また、インバー
タ４０の出力信号４７は高レベルとなり、Ｎ型トランジ
スタ４５はオンする。よって出力信号９の出力値は出力
信号８の値と同じとなる。次に制御信号１０が低レベル
の時は制御信号３２の値によらずＮＡＮＤゲート３９の
出力信号４６は常に高レベルとなり、Ｐ型トランジスタ
４２はオフする。またインバータ４０の出力信号４７は
低レベルとなり、トランジスタ４５はオフする。したが
って出力信号９はハイインピーダンス状態となる。また
制御信号３２が低レベルの時も制御信号１０が低レベル
の時と同様で、出力信号９はハイインピーダンス状態と
なる。
【００１５】次に本実施例のマイクロコンピュータの動
作について図１を用いて説明する。ここでは、ＣＰＵ１
００が周辺回路２及び周辺回路２８にそれぞれデータを
送る場合について説明する。ＣＰＵ１００より出力する
データは出力信号８で表され、出力バッファ３及び２９
に供給される。次にＣＰＵ１００より出力する制御信号
１０が高レベルとなり、出力バッファ３の出力信号８と
同じ値となる。今、ユーザーがプログラムによって、制
御信号３２を高レベルにすると、出力バッファ２９も出
力信号８と同じ値を出力し、出力バッファ３と出力バッ
ファ２９の出力信号９は出力信号８と同じ値となって、
内部バス７へ出力される。したがって、大きな駆動力が
得られる。
作について図１を用いて説明する。ここでは、ＣＰＵ１
００が周辺回路２及び周辺回路２８にそれぞれデータを
送る場合について説明する。ＣＰＵ１００より出力する
データは出力信号８で表され、出力バッファ３及び２９
に供給される。次にＣＰＵ１００より出力する制御信号
１０が高レベルとなり、出力バッファ３の出力信号８と
同じ値となる。今、ユーザーがプログラムによって、制
御信号３２を高レベルにすると、出力バッファ２９も出
力信号８と同じ値を出力し、出力バッファ３と出力バッ
ファ２９の出力信号９は出力信号８と同じ値となって、
内部バス７へ出力される。したがって、大きな駆動力が
得られる。
【００１６】次に、制御信号３２を低レベルにすると、
出力バッファ２９の出力はハイインピーダンスとなり、
出力信号９は出力バッファ３のみで駆動されることとな
る。したがって、駆動力は小さくなる。なお、内部バス
７上のデータが周辺回路２または周辺回路２８に取り込
まれるときの動作は従来例と同じである。
出力バッファ２９の出力はハイインピーダンスとなり、
出力信号９は出力バッファ３のみで駆動されることとな
る。したがって、駆動力は小さくなる。なお、内部バス
７上のデータが周辺回路２または周辺回路２８に取り込
まれるときの動作は従来例と同じである。
【００１７】以上述べたように、ＣＰＵ１００に対して
レイアウト上近い周辺回路２にＣＰＵ１００からデータ
を転送する場合には、出力バッファに小さな駆動力しか
必要がないので、ユーザーはプログラムによって制御信
号１０を高レベル、制御信号３２を低レベルとする。こ
れにより、出力バッファ３はオンし、出力バッファ２９
はオフするので、出力バッファ３だけでＣＰＵ１００か
ら周辺回路２へ信号を送る。この場合、周辺回路２より
出力される制御信号１９は高レベルとし、入力バッファ
６をオンさせてデータを周辺回路２に取り込む。また、
周辺回路２８より出力される制御信号３８は低レベルと
し、入力バッファ３１をオフさせる。
レイアウト上近い周辺回路２にＣＰＵ１００からデータ
を転送する場合には、出力バッファに小さな駆動力しか
必要がないので、ユーザーはプログラムによって制御信
号１０を高レベル、制御信号３２を低レベルとする。こ
れにより、出力バッファ３はオンし、出力バッファ２９
はオフするので、出力バッファ３だけでＣＰＵ１００か
ら周辺回路２へ信号を送る。この場合、周辺回路２より
出力される制御信号１９は高レベルとし、入力バッファ
６をオンさせてデータを周辺回路２に取り込む。また、
周辺回路２８より出力される制御信号３８は低レベルと
し、入力バッファ３１をオフさせる。
【００１８】一方、ＣＰＵ１に対してレイアウト上遠い
周辺回路２９にデータを転送する場合には、出力バッフ
ァに大きな駆動力が必要なので、ユーザーはプログラム
によって制御信号１０と３２の両方を高レベルにする。
これにより、出力バッファ３と２９は両方ともオンにな
り、出力バッファ３と２９の両方を使い大きな駆動力で
ＣＰＵ１００から周辺回路２８へ信号を送ることができ
る。この場合、周辺回路２８より出力される制御信号３
８は高レベルとし、入力バッファ３１をオンさせてデー
タを周辺回路２８に取り込む。一方、周辺回路２より出
力される制御信号１９は低レベルとし、入力バッファ６
はオフする。
周辺回路２９にデータを転送する場合には、出力バッフ
ァに大きな駆動力が必要なので、ユーザーはプログラム
によって制御信号１０と３２の両方を高レベルにする。
これにより、出力バッファ３と２９は両方ともオンにな
り、出力バッファ３と２９の両方を使い大きな駆動力で
ＣＰＵ１００から周辺回路２８へ信号を送ることができ
る。この場合、周辺回路２８より出力される制御信号３
８は高レベルとし、入力バッファ３１をオンさせてデー
タを周辺回路２８に取り込む。一方、周辺回路２より出
力される制御信号１９は低レベルとし、入力バッファ６
はオフする。
【００１９】次に出力バッファ２９の第２の回路構成例
を図３を用いて説明する。出力バッファ２９はＣＰＵ１
００の出力である制御信号１０及び第３の制御信号３２
を入力とする２入力ＮＡＮＤゲート４９と、ＮＡＮＤゲ
ート４９の出力信号５５を入力とするインバータ５０
と、インバータ５０の出力信号５６と制御信号８を入力
とする２入力ＮＡＮＤゲート５１と、ＮＡＮＤゲート４
９の出力信号５５と制御信号８を入力とする２入力ＮＯ
Ｒゲート５２と、電源をソース入力としＮＡＮＤゲート
５１の出力信号５７をゲート入力とするＰ型トランジス
タ５３と、接地線をソース入力としＮＯＲゲート５２の
出力信号５８をゲートの入力とするＮ型トランジスタ５
４とを備えており、出力信号９はＰ型トランジスタ５３
及びＮ型トランジスタ５４の共通ドレインに出力され
る。
を図３を用いて説明する。出力バッファ２９はＣＰＵ１
００の出力である制御信号１０及び第３の制御信号３２
を入力とする２入力ＮＡＮＤゲート４９と、ＮＡＮＤゲ
ート４９の出力信号５５を入力とするインバータ５０
と、インバータ５０の出力信号５６と制御信号８を入力
とする２入力ＮＡＮＤゲート５１と、ＮＡＮＤゲート４
９の出力信号５５と制御信号８を入力とする２入力ＮＯ
Ｒゲート５２と、電源をソース入力としＮＡＮＤゲート
５１の出力信号５７をゲート入力とするＰ型トランジス
タ５３と、接地線をソース入力としＮＯＲゲート５２の
出力信号５８をゲートの入力とするＮ型トランジスタ５
４とを備えており、出力信号９はＰ型トランジスタ５３
及びＮ型トランジスタ５４の共通ドレインに出力され
る。
【００２０】次に図３に示された出力バッファ２９の動
作を説明する。信号１０が高レベルかつ信号３２が高レ
ベルの時、ＮＡＮＤゲート４９の出力信号５５は低レベ
ルとなり、インバータ５０の出力信号５６は高レベルと
なる。このとき出力信号８が高レベルならば、ＮＡＮＤ
ゲート５１の出力信号５７は低レベルとなり、Ｐ型トラ
ンジスタ５３はオンする。また、ＮＯＲゲート５２の出
力信号５８は低レベルとなり、Ｎ型トランジスタ５５は
オフする。したがって、出力信号９は高レベルとなる。
作を説明する。信号１０が高レベルかつ信号３２が高レ
ベルの時、ＮＡＮＤゲート４９の出力信号５５は低レベ
ルとなり、インバータ５０の出力信号５６は高レベルと
なる。このとき出力信号８が高レベルならば、ＮＡＮＤ
ゲート５１の出力信号５７は低レベルとなり、Ｐ型トラ
ンジスタ５３はオンする。また、ＮＯＲゲート５２の出
力信号５８は低レベルとなり、Ｎ型トランジスタ５５は
オフする。したがって、出力信号９は高レベルとなる。
【００２１】また、出力信号８が低レベルならば、ＮＡ
ＮＤゲート５１の出力信号５７は高レベルとなり、Ｐ型
トランジスタ５３はオフし、ＮＯＲゲート５２の出力信
号５８は高レベルとなり、Ｎ型トランジスタ５４はオン
する。ゆえに出力信号９は低レベルとなる。制御信号１
０、信号３２の少なくともどちらか一方が低レベルの場
合には、ＮＡＮＤゲート４９の出力信号５５は高レベル
となり、インバータ５０の出力信号５６は低レベルとな
る。この場合出力信号８の値によらず、ＮＡＮＤゲート
５１の出力信号５７は高レベルとなりＰ型トランジスタ
５３はオフとなる。また、ＮＯＲゲート５２の出力信号
５８は低レベルとなり、Ｎ型トランジスタ５４はオフと
なる。したがって、出力信号９はハイインピーダンスと
なる。結局、制御信号１０が高レベルかつ制御信号３２
も高レベルの時、出力信号９は出力信号８と同値とな
り、信号１０、信号３２の少なくともどちちらか一方が
低レベルの場合には、出力信号９はハイインピーダンス
となる。
ＮＤゲート５１の出力信号５７は高レベルとなり、Ｐ型
トランジスタ５３はオフし、ＮＯＲゲート５２の出力信
号５８は高レベルとなり、Ｎ型トランジスタ５４はオン
する。ゆえに出力信号９は低レベルとなる。制御信号１
０、信号３２の少なくともどちらか一方が低レベルの場
合には、ＮＡＮＤゲート４９の出力信号５５は高レベル
となり、インバータ５０の出力信号５６は低レベルとな
る。この場合出力信号８の値によらず、ＮＡＮＤゲート
５１の出力信号５７は高レベルとなりＰ型トランジスタ
５３はオフとなる。また、ＮＯＲゲート５２の出力信号
５８は低レベルとなり、Ｎ型トランジスタ５４はオフと
なる。したがって、出力信号９はハイインピーダンスと
なる。結局、制御信号１０が高レベルかつ制御信号３２
も高レベルの時、出力信号９は出力信号８と同値とな
り、信号１０、信号３２の少なくともどちちらか一方が
低レベルの場合には、出力信号９はハイインピーダンス
となる。
【００２２】
【発明の効果】本発明によれば、ひとつのデータを出力
する出力バッファユニットを複数に分割し、出力バッフ
ァをユーザーがプログラムすることにより制御できる制
御信号によって動作させることにより、出力バッファの
駆動力を必要な能力に応じて変化させることができる。
例えば、ＣＰＵから出力するデータをＣＰＵよりレイア
ウト上遠くはなれた場所にある周辺回路へ内部バスを通
して転送する場合、複数の出力バッファを“ＯＮ”に
し、駆動力を大きくすることにより、出力バッファは十
分な駆動力を発揮できる。また、ＣＰＵから近いところ
の周辺回路にデータを転送する場合や、ＣＰＵ自身にデ
ータを転送する場合には、ひとつの出力バッファを“Ｏ
Ｎ”にし、それ以外の出力バッファをオフにすることに
より出力バッファの消費電力を低く抑えることができる
という大きな効果がある。加えて出力バッファの電流の
変化も全体として抑えることができるために、ノイズが
低減できる効果がある。
する出力バッファユニットを複数に分割し、出力バッフ
ァをユーザーがプログラムすることにより制御できる制
御信号によって動作させることにより、出力バッファの
駆動力を必要な能力に応じて変化させることができる。
例えば、ＣＰＵから出力するデータをＣＰＵよりレイア
ウト上遠くはなれた場所にある周辺回路へ内部バスを通
して転送する場合、複数の出力バッファを“ＯＮ”に
し、駆動力を大きくすることにより、出力バッファは十
分な駆動力を発揮できる。また、ＣＰＵから近いところ
の周辺回路にデータを転送する場合や、ＣＰＵ自身にデ
ータを転送する場合には、ひとつの出力バッファを“Ｏ
Ｎ”にし、それ以外の出力バッファをオフにすることに
より出力バッファの消費電力を低く抑えることができる
という大きな効果がある。加えて出力バッファの電流の
変化も全体として抑えることができるために、ノイズが
低減できる効果がある。
【００２３】本発明ではＣＰＵから周辺回路に対して、
データを転送する場合について説明したが、周辺回路よ
りＣＰＵにデータを転送する場合も同様に実施でき同様
の効果がある。なお、本発明では周辺回路を２つ持った
マイクロコンピュータについて述べたが、任意の数の周
辺回路を持ったマイクロコンピュータについても実施で
きる。またＣＰＵの出力バッファの数が２つの場合につ
いて述べたが、出力バッファを複数持ったマイクロコン
ピュータについても実施できる。
データを転送する場合について説明したが、周辺回路よ
りＣＰＵにデータを転送する場合も同様に実施でき同様
の効果がある。なお、本発明では周辺回路を２つ持った
マイクロコンピュータについて述べたが、任意の数の周
辺回路を持ったマイクロコンピュータについても実施で
きる。またＣＰＵの出力バッファの数が２つの場合につ
いて述べたが、出力バッファを複数持ったマイクロコン
ピュータについても実施できる。
【図１】本発明のマイクロコンピュータの一実施例のブ
ロック図である。
ロック図である。
【図２】一実施例に含まれる出力バッファの第１の回路
構成例を示す回路図である。
構成例を示す回路図である。
【図３】一実施例に含まれる出力バッファの第２の回路
構成例を示す回路図である。
構成例を示す回路図である。
【図４】従来例のブロック図である。
【図５】従来例のマイクロコンピュータの出力バッファ
の回路図である。
の回路図である。
１ ＣＰＵ ２，２８ 周辺回路 ３，４，２９，３０ 出力バッファ ５，６，３１ 入力バッファ ７ 内部バス ８ ＣＰＵ１の出力信号 ９ 出力バッファ３の出力信号 １０，１３，１６，１９，３２，３５，３８ 制御信号 １１ 周辺回路２の出力信号 １２ 出力バッファ４の出力信号 １４ ＣＰＵ１の入力信号 １５ 入力バッファ５の入力信号 １７ 周辺回路２の入力信号 １８ 入力バッファ６の入力信号 ２０，２１，４０，４１，５０ インバータ ２２，２３，４２，４３，５３ Ｐ型トランジスタ ２４，２５，４４，４５，５４ Ｎ型トランジスタ ２６ インバータ２０の出力信号 ２７ インバータ２１の出力信号 ３３ 周辺回路２８の出力信号 ３４ 出力バッファ３０の出力信号 ３６ 周辺回路２８の入力信号 ３７ 入力バッファ３１の入力信号 ３９，４９，５１ ２入力ＮＡＮＤゲート ４６ ＮＡＮＤゲート３９の出力信号 ４７ インバータ４０の出力信号 ４８ インバータ４１の出力信号 ５２ ２入力ＮＯＲゲート ５５ ＮＡＮＤゲート４９の出力信号 ５６ インバータ５０の出力信号 ５７ ＮＡＮＤゲート５１の出力信号 ５８ ＮＯＲゲート５２の出力信号
Claims (3)
- 【請求項１】 中央処理装置と、中央処理装置との間で
内部バスを介してデータを送受可能な複数の周辺回路
と、中央処理装置と内部バスとの間に介在し中央処理装
置から供給される制御信号に応答してデータ信号を内部
バスに出力する出力バッファユニットと、各周辺回路と
内部バスとの間にそれぞれ介在し関連する周辺回路から
出力される制御信号に応答して内部バス上のデータ信号
を関連する周辺回路に供給する入力バッファユニットと
を備えたマイクロコンピュータにおいて、上記出力バッ
ファユニットはデータ信号を共通して供給される複数の
出力バッファ回路を有し、該複数の出力バッファ回路は
中央処理装置から供給される制御信号で選択的に活性化
されることを特徴とするマイクロコンピュータ。 - 【請求項２】 上記中央処理装置から供給される制御信
号はユーザーの命令コードで変更可能であり、上記複数
の出力バッファ回路のうち活性化される数が制御信号で
決定される請求項１記載のマイクロコンピュータ。 - 【請求項３】 上記データ信号を中央処理装置から長距
離の周辺回路に送出するときは、中央処理装置から近距
離の周辺回路に送出するときよりも多数の出力バッファ
回路を活性化する請求項１記載のマイクロコンピュー
タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100483A JP2845666B2 (ja) | 1992-03-26 | 1992-03-26 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4100483A JP2845666B2 (ja) | 1992-03-26 | 1992-03-26 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05274257A true JPH05274257A (ja) | 1993-10-22 |
| JP2845666B2 JP2845666B2 (ja) | 1999-01-13 |
Family
ID=14275178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4100483A Expired - Lifetime JP2845666B2 (ja) | 1992-03-26 | 1992-03-26 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845666B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5887033A (en) * | 1994-03-29 | 1999-03-23 | Matsushita Electric Industrial Co., Ltd. | Data transfer device and data transfer method |
| US7181549B2 (en) | 2001-06-28 | 2007-02-20 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
-
1992
- 1992-03-26 JP JP4100483A patent/JP2845666B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5887033A (en) * | 1994-03-29 | 1999-03-23 | Matsushita Electric Industrial Co., Ltd. | Data transfer device and data transfer method |
| US7181549B2 (en) | 2001-06-28 | 2007-02-20 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US7406544B2 (en) | 2001-06-28 | 2008-07-29 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US7426587B2 (en) | 2001-06-28 | 2008-09-16 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
| US7428601B2 (en) | 2001-06-28 | 2008-09-23 | Oki Electric Industry Co., Ltd. | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2845666B2 (ja) | 1999-01-13 |
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