JP2500100Y2 - 出力デ―タ制御回路 - Google Patents
出力デ―タ制御回路Info
- Publication number
- JP2500100Y2 JP2500100Y2 JP3494393U JP3494393U JP2500100Y2 JP 2500100 Y2 JP2500100 Y2 JP 2500100Y2 JP 3494393 U JP3494393 U JP 3494393U JP 3494393 U JP3494393 U JP 3494393U JP 2500100 Y2 JP2500100 Y2 JP 2500100Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- terminals
- input
- control circuit
- data control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【０００１】
【産業上の利用分野】本考案は、データバス等から送ら
れてきたパラレルなデータを出力機器等に供給する際に
使用される出力データ制御回路に関する。
れてきたパラレルなデータを出力機器等に供給する際に
使用される出力データ制御回路に関する。
【０００２】
【従来の技術】コンピュータを利用した機器では、デー
タバスに現われたパラレルな信号を用いて特定の出力機
器を制御するような場合、コンピュータからのコマンド
等に基づきこれらの信号の出力を制御するための出力デ
ータ制御回路（インターフェイス回路）が用いられてい
る。
タバスに現われたパラレルな信号を用いて特定の出力機
器を制御するような場合、コンピュータからのコマンド
等に基づきこれらの信号の出力を制御するための出力デ
ータ制御回路（インターフェイス回路）が用いられてい
る。
【０００３】図３は従来用いられたこのような回路とそ
の周辺回路を表わしたものである。同図で並列入出力用
素子（ＰＩＯ）１は図示しないデータバスと出力側ある
いは入力側の回路を接続するためのもので、信号の入出
力を行うための複数の端子を備えている。図では説明を
簡略にするために２つの端子Ｔ１、Ｔ２のみを示してい
る。この並列入出力用素子１はリセット状態ですべての
端子Ｔ１、Ｔ２、……がハイインピーダンスとなる。ま
た信号の入出力を切り換える等のモード切換状態ではこ
れらの端子Ｔ１、Ｔ２、……が一度ローレベルに設定さ
れる。信号の出力を行う状態では、この後、所定のタイ
ミングでこれらの端子Ｔ１、Ｔ２、……からデータが出
力され、出力機器や出力側に設けられた回路の制御が行
われることになる。
の周辺回路を表わしたものである。同図で並列入出力用
素子（ＰＩＯ）１は図示しないデータバスと出力側ある
いは入力側の回路を接続するためのもので、信号の入出
力を行うための複数の端子を備えている。図では説明を
簡略にするために２つの端子Ｔ１、Ｔ２のみを示してい
る。この並列入出力用素子１はリセット状態ですべての
端子Ｔ１、Ｔ２、……がハイインピーダンスとなる。ま
た信号の入出力を切り換える等のモード切換状態ではこ
れらの端子Ｔ１、Ｔ２、……が一度ローレベルに設定さ
れる。信号の出力を行う状態では、この後、所定のタイ
ミングでこれらの端子Ｔ１、Ｔ２、……からデータが出
力され、出力機器や出力側に設けられた回路の制御が行
われることになる。
【０００４】ところでこの図３の回路では、端子Ｔ１、
Ｔ２にプルアップ抵抗２−１、２−２とインバータ３−
１、３−２が接続されている。インバータ３−１、３−
２の出力側には、それぞれスイッチング用のトランジス
タ４−１、４−２が配置されており、インバータ３−
１、３−２の出力がＨ（ハイ）レベルのときこれらがオ
ン状態となるようになっている。それぞれのトランジス
タ４−１、４−２には、リレー５−１、５−２が接続さ
れており、それらのリレー接点６−１、６−２によって
図示しない出力機器の動作が制御されるようになってい
る。
Ｔ２にプルアップ抵抗２−１、２−２とインバータ３−
１、３−２が接続されている。インバータ３−１、３−
２の出力側には、それぞれスイッチング用のトランジス
タ４−１、４−２が配置されており、インバータ３−
１、３−２の出力がＨ（ハイ）レベルのときこれらがオ
ン状態となるようになっている。それぞれのトランジス
タ４−１、４−２には、リレー５−１、５−２が接続さ
れており、それらのリレー接点６−１、６−２によって
図示しない出力機器の動作が制御されるようになってい
る。
【０００５】この回路では、例えば端子Ｔ１からＬ（ロ
ー）レベルの信号が出力されるとトランジスタ４−１が
オンとなってリレー５−１が励磁される。これによりリ
レー接点６−１が閉じて、例えば第１のモータ（図示せ
ず）が回転する。端子Ｔ１からＨレベルの信号が出力さ
れるようになると、リレー５−１が解磁され、第１のモ
ータの回転が停止する。
ー）レベルの信号が出力されるとトランジスタ４−１が
オンとなってリレー５−１が励磁される。これによりリ
レー接点６−１が閉じて、例えば第１のモータ（図示せ
ず）が回転する。端子Ｔ１からＨレベルの信号が出力さ
れるようになると、リレー５−１が解磁され、第１のモ
ータの回転が停止する。
【０００６】端子Ｔ２についても同様であり、リレー接
点６−２の開閉制御により例えば第２のモータ（図示せ
ず）の回転が制御されることになる。
点６−２の開閉制御により例えば第２のモータ（図示せ
ず）の回転が制御されることになる。
【０００７】次の図４は従来の出力データ制御回路とそ
の周辺の回路を表わしたものである。この図４の回路
は、インバータを用いていないので、端子Ｔ１、Ｔ２か
らＨレベルの信号が出力されたときトランジスタＱ４−
１、４−２がオンになる。これ以外は図３と同様であ
る。
の周辺の回路を表わしたものである。この図４の回路
は、インバータを用いていないので、端子Ｔ１、Ｔ２か
らＨレベルの信号が出力されたときトランジスタＱ４−
１、４−２がオンになる。これ以外は図３と同様であ
る。
【０００８】
【考案が解決しようとする課題】ところで図３および図
４に示した並列入出力用素子は、リセット時にそれらの
端子Ｔ１、Ｔ２、……がハイインピーダンスとなり、モ
ードの切り換えを行うときこれらがＬレベルに設定され
る。従ってこれらの端子Ｔ１、Ｔ２、……から必要とさ
れるデータが出力されるまで、図３に示した例ではモー
タが勝手に回転を行ってしまうという不都合を生じる。
図４に示した例でもリレー接点の開閉動作が逆であれば
同様の不都合を生じる。また出力機器あるいは出力側の
回路では、モード切り換えのたびにすべての端子Ｔ１、
Ｔ２、……が一方的に所定の論理状態となることによっ
て誤動作を発生させたり、回路を破壊するような事態を
招く事もあり得る。
４に示した並列入出力用素子は、リセット時にそれらの
端子Ｔ１、Ｔ２、……がハイインピーダンスとなり、モ
ードの切り換えを行うときこれらがＬレベルに設定され
る。従ってこれらの端子Ｔ１、Ｔ２、……から必要とさ
れるデータが出力されるまで、図３に示した例ではモー
タが勝手に回転を行ってしまうという不都合を生じる。
図４に示した例でもリレー接点の開閉動作が逆であれば
同様の不都合を生じる。また出力機器あるいは出力側の
回路では、モード切り換えのたびにすべての端子Ｔ１、
Ｔ２、……が一方的に所定の論理状態となることによっ
て誤動作を発生させたり、回路を破壊するような事態を
招く事もあり得る。
【０００９】そこで本考案の目的は、リセット時の信号
状態やモード切り換え時の信号状態で誤動作等の不都合
が発生することのない出力データ制御回路を提供するこ
とにある。
状態やモード切り換え時の信号状態で誤動作等の不都合
が発生することのない出力データ制御回路を提供するこ
とにある。
【００１０】
【課題を解決するための手段】請求項１記載の考案で
は、リセット状態で信号の出力側の全端子がハイインピ
ーダンスとなり、モードの変更状態でこれらの端子に現
われる信号がＬレベルとなる素子と、この素子の出力側
の複数の素子にそれぞれ個別に接続されたプルアップ抵
抗と、これらプルアップ抵抗とそれぞれの端子の接続点
に接続され、各接続点の信号状態を入力し、これらがす
べてＨレベルあるいはＬレベルのときこれらの信号の入
力を無効とするようなデータを出力するデコーダとを出
力データ制御回路に具備させる。
は、リセット状態で信号の出力側の全端子がハイインピ
ーダンスとなり、モードの変更状態でこれらの端子に現
われる信号がＬレベルとなる素子と、この素子の出力側
の複数の素子にそれぞれ個別に接続されたプルアップ抵
抗と、これらプルアップ抵抗とそれぞれの端子の接続点
に接続され、各接続点の信号状態を入力し、これらがす
べてＨレベルあるいはＬレベルのときこれらの信号の入
力を無効とするようなデータを出力するデコーダとを出
力データ制御回路に具備させる。
【００１１】本考案によれば、信号状態が全てＨレベル
あるいはＬレベルのときこれらの信号を出力側に伝達し
ないので、既に説明したような不都合が生じることはな
い。
あるいはＬレベルのときこれらの信号を出力側に伝達し
ないので、既に説明したような不都合が生じることはな
い。
【００１２】
【実施例】以下実施例につき本考案を詳細に説明する。
【００１３】図１は本考案の一実施例における出力デー
タ制御回路とその周辺回路を表わしたものである。図３
または図４と同一部分には同一の符号を付し、これらの
説明を適宜省略する。
タ制御回路とその周辺回路を表わしたものである。図３
または図４と同一部分には同一の符号を付し、これらの
説明を適宜省略する。
【００１４】さて、この実施例の出力データ制御回路で
は端子Ｔ１、Ｔ２にプルアップ抵抗２−１、２−２を接
続すると共にデコーダ１１の入力端子Ｉ1 、Ｉ2 を接続
している。このデコーダ１１の４つの出力端子Ｙ0 〜Ｙ
3 のうち第０の出力端子Ｙ0からは、両入力端子Ｉ1 、
Ｉ2 にＬレベルの信号が入力されたときＨレベルの信号
が現われるようになっている。また第１の出力端子Ｙ1
からは、入力端子Ｉ1にＬレベルの信号が入力され、他
の入力端子Ｉ2 にＨレベルの信号が入力されたときＨレ
ベルの信号が現われるようになっている。また第２の出
力端子Ｙ2 からは、入力端子Ｉ1 にＨレベルの信号が入
力され、他の入力端子Ｉ2 にＬレベルの信号が入力され
たときＨレベルの信号が現われるようになっている。最
後に第３の出力端子Ｙ3 からは、両入力端子Ｉ1 、Ｉ2
にＨレベルの信号が入力されたときＨレベルの信号が現
われるようになっている。
は端子Ｔ１、Ｔ２にプルアップ抵抗２−１、２−２を接
続すると共にデコーダ１１の入力端子Ｉ1 、Ｉ2 を接続
している。このデコーダ１１の４つの出力端子Ｙ0 〜Ｙ
3 のうち第０の出力端子Ｙ0からは、両入力端子Ｉ1 、
Ｉ2 にＬレベルの信号が入力されたときＨレベルの信号
が現われるようになっている。また第１の出力端子Ｙ1
からは、入力端子Ｉ1にＬレベルの信号が入力され、他
の入力端子Ｉ2 にＨレベルの信号が入力されたときＨレ
ベルの信号が現われるようになっている。また第２の出
力端子Ｙ2 からは、入力端子Ｉ1 にＨレベルの信号が入
力され、他の入力端子Ｉ2 にＬレベルの信号が入力され
たときＨレベルの信号が現われるようになっている。最
後に第３の出力端子Ｙ3 からは、両入力端子Ｉ1 、Ｉ2
にＨレベルの信号が入力されたときＨレベルの信号が現
われるようになっている。
【００１５】４つの出力端子Ｙ0 〜Ｙ3 のうち第１の出
力端子Ｙ1 はトランジスタ４−２と接続されており、第
２の出力端子Ｙ2 はトランジスタ４−１と接続されてい
る。第０と第３の出力端子Ｙ0 、Ｙ3 はいずれのトラン
ジスタとも接続されていない。このため、リセット時や
モード切り換え時にこれらトランジスタ４−１、４−２
が制御されることはなく、リレー５−１、５−２が誤動
作することもない。
力端子Ｙ1 はトランジスタ４−２と接続されており、第
２の出力端子Ｙ2 はトランジスタ４−１と接続されてい
る。第０と第３の出力端子Ｙ0 、Ｙ3 はいずれのトラン
ジスタとも接続されていない。このため、リセット時や
モード切り換え時にこれらトランジスタ４−１、４−２
が制御されることはなく、リレー５−１、５−２が誤動
作することもない。
【００１６】以上説明した実施例では、２ビット分の信
号がパラレルに処理されるものとして説明したが、既に
従来技術の説明の箇所で説明したように３ビットあるい
はこれ以上のビット数の信号がパラレルに処理される場
合も本考案の適用がある。図２はその場合のデコーダの
構成を表わしたものである。デコーダ１６はＭビット分
の信号をパラレルに入力し、Ｎ通りの信号を出力するこ
とになる。ここで数値Ｎの最大値は次の式で表わされる
ことになる。
号がパラレルに処理されるものとして説明したが、既に
従来技術の説明の箇所で説明したように３ビットあるい
はこれ以上のビット数の信号がパラレルに処理される場
合も本考案の適用がある。図２はその場合のデコーダの
構成を表わしたものである。デコーダ１６はＭビット分
の信号をパラレルに入力し、Ｎ通りの信号を出力するこ
とになる。ここで数値Ｎの最大値は次の式で表わされる
ことになる。
【００１７】
【数１】ＮMAX ＝２M −２
【００１８】
【考案の効果】以上説明したように本考案によれば出力
側に伝達されるわずか２つの信号状態を犠牲にするだけ
で、出力側の機器または回路の誤動作や破壊を効果的に
防止することが可能となる。
側に伝達されるわずか２つの信号状態を犠牲にするだけ
で、出力側の機器または回路の誤動作や破壊を効果的に
防止することが可能となる。
【図１】 本考案の一実施例における出力データ制御回
路とその周辺回路を示すブロック図である。
路とその周辺回路を示すブロック図である。
【図２】 デコーダの他の例を示すブロック図である。
【図３】 従来用いられた出力データ制御回路とその周
辺回路を示すブロック図である。
辺回路を示すブロック図である。
【図４】 従来用いられた他の出力データ制御回路とそ
の周辺回路を示すブロック図である。
の周辺回路を示すブロック図である。
１…並列入出力用素子、２…プルアップ抵抗、１１、１
６…デコーダ、１３…ゲート、１４…論理回路
６…デコーダ、１３…ゲート、１４…論理回路
Claims (1)
- 【請求項１】 リセット状態で信号の出力側の全端子が
ハイインピーダンスとなり、モードの変更状態でこれら
の端子に現われる信号がローレベルとなる素子と、 この素子の出力側の複数の素子にそれぞれ個別に接続さ
れたプルアップ抵抗と、 これらプルアップ抵抗とそれぞれの端子の接続点に接続
され、各接続点の信号状態を入力し、これらがすべてハ
イレベルあるいはローレベルのときこれらの信号の入力
を無効とするようなデータを出力するデコーダとを具備
することを特徴とする出力データ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3494393U JP2500100Y2 (ja) | 1993-06-28 | 1993-06-28 | 出力デ―タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3494393U JP2500100Y2 (ja) | 1993-06-28 | 1993-06-28 | 出力デ―タ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0743892U JPH0743892U (ja) | 1995-09-26 |
| JP2500100Y2 true JP2500100Y2 (ja) | 1996-06-05 |
Family
ID=12428259
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3494393U Expired - Lifetime JP2500100Y2 (ja) | 1993-06-28 | 1993-06-28 | 出力デ―タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2500100Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102145410B1 (ko) * | 2019-11-04 | 2020-08-18 | 한국항공우주연구원 | 탑재컴퓨터용 바이레벨 원격판별회로 및 원격판별방법 |
-
1993
- 1993-06-28 JP JP3494393U patent/JP2500100Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743892U (ja) | 1995-09-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4697107A (en) | Four-state I/O control circuit | |
| JPH0142013B2 (ja) | ||
| JPH0197016A (ja) | 半導体集積回路装置 | |
| US4419592A (en) | Bidirection data switch sequencing circuit | |
| JPH04267489A (ja) | マイクロコンピュータ | |
| JP2500100Y2 (ja) | 出力デ―タ制御回路 | |
| US5767696A (en) | Tri-state devices having exclusive gate output control | |
| JPH0710421Y2 (ja) | 出力デ−タ制御回路 | |
| JPH0257377B2 (ja) | ||
| JP3307963B2 (ja) | スキュークランプ | |
| JPS61112424A (ja) | 出力バツフア回路 | |
| JP3543364B2 (ja) | マイコンの入出力回路 | |
| JP3737567B2 (ja) | コンピュータシステム | |
| JP2643716B2 (ja) | バスドライバー | |
| JPH05291932A (ja) | 電子回路 | |
| JP2782946B2 (ja) | 半導体集積回路 | |
| KR920008007Y1 (ko) | 버퍼를 사용하지 않는 플로피 디스크 콘트롤 회로 | |
| JP2933814B2 (ja) | 入出力モジュールの切換装置 | |
| JP3022695B2 (ja) | バスドライバ回路 | |
| JPS63156422A (ja) | 双方向入出力回路 | |
| JP2530969Y2 (ja) | 保護回路 | |
| JP2000353034A (ja) | 中央処理装置ユニット | |
| JP2776651B2 (ja) | 駆動能力切換回路 | |
| JP3632108B2 (ja) | 入力状態検出回路 | |
| KR0158839B1 (ko) | 직렬 통신 라인의 셧 다운 방지 회로 |