JPH0710421Y2 - 出力デ−タ制御回路 - Google Patents
出力デ−タ制御回路Info
- Publication number
- JPH0710421Y2 JPH0710421Y2 JP1986148672U JP14867286U JPH0710421Y2 JP H0710421 Y2 JPH0710421 Y2 JP H0710421Y2 JP 1986148672 U JP1986148672 U JP 1986148672U JP 14867286 U JP14867286 U JP 14867286U JP H0710421 Y2 JPH0710421 Y2 JP H0710421Y2
- Authority
- JP
- Japan
- Prior art keywords
- output
- terminals
- signal
- level
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【考案の詳細な説明】 「産業上の利用分野」 本考案は、データバス等から送られてきたパラレルなデ
ータを出力機器等に供給する際に使用される出力データ
制御回路に関する。
ータを出力機器等に供給する際に使用される出力データ
制御回路に関する。
「従来の技術」 コンピュータを利用した機器では、データバスに現われ
たパラレルな信号を用いて特定の出力機器を制御するよ
うな場合、コンピュータからのコマンド等に基づきこれ
らの信号の出力を制御するための出力データ制御回路
（インターフェイス回路）が用いられている。
たパラレルな信号を用いて特定の出力機器を制御するよ
うな場合、コンピュータからのコマンド等に基づきこれ
らの信号の出力を制御するための出力データ制御回路
（インターフェイス回路）が用いられている。
第３図は従来用いられたこのような回路とその周辺回路
を表わしたものである。同図で並列入出力用素子（PI
O）１は図示しないデータバスと出力側あるいは入力側
の回路を接続するためのもので、信号の入出力を行うた
めの複数の端子を備えている。図では説明を簡略にする
ために２つの端子T1、T2のみを示している。この並列入
出力用素子１はリセット状態ですべての端子T1、T2、…
…がハイインピーダンスとなる。また信号の入出力を切
り換える等のモード切換状態ではこれらの端子T1、T2、
……が一度ローレベルに設定される。信号の出力を行う
状態では、この後、所定のタイミングでこれらの端子T
1、T2、……からデータが出力され、出力機器や出力側
に設けられた回路の制御が行われることになる。
を表わしたものである。同図で並列入出力用素子（PI
O）１は図示しないデータバスと出力側あるいは入力側
の回路を接続するためのもので、信号の入出力を行うた
めの複数の端子を備えている。図では説明を簡略にする
ために２つの端子T1、T2のみを示している。この並列入
出力用素子１はリセット状態ですべての端子T1、T2、…
…がハイインピーダンスとなる。また信号の入出力を切
り換える等のモード切換状態ではこれらの端子T1、T2、
……が一度ローレベルに設定される。信号の出力を行う
状態では、この後、所定のタイミングでこれらの端子T
1、T2、……からデータが出力され、出力機器や出力側
に設けられた回路の制御が行われることになる。
ところでこの第３図の回路では、端子T1、T2にプルアッ
プ抵抗２−１、２−２とインバータ３−１、３−２が接
続されている。インバータ３−１、３−２の出力側に
は、それぞれスイッチング用のトランジスタ４−１、４
−２が配置されており、インバータ３−１、３−２の出
力がＨレベルのときこれらがオン状態となるようになっ
ている。それぞれのトランジスタ４−１、４−２には、
リレー５−１、５−２が接続されており、それらのリレ
ー接点６−１、６−２によって図示しない出力機器の動
作が制御されるようになっている。
プ抵抗２−１、２−２とインバータ３−１、３−２が接
続されている。インバータ３−１、３−２の出力側に
は、それぞれスイッチング用のトランジスタ４−１、４
−２が配置されており、インバータ３−１、３−２の出
力がＨレベルのときこれらがオン状態となるようになっ
ている。それぞれのトランジスタ４−１、４−２には、
リレー５−１、５−２が接続されており、それらのリレ
ー接点６−１、６−２によって図示しない出力機器の動
作が制御されるようになっている。
この回路では、例えば端子T1からＬレベルの信号が出力
されるとトランジスタ４−１がオンとなってリレー５−
１が励磁される。これによりリレー接点６−１が閉じ
て、例えば第１のモータ（図示せず）が回転する。端子
T1からＨレベルの信号が出力されるようになると、リレ
ー５−１が解磁され、第１のモータの回転が停止する。
されるとトランジスタ４−１がオンとなってリレー５−
１が励磁される。これによりリレー接点６−１が閉じ
て、例えば第１のモータ（図示せず）が回転する。端子
T1からＨレベルの信号が出力されるようになると、リレ
ー５−１が解磁され、第１のモータの回転が停止する。
端子T2についても同様であり、リレー接点６−２の開閉
制御により例えば第２のモータ（図示せず）の回転が制
御されることになる。
制御により例えば第２のモータ（図示せず）の回転が制
御されることになる。
次の第４図は従来の出力データ制御回路とその周辺の回
路を表わしたものである。この第４図の回路は、インバ
ータを用いていないので、端子T1、T2からＨレベルの信
号が出力されたときトランジスタQ4−１、４−２がオン
になる。これ以外は第３図と同様である。
路を表わしたものである。この第４図の回路は、インバ
ータを用いていないので、端子T1、T2からＨレベルの信
号が出力されたときトランジスタQ4−１、４−２がオン
になる。これ以外は第３図と同様である。
「考案が解決しようとする問題点」 ところで第３図および第４図に示した並列入出力用素子
は、リセット時にそれらの端子T1、T2、……がハイイン
ピーダンスとなり、モードの切り換えを行うときこれら
がＬレベルに設定される。従ってこれらの端子T1、T2、
……から必要とされるデータが出力されるまで、第３図
に示した例ではモータが勝手に回転を行ってしまうとい
う不都合を生じる。第４図に示した例でもリレー接点の
開閉動作が逆であれば同様の不都合を生じる。また出力
機器あるいは出力側の回路では、モード切り換えのたび
にすべての端子T1、T2、……が一方的に所定の論理状態
となることによって誤動作を発生させたり、回路を破壊
するような事態を招く事もあり得る。
は、リセット時にそれらの端子T1、T2、……がハイイン
ピーダンスとなり、モードの切り換えを行うときこれら
がＬレベルに設定される。従ってこれらの端子T1、T2、
……から必要とされるデータが出力されるまで、第３図
に示した例ではモータが勝手に回転を行ってしまうとい
う不都合を生じる。第４図に示した例でもリレー接点の
開閉動作が逆であれば同様の不都合を生じる。また出力
機器あるいは出力側の回路では、モード切り換えのたび
にすべての端子T1、T2、……が一方的に所定の論理状態
となることによって誤動作を発生させたり、回路を破壊
するような事態を招く事もあり得る。
そこで本考案の目的は、リセット時の信号状態やモード
切り換え時の信号状態で誤動作等の不都合が発生するこ
とのない出力データ制御回路を提供することにある。
切り換え時の信号状態で誤動作等の不都合が発生するこ
とのない出力データ制御回路を提供することにある。
「問題点を解決するための手段」 本考案の出力データ制御回路は、リセット状態で信号の
出力側の全端子がハイインピーダンスとなり、モードの
変更状態でこれらの端子に現われる信号がローレベルと
なる素子と、この素子の出力側の複数の端子にそれぞれ
別個に接続されたプルアップ抵抗と、これらプルアップ
抵抗とそれぞれの端子の接続点に接続され、各接続点の
信号状態を検出し、各接続点の信号状態がすべてハイレ
ベルあるいはローレベルのいずれかの状態のとき各接続
点からの信号を後段に出力することを禁止する禁止手段
とを備えたものである。
出力側の全端子がハイインピーダンスとなり、モードの
変更状態でこれらの端子に現われる信号がローレベルと
なる素子と、この素子の出力側の複数の端子にそれぞれ
別個に接続されたプルアップ抵抗と、これらプルアップ
抵抗とそれぞれの端子の接続点に接続され、各接続点の
信号状態を検出し、各接続点の信号状態がすべてハイレ
ベルあるいはローレベルのいずれかの状態のとき各接続
点からの信号を後段に出力することを禁止する禁止手段
とを備えたものである。
ここで前記した素子は、データをパラレルに入力しパラ
レルに出力する並列入出力用の素子であってもよい。す
なわちこの素子はデータの出力専用の素子に限定される
ものではない。パラレルに入力された信号の論理をと
り、これらがすべてハイレベルあるいはローレベルのと
きこれらの信号の通過を阻止するようなゲートであって
もよい。
レルに出力する並列入出力用の素子であってもよい。す
なわちこの素子はデータの出力専用の素子に限定される
ものではない。パラレルに入力された信号の論理をと
り、これらがすべてハイレベルあるいはローレベルのと
きこれらの信号の通過を阻止するようなゲートであって
もよい。
本考案によれば、信号状態が全てＨレベルあるいはＬレ
ベルのときこれらの信号を出力側に伝達しないので、既
に説明したような不都合が生じることはない。
ベルのときこれらの信号を出力側に伝達しないので、既
に説明したような不都合が生じることはない。
「実施例」 以下実施例につき本考案を詳細に説明する。
第１図は本考案の一実施例を説明するために参考として
示した出力データ制御回路とその周辺回路を表わしたも
のである。第３図または第４図と同一部分には同一の符
号を付し、これらの説明を適宜省略する。
示した出力データ制御回路とその周辺回路を表わしたも
のである。第３図または第４図と同一部分には同一の符
号を付し、これらの説明を適宜省略する。
さて、参考的に示したこの出力データ制御回路では端子
T1、T2にプルアップ抵抗２−１、２−２を接続すると共
にデコーダ11の入力端子I1、I2を接続している。このデ
コーダ11の４つの出力端子Y0〜Y3のうち第０の出力端子
Y0からは、両入力端子I1、I2にＬレベルの信号が入力さ
れたときＨレベルの信号が現われるようになっている。
また第１の出力端子Y1からは、入力端子I1にＬレベルの
信号が入力され、他の入力端子I2にＨレベルの信号が入
力されたときＨレベルの信号が現われるようになってい
る。また第２の出力端子Y2からは、入力端子I1にＨレベ
ルの信号が入力され、他の入力端子I2にＬレベルの信号
が入力されたときＨレベルの信号が現われるようになっ
ている。最後に第３の出力端子Y3からは、両入力端子
I1、I2にＨレベルの信号が入力されたときＨレベルの信
号が現われるようになっている。
T1、T2にプルアップ抵抗２−１、２−２を接続すると共
にデコーダ11の入力端子I1、I2を接続している。このデ
コーダ11の４つの出力端子Y0〜Y3のうち第０の出力端子
Y0からは、両入力端子I1、I2にＬレベルの信号が入力さ
れたときＨレベルの信号が現われるようになっている。
また第１の出力端子Y1からは、入力端子I1にＬレベルの
信号が入力され、他の入力端子I2にＨレベルの信号が入
力されたときＨレベルの信号が現われるようになってい
る。また第２の出力端子Y2からは、入力端子I1にＨレベ
ルの信号が入力され、他の入力端子I2にＬレベルの信号
が入力されたときＨレベルの信号が現われるようになっ
ている。最後に第３の出力端子Y3からは、両入力端子
I1、I2にＨレベルの信号が入力されたときＨレベルの信
号が現われるようになっている。
４つの出力端子Y0〜Y3のうち第１の出力端子Y1はトラン
ジスタ４−２と接続されており、第２の出力端子Y2はト
ランジスタ４−１と接続されている。第０と第３の出力
端子Y0、Y3はいずれのトランジスタとも接続されていな
い。
ジスタ４−２と接続されており、第２の出力端子Y2はト
ランジスタ４−１と接続されている。第０と第３の出力
端子Y0、Y3はいずれのトランジスタとも接続されていな
い。
従って、並列入出力用素子１の端子T1、端子T2からそれ
ぞれＨレベル、Ｌレベルの信号が出力されたときはデコ
ーダ11の出力端子Y2、Y1からそれぞれＨレベル、Ｌレベ
ルの信号が出力され、トランジスタ４−１を介してリレ
ー５−１が励磁される。また、並列入出力用素子１の端
子T1、端子T2からそれぞれＬレベル、Ｈレベルの信号が
出力されたときはデコーダ11の出力端子Y2、Y1からそれ
ぞれＬレベル、Ｈレベルの信号が出力され、トランジス
タ４−２を介してリレー５−２が励磁される。これに対
し、並列入出力用素子１のリセット時やモード切り換え
時、すなわち端子T1、端子T2の信号状態が共にＨレベル
または共にＬレベルのときは、デコーダ11の出力端子
Y2、Y1には共にＬレベルの信号が現れる。このように、
デコーダ11は、端子T1、端子T2の信号状態が共にＨレベ
ルあるいはＬレベルのときは端子T1、端子T2からの信号
を後段に出力することを禁止し、その他の信号状態のと
きは端子T1、端子T2からの信号をそのまま後段に出力す
るように動作する。このため、並列入出力用素子１のリ
セット時やモード切り換え時にトランジスタ４−１、４
−２が制御されることはなく、リレー５−１、５−２が
誤動作することもない。
ぞれＨレベル、Ｌレベルの信号が出力されたときはデコ
ーダ11の出力端子Y2、Y1からそれぞれＨレベル、Ｌレベ
ルの信号が出力され、トランジスタ４−１を介してリレ
ー５−１が励磁される。また、並列入出力用素子１の端
子T1、端子T2からそれぞれＬレベル、Ｈレベルの信号が
出力されたときはデコーダ11の出力端子Y2、Y1からそれ
ぞれＬレベル、Ｈレベルの信号が出力され、トランジス
タ４−２を介してリレー５−２が励磁される。これに対
し、並列入出力用素子１のリセット時やモード切り換え
時、すなわち端子T1、端子T2の信号状態が共にＨレベル
または共にＬレベルのときは、デコーダ11の出力端子
Y2、Y1には共にＬレベルの信号が現れる。このように、
デコーダ11は、端子T1、端子T2の信号状態が共にＨレベ
ルあるいはＬレベルのときは端子T1、端子T2からの信号
を後段に出力することを禁止し、その他の信号状態のと
きは端子T1、端子T2からの信号をそのまま後段に出力す
るように動作する。このため、並列入出力用素子１のリ
セット時やモード切り換え時にトランジスタ４−１、４
−２が制御されることはなく、リレー５−１、５−２が
誤動作することもない。
第２図は本考案の一実施例としての出力データ制御回路
の要部を表わしたものである。この実施例では、デコー
ダの代わりにゲート13と論理回路14を用いている。この
例では論理回路14として排他的論理和回路が使用されて
いる。従って論理回路14の出力としての制御信号15は、
図示しない両端子T1、T2の信号状態が共にＬレベルある
いはＨレベルのときＬレベルとなる。制御信号15はゲー
ト13の開閉を制御する信号であり、これがＬレベルのと
きゲート13は閉じるようになっている。すなわち、この
実施例ではこの図で示していない並列入出力用素子がリ
セットされていたりモードの切り換えが行われていると
き、信号がゲート13を通過しない。これにより、前記し
たような誤動作を防止することができる。
の要部を表わしたものである。この実施例では、デコー
ダの代わりにゲート13と論理回路14を用いている。この
例では論理回路14として排他的論理和回路が使用されて
いる。従って論理回路14の出力としての制御信号15は、
図示しない両端子T1、T2の信号状態が共にＬレベルある
いはＨレベルのときＬレベルとなる。制御信号15はゲー
ト13の開閉を制御する信号であり、これがＬレベルのと
きゲート13は閉じるようになっている。すなわち、この
実施例ではこの図で示していない並列入出力用素子がリ
セットされていたりモードの切り換えが行われていると
き、信号がゲート13を通過しない。これにより、前記し
たような誤動作を防止することができる。
以上説明した実施例では、２ビット分の信号がパラレル
に出力されるものとして説明したが、既に従来技術の説
明の箇所で説明したように３ビットあるいはこれ以上の
ビット数の信号がパラレルに処理される場合も本考案の
適用がある。
に出力されるものとして説明したが、既に従来技術の説
明の箇所で説明したように３ビットあるいはこれ以上の
ビット数の信号がパラレルに処理される場合も本考案の
適用がある。
「考案の効果」 以上説明したように本考案によれば出力側に伝達される
わずか２つの信号状態を犠牲にするだけで、出力側の機
器または回路の誤動作や破壊を効果的に防止することが
可能となる。
わずか２つの信号状態を犠牲にするだけで、出力側の機
器または回路の誤動作や破壊を効果的に防止することが
可能となる。
第１図は本考案の一実施例を説明するために参考的に示
した出力データ制御回路とその周辺回路を示すブロック
図、第２図は本考案の一実施例としてデコーダ代わりに
ゲートを使用した出力データ制御回路の要部を示すブロ
ック図、第３図は従来用いられた出力データ制御回路と
その周辺回路を示すブロック図、第４図は従来用いられ
た他の出力データ制御回路とその周辺回路を示すブロッ
ク図である。 １……並列入出力用素子、２……プルアップ抵抗、13…
…ゲート、14……論理回路。
した出力データ制御回路とその周辺回路を示すブロック
図、第２図は本考案の一実施例としてデコーダ代わりに
ゲートを使用した出力データ制御回路の要部を示すブロ
ック図、第３図は従来用いられた出力データ制御回路と
その周辺回路を示すブロック図、第４図は従来用いられ
た他の出力データ制御回路とその周辺回路を示すブロッ
ク図である。 １……並列入出力用素子、２……プルアップ抵抗、13…
…ゲート、14……論理回路。
Claims (3)
- 【請求項１】リセット状態で信号の出力側の全端子がハ
イインピーダンスとなり、モードの変更状態でこれらの
端子に現われる信号がローレベルとなる素子と、 この素子の出力側の複数の端子にそれぞれ別個に接続さ
れたプルアップ抵抗と、 これらプルアップ抵抗とそれぞれの端子の接続点に接続
され、各接続点の信号状態を検出し、各接続点の信号状
態がすべてハイレベルあるいはローレベルのいずれかの
状態のとき各接続点からの信号を後段に出力することを
禁止する禁止手段 とを具備することを特徴とする出力データ制御回路。 - 【請求項２】前記素子がデータをパラレルに入力しパラ
レルに出力する素子であることを特徴とする実用新案登
録請求の範囲第１項記載の出力データ制御回路。 - 【請求項３】前記禁止手段は、前記各接続点からの信号
を入力してこれらの論理をとり、これらがすべてハイレ
ベルあるいはローレベルのときこれらの信号の通過を阻
止するゲートであることを特徴とする実用新案登録請求
の範囲第１項記載の出力データ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986148672U JPH0710421Y2 (ja) | 1986-09-30 | 1986-09-30 | 出力デ−タ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1986148672U JPH0710421Y2 (ja) | 1986-09-30 | 1986-09-30 | 出力デ−タ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356456U JPS6356456U (ja) | 1988-04-15 |
| JPH0710421Y2 true JPH0710421Y2 (ja) | 1995-03-08 |
Family
ID=31063166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1986148672U Expired - Lifetime JPH0710421Y2 (ja) | 1986-09-30 | 1986-09-30 | 出力デ−タ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0710421Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60107161A (ja) * | 1983-11-15 | 1985-06-12 | Fuji Xerox Co Ltd | Ｃｐｕ周辺ｌｓｉの出力デイセ−ブル回路 |
-
1986
- 1986-09-30 JP JP1986148672U patent/JPH0710421Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6356456U (ja) | 1988-04-15 |
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