JPH05335926A - 短絡保護付き出力回路 - Google Patents
短絡保護付き出力回路Info
- Publication number
- JPH05335926A JPH05335926A JP4163681A JP16368192A JPH05335926A JP H05335926 A JPH05335926 A JP H05335926A JP 4163681 A JP4163681 A JP 4163681A JP 16368192 A JP16368192 A JP 16368192A JP H05335926 A JPH05335926 A JP H05335926A
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- JP
- Japan
- Prior art keywords
- output
- circuit
- signal
- input signal
- short
- Prior art date
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- Pending
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Abstract
(57)【要約】
【目的】 本発明の目的は短絡保護付きの出力回路を提
供することである。 【構成】 短絡保護付き出力回路は信号の遅延回路１と
出力回路２と出力検出回路３とゲート回路４で構成され
ている。システム信号線上の論理が出力回路２の出力論
理と異なっていると、ゲート回路４は出力回路２を出力
不許可状態にする。 【効果】 低消費電流化，高速化，設計の容易化。
供することである。 【構成】 短絡保護付き出力回路は信号の遅延回路１と
出力回路２と出力検出回路３とゲート回路４で構成され
ている。システム信号線上の論理が出力回路２の出力論
理と異なっていると、ゲート回路４は出力回路２を出力
不許可状態にする。 【効果】 低消費電流化，高速化，設計の容易化。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、半導体集積回路の短絡保護付き出力回路に関す
る。
特に、半導体集積回路の短絡保護付き出力回路に関す
る。
【０００２】
【従来の技術】従来、複数の構成ユニットの出力端子に
接続され、各構成ユニットから同時に出力される可能性
のあるバス接続の場合や、通常は入力にプログラムされ
ているがプログラムによっては出力になる端子と出力端
子を接続する場合は、図７に示すようにプルアップ抵抗
７０と、オープンドレイントランジスタ７１（オープン
コレクタトランジスタを使用する場合もある）を使用し
たり、電流制限用の抵抗を使用し短絡電流を防止してい
た。
接続され、各構成ユニットから同時に出力される可能性
のあるバス接続の場合や、通常は入力にプログラムされ
ているがプログラムによっては出力になる端子と出力端
子を接続する場合は、図７に示すようにプルアップ抵抗
７０と、オープンドレイントランジスタ７１（オープン
コレクタトランジスタを使用する場合もある）を使用し
たり、電流制限用の抵抗を使用し短絡電流を防止してい
た。
【０００３】また、一部の制御用マイクロコンピュータ
では、出力ラッチの内容と、出力端子の状態とを比較
し、不一致の場合はプログラムにより、他のシステムへ
置き換えるなどの対策を行うことができるものもあっ
た。
では、出力ラッチの内容と、出力端子の状態とを比較
し、不一致の場合はプログラムにより、他のシステムへ
置き換えるなどの対策を行うことができるものもあっ
た。
【０００４】例えば、ＰＤ７８３２０，ＰＤ７８３２２
と呼ばれているマイクロコンピュータは“ＣＨＫＬ Ｐ
ｎ”という命令で上記不一致の有無を検出できる。
と呼ばれているマイクロコンピュータは“ＣＨＫＬ Ｐ
ｎ”という命令で上記不一致の有無を検出できる。
【０００５】
【発明が解決しようとする課題】抵抗を使用する場合、
動作速度は容量と抵抗の時定数に影響されるため、動作
速度を速くするには抵抗７０の値を小さくする必要があ
り、直流の電力消費が増加してしまうという問題点があ
った。
動作速度は容量と抵抗の時定数に影響されるため、動作
速度を速くするには抵抗７０の値を小さくする必要があ
り、直流の電力消費が増加してしまうという問題点があ
った。
【０００６】また、マイクロコンピュータの出力ポート
の場合は、プログラムの組み方や暴走により、意味を失
うことがあり、有効性に問題があった。
の場合は、プログラムの組み方や暴走により、意味を失
うことがあり、有効性に問題があった。
【０００７】さらに、半導体集積回路の内部バスでは、
競合する時間を考えて遅延時間の設計を行う必要があ
り、設計に多大の労力を要するという問題点があった。
競合する時間を考えて遅延時間の設計を行う必要があ
り、設計に多大の労力を要するという問題点があった。
【０００８】
【課題を解決するための手段】本発明の要旨は、入力信
号に応答してシステム信号線へ上記入力信号に対応する
出力信号を出力する短絡保護付き出力回路において、入
力信号を遅延した遅延入力信号を発生させる遅延回路
と、システム信号線に出力信号を供給する出力回路と、
システム信号線を監視し該システム信号線上の論理レベ
ルを表す検出信号を出力する出力検出回路と、入力信号
と遅延入力信号と検出信号とに基づき出力回路を出力許
可状態と出力不許可状態とのいずれかに設定するゲート
回路とを備えたことである。
号に応答してシステム信号線へ上記入力信号に対応する
出力信号を出力する短絡保護付き出力回路において、入
力信号を遅延した遅延入力信号を発生させる遅延回路
と、システム信号線に出力信号を供給する出力回路と、
システム信号線を監視し該システム信号線上の論理レベ
ルを表す検出信号を出力する出力検出回路と、入力信号
と遅延入力信号と検出信号とに基づき出力回路を出力許
可状態と出力不許可状態とのいずれかに設定するゲート
回路とを備えたことである。
【０００９】
【発明の作用】システム信号線上の信号が異なると、直
流的に短絡が起こっていることになる。これを防止する
ため、出力回路を出力不許可状態にすることにより、短
絡時間を短縮できる。そのため、遅延回路は入力信号の
変化時に、とりあえず出力回路を出力許可状態とし、そ
の後、検出信号に基づき出力を許可状態のままにする
か、出力不許可状態に切り換えられる。遅延回路はゲー
トの遅延、ＣＲ時定数による遅延、システムクロックと
シフトレジスタによる遅延が使用できる。
流的に短絡が起こっていることになる。これを防止する
ため、出力回路を出力不許可状態にすることにより、短
絡時間を短縮できる。そのため、遅延回路は入力信号の
変化時に、とりあえず出力回路を出力許可状態とし、そ
の後、検出信号に基づき出力を許可状態のままにする
か、出力不許可状態に切り換えられる。遅延回路はゲー
トの遅延、ＣＲ時定数による遅延、システムクロックと
シフトレジスタによる遅延が使用できる。
【００１０】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１実施例に係るＣＭＯＳトランジ
スタで構成された半導体集積回路の出力回路を示してい
る。
る。図１は本発明の第１実施例に係るＣＭＯＳトランジ
スタで構成された半導体集積回路の出力回路を示してい
る。
【００１１】本実施例の回路動作を説明しつつ、その構
成も明らかにする。まず、入力信号ａが変化すると遅延
回路１の出力Ｃと入力信号ａとに差異が生じ、排他的オ
ア回路１０の出力ｄは“真”となる。オア回路１１の出
力ｇは“真”となり、出力回路２は出力イネーブルとな
り、信号ｂが出力される。
成も明らかにする。まず、入力信号ａが変化すると遅延
回路１の出力Ｃと入力信号ａとに差異が生じ、排他的オ
ア回路１０の出力ｄは“真”となる。オア回路１１の出
力ｇは“真”となり、出力回路２は出力イネーブルとな
り、信号ｂが出力される。
【００１２】信号ｂは出力検出回路３を通じて排他的ノ
ア回路１２に供給され、排他的ノア回路１２により、信
号ａと比較される。
ア回路１２に供給され、排他的ノア回路１２により、信
号ａと比較される。
【００１３】一致している場合は、信号ｆは“真”とな
り、出力イネーブルを維持する。
り、出力イネーブルを維持する。
【００１４】一方、一致しない場合は、遅延回路１の出
力が信号ａと同じになった時点で信号ｄは“偽”とな
り、信号ｆも“偽”のため、出力回路ｂはディスイネー
ブルとなる。
力が信号ａと同じになった時点で信号ｄは“偽”とな
り、信号ｆも“偽”のため、出力回路ｂはディスイネー
ブルとなる。
【００１５】上記第１実施例の回路動作は図２にタイミ
ングチャートとして示してある。タイミングチャートか
らも明らかなように信号ｇが“真”ならバスの競合は生
じておらず、一方、競合の生じたときは信号ｇが“偽”
となる。
ングチャートとして示してある。タイミングチャートか
らも明らかなように信号ｇが“真”ならバスの競合は生
じておらず、一方、競合の生じたときは信号ｇが“偽”
となる。
【００１６】図３は本発明の第２実施例を示す回路図で
あり、第１実施例と同一構成には同一符号を付して説明
は省略する。第２実施例はコントロール信号７を追加し
た点で第１実施例と異なる。コントロール信号７を
“偽”にすることにより、アンド回路１３は出力を強制
的にディスイネーブルにすることができる。
あり、第１実施例と同一構成には同一符号を付して説明
は省略する。第２実施例はコントロール信号７を追加し
た点で第１実施例と異なる。コントロール信号７を
“偽”にすることにより、アンド回路１３は出力を強制
的にディスイネーブルにすることができる。
【００１７】図４では、シリアルバス形式でマイクロコ
ンピュータ４１，４２と周辺回路４３を接続しており、
上記実施例の適用するシステムが示されている。
ンピュータ４１，４２と周辺回路４３を接続しており、
上記実施例の適用するシステムが示されている。
【００１８】図５はパラレルハンドシェイクの適用例で
ある。Ｉ／Ｏバス８はプログラムの暴走があっても保護
される。
ある。Ｉ／Ｏバス８はプログラムの暴走があっても保護
される。
【００１９】図６はパラレルバスへの適用例である。Ｉ
Ｃ内部バスのバスの競合が起こっても保護されるため、
設計で競合時間を考えて遅延を調整する必要がない。
Ｃ内部バスのバスの競合が起こっても保護されるため、
設計で競合時間を考えて遅延を調整する必要がない。
【００２０】なお、上記実施例における遅延回路１はゲ
ートによる遅延発生、ＣＲ時定数による遅延発生、シス
テムクロックを計数するシフトレジスタによる遅延発生
などを実施する。
ートによる遅延発生、ＣＲ時定数による遅延発生、シス
テムクロックを計数するシフトレジスタによる遅延発生
などを実施する。
【００２１】
【発明の効果】以上説明したように本発明では、短絡や
競合に対して保護された出力回路を得ることができる。
競合に対して保護された出力回路を得ることができる。
【００２２】また、従来のｎチャンネルオープンドレイ
ン出力の用に、バスサイクルがＣＲ時定数によって決ま
らないので高速な動作が可能である。例えばシリアルバ
スではｎチャンネルオープンドレインでは１０μｓ程度
のクロックサイクルが必要であるが、ＣＭＯＳでは１μ
ｓ以上が可能である。またプルアップ抵抗や、電流制御
抵抗は不要となり、抵抗で直流的に消費される電力を省
くことができる。さらにシステムやＩＣ内部でのバスの
競合時間は決ってしまうため、設計上の工数を省くこと
ができる。また競合は信号ｇによって容易に検出できる
ため、システムの信頼性を上げることができる。
ン出力の用に、バスサイクルがＣＲ時定数によって決ま
らないので高速な動作が可能である。例えばシリアルバ
スではｎチャンネルオープンドレインでは１０μｓ程度
のクロックサイクルが必要であるが、ＣＭＯＳでは１μ
ｓ以上が可能である。またプルアップ抵抗や、電流制御
抵抗は不要となり、抵抗で直流的に消費される電力を省
くことができる。さらにシステムやＩＣ内部でのバスの
競合時間は決ってしまうため、設計上の工数を省くこと
ができる。また競合は信号ｇによって容易に検出できる
ため、システムの信頼性を上げることができる。
【図１】本発明の第１実施例を示す回路図である。
【図２】第１実施例のタイミングチャートである。
【図３】本発明の第２実施例を示す回路図である。
【図４】シリアルバスへの応用を示すブロック図であ
る。
る。
【図５】パラレルバスへの応用を示すブロック図であ
る。
る。
【図６】ＩＣ内部のパラレルバスへの応用を示すブロッ
ク図である。
ク図である。
【図７】ｎチャンネルオープンドレインを使用した従来
の出力回路を示す回路図である。
の出力回路を示す回路図である。
１ 遅延回路 ２ 出力回路 ３ 出力検出回路 ４ ゲート回路 ５ 入力 ６ 出力 ７ コントロール
Claims (2)
- 【請求項１】 入力信号に応答してシステム信号線へ上
記入力信号に対応する出力信号を出力する短絡保護付き
出力回路において、入力信号を遅延した遅延入力信号を
発生させる遅延回路と、システム信号線に出力信号を供
給する出力回路と、システム信号線を監視し該システム
信号線上の論理レベルを表す検出信号を出力する出力検
出回路と、入力信号と遅延入力信号と検出信号とに基づ
き出力回路を出力許可状態と出力不許可状態とのいずれ
かに設定するゲート回路とを備えたことを特徴とする短
絡保護付き出力回路。 - 【請求項２】 上記ゲート回路はコントロール信号に応
答して出力回路を強制的に出力不許可状態とする請求項
１記載の短絡保護付き出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163681A JPH05335926A (ja) | 1992-05-29 | 1992-05-29 | 短絡保護付き出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163681A JPH05335926A (ja) | 1992-05-29 | 1992-05-29 | 短絡保護付き出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05335926A true JPH05335926A (ja) | 1993-12-17 |
Family
ID=15778582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163681A Pending JPH05335926A (ja) | 1992-05-29 | 1992-05-29 | 短絡保護付き出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05335926A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0746101A1 (en) * | 1995-05-31 | 1996-12-04 | STMicroelectronics S.r.l. | Circuit for detection and protection against short circuits for digital outputs |
| DE102008024510B4 (de) * | 2007-05-30 | 2012-10-18 | Infineon Technologies Ag | Bus-Schnittstelle und Verfahren zum Detektieren eines Kurzschlusses |
-
1992
- 1992-05-29 JP JP4163681A patent/JPH05335926A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0746101A1 (en) * | 1995-05-31 | 1996-12-04 | STMicroelectronics S.r.l. | Circuit for detection and protection against short circuits for digital outputs |
| DE102008024510B4 (de) * | 2007-05-30 | 2012-10-18 | Infineon Technologies Ag | Bus-Schnittstelle und Verfahren zum Detektieren eines Kurzschlusses |
| US8953292B2 (en) | 2007-05-30 | 2015-02-10 | Infineon Technologies Ag | Bus interface and method for short-circuit detection |
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