JPH01296487A - アドレス信号のノイズ検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、アドレス信号のノイズ検出回路に関し、特
に半導体装置にノイズか人力された場合でも半導体装置
の制御部にノイズが入力したことを伝え、ノイズによる
内部動作の制御を可能にする回路に関する。

［従来の技術］ 従来の半導体装置では、ノイズを検出する回路が設けら
れていなかったので、アドレスが正規の変化を行なった
のか、ノイズで変化したのがの識別がつかず、ノイズに
応答して出力か変化するようになっていた。通常、半導
体装置の出力回路は、電流駆動能力の大きなトランジス
タで構成されているため、大きな過渡電流が流れる。こ
れによって、電源電圧あるいは接地電圧が変化するので
、これがまた他のデバイスまたは自らにノイズを供給し
て、システムの動作を不安定にするという現象が発生し
ていた。

上記のような問題を解消するために、たとえば特開昭５
８−２７０７１２号公報にノイズ対策回路が示されてい
る。第６図はこの公開公報に示された従来のノイズ対策
回路を示す回路図である。

図示のごとく、従来のノイズ対策回路は、遅延回路１と
、ＮＯＲゲート２と、ＮＡＮＤケ−１・３と、２つのＮ
チャネルトランジスタ４および５と、インバータ６およ
び７とから構成されている。

第７図は第６図に示す各部の信号の波形図である。なお
、第７図（ａ）〜（ｅ）は、第６図に示す信号ａ　−ｅ
とそれぞれ対応している。以下、この第７図を参照して
、第６図に示す従来回路の動作について説明する。まず
、第７図（ａ）に示すように、入力アドレス信号ａのロ
ーレベルの部分にはハイレベルのノイズが、ハイレベル
の部分にはローレベルのノイズか混入されているものと
する。入力アドレス信号ａは、遅延回路１によって遅延
されて第７図（ｂ）に示すようなアドレス信号になる。

入力アドレス信号ａおよび遅延されたアドレス信号すは
、ＮＯＲゲート２に与えられるとともに、ＮＡＮＤゲー
ト３に与えられる。したかって、ＮＯＲゲート２の出力
Ｃは第７図（Ｃ）に示すように、ＮＡＮＤゲート３の出
力ｄは第７図（ｄ）に示すようになる。ずなわぢ、ＮＯ
Ｒケ＝１・２によってハイレベルのノイズか除去され、
ＮＡＮＤゲート３によってローレベルのノイズが除去さ
れる。さらに、これら信号Ｃおよびｄの論理を、トラン
ジスタ４および５．インバータ６および７の回路によっ
て適当に組合わせることにより、最終的に第７図（ｅ）
に示すような出力信号ｅが得られる。図示のごとく、出
力信号ｅにおいては、ハイレベルおよびローレベルのい
ずれのノイズも除去されている。

［発明が解決しようとする課題］ 前述したごとく、第６図に示す従来回路は、遅延回路１
と複数の論理ゲートを適当に組合わせることにより、遅
延回路１の遅延分程度のノイズを吸収するように構成さ
れている。しかしなから、第７図のタイムチャートから
明らかなように、出力アドレス信号ｅは入力アドレス信
号ａに対して遅延回路］の遅延分だけ遅れた信号となっ
ている。

そのため、第６図のような回路を用いると、遅延回路］
の遅延分だけ動作速度（アクセス速度）が遅れることに
なる。すなわち、第６図の従来回路では、動作速度を犠
牲にしてノイズを抑えるようになっている。ところが、
昨今の半導体装置に関する技術動向は、いかにして動作
速度を向上させるかに向けられており、第６図に示す従
来回路はこのような技術動向に逆行するものである。し
たがって、第６図に示す従来回路はノイズ対策回路の一
例として示されたが、現実にはほとんど使用されていな
いのが実情である。

この発明は、上記のような問題点を解消するためになさ
れたもので、動作速度の低下を招くことなく、アドレス
信号に混入されたノイズに対して対策を講じ得るような
アドレス信号のノイズ検出回路を提供することを目的と
する。

［課題を解決するための手段］ この発明に係るアドレス信号のノイズ検出回路は、入力
アドレス信号のレベルか変化したことに応答して一定極
性のパルスを発生するパルス発生手段と、入力アドレス
信号を遅延するための遅延手段と、遅延手段によって遅
延されたアドレス信号ともとの入力アドレス信号との論
理を組合わせることにより入力アドレス信号の正規のレ
ベル変化を第１の論理値のパルスでノイズによるレベル
変化を第２の論理値のパルスで示す２確信号を発生する
２値信号発生手段と、パルス発生手段によって発生した
パルスに基づいて２値信号発生手段によって発生された
２確信号から入力アドレス信号のノイズに相当する部分
のパルスのみを抜出す手段とを備えるようにしたもので
ある。

［作用］ この発明においては、入力アドレス信号に含まれるノイ
ズパルスを抽出して検出信号を作成しているので、この
検出信号に基づいてノイズ対策を講じれば、半導体装置
の動作速度を低下させることなくノイズによる悪影響を
防止することができる。

［実施例］ 第１図はこの発明の一実施例を示す回路図である。図に
おいて、入力アドレス信号ａは、アトレス変化検出回路
（以下、ＡＴＤ回路と称す）８に与えられる。このＡＴ
Ｄ回路８は、入力アトレス信号ａのレベルか変化し７た
ことに応答して、−電極性（この実施例ではハイレベル
）のパルスを発生するものであり、たとえば内部同期式
のＳＲＡＭ等で用いられている。ＡＴＤ回路８の出力ｇ
はＮＡＮＤゲートＡ２の一方入力端に与えられる。

また、入力アドレス信号ａは、ＮＡＮＤゲー１−Ａ］お
よびＮＯＲゲートＮ１の各一方入力端に与えられるとと
もに、遅延回路Ｄ３に与えられる。遅延回路Ｄ］の出力
すは、ＮＡＮＤケ−１・Ａ１およびＮＯＲゲートＮｌの
各他方入力端に与えられる。

ＮＡＮＤゲートＡ１の出力はインバータ１１に与えられ
る。このインバータ■］の出力ＣはＮＯＲゲートＮ２の
一方入力端に与えられる。また、ＮＯＲゲートＮ］の出
力ｄはＮＯＲケートＮ２の他方入力端に与えられる。Ｎ
ＯＲゲー）Ｎ２の出力ｅはインバータＩ２に与えられる
。このインバータＩ２の出力ｆはＮＡＮＤゲートＡ２の
他方入力端に与えられる。ＮＡＮＤゲー）Ａ２の出力は
インバータ■６に与えられる。このインバータ■６から
ノイズ検出信号りが得られる。

ここで、上記ＡＴＤ回路８は、遅延回路Ｄ２と３つのイ
ンバータ１３〜■５と、２つのトランスファゲートＴ１
およびＴ２とで構成されている。

トランスフアゲ−１・Ｔ１およびＴ２は、それぞれＮチ
ャネルトランジスタとＰチャネルトランジスタとで構成
されるＣＭＯＳスイッチである。入力アドレス信号ａは
遅延回路Ｄ２に与えられる。この遅延回路Ｄ２の出力は
トランスフアゲ−）・Ｔ］およびＴ２の各一方ゲート電
極に与えられる。また、遅延回路Ｄ２の出力はインバー
タ■４を介してトランスファゲートＴ］およびＴ２の各
他方ゲート電極に与えられる。また、入力アトレス信号
ａはトランスファゲートＴ１を介してインバータＩ５に
与えられるとともに、インバータ■３およびトランスフ
アゲ−１−Ｔ２を介してインバータＩ５に与えられる。

インバータＩ５からは、ＡＴＤ回路８の出力信号ｇが得
られる。

第２Ａ図および第２Ｂ図は、第１図に示す実施例におけ
る各内部信号の波形を示す図である。なお、第２Ａ図は
入力アドレス信号ａが正規の変化を示した場合の波形図
であり、第２Ｂ図は入力アドレス信号すにノイズが混入
されている場合の波形図である。また、第２Ａ図（ａ）
〜（ｈ）および第２Ｂ図（ａ）〜（ｈ）は、それぞれ、
第１図に示す各信号ａ−ｈに対応している。以下、これ
ら第２Ａ図および第２Ｂ図を参照して、第１図に示す実
施例の動作を説明する。

まず、ＡＴＤ回路８の動作について説明する。

この、ＡＴＤ回路８において、インバータ１３〜■５お
よびトランスファゲートＴ１およびＴ２は排他的論理和
回路を構成しており、この排他的論理和回路によって入
力アドレス信号ａと遅延回路Ｄ２で遅延されたアドレス
信号との排他的論理和をとることにより第２Ａ図（ｇ）
あるいは第２Ｂ図（ｇ）に示すような出力信号ｇを得て
いる。次に、ＡＴＤ回路８の詳しい動作を示すが、■入
力アドレス信号ａがハイレベルからローレベルへ変化す
る場合と、■入力アドレス信号ａがローレベルからハイ
レベルに変化する場合とに分けて動作説明を行なう。

■　入力アドレス信号ａがハイレベルからローレヘルヘ
変化する場合 入力アドレス信号ａがハイレベルからローレベルに立下
かった直後では、遅延回路Ｄ２の出力はハイレベルであ
り、インバータＩ４の出力はローレベルである。したか
って、このときトランスファゲートＴ１がオンしており
、インバータ■５の出力信号ｇは入力アドレス信号ａと
逆に変化する。

すなわち、出力信号ｇはローレベルからハイレベルにな
る。遅延回路Ｄ２の出力は入力アドレス信号ａの立下が
りから所定の遅延時間たけ遅れてハイレベルからローレ
ベルに立下がる。これに応答して、インバータ■４の出
力はローレベルからハイレベルに立上がる。これにより
、トランスファゲートＴ１はオフし、１−ランスフアゲ
−１・Ｔ２かオンする。一方、インバータ■３の出力は
遅延回路Ｄ２の出力かハイレベルからローレベルに立下
がるよりも早くローレベルからハイレベルに立上がるた
め、遅１回路Ｄ２の出力が変化すると出力信号ｇにはイ
ンバータＩ３のハイレベルの出力を反転したローレベル
信号が現われる。つまり、入力アドレス信号ａかハイレ
ベルからローレベルへ変化すれば、出力信号ｇには、ロ
ーレヘルーハイレベル→ローレベルのパルス波か現われ
る。

■　入力アドレス信号ａがローレベルからハイレベルに
変化する場合 入力アドレス信号ａがローレベルからハイレベルに立上
がった直後においては、遅延回路Ｄ２の出力はまだロー
レベルであり、インバータ■４の出力はハイレベルであ
る。したがって、このときトランスファゲートＴ２がオ
ンしており、出力信号ｇはインバータ■３の出力かハイ
レベルからローレベルへ反転すると同時にローレベルか
らハイレベルに立上がる。一方、遅延回路Ｄ２の出力は
入力アドレス信号ａの立上がりから所定遅延時間だけ遅
れてハイレベルからローレベルに立下がり、これに応答
してインバータ■４の出力はローレベルからハイレベル
に立上がる。これにより、トランスファゲートＴ２はオ
フし、トランスファゲルトＴ］がオンする。そのため、
出力仏号ｇには人力アドレス信号ａを反転したローレベ
ルの信号か現われる。つまり、入力アドレス信号ａがロ
ーレベルからハイレベルへと変化すれば、出力信号ｇに
は、ローレベル→ハイレベル→ローレベルのパルス波が
現れる。

以上■■の場合を総合すれば、入力アドレス信号ａがハ
イレベルからローレベルへ変化しても、ローレベルから
ハイレベルへ変化しても、出力信号ｇには、ローレベル
→ハイレベル→ローレベルのパルス波が現われ、このパ
ルス幅は遅延回路Ｄ２の遅延時間の大きさによって決定
される。

次に、第１図に示す実施例の全体の動作について説明す
るが、まず第２Ａ図を参照して、入力アドレス信号ａの
レベルか正規に変化した場合の動作を説明する。入力ア
ドレス信号ａか正規にハイレベルからローレベルまたは
ローレベルからハイレベルへと変化した場合、遅延回路
Ｄ１の出力すは入力アドレス信号ａから遅延回路Ｄ］の
遅延時−１２〜 聞分だけ遅れた波形となる（第２Ａ図（ｂ）参照）。イ
ンバータ１１の出力Ｃは、もとの入力アドレス信号ａと
遅延回路Ｄ１によって遅延されたアドレス信号すとの論
理積であるから、第２Ａ図（ｃ）に示すような波形とな
る。また、ＮＯＲゲートＮ１の出力ｄはもとの入力アド
レス信号ａと遅延回路Ｄ１によって遅延されたアドレス
信号すとのＮＯＲであるから、第２Ａ図（ｄ）に示すよ
うな波形となる。信号ｅは信号ＣとｄのＮＯＲであるか
ら、入力アドレス信号ａと遅延されたアドレス信号すと
の位相差を示すパルスとなる（第２Ａ図（ｅ）参照）。

信号ｆは第２Ａ図（ｆ）示すように、信号ｅの逆相波で
ある。一方、信号ｇは入力アドレス信号ａの正規の変化
を受けてのＡＴＤパルスであるから、第２Ａ図（ｇ）に
示すような波形となる。こて、第２Ａ図（ｆ）と（ｇ）
の波形を対比してみると、両方の信号が同時にハイレベ
ルとなる部分がないので、信号ｆとｇとのＡＮＤである
検出信号りはオール“Ｌ”　（ローレベル）となり、何
ら検出パルスを出力しない。

次に、第２Ｂ図を参照して、入力アドレス信号ａにノイ
ズが混入された場合の動作について説明する。入力アド
レス信号ａに第２Ｂ図（ａ）に示すようなノイズか混入
した場合、遅延回路Ｄ１の出力すは、第２Ｂ図（ｂ）に
示すようにノイズ分がそのまま遅延された波形となる。

したがって、アドレス信号ａおよびｂのＡＮＤとＮＯＲ
である信号ｃ、ｄは、それぞれ、第２Ｂ図（ｃ）、　　
（ｄ）に示すような波形となる。ここで、信号Ｃは入力
アドレス信号ａのローレベルのノイズパルスをハイレベ
ルのパルスで表現した信号となっており、信号ｄは入力
アドレス信号ａのハイレベルのノイズパルスをハイレベ
ルのパルスで表現した信号となっている。信号ｅは信号
ＣおよびｄのＮＯＲであるから、その波形は第２Ｂ図（
ｅ）に示すものとなる。信号ｆはこの信号ｅの逆相波で
ある（第２Ｂ図（ｆ）参照）。ここで、信号ｆを入力ア
ドレス信号ａと対比してみると、信号ｆは人力アドレス
信号ａに含まれるローレベルのノイズパルスおよびハイ
レベルのノイズパルスのいずれをもハイレベルのパルス
で表現した信号となっている。

一方、ＡＴＤ回路８は、入力アドレス信号ａの正規の変
化に対しては第２Ａ図（ｇ）に示すパルスと同一の波形
のパルスを出力する（第２Ｂ図（ｇ）の波形の真中のパ
ルス）。これに対し、ＡＴＤ回路８は、入力アドレス信
号ａに混入されたノイズに対して応答するときは、ノイ
ズはアドレスか短い時間に２度変化したものであるから
、そのＡＴＤパルスは正規のアドレス変化時よりも長い
幅のパルス（ノイズパルスの幅により異なるが、最大２
倍の幅のパルス）となる。したがって、ＡＴＤ回路８が
ノイズに対して応答するときは、その出力信号ｇは第２
Ｂ図（ｇ）の左側あるいは右側に示されたようなパルス
を出力する。このようなＡＴＤパルスｇと上記の信号ｆ
とのＡＮＤをＮＡＮＤゲートＡ２とインバータ■６とて
とると、その出力りは第２Ｂ図（ｈ）に示すような波形
となる。

この第２Ｂ図（ｈ）に示された波形を入力アドレス信号
ａの波形と対比してみると、出力信号りは入力アドレス
信号ａのノイズパルスを示した信号となっている。した
がって、この出力信号りをノイズパルスの検出信号とし
て用いることができる。

第３図は、第１図の回路から得られるノイズ検出回路を
用いて半導体装置の出力を制御する回路の一例を示して
いる。ところで、第１図に示すノイズ検出回路は、複数
ビットで構成されるアドレスデータの各ビットごとに設
けられている。そして、ノイズがアドレスデータのどの
ビットに混入しても出力制御がおこなえるように、全ア
ドレスの検出信号ｈ１〜ｈ、がＮＯＲゲー１−　Ｎ　３
に与えられる。さらに、半導体チップ内部のアウトプッ
トイネーブル信号（以下、ＯＥ倍信号称す）もＮＯＲゲ
ー）Ｎ３に入力される。これによって、各検出信号ｈ１
〜ｈ、を従来のＯＥ倍信号差替えて使用することができ
る。ＮＯＲゲートＮ３の出力はＮＡＮＤゲートＡ３の一
方入力端に与えられるとともに、インバータＩ７を介し
てＮＯＲゲートＮ４の一方入力端に与えられる。これら
ＮＡＮＤゲートＡ３およびＮＯＲゲートＮ４の各他方入
力端には、リードデータバスＲＤを介して図示しないメ
モリから読出されたデータか与えられる。ＮＡＮＤゲー
トＡ３の出力はＰチャネル型ＭＯＳトランジスタＰ］の
ゲート端子に与えられる。ＮＯＲゲートＮ４の出力はＮ
チャネル型ＭＯＳトランジスタＲ１のゲート端子に与え
られる。これらトランジスタＰ１およびＲ１は電源と接
地との間に直列に接続されており、いわゆる出力バッフ
ァを構成している。トランジスタＰ１とＲ１との接続点
からは出力データＤＯが取出される。

上記第３図の出力制御回路において、トランジスタＰ］
とＲ１−とで構成された出力バッファは、一般に″Ｈ″
続出（Ｐｌ、：ＯＮ、Ｒ１＋０ＦＦ）。

“Ｌ″読出Ｐｌ　：　ＯＦＦ、Ｒ１：　ＯＮ）、出力禁
止（ＰＩ　：ＯＦＦ、Ｒ１＋０ＦＦ）の３状態をとり得
るようになっている。つまり、続出状態ではトランジス
タＰ１またはＲ１のいずれかがオンし、出力禁止状態で
はトランジスタＰ１とＲ１の両方がオフすることになる
。そして、第３図の出力制御回路では、トランジスタＰ
１またはＲ１かオンしている続出状態において、入力ア
ドレス他＝　１７− 号にノイズが混入した場合に一時的に出力を禁止して、
出力が反転するのを回避するように構成されている。具
体的には、トランジスタＰ１およびＲ］は下記のような
動作を行なう。

従来 Ｐｌ：ＯＮ　　　　Ｐｌ：ＯＦＦ　　　Ｐａ、：ＯＮ−
〉　　　　　　　　　　　　□−〉 Ｒ１：ＯＦＦ　　　Ｒ１：ＯＮ　　　　Ｒ１：ＯＦＦ本
実施例 Ｐｌ：ＯＮ　　　　Ｐｌ：ＯＦＦ　　　Ｐｌ：ＯＮなお
、上記において、→の部分でノイズが発生している。こ
のように、ノイズ部分では出力の反転が禁止される結果
、ノイズ部分で大きな過渡電流が流れることがなくなり
、ノイズの影響が他のデバイスに伝達されるのを防止す
ることかできる。

また、第１図および第３図の実施例では、図示しないメ
モリに与えられるアドレスそのものに対しては何らの処
理も加えていないため、第６図に示すような従来回路の
ようにアドレス伝号の遅延による動作速度の遅れを招く
ことかない。

−］Ｒ８− 第４図は第１図の回路から得られるノイズ検出信号を利
用した他のノイズ対策回路を示す回路図である。なお、
この第４図において第３図と同様の参照符号を（＝Ｉし
た部分は同一の構成であり、その説明を省略する。第４
図の実施例では、出力ハッファを構成するトランジスタ
Ｐ１およびＲ１のオンオフは、ＯＥ倍信号みによって制
御される。

各ノイズ検出信号り、〜ｈ、は、ＮＯＲゲートＮ３とイ
ンバータＩ８とによってそのＯＲがとられ、ゲートトラ
ンジスタＴ３のゲート端子に与えられる。このゲート端
子Ｔ３は、リードデータバスＲＤとラッチ回路９との間
の開閉を制御するトランジスタである。ラッチ回路９は
、インバータ■９〜Ｉ　１．１によって構成されており
、リードデータバスＲＤを介して与えられるメモリ（図
示せず）からの続出データを一時的に保持するものであ
る。

通常、ＳＲＡＭにおいては、消費電力の節減のために、
メモリからのデータの続出後一定時間経過すれば自動的
に電源をオフするようなオートパワーオフ回路か設けら
れている。そのため、続出デー　１つ　− −タを一時的に保持するためのラッチ回路９か必要とな
る。ところで、入力アドレス信号に前述のようなノイズ
が混入すると、アドレスデータが変化１〜、それによっ
てラッチ回路９の保持データか書換えられてしまう。と
ころが、通常ノイズパルスはそのパルス幅が極めて狭い
ため、ノイズ終了後もラッチ回路９のラッチデータが書
換えられず、誤ったデータがそのまま保持されてしまう
場合かある。この場合、システムは誤動作を生じる。こ
のような問題を解消するために、アドレスデータの各ビ
ットのノイズ検出信号り、〜ｈｏのＯＲ出力により、い
ずれかのビットにノイズが混入した場合は、ゲートトラ
ンジスタＴ３をオフ状態にし、ランチ回路９の保持デー
タか書換えられないようにする。これによって、ラッチ
回路９には常に正規のデータが保持されることになる。

したがって、半導体装置の誤動作を防止することができ
る。

第５図は第３図に示す出力制御回路の他の例を示す回路
図である。この実施例では、ノイズ検出信号で出力禁止
の制御か行なわれる出カドランジー　２〇　− スタＰ１およびＲ１に加えて、ＯＥ倍信号みてそのオン
オフが制御される出力トランジスタＰ２およびＲ２がも
う１組設けられている。さらに、インバータＩ７．ＮＡ
ＮＤゲートＡ３およびＮＯＲゲートＮ４に対応してイン
バータ１１２．ＮＡＮＤゲートＡ４．ＮＯＲゲートＮ５
が設けられている。このような構成において、出力トラ
ンジスタＰ１およびＲ１の電流駆動能力は出力トランジ
スタＰ２およびＲ２の電流駆動能力に比べてかなり大き
く選ばれている。通常、出力データＤｏが送出される出
力データパスの浮遊容量はかなり大きいので、ノイズパ
ルス発生時においてたとえ出力トランジスタＰ２および
Ｒ２のいずれかがオンしていても、出力データＤｏのレ
ベル変化が少なく、ノイズによる他のデバイスへの影響
を防止することができる。そして、この第５図の実施例
では、ノイズパルス発生時においても出力データＤｏが
フローティング状態にならない。そのため、出力データ
がフローティング状態になると不都合のあるようなアプ
リケーションに好適するものとなる。

以上説明したことく、本発明の趣旨は、たとえば第１図
に示すような回路によって入力アドレス信号からノイズ
部分を抜出したノイズ検出信号を得ることにある。そし
て、このようなノイズ検出信号を利用すれば、たとえば
第３図〜第５図に示すような回路によって種々のノイズ
対策か可能となる。すなわち、本発明では、第６図に示
す従来回路のようにアドレス信号から直接ノイズパルス
を除去するのではなく、そのノイズを検■した信号に基
づいて間接的にノイズ対策を行なうことにその要点があ
る。

［発明の効果コ 以上のように、この発明によれば、入力アトレス信号に
含まれる第１の極性のノイズパルスおよび第２の極性の
ノイズパルスのいずれをも有効に検出することができる
。そして、この検出信号を用いてノイズ対策を施せば、
従来回路のように動作速度の遅延を生じることなくノイ
ズによる悪影響を防止することが可能となる。

【図面の簡単な説明】

＝　２２− 第１図はこの発明の一実施例のノイズ検圧回路を示す図
である。 第２Ａ図および第２Ｂ図は第１図に示すノイズ検圧回路
の各部の信号の波形図である。 第３図は第１図に示す回路から得られるノイズ検出信号
を用いてノイズ対策を行なう回路の一例を示す図である
。 第４図は第１図に示す回路から得られるノイズ検出信号
を用いてノイズ対策を行なう回路の他の例を示す図であ
る。 第５図は第１図に示す回路から得られるノイズ検出信号
を用いてノイズ対策を行なう回路のさらに他の例を示す
図である。 第６図は従来のノイズ対策回路を示す図である。 第７図は第６図の回路の各部の信号の波形図である。 図において、８はＡＴＤ回路、ＤｌおよびＤ２は遅延回
路、■１〜１１２はインバータ、Ｔ１およびＴ２はトラ
ンスファゲート、Ｔ３はゲートトランジスタ、Ａ１−Ａ
４はＮＡＮＤゲート、Ｎ１−２３　＝ 〜Ｎ５はＮＯＲゲート、ＰＩ、　Ｐ２．　Ｒ１，Ｒ２は
出力バッファを構成するトランジスタを示す。

Claims (1)

1. 【特許請求の範囲】 入力アドレス信号のレベルが変化したことに応答して、
   一定極性のパルスを発生するパルス発生手段、 入力アドレス信号を遅延するための遅延手段、前記遅延
   手段によって遅延されたアドレス信号ともとの入力アド
   レス信号との論理を組合わせることにより、入力アドレ
   ス信号の正規のレベル変化を第１の論理値のパルスで、
   ノイズによるレベル変化を第２の論理値のパルスで示す
   ２値信号を発生する２値信号発生手段、および 前記パルス発生手段によって発生されたパルスに基づい
   て、前記２値信号発生手段によって発生された２値信号
   から入力アドレス信号のノイズに相当する部分のパルス
   のみを抜出す手段を備える、アドレス信号のノイズ検出
   回路。