KR100254470B1 - 데이타 버스 센스앰프 구동장치 - Google Patents
데이타 버스 센스앰프 구동장치 Download PDFInfo
- Publication number
- KR100254470B1 KR100254470B1 KR1019960080215A KR19960080215A KR100254470B1 KR 100254470 B1 KR100254470 B1 KR 100254470B1 KR 1019960080215 A KR1019960080215 A KR 1019960080215A KR 19960080215 A KR19960080215 A KR 19960080215A KR 100254470 B1 KR100254470 B1 KR 100254470B1
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- pulse
- data bus
- sense amplifier
- bus sense
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치의 데이타 버스 센스앰프 구동장치에 관한 것으로, 특히 동작 주파수 증가에 따른 시스템 보드상의 인접 라인간 커플링 노이즈의 발생으로 인해 야기되는 어드레스 천이 검출신호의 펄스폭 감소현상을 컬럼 어드레스 스트로브 신호의 제어하에 발생된 별도의 펄스신호가 보상할 수 있도록 구현하므로써, 어드레스 버스상의 글리치성 노이즈 발생에 대해서도 안정된 데이타 버스 센스앰프 구동신호를 발생시켜 정상적인 리드동작을 실현할 수 있도록 한 데이타 버스 센스앰프 구동장치에 관한 것이다.
Description
본 발명은 어드레스 천이 검출기(Address Transition Detector: 이하 "ATD"라 칭함)가 장착된 반도체 메모리 장치에서의 데이타 버스 센스앰프 구동장치에 관한 것으로, 보다 상세하게는 버스상의 글리치성 노이즈로 인해 야기되는 어드레스 천이 검출신호의 펄스폭 감소현상을 컬럼 어드레스 스트로브 신호의 제어하에 발생된 별도의 펄스신호에 의해 보상하여 안정된 데이타 버스 센스앰프 구동신호를 발생시키도록 한 데이타 버스 센스앰프 구동장치에 관한 것이다.
일반적으로, ATD 회로는 컬럼 어드레스가 변화할 때마다 일정 펄스폭을 갖는 신호를 만들어서 컬럼 리던던시 회로의 프리차지 및 데이타 버스 센스 앰프의 구동제어를 위해 사용하게 되는데, 시스템의 동작 주파수가 점점 높아짐에 따라 시스템 보드상에서 인접 라인간 커플링 노이즈가 발생하게 되면서 이로인해 상기 ATD 회로에 의해 발생되는 어드레스 천이 검출신호의 펄스폭이 좁아져 상기 어드레스 천이 검출신호의 제어하에 동작하는 장치에서의 로직페일이 발생하게 된다.
도 1 은 일반적인 데이타 버스 센스앰프의 인에이블 과정을 도시한 신호흐름도서, 임의의 컬럼 어드레스 신호(An)가 패드(pad)를 통해 어드레스 버퍼에 입력되게 되면 ATD 회로는 상기 컬럼 어드레스 신호(An)가 레벨천이함에 따라 일정펄스폭을 갖는 신호(Atd)를 발생시키게 된다. 이 후, 다수의 컬럼 어드레스 핀으로부터 전달받은 각각의 어드레스 천이 검출신호(Atd)는 ATDSUM 회로에 의해 합쳐져 Atdsum 신호를 발생시킨다. 그런 다음, 상기 Atdsum 신호는 데이타 버스라인 프리차지 제어신호(Dbp) 발생부로 입력되어 데이타 버스라인 프리차지 제어신호(Dbp)를 발생시키게 되는데, 상기 데이타 버스 라인 프리차지 제어신호(Dbp)가 하이인 구간동안만 데이타 버스 라인쌍은 전원전압으로 프라차지되어진다. 계속해서, 상기 데이타 버스라인 프리차지 제어신호(Dbp)에 의해서 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)가 출력되는데 상기 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)는 상기 데이타 버스라인 프리차지 제어신호(Dbp)가 하이에서 로우로 전이됨에 따라 하이에서 로우로 천이된다. 데이타 버스 센스앰프 인에이블 신호는 상기 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)가 로우인 구간동안만 하이인 신호를 발생시켜 후단에 연결된 데이타 버스 센스앰프의 구동을 제어하게 되는 것이다.
도 2 는 종래기술에 따른 데이타 버스 센스앰프 구동장치의 회로 구성도를 도시한 것으로, 상기 데이타 버스라인 프리차지 제어신호(Dbp)를 일정시간 지연시켜 전달하는 지연 회로부(10)와, 상기 지연 회로부(10)의 출력신호와 상기 데이타 버스라인 프리차지 제어신호(Dbp)를 조합하여 글로벌 데이타 버스 센스앰프의 구동을 제어하는 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)를 발생시키는 논리소자(동 도면의 경우, 상호 직렬연결된 노아게이트와 인버터가 됨)로 구성된다.
상기 지연 회로부(10)는 직렬접속된 홀수개의 인버터(IV1, IV2, IV3, IV4, IV5)와, 상기 인버터(IV2, IV4)의 출력단과 접지단 사이에 각각 접속된 제1 및 제2 엔모스 캐패시터(NC1, NC2)로 구성된다.
이하, 상기 구성으로 이루어진 데이타 버스 센스앰프 구동장치의 동작관계를 도 3 에 도시된 동작 타이밍도를 참조하며 자세히 살펴보기로 한다.
우선, 임의의 컬럼 어드레스 신호가 패드를 통해 어드레스 버퍼로 입력되는 경우, 도 3의 (a)파형의 'A'에 도시된 바와 같이 글리치성 노이즈가 발생하게 되면 상기 글리치성 노이즈는 매우 짧은 시간에 발생하는 펄스신호가 되기 때문에, 어드레스 천이를 검출하는 Atd 신호의 펄스폭이 크게 감소된 상태로 도 3의 (c)파형에 도시된 바와 같이 출력된다.
이에따라, 도 3의 (d)파형으로 도시된 바와 같이 데이타 버스라인 프리차지 제어신호(Dbp)의 펄스폭이 좁아지게 되면서, 데이타 버스라인쌍의 프리차지가 충분하게 이루어지지 않게 되며, 결국 도 3의 (e)파형에 도시된 바와 같이 글로벌 데이타 버스 센스앰프를 구동시키는 신호인 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)의 펄스폭도 더불어 좁아져 데이타 버스라인 쌍의 전압차를 충분히 센싱할만큼 데이타 버스 센스앰프가 동작하지 못하게 되면서 잘못 인식된 데이타를 출력하게 된다.
따라서, 상기 도 3의 (d)에 도시된 데이타 버스라인 프리차지 제어신호(Dbp)가 도 2 에 도시된 데이타 버스 센스앰프 구동장치에 인가되면 상기 지연 회로부(10)의 제5 인버터 출력단에는 상기 데이타 버스라인 프리차지 제어신호(Dbp)가 일정시간 지연되어 출력된다.
또한, 제1 노아 게이트 출력단에는 상기 제1 노아 게이트의 두 입력단이 모두 로우인 구간에서만 하이 신호가 발생되고 나머지 구간에서는 로우 신호가 발생된다. 결국 제6 인버터의 출력단, 즉 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)는 상기 도 3의 (e)에 도시된 파형과 같이 출력된다.
그런데, 상기 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)의 펄스폭은 도 5의 (j)에 나타낸 바와 같이 컬럼 어드레스가 정상적으로 천이되는 경우에 있어서의 글로벌 데이타 버스 센스앰프 인에이블 신호와 비교해 그 펄스폭이 현저하게 줄어든 것을 동 도면을 통해 명백히 알 수 있다. 이렇듯, 버스상에 글리치성 노이즈가 발생되면서 출력 파형의 펄스폭이 줄어들게 되면 데이타 버스라인 쌍의 프리차지가 충분히 이루어지지 않게 되며, 데이타 버스 센스앰프의 센싱동작 또한 정상적으로 이루어지지 않게 되는 문제가 발생한다.
이상에서 설명한 바와 같이, 종래의 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb) 발생장치에 있어서는 인접 라인간의 커플링에 의한 어드레스 버스상에 글리치성 노이즈가 발생될 경우 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)의 펄스폭이 현저하게 줄어들게 되어 데이타 버스 센스앰프의 구동이 정상적으로 제어되지 못하게 되므로써, 오인된 데이타가 빈번히 출력되는 등 전체적인 회로동작이 안정되지 못하게 되는 문제점이 발생한다.
본 발명은 상기 문제점을 해결하기 위하여 창안된 것으로, 데이타 버스라인 프리차지 제어신호 이외에도 컬럼 어드레스 스트로브 신호를 추가하여 그 천이시마다 일정 펄스폭을 갖는 펄스폭 보상용 제어 펄스신호를 별도로 발생시키므로써, 글리치성 노이즈로 인한 데이타 버스 센스앰프 인에이블신호의 감소된 펄스폭을 보상하여 데이타 버스 센스앰프를 안정되게 구동시킬 수 있도록 한 데이타 버스 센스앰프 구동장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 데이타 버스 센스앰프 구동장치는 어드레스 천이 검출수단에 의해 생성된 데이타 버스라인 프리차지 제어신호를 입력받아 데이타 버스 센스앰프 구동제어를 위한 제1 펄스신호를 발생시키는 제1 펄스 발생수단과, 컬럼 어드레스 스트로브 신호를 입력받아 그 천이시마다 일정 펄스폭을 갖는 데이타 버스 센스앰프 구동 제어용 제2 펄스신호를 발생시키는 제2 펄스 발생수단과, 상기 제1 및 제2 펄스 발생수단으로부터 각각 발생되는 상기 제1 및 제2 펄스신호를 합성하여 글리치성 노이즈의 발생시 상기 제1 펄스신호의 감소된 펄스폭이 상기 제2 펄스신호에 의해 보상되도록 제어하는 펄스 합성수단을 구비하는 것을 특징으로 한다.
제1도는 일반적인 데이타 버스 센스앰프의 인에이블 과정을 도시한 신호 흐름도.
제2도는 종래기술에 따른 데이타 버스 센스앰프 구동장치의 회로 구성도.
제3도는 제2도에 도시된 데이타 버스 센스앰프 구동장치에 있어서 데이타 버스상에 글리치성 노이즈가 발생하는 경우의 동작 타이밍도.
제4도는 본 발명의 실시예에 따른 데이타 버스 센스앰프 구동장치의 회로 구성도.
제5도는 제4도에 도시된 데이타 버스 센스앰프 구동장치에서 컬럼 어드레스가 정상적으로 천이하는 경우의 동작 타이밍도.
제6도는 제4도에 도시된 데이타 버스 센스앰프 구동장치에서 데이타 버스상에 글리치성 노이즈가 발생하는 경우의 동작 타이밍도.
〈도면의 주요부분에 대한 부호의 설명〉
10, 30, 50 : 지연 회로부 20, 40 : 펄스 발생수단
60 : 펄스 합성수단 NC1~NC6 : 엔모스 캐패시터
An : 컬럼 어드레스 신호 Atd : 어드레스 천이 검출신호
Dbp : 데이타 버스라인 프리차지 제어신호
Gdbsb : 글로벌 데이타 버스 센스앰프 인에이블 신호
Dbs : 데이타 버스 센스앰프 인에이블 신호
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 4 는 본 발명의 실시예에 따른 데이타 버스 센스앰프 구동장치의 회로 구성도를 도시한 것으로, 어드레스 천이 검출수단(ATD 회로)에 의해 생성된 데이타 버스라인 프리차지 제어신호(Dbp)를 입력받아 데이타 버스 센스앰프 구동제어를 위한 제1 펄스신호를 발생시키는 제1 펄스 발생수단(40)과, 컬럼 어드레스 스트로브 신호(Cas1)를 입력받아 그 천이시마다 일정 펄스폭을 갖는 데이타 버스 센스앰프 구동 제어용 제2 펄스신호를 발생시키는 제2 펄스 발생수단(20)과, 상기 제1 및 제2 펄스 발생수단(40, 20)으로부터 각각 발생되는 상기 제1 및 제2 펄스신호를 합성하여 글리치성 노이즈의 발생시 상기 제1 펄스신호의 감소된 펄스폭이 상기 제2 펄스신호에 의해 보상되도록 제어하는 펄스 합성수단(60)을 구비하여 구성된다.
상기 제1 펄스 발생수단(40)은 상기 데이타 버스라인 프리차지 제어신호(Dbp)를 일정시간 지연시켜 제2 노아 게이트(NR2)의 일측 입력단으로 출력시키는 지연 회로부(50)와, 상기 지연 회로부(50)의 출력신호와 상기 데이타 버스라인 프리차지 제어신호(Dbp)를 조합하여 발생된 신호를 상기 펄스 합성수단(60)내 제3 노아 게이트(NR3) 타측 입력단으로 출력시키기 위한 제2 노아 게이트(NR2)로 구성된다.
이때, 상기 지연 회로부(50)는 직렬접속된 홀수개의 인버터(IV13 내지 IV17)와, 상기 인버터(IV14, IV16) 각각 출력단과 접지단 사이에 접속된 각각의 엔모스 캐패시터(NC3, NC4)로 구성된다.
상기 제2 펄스 발생수단(20)은 상기 컬럼 어드레스 스트로브 신호(Cas1)를 일정시간 지연시켜 후단에 접속된 낸드게이트(ND)의 일측 입력단으로 출력시키는 지연 회로부(30)와, 상기 지연 회로부(30)의 출력신호와 상기 컬럼 어드레스 스트로브 신호(Cas1)를 조합하여 일정 펄스폭을 갖는 펄스신호를 발생시키는 앤드조합 논리소자(동 도면의 경우, 직렬연결된 ND와 IV12가 됨)로 구성된다.
이때, 상기 지연 회로부(30)는 상기 제1 펄스 발생수단(40)내 지연 회로부(50)와 동일한 구성을 하고 있으므로, 설명의 중복을 피하기 위해 자세한 구성설명은 생략하기로 한다.
또한, 상기 펄스 합성수단(60)은 상기 제1 및 제2 펄스 발생수단으로부터 발생된 각각의 펄스신호를 입력받아 조합하는 노아 게이트(NR3)와, 상기 노아 게이트의 출력신호를 버퍼링하여 출력하도록 상호 직렬연결된 2개의 인버터(IV18, IV19)로 구성된다.
이하, 상기 구성으로 이루어진 본 발명의 실시예에 대한 동작관계를 도 5 및 도 6 에 도시된 동작 타이밍도를 참조하여 자세히 살펴보기로 한다.
우선, 도 5 는 도 4 에 도시된 데이타 버스 센스앰프 구동장치에서 컬럼 어드레스가 정상적으로 천이하는 경우의 동작 타이밍도를 도시한 것으로, 도 5 의 (i)의 파형을 통해 알 수 있듯이 컬럼 어드레스가 정상적으로 천이하는 경우에는 데이타 버스라인 프리차지 제어신호(Dbp) 또한 펄스폭이 감소되지 않고 정상적인 펄스폭을 갖고 발생시키게 된다. 따라서, 컬럼 어드레스 스트로브 신호와 정상적인 데이타 버스라인 프리차지 제어신호(Dbp)가 입력되어 제12 인버터 출력단에는 상기 컬럼 어드레스 스트로브 신호가 로우에서 하이로 변화하는 동안만 하이신호가 출력되고 제2 노아 게이트 출력단에는 두 입력단으로 들어오는 신호가 모두 로우인 구간에서만 하이신호가 출력된다. 계속해서 상기 제12 인버터 출력신호와 상기 제2 노아 게이트 출력신호는 제3 노아 게이트의 두 입력단으로 입력되고 상기 도 5의 (j)에 도시된 바와 같이 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)가 출력된다. 상기 (j)에 도시된 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)를 살펴보면 정상적인 컬럼 어드레스에 의해 발생된 전단의 펄스폭에 조금의 감소도 보이지 않고 있다. 또한 컬럼 어드레스 스트로브 신호의 제어하에 발생된 펄스신호도 후단에 나타나 있다.
한편, 도 6 은 도 4 에 도시된 데이타 버스 센스앰프 구동장치에서 데이타 버스상에 글리치성 노이즈가 발생하는 경우의 동작 타이밍도를 도시한 것으로, 도 6 의 (k)의 컬럼 어드레스 신호에 의해서 (n)에 나타난 바와 같이 데이타 버스라인 프리차지 제어신호(Dbp)는 펄스폭이 감소된 상태로 출력되어 컬럼 어드레스 스트로브 신호(Cas1)와 함께 상기 제1 및 제2 펄스 발생수단(40, 20) 각각의 입력단으로 입력된다. 이 후, 상기 컬럼 어드레스 스트로브 신호가 지연 회로부(30)에 입력되면 홀수개의 인버터(IV7, IV8, IV9, IV10, IV11)와 제3, 제4 엔모스 캐패시터에 의해 컬럼 어드레스 스트로브 신호가 일정시간 지연되어 낸드 게이트 일측 입력단으로 입력된다. 따라서, 상기 낸드 게이트 출력단에는 상기 컬럼 어드레스 스트로브 신호가 하이인 구간에서만 로우신호가 출력되고 나머지 구간에서는 하이신호가 출력된다. 그 결과, 제12 인버터 출력단에는 컬럼 어드레스 스트로브 신호가 로우에서 하이로 변화하는 동안만 로우에서 하이로 변화하게 된다.
한편, 상기 데이타 버스라인 프리차지 제어신호(Dbp)가 지연 회로부(50)에 입력되면 홀수개의 인버터(IV13, IV14, IV15, IV16, IV17)와 제5, 제6 엔모스 캐패시터에 의해 일정시간 반전 지연되어 제2 노아 게이트(NR2)의 일측 입력단으로 입력된다. 따라서, 상기 제2 노아 게이트(NR2)의 출력단에는 두 입력신호가 로우인 구간에서만 하이신호가 출력되고 나머지 구간에서는 로우신호가 출력되어 펄스 합성수단(60)내 제3 노아 게이트(NR3) 일측 입력단으로 입력된다. 게속해서 상기 제12 인버터 출력신호와 제2 노아 게이트 출력신호는 제3 노아 게이트에 입력되어 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)를 최종적으로 출력하게 되며 그 출력신호파형은 도 6의 (o)에 도시된 바와 같다. 정상적인 컬럼 어드레스 신호에 있어서의 글로벌 데이타 버스 센스앰프 인에이블 신호(Gdbsb)와 비정상적인 컬럼 어드레스 신호에 있어서의 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)를 비교해 보면 비정상적인 컬럼 어드레스에 있어서의 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)의 전단 펄스폭이 현저하게 감소되어 있음을 알 수 있다. 따라서, 이를 보상하기 위하여 컬럼 어드레스 스트로브 신호에 의해 후단의 F지점의 펄스신호를 발생시켰다. 이는 종래에 있어서의 글로벌 데이타 버스 센스 앰프 인에이블 신호(Ddbsb)와 비교하여 보면 확연히 알 수 있다. 종래에 있어서는 이러한 보상 펄스폭이 발생되지 않아 데이타 버스 센스앰프의 구동이 불안정 했으나 본 발명에서는 감소된 펄스폭을 상기한 바와 같은 과정을 거쳐 발생된 별도의 펄스신호에 의해 보상하여 데이타 버스 센스앰프의 구동을 제어하기 때문에, 종래에 비해 크게 안정된 데이타의 출력동작을 수행하도록 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 데이타 버스 센스앰프 구동장치를 반도체 메모리 장치에 구현하게 되면 외부의 노이즈 발생여부에 무관하게 데이타 버스 센스앰프의 센싱동작이 안정되게 수행할 수 있으며, 칩에 적용시 수율 향상에 크게 기여할 수 있는 매우 뛰어난 효과가 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (2)
- 어드레스 천이 검출수단에 의해 생성된 데이타 버스라인 프리차지 제어신호를 입력받아 데이타 버스 센스앰프 구동제어를 위한 제1 펄스신호를 발생시키는 제1 펄스 발생수단과, 컬럼 어드레스 스트로브 신호를 입력받아 그 천이시마다 일정 펄스폭을 갖는 데이타 버스 센스앰프 구동 제어용 제2 펄스신호를 발생시키는 제2 펄스 발생수단과, 상기 제1 및 제2 펄스 발생수단으로부터 각각 발생되는 상기 제1 및 제2 펄스신호를 합성하여 글리치성 노이즈의 발생시 상기 제1 펄스신호의 감소된 펄스폭이 상기 제2 펄스신호에 의해 보상되도록 제어하는 펄스 합성수단을 구비하는 것을 특징으로 하는 데이타 버스 센스앰프 구동장치.
- 제1항에 있어서, 상기 제2 펄스 발생수단은 컬럼 어드레스 스트로브 신호를 입력으로 일정시간 지연시켜 전달하는 지연 회로부와, 상기 지연 회로부의 출력신호와 상기 컬럼 어드레스 스트로브 신호를 조합하여 일정 펄스폭을 갖는 펄스신호를 발생시키는 논리 연산부를 구비하는 것을 특징으로 하는 데이타 버스 센스앰프 구동장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080215A KR100254470B1 (ko) | 1996-12-31 | 1996-12-31 | 데이타 버스 센스앰프 구동장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080215A KR100254470B1 (ko) | 1996-12-31 | 1996-12-31 | 데이타 버스 센스앰프 구동장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060848A KR19980060848A (ko) | 1998-10-07 |
| KR100254470B1 true KR100254470B1 (ko) | 2000-05-01 |
Family
ID=19493470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960080215A KR100254470B1 (ko) | 1996-12-31 | 1996-12-31 | 데이타 버스 센스앰프 구동장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100254470B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605784B1 (ko) * | 1999-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 펄스 발생장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296487A (ja) * | 1988-05-23 | 1989-11-29 | Mitsubishi Electric Corp | アドレス信号のノイズ検出回路 |
-
1996
- 1996-12-31 KR KR1019960080215A patent/KR100254470B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01296487A (ja) * | 1988-05-23 | 1989-11-29 | Mitsubishi Electric Corp | アドレス信号のノイズ検出回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980060848A (ko) | 1998-10-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6226215B1 (en) | Semiconductor memory device having reduced data access time and improve speed | |
| US4893277A (en) | Semiconductor memory | |
| KR0132645B1 (ko) | 타이밍 발생기가 코맨드 신호를 래치하도록 일정한 메인 제어 신호를 생성하기 위한 입력회로를 갖는 반도체 동기 메모리 디바이스 | |
| US6950370B2 (en) | Synchronous memory device for preventing erroneous operation due to DQS ripple | |
| US8804446B2 (en) | Semiconductor device having equalizing circuit equalizing pair of bit lines | |
| US6504789B2 (en) | Semiconductor memory device | |
| KR100295041B1 (ko) | 프리차지제어회로를구비하는반도체장치및프리차지방법 | |
| KR100878313B1 (ko) | 데이터 입출력 라인 제어 회로 및 이를 포함하는 반도체집적 회로 | |
| JP2006287906A (ja) | 半導体装置のデータラッチ回路 | |
| KR0160531B1 (ko) | 반도체 메모리 소자 및 상기 반도체 메모리 소자의 동작을 제어하는 방법 | |
| KR100297708B1 (ko) | 클락동기프리차아지데이터입출력선을가지는반도체메모리장치및이를이용한데이터입출력선프리차아지방법 | |
| KR100320610B1 (ko) | 반도체메모리장치 | |
| US5329492A (en) | Semiconductor memory device having improved connections between word lines and memory cell array blocks | |
| US6803792B2 (en) | Input buffer circuit with constant response speed of output inversion | |
| US5502684A (en) | Semiconductor memory having high speed and low power data read/write circuit | |
| KR100254470B1 (ko) | 데이타 버스 센스앰프 구동장치 | |
| KR100259338B1 (ko) | 반도체소자의 읽기회로 | |
| EP0782142B1 (en) | Synchronous type semiconductor memory device which can be adapted to high frequency system clock signal | |
| US6552954B2 (en) | Semiconductor integrated circuit device | |
| KR100484255B1 (ko) | 감지증폭기의 동작시 노이즈가 감소된 반도체 메모리 장치 | |
| KR100333684B1 (ko) | 타이밍마진을확보할수있는신호발생장치 | |
| KR970003336B1 (ko) | 워드라인 트래킹을 이용한 이퀄라이즈 신호 발생회로 | |
| KR100498186B1 (ko) | 데이터 리드의 오동작을 방지하기 위한페이지액티브회로를 구비한 의사 에스램 | |
| US9275712B1 (en) | Semiconductor device and semiconductor system | |
| KR930006633B1 (ko) | 데이타 출력장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |