KR19980060848A - 반도체 메모리 장치 - Google Patents
반도체 메모리 장치 Download PDFInfo
- Publication number
- KR19980060848A KR19980060848A KR1019960080215A KR19960080215A KR19980060848A KR 19980060848 A KR19980060848 A KR 19980060848A KR 1019960080215 A KR1019960080215 A KR 1019960080215A KR 19960080215 A KR19960080215 A KR 19960080215A KR 19980060848 A KR19980060848 A KR 19980060848A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- data bus
- sense amplifier
- pulse
- generating
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
본 발명은 반도체 메모리 장치의 데이타 버스 센스 앰프 구동회로에 관한 것으로 종래에는 인접한 라인의 커플링에 의해 어드레스 버스상에 노이즈가 발생할 경우 데이타 버스 샌스 앰프의 구동능력이 감소되어 결국 안정된 데이타의 출력이 불가능하였다. 이에 본 발명은 외부 노이즈에 영향을 받지 않는 데이타 버스 센스 앰프를 제공하기 위한 것으로 상기 목적 달성을 위한 수단으로 컬럼 어드레스 스트로우브 신호를 입력으로 하여 감소된 펄스폭을 보상해 주기 위해 새로운 펄스신호를 발생시키는 펄스폭 보상수단과, 데이타 버스 라인 프리 차지 신호(Dbp)를 입력으로 하여 노이즈에 의한 감소된 펄스신호를 발생시키는 글리취성 노이즈에 의한 펄스신호 발생수단과, 펄스폭 보상 회로부(20)의 출력신호와 글리취성 노이즈에 의한 펄스신호 발생부(40)의 출력신호를 조합하여 데이타 버스 센스 앰프를 구동시키는 신호를 발생시키는 합성 펄스신호 발생수단을 구비한다.
Description
본 발명은 어드레스 변환 감지기(Address Transition Detector, 이하 ATD라 한다.)가 장착된 반도체 메모리 장치에 관한 것으로, 특히 커플링에 의한 어드레스 버스상의 글리취성 노이즈에 대해서도 안정된 데이타 버스 센스 앰프를 구동시키기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 ATD 회로는 컬럼 어드레스가 변화할 때마다 일정한 펄스폭을 갖는 신호를 만들어서 컬럼 리던던시 회로의 프리차지 및 데이타 버스 센스 앰프를 구동하게 되는데 시스템의 동작 주파수가 점점 높아짐에 따라 시스템 보드상에 인접한 라인의 커플링에 의한 노이즈 등이 어드레스 버스에 유기되어 이로 인한 ATD 회로에 의해 발생되는 신호의 펄스폭이 좁아져 장치에 페일이 발생하게 된다.
도 1은 임의의 어드레스 신호에 의해 데이타 버스 센스 앰프가 인에이블 되기까지의 신호들의 흐름관계를 나타낸 블럭도로서, 컬럼 어드레스 신호가 패드를 통해 어드레스 버퍼에 입력되면 ATD 회로는 컬럼 어드레스 신호가 변화함에 따라 일정한 펄스폭을 가진 신호(Atd)를 만들며 여러개의 컬럼 어드레스 핀으로부터의 Atd신호는 ATDSUM 회로에 의해 합쳐져 Atdsum 신호를 발생시킨다. 상기 Atdsum 신호는 데이타 버스 라인 프리차지 신호(Dbp) 발생부로 입력되어 데이타 버스 라인 프리차지 신호(Dbp)를 발생시키는데 상기 데이타 버스 라인 프리차지 신호(Dbp)가 하이인 구간 동안만 데이타 버스 라인 쌍은 전원전압으로 프리차지된다. 계속해서 상기 데이타 버스 라인 프리차지 신호(Dbp)에 의해서 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)가 출력되는데 상기 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)는 상기 데이타 버스 라인 프리차지 신호(Dbp)가 하이에서 로우로 바뀜에 따라 하이에서 로우로 바뀐다. 데이타 버스 센스 앰프 인에이블 신호는 상기 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)가 로우인 구간 동안만 하이인 신호를 만들어 내어 데이타 버스 센스 앰프를 구동하게 된다.
도 2는 종래 기술에 따른 글로벌 데이타 버스 센스 앰프를 구동시키기 위한 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb) 발생 회로도로서, 데이타 버스 라인 프리차지 신호(Dbp)(Dbp)를 일정시간 지연시켜 제1노아 게이트 일측 입력단으로 출력시키기 위한 지연 회로부(10)와, 상기 지연 회로부(10)의 출력신호와 상기 데이타 버스 라인 프리차지 신호(Dbp)를 조합하여 글로벌 데이타 버스 센스 앰프를 인에이블 시키기 위한 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)를 발생시키는 제1노아 게이트로 구성된다.
상기 지연 회로부(10)는 직렬접속된 다섯개의 인버터(IV1, IV2, IV3, IV4, IV5)와, 상기 제2인버터 출력단과 접지단 사이에 접속된 제1엔모스 캡(NC1)과, 상기 제4인버터 출력단과 접지단 사이에 접속된 제2엔모스 캡(NC2)으로 구성된다.
이하, 상기 구성으로 이루어진 도 2의 동작관계를 도 3에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.
임의의 한 컬럼 어드레스 신호가 패드를 통해 어드레스 버퍼에 입력되면 ATD 회로에 의해 Atd 신호가 발생되는데 인접한 라인이 커플링에 의해서 어드레스 버스상에 글리취가 발생하게 되면 상기 도 3 (c)의 B지점에 나타낸 바와 같이 어드레스 변환 감지 신호의 펄스폭이 줄어들게 된다. 이에 따라 도 3의 (d)에 나타낸 바와 같이 데이타 버스 라인 프리차지 신호(Dbp)의 펄스폭이 좁아져 데이타 버스 라인 쌍의 프리차지가 충분하게 이루어지지 않으며 결국 도 3의 (e)에 도시된 바와 같이 글로벌 데이타 버스 센스 앰프를 구동시키는 신호인 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)의 펄스폭이 좁아져 데이타 버스 라인 쌍의 전압 차이를 충분히 센싱할 만큼 데이타 버스 센스 앰프가 동작하지 못하여 잘못된 데이타를 출력하게 된다.
상기 도 3의 (d)에 도시된 데이타 버스 라인 프리차지 신호(Dbp)가 도 2에 도시된 회로에 입력되면 상기 지연 회로부(10)의 제5인버터 출력단에는 상기 데이타 버스 라인 프리차지 신호(Dbp)가 일정시간 지연되어 출력된다. 따라서 제1노아 게이트 출력단에는 상기 제1노아 게이트의 두 입력단이 모두 로우인 구간에서만 하이 신호가 발생되고 나머지 구간에서는 로우 신호가 발생된다. 결국 제6인버터의 출력단, 즉 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)는 상기 도 3의 (e)에 도시된 파형이 출력된다. 그런데 그 출력신호의 펄스폭을 도5의 (j)에 나타낸 바와 같이 컬럼 어드레스가 정상적으로 변화하는 경우에 있어서의 글로벌 데이타 버스 센스 앰프 인에이블 신호와 비교해 보면 그 펄스폭이 현저하게 줄어든 것을 볼 수 있다. 이렇게 출력 파형의 펄스폭이 줄어들게 되면 데이타 버스 라인 쌍의 프리차지가 충분히 이루어지지 않으며 데이타 버스 센스 앰프의 센싱동작 또는 정상적으로 이루어지지 않게 된다.
이상에서 설명한 바와 같이, 종래의 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb) 발생 회로도에 있어서는 인접한 라인의 커플링에 의한 어드레스 버스상에 글리취성 노이즈가 발생될 경우 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)의 펄스폭이 현저하게 줄어들게 되어 데이타 버스 센스 앰프의 동작이 정상적으로 이루어지지 못하게 됨으로써 데이타의 출력이 잘못되게 되는 문제점이 있었다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로 데이타 버스 라인 프리차지 신호 이외에도 컬럼 어드레스 스트로우브 신호를 추가하여 상기 신호에 의해 발생된 일정폭의 펄스신호를 통해 노이즈에 따른 펄스폭의 감소를 보상시켜 데이타 버스 센스 앰프를 확실하게 구동시키기 위한 반도체 메모리 장치를 제공함에 그 목적이 있다.
도 1은 임의의 어드레스 신호에 의해 데이타 버스 센스 앰프가 인에이블 되기까지의 신호들의 흐름관계를 나타낸 블럭도.
도 2는 종래 기술에 따른 글로벌 데이타 버스 센스 앰프를 구동시키기 위한 글로벌 데이타 버스 센스 앰프 인에이블 신호 발생 회로도.
도 3은 상기 도 2에 대한 동작 타이밍도.
도 4는 본 발명의 실시예에 따른 글로벌 데이타 버스 센스 앰프를 구동시키기 위한 글로벌 데이타 버스 센스 앰프 인에이블 신호 발생 회로도.
도 5는 정상적인 컬럼 어드레스의 변화에 있어서 상기 도 4에 대한 동작 타이밍도.
도 6은 어드레스 버스상에 노이즈가 발생시 상기 도 4에 대한 동작 타이밍도.
*도면의 주요부분에 대한 부호의 설명*
20 : 펄스폭 보상 회로부
40 : 글리취성 노이즈에 의한 펄스신호 발생부
60 : 합성 펄스신호 발생부
NC1~NC6 : 엔모스 캡
An : 임의의 어드레스 신호
Atd : 임의의 어드레스 변환 감지 신호
Atdsum : 각각의 어드레스 변환 감지 신호를 합산한 신호
Dbp : 데이타 버스 라인 프리차지 신호
Gdbsb : 글로벌 데이타 버스 센스 앰프 인에이블 신호
Dbs : 데이타 버스 센스 앰프 인에이블 신호
상기 목적 달성을 위한 본 발명은 글리취성 노이즈로 인한 펄스폭이 감소된 데이타 버스 라인 프리차지 신호를 입력으로 펄스폭이 감소된 글로벌 데이타 버스 센스 앰프 인에이블 신호를 발생시키는 글리취성 노이즈에 의한 펄스 신호 발생수단과;
컬럼 어드레스 스트로우브 신호를 입력으로 노이즈로 인해 감소된 글로벌 데이타 버스 센스 앰프 인에이블 신호를 보상시키기 위한 신호를 발생시키는 펄스폭 보상수단과;
상기 글리취성 노이즈에 의한 펄스신호 발생부 출력신호와 상기 펄스폭 보상 회로부 출력신호를 조합하여 데이타 버스 센스 앰프를 구동시키는 신호를 발생시키기 위한 합성 펄스신호 발생수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 4는 본 발명의 실시예에 따른 글로벌 데이타 버스 센스 앰프를 구동시키기 위한 글로벌 데이타 버스 센스 앰프 인에이블 신호 발생 회로도로서, 컬럼 어드레스 스트로우브 신호를 입력으로 하여 논리 연산된 신호를 합성 펄스신호 발생부(60) 일측 입력단으로 출력시키기 위한 펄스폭 보상 회로부(20)와, 데이타 버스 라인 프리차지 신호(Dbp)를 입력으로 하여 논리 연산된 신호를 상기 합성 펄스신호 발생부(60) 타측 입력단으로 출력시키기 위한 글리취성 노이즈에 의한 펄스신호 발생부(40)와, 상기 펄스폭 보상 회로부(20) 출력신호와 상기 글리취성 노이즈에 의한 펄스신호 발생부(40) 출력신호를 입력으로 하여 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)를 발생시키기 위한 합성 펄스신호 발생부(60)를 구성된다.
상기 펄스폭 보상 회로부(20)는 컬럼 어드레스 스트로우브 신호를 일정시간 지연시켜 낸드 게이트 일측 입력단으로 출력시키기 위한 지연 회로부(30)와, 상기 지연 회로부(30)의 출력신호와 상기 컬럼 어드레스 스트로우브 신호를 조합하여 논리 연산된 신호를 제12 인버터 입력단으로 출력시키기 위한 낸드 게이트와, 상기 낸드 게이트 출력신호를 반전시켜 상기 합성 펄스신호 발생부(60) 제3노아 게이트 일측 입력단으로 출력시키기 위한 제12 인버터로 구성된다.
상기 지연 회로부(30)는 직렬접속된 다섯개의 인버터(IV7, IV8, IV9, IV10, IV11)와, 상기 제7인버터 출력단과 접지단 사이에 접속된 제3엔모스 캡과, 상기 제9인버터 출력단과 접지단 사이에 접속된 제4엔모스 캡(NC4)으로 구성된다.
상기 글리취성 노이즈에 의한 펄스신호 발생부(40)는 데이타 버스 라인 프리차지 신호(Dbp)를 일정시간 지연시켜 제2노아 게이트 일측 입력단으로 출력시키기 위한 지연 회로부(50)와, 상기 지연 회로부(50)의 출력신호와 상기 데이타 버스 라인 프리차지 신호(Dbp)를 조합하여 발생된 신호를 상기 합성 펄스신호 발생부(60) 제3노아 게이트 타측 입력단으로 출력시키기 위한 제2노아 게이트로 구성된다.
상기 지연 회로부(50)는 직렬접속된 다섯개의 인버터(IV13, IV14, IV15, IV16, IV17)와, 상기 제14 인버터 출력단과 접지단 사이에 접속된 제5 엔모스 캡(NC5)과, 상기 제16 인버터 출력단과 접지단 사이에 접속된 제6엔모스 캡(NC6)으로 구성된다.
상기 합성 펄스신호 발생부(60)는 상기 펄스폭 보상 회로부(20) 출력신호와 상기 글리취성 노이즈에 의한 펄스신호 발생부(40) 출력신호를 조합하여 논리 연산된 신호를 제18 인버터 입력단으로 출력시키기 위한 제3 노아 게이트와, 상기 제3 노아 게이트 출력신호를 반전시켜 제19 인버터 입력단으로 출력시키기 위한 제18 인버터와, 상기 제18 인버터 출력신호를 반전시켜 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)를 발생시키기 위한 제19 인버터로 구성된다.
이하, 상기 구성으로 이루어진 본 발명의 실시예에 대한 동작관계를 도 5와 도 6에 도시된 동작 타이밍도를 참조하여 설명하기로 한다.
먼저 도 5와 같이 컬럼 어드레스가 정상적으로 변화하는 경우부터 보기로 한다. 이때에는 데이터 버스 라인 프리차지 신호(Dbp) 또한 펄스폭이 감소되지 않고 정상적인 펄스폭을 발생시키게 된다. 따라서 컬럼 어드레스 스트로우브 신호와 정상적인 데이타 버스 라인 프리차지 신호(Dbp)가 입력되어 제12 인버터 출력단에는 상기 컬럼 어드레스 스트로우브 신호가 로우에서 하이로 변화하는 동안만 하이신호가 출력되고 제2 노아 게이트 출력단에는 두 입력단으로 들어오는 신호가 모두 로우인 구간에서만 하이신호가 출력된다. 계속해서 상기 제12 인버터 출력신호와 상기 제2노아 게이트 출력신호는 제3노아 게이트의 두 입력단으로 입력되고 상기 도 5의 (j)에 도시된 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)가 출력된다. 상기 (j)에 도시된 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)를 살펴보면 정상적인 컬럼 어드레스에 의해 발생된 전단의 펄스폭에 어떤 감소를 보이지 않고 있다. 또한 컬럼 어드레스 스트로우브 신호에 의해 발생된 펄스도 후단에 나타나 있다.
이제 도 6의 (k)에 도시된 바와 같이 글리취성 노이즈로 인해 비정상적인 컬럼 어드레스 신호가 입력되는 경우에 도 4의 동작관계를 살펴보자
(k)의 컬럼 어드레스 신호에 의해서 (n)에 나타난 바와 같이 데이타 버스 라인 프리차지 신호(Dbp)는 펄스폭이 감소되어 출력되어 컬럼 어드레스 스트로우브 신호와 함께 도 4의 두 입력단으로 입력된다. 컬럼 어드레스 스트로우브 신호가 지연 회로부(30)에 입력되면 홀수개의 인버터(IV7, IV8, IV9, IV10, IV11)와, 제3, 제4 엔모스 캡에 의해 컬럼 어드레스 스트로우브 신호가 일정시간 지연되어 낸드 게이트 일측 입력단으로 입력된다. 따라서 상기 낸드 게이트 출력단에는 상기 컬럼 어드레스 스트로우브 신호가 하이인 구간에서만 로우신호가 출력되고 나머지 구간에서는 하이신호가 출력된다. 따라서 제12 인버터 출력단에는 컬럼 어드레스 스트로우브 신호가 로우에서 하이로 변화하는 동안만 로우에서 하이로 변화하게 된다.
데이타, 버스 라인 프리차지 신호(Dbp)가 지연 회로부(50)에 입력되면 홀수개의 인버터(IV13, IV14, IV15, IV16, IV17)와 제5, 제6엔모스 캡에 의해 일정시간 지연되고 반전되어 제2 노아 게이트 일측 입력단에 입력된다. 따라서 제2노아 게이트 출력단에는 두 입력신호가 로우인 구간에서만 하이신호가 출력되고 나머지 구간에서는 로우신호가 출력되어 제3 노아 게이트 일측 입력단으로 입력된다. 계속해서 상기 제12 인버터 출력신호와 제2 노아 게이트 출력신호는 제3 노아 게이트에 입력되어 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)를 최종적으로 출력하게 되는데 출력신호의 파형은 도 6의 (o)에 도시된 바와 같다. 정상적인 컬럼 어드레스 신호에 있어서의 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)와 비정상적인 컬럼 어드레스 신호에 있어서의 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)를 비교하여 보면 비정상적인 컬럼 어드레스에 있어서의 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)의 전단 펄스폭이 현저하게 감소되어 있음을 알 수 있다. 따라서 이를 보상하기 위하여 컬럼 어드레스 스트로우브 신호에 의해 후단의 F지점의 펄스 신호를 발생시켰다. 이는 종래에 있어서의 글로벌 데이타 버스 센스 앰프 인에이블 신호(Gdbsb)와 비교하여 보면 확연히 알 수 있다. 종래에 있어서의 이러한 보상 펄스폭이 발생되지 않아 데이타 버스 센스 앰프의 구동이 불안정 했으나 본 발명에서는 감소된 펄스폭을 보상하여 데이타 버스 센스 앰프를 구동하기 때문에 안정된 데이타의 출력을 가능하게 한다.
이상에서 설명한 바와 같이, 본 발명을 반도체 메모리 장치에 구현하게 되면 외부의 노이즈에 무관하게 데이타 버스 센스 앰프의 센싱동작이 안정되게 이루어지며 칩에 적용시 수율 향상에 크게 기여하는 효과가 있다.
본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.
Claims (5)
- 데이타 버스 라인 프리차지 신호를 일정시간 지연시켜 한 논리 게이트 일측 입력단으로 출력시키는 지연 회로부와, 상기 지연 회로부의 출력신호와 상기 데이타 버스 라인 프리차지 신호를 조합하여 데이타 버스 센스 앰프를 구동시키는 감소된 펄스신호를 발생시키는 글리취성 노이즈에 의한 펄스신호 발생부를 포함하는 반도체 메모리 장치에 있어서,컬럼 어드레스 스트로우브 신호를 입력으로 하여 감소된 펄스신호를 보상하는 신호를 발생시켜 안정된 데이타 버스 센스 앰프를 구동시키기 위한 펄스 폭 보상수단과,펄스폭 보상 회로부의 출력신호와 글리취성 노이즈에 의한 펄스신호 발생부의 출력신호를 조합하여 데이타 버스 센스 앰프를 구동시키기 위한 새로운 펄스신호를 발생시키는 합성 펄스신호 발생수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서,상기 펄스폭 보상수단은 컬럼 어드레스 스트로우브 신호를 입력으로 일정시간 지연시켜 한 논리 게이트 일측 입력단으로 출력시키기 위한 지연수단과,상기 지연수단의 지연신호와 컬럼 어드레스 스트로우브 신호를 조합하여 일정한 펄스폭을 갖는 신호를 발생시키는 한 논리 게이트 수단과,상기 한 논리 게이트 수단의 출력신호를 반전시켜 상기 합성 펄스신호가 발생수단의 일측 입력단으로 출력시키기 위한 반전수단을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,상기 지연수단은 직렬접속된 홀수개의 인버터와,상기 인버터의 임의의 출력단과 접지단 사이에 접속된 엔모스 캡을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제2항에 있어서,한 논리 게이트 수단은 낸드 게이트를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
- 제1항에 있어서,상기 합성 펄스신호 발생수단은 펄스폭 보상 회로부 출력신호와 글리취성 노이즈에 의한 펄스신호 발생부 출력신호를 조합하여 데이타 버스 센스 앰프를 구동시키는 새로운 신호를 발생시키기 위한 다른 논리 게이트 수단과,상기 다른 논리 게이트 수단의 출력신호를 일정시간 지연시켜 데이타 버스 센스 앰프 구동신호를 발생시기키 위한 직렬접속된 짝수개의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080215A KR100254470B1 (ko) | 1996-12-31 | 1996-12-31 | 데이타 버스 센스앰프 구동장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960080215A KR100254470B1 (ko) | 1996-12-31 | 1996-12-31 | 데이타 버스 센스앰프 구동장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980060848A true KR19980060848A (ko) | 1998-10-07 |
| KR100254470B1 KR100254470B1 (ko) | 2000-05-01 |
Family
ID=19493470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960080215A KR100254470B1 (ko) | 1996-12-31 | 1996-12-31 | 데이타 버스 센스앰프 구동장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100254470B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
| KR100605784B1 (ko) * | 1999-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 펄스 발생장치 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0736271B2 (ja) * | 1988-05-23 | 1995-04-19 | 三菱電機株式会社 | アドレス信号のノイズ検出回路 |
-
1996
- 1996-12-31 KR KR1019960080215A patent/KR100254470B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100605784B1 (ko) * | 1999-06-30 | 2006-07-31 | 주식회사 하이닉스반도체 | 펄스 발생장치 |
| KR100507867B1 (ko) * | 2001-12-14 | 2005-08-18 | 주식회사 하이닉스반도체 | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100254470B1 (ko) | 2000-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0132645B1 (ko) | 타이밍 발생기가 코맨드 신호를 래치하도록 일정한 메인 제어 신호를 생성하기 위한 입력회로를 갖는 반도체 동기 메모리 디바이스 | |
| US4893277A (en) | Semiconductor memory | |
| US7715273B2 (en) | Synchronous semiconductor device and data processing system including the same | |
| KR930017022A (ko) | 전압, 온도 및 처리 변화에 대해 보상하는 메모리 | |
| KR100512934B1 (ko) | 반도체 메모리 장치 | |
| US6038178A (en) | High-voltage generator for word lines of a bank-activated semiconductor memory device | |
| US6803792B2 (en) | Input buffer circuit with constant response speed of output inversion | |
| KR19980060848A (ko) | 반도체 메모리 장치 | |
| US6552954B2 (en) | Semiconductor integrated circuit device | |
| US7656729B2 (en) | Circuit and method for decoding column addresses in semiconductor memory apparatus | |
| KR100682207B1 (ko) | 반도체 메모리 장치의 센스앰프 제어회로 | |
| US5905689A (en) | Column decoder array device | |
| KR100673103B1 (ko) | 반도체 메모리 장치의 어드레스 제어 회로 | |
| US5914909A (en) | Semiconductor memory device capable of driving the data bus sense amplifier in both read and write modes | |
| KR100930413B1 (ko) | 라이트 드라이버 제어 회로, 이를 포함하는 반도체 집적회로 및 라이트 드라이버 제어 신호 생성 방법 | |
| KR100808581B1 (ko) | 글리치 방지 기능을 갖는 입력 버퍼 회로 | |
| KR100224773B1 (ko) | 반도체 메모리 장치의 리던던시 회로 | |
| KR20010045945A (ko) | 반도체 메모리의 어드레스 천이 검출 회로 | |
| KR100299872B1 (ko) | 다비트데이터기록제어회로 | |
| KR100333684B1 (ko) | 타이밍마진을확보할수있는신호발생장치 | |
| KR100757931B1 (ko) | 반도체 메모리의 데이터 입력 장치 | |
| KR100732739B1 (ko) | 데이터 버스 센스 앰프 구동 펄스의 발생 회로 | |
| KR100263240B1 (ko) | 반도체 메모리 소자의 멀티 라이트 장치 | |
| KR20010004685A (ko) | 클럭버퍼 | |
| KR0155619B1 (ko) | 다비트 반도체 메모리 소자의 컨트롤 신호 발생회로 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |