KR100224773B1 - 반도체 메모리 장치의 리던던시 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 리던던시 회로에 관한 것으로 특히 실제로 결함이 발생된 워드라인만을 찾아 리페어 하므로써 전체적인 리페어 효율을 높이기 위한 리던던시 회로에 관한 것으로 상기 목적 달성을 위하여 내부 펄스 신호 발생 수단과, 고전압 발생 수단과, 엑스 디코더 수단을 구비한다.

Description

반도체 메모리 장치의 리던던시 회로

제1도는 4메가 디램의 셀 블럭도.

제2도는 종래기술에 따른 워드라인 구동 회로도.

제3도는 본 발명의 일실시예에 따른 워드라인 구동 회로도.

제4도는 제3도에 도시된 본 발명의 일실시예에 따른 워드라인 구동 회로도에 대한 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 내부 펄스신호 발생부 20 : 고전압 발생부

30 : 로오 디코더부

본 발명은 반도체 메모리 장치의 리던던시 회로에 관한 것으로, 특히 워드라인 활성화에 필요한 고전압을 제어하는 신호를 발생시켜 결함이 발생된 워드라인을 선택하여주므로써 리페어 동작시 전체적인 리페어 효율을 높이기 위한 리던던시 회로에 관한 것이다.

제1도는 4M DRAM의 셀 블록도로서, 동시에 인에이블되는 워드라인의 수가 2개 이상이고, 상기 워드라인들이 한개의 소스(Vpp)에 의해 구동될때, 만약 워드라인 WL1에 결함이 발생되어 워드라인에 인가되는 전위레벨이 낮아지면 소스의 레벨 또한 낮아지게 되고 워드라인 WL2의 전위레벨도 낮아지게 된다.

이는 실제로 워드라인 WL1에만 결함이 발생되었음에도 불구하고 워드라인 WL1과 WL2 모두에 결함이 발생된 것과 같은 결과를 초래하여 상기 워드라인 WL1 뿐만아니라 WL2도 불필요하게 리페어해야하는 문제가 있다.

제2도는 종래기술에 따른 워드라인 구동회로로, 워드라인 WL1을 구동 시키는 회로의 구성관계를 살펴보면, s1신호와 제1노드(N1) 사이에 직렬접속되는 제1, 제2 인버터(IV1, IV2)와, 게이트가 상기 제1 노드(N1)에 접속되고 제5 노드(N5)와 제5 엔모스형 트랜지스터(MN5) 드레인단자 사이에 접속되는 제3 엔모스형 트랜지스터(MN3)와, 게이트가 전원전압(Vcc)에 접속되고 상기 제3 엔모스형 트랜지스터(MN3)에 병렬접속되는 제4 엔모스형 트랜지스터(MN4)와, 상기 제1노드(N1)와 제2노드(N2) 사이에 접속되는 제3인버터(IV3)와, 상기 제2노드(N2)와 제5 엔모스형 트랜지스터(MN5) 게이트 사이에 접속되는 제4인버터(IV4)와, 게이트가 상기 제3노드(N3)에 접속되고 상기 제3 엔모스형 트랜지스터(MN3) 소스단자와 접지전압(Vss) 사이에 접속되는 제5 엔모스형 트랜지스터(MN5)와, 게이트가 제5노드(N5)에 접속되고 고전압(Vpp)과 제1 엔모스형 트랜지스터(MN1) 드레인단자 사이에 접속되는 제1 피모스형 트랜지스터(MP1) 와, 게이트가 전원전압에 접속되고 상기 제1 피모스형 트랜지스터(MP1) 드레인 단자와 제2 엔모스형 트랜지스터 드레인단자 사이에 접속되는 제1 엔모스형 트랜지스터(MN1)와, 게이트가 상기 제2노드(N2)에 접속되고 상기 제1 엔모스형 트랜지스터(MN1) 소스단자와 접지전압 사이에 접속되는 제2 엔모스형 트랜지스터(MN2)와, 게이트가 상기 제1 피모스형 트랜지스터(MP1) 드레인단자에 접속되고 상기 고전압(Vpp)과 상기 제5 노드(N5) 사이에 접속되는 제2 피모스형 트랜지스터(MN2)와, 게이트가 상기 제5노드(N5)에 접속되고 상기 고전압과 제6노드(N6) 사이에 접속되는 제3 피모스형 트랜지스터(MP3)와, 게이트가 상기 제2노드(N2)에 접속되고 상기 제6노드(N6)와 제8 엔모스형 트랜지스터(MN8) 드레인단자 사이에 접속되는 제6 엔모스형 트랜지스터(MN6)와, 게이트가 전원 전압에 접속되고 상기 제6 엔모스형 트랜지스터(MN6)에 병렬접속되는 제7 엔 모스형 트랜지스터(MN7)와, 상기 제2 노드(N2)와 제4노드(N4) 사이에 직렬접 속되는 제5, 제6인버터(IV5, IV6)와, 게이트가 상기 제6인버터(IV6) 출력단에 접속되고 상기 제6 엔모스형 트랜지스터(MN6) 소스단자와 접지전압 사이에 접속되는 제8 엔모스형 트랜지스터(MN8)와, 게이트로 로오 디코더 프리차지 신호(XDP# )가 인가되고 전원전압과 제9 엔모스형 트랜지스터(MN9) 드레인단자 사이에 접속되는 제4 피모스형 트랜지스터(MP4)와, 게이트로 제2 어드레스 신호와 제3 어드레스 신호에 의해 만들어진 신호(AX23)가 인가되고 상기 제4 피모스형 트랜지스터(MP4) 드레인단자와 제10 엔모스형 트랜지스터(MN10) 드레인단자 사이에 접속되는 제9 엔모스형 트랜지스터(MN9)와, 게이트로 제4어드레스 신호와 제5어드레스 신호에 의해 만들어진 신호(AX45)가 인가되고 상기 제9 엔모스형 트랜지스터(MN9) 소스단자와 제11 엔모스형 트랜지스터(MN11) 드레인단자 사이에 접속되는 제10 엔모스형 트랜지스터(MN10)와, 게이트로 제6 어드레스 신호와 제7 어드레스 신호에 의해 만들어진 신호(AX67)가 인가되고 상기 제10 엔모스형 트랜지스터(MN10) 소스단자와 접지전압 사이에 접속되는 제11 엔모스형 트랜지스터(MN11)와, 상기 제4 피모스형 트랜지스터(MP4) 드레인단자와 제12 엔모스형 트랜지스터(MN12) 소스단자 사이에 접속된 제7 인버터(IV7)와, 게이트가 상기 제7 인버터(IV7) 출력단에 접속되고 상기 제4 피모스형 트랜지스터(MP4)에 병렬접속되는 제5 피모스형 트랜지스터(MP5)와, 게이트 가 전원전압에 접속되고 제13 엔모스형 트랜지스터(MN13) 게이트와 상기 제7 인버터(IV7) 출력단 사이에 접속되는 제12 엔모스형 트랜지스터(MN12)와, 게이트가 상기 제12 엔모스형 트랜지스터(MN12) 드레인단자에 접속되고 상기 제6노드(N6)와 제14 엔모스형 트랜지스터(MN14) 드레인단자 사이에 접속되는 제13 엔모스형 트랜지스터(MN13)와, 상기 제7인버터(IV7) 출력단과 상기 제14 엔모스형 트랜지스터(MN14) 게이트단자 사이에 접속되는 제8인버터(IV8)와, 게이트가 상기 제8인버터(IV8) 출력단에 접속되고 상기 제13 엔모스형 트랜지 스터(IV13) 소스단자와 접지전압 사이에 접속되는 제14 엔모스형 트랜지스터(MN14)로 구성된다.

워드라인 WL2를 구동시키는 회로에 대한 구성관계는 상기 워드라인 WL1의 구동회로에 대한 구성관계와 동일하므로 이에 대한 구성관계는 생략한다.

이하에서는, 상기한 구성으로 이루어진 워드라인 구동회로에 대한 동작 관계를 살펴 본다.

가령, 워드라인 WL1에 결함이 발생되고 워드라인 WL2는 정상적인 상태에 있다고하면, 먼저 s1 신호가 로우에서 하이로 천이되어 입력되면 제1노드(N1)상에는 일정시간 지연된 신호가 출력되고 제3 엔모스형 트랜지스터(MN3)가 턴-온된다.

제2노드(N2)상에는 제1노드(N1)상의 신호가 반전되어 출력되고 따라서 제2 엔모스형 트랜지스터(MN2)와 제6 엔모스형 트랜지스터(MN6)가 턴-오프된다.

제3노드(N3)상에는 제1노드(N1)상의 신호가 다시 출력되어 제5 엔모스형 트랜지스터(MN5)가 턴-온된다.

제4노드(N4)상에는 제2노드(N2)상의 신호가 출력되어 제8 엔모스형 트랜지 스터(MN8)가 턴 -오프된다.

따라서, 턴온된 제3 엔모스형 트랜지스터(MN3)와 제5 엔모스형 트랜지스터(MN5)를 통해 접지전압이 제5노드(N5)상에 전달되고, 제3 피모스형 트랜지스터(MP3)가 턴온되어 고전밥압이 PX1에 전달된다.

이후, 로오 디코더 프리차지 신호(XDP# )에 의해 프리차지 상태로 존재 하고 있던 워드라인 WL1은, 동시에 인가되는 어드레스 프리디코딩 신호(AX23, AX45, AX67)에 의해 턴온되는 제13 엔모스형 트랜지스터(MN13)를 통해 고전압으로 활성화된다.

워드라인 WL2에 대한 구동동작은 워드라인 WL1의 구동동작과 동일하므로 이에 대한 설명은 생략한다.

따라서, 셀에 저장된 데이터는 활성화된 워드라인에 의해 턴온된 패스 트랜지스터를 통해 해당 비트라인상에 실리게 된다.

이후, s1/s2 신호가 각각 로직하이에서 로직로우로 천이하게 되면 제1, 제2 엔모스형 트랜지스터(MN1, MN2) 및 제2 피모스형 트랜지스터(MP2)가 턴온되어 제5노드(N5)상에는 고전압이 인가된다.

한편, 상기 고전압에 의해 제1, 제3 피모스형 트랜지스터(MP1, MP3)가 턴오프되므로 더이상 제6노드(N6)상으로 상기 고전압이 인가되지 않는다.

또한, 제6, 제8 엔모스형 트랜지스터(MN6, MN8)가 턴온되어 제6노드상에서 접지단으로 커런트 패스가 형성되기 때문에 고전압 상태로 존재하던 제6노드(N6)상의 전위레벨은 서서히 떨어지게 된다.

결국, PX1의 전위 레벨에 비례하여 워드라인 WL1의 전위레벨이 떨어지게 되고, 워드라인 WL2의 전위레벨 또한 마찬가지로 서서히 떨어지게 된다.

여기서, 워드라인 WL1은 결함이 발생된 상태이고 워드라인 WL2는 정상 상태에 있으므로 재차 고전압의 인가여부에 따라 워드라인 WL2는 고전압으로의 활성화가 가능하다.

그러나, 워드라인 WL2를 다시 구동시키기 위해 고전압을 발생시키기 위해서는 새로운 펄스신호를 발생시켜야 하는데, 종래의 워드라인 구동 발생장치로는 새로운 펄스신호를 만들어낼 수가 없다.

결국, 결함이 발생된 워드라인 WL1을 리페어시키는 단계에서 부득이하게 정상상태의 워드라인 WL2도 동시에 리페어를 시켜야하는 애로사항이 발생 된다.

위에서 언급한 바와 같이, 종래의 워드라인 구동회로는 하나의 워드라인에 결함이 발생되면 선택된 다른 워드라인도 결함된 것처럼보여 실제로 결함이 발생되지 않은 워드라인도 리페어를 동시에 해야되는 문제점이 있었다.

본 발명은 이러한 기존의 문제점을 해결하기 위하여 창안된 것으로, 동시에 활성화되는 다수개의 워드라인 중 실제로 결함이 발생된 셀만을 찾아서 리페어를 수행하여 리페어 효율을 높이기 위한 리던던시 회로를 제공함에 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 리던던시 회로는 워드라인 활성화에 필요한 고전압을 출력하는 고전압 발생부와,

입력되는 어드레스 프리디코딩 신호에 턴온되어 워드라인 활성화에 필요한 상기 고전압을 워드라인에 전달하는 로오 디코더를 포함하는 반도체 메모리 장치의 리던던시 회로에 있어서,

상기 고전압 발생부를 구동하는 내부 펄스신호를 만들어내는 내부 펄스 신호 발생수단을 구비하여, 외부 라스신호가 인에이블되면 상기 고전압 발생부를 구동하고, 상기 외부 라스신호가 디스에이블되면 스탠바이 상태의 상기 고전압 발생부를 재차 구동하여 결함이 발생된 워드라인을 선택하도록 하는 것을 특징으로 한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.

이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.

제3도는 본 발명의 일실시예에 따른 워드라인 구동회로로, 워드라인 WL1의 구동회로에 대한 구성관계를 살펴보면, 결함이 발생된 워드라인을 선택하기 위한 내부 펄스신호 발생부(10)와, 상기 워드라인을 구동시키기 위한 고전압 발생부(20)와, 워드라인을 지정하기 위한 로오 디코더부(30)로 구성된다.

상기 내부 펄스신호 발생부(10)는 s1 신호를 일정시간 지연시켜 제9노드(N9)로 출력하는 지연부와, 외부 라스신호에 의해 발생되는 입력버퍼 인에이블 신호와 상기 지연부 출력신호를 논리연산하여 p1 신호를 출력하는 제1낸드게이트와(ND1), s1 및 p1 신호의 논리연산 신호를 제10노드(N10)로 출력하는 제2낸드게이트(ND2)와, 상기 제10노드(N10)상의 신호를 반전시켜 고전압 발생부(20)를 구성하는 제11인버터(IV11) 입력단으로 출력하는 제10인버터 (IV10)와, s1 신호를 일정시간 지연하여 고전압 발생부(20)를 구성하는 제16인버터(IV16) 입력단으로 출력하는 직렬접속된 제13, 제14, 제15 인버터(IV13, IV14, IV15)로 구성된다.

상기 고전압 발생부(20)는 게이트가 제16노드(N16)에 접속되고 고전압 인가단과 제21 엔모스형 트랜지스터(MN21) 드레인단자 사이에 연결되는 제11 피모스형 트랜지스터(MP11)와, 게이트로 전원전위가 인가되고 제11 피모스형 트랜지스터(MP11) 드레인단자와 제22 엔모스형 트랜지스터(MN22) 드레인단자 사이에 연결되는 제21 엔모스형 트랜지스터(MN21)와, 게이트가 제12노드(N12)에 접속되고 상기 제21 엔모스형 트랜지스터(MN21) 소스단자와 접지전위단 사이에 접속되는 제22 엔모스형 트랜지르터(MN22)와, 상기 내부 펄스신호 발생부(10)를 구성하는 제10인버터(IV10)의 출력신호를 반전시켜 제12노드(N12)로 출력하는 제11인버터(IV11)와, 상기 제12인버터(IV12) 출력신호를 반전시켜 제13노드(N13)상으로 출력시키기 위한 제12인버터(IV12)와, 게이트가 상기 제21 엔모스형 트랜지스터(MN21) 드레인단자에 접속되고 상기 고전압인 가단과 제16노드(N16) 사이에 연결되는 제12 피오스형 트랜지스터(MP12)와, 게이트가 상기 제11노드(N11)에 접속되고 상기 제16노드(N16)와 제25 엔모스형 트랜지스터(MN25) 드레인단자 사이에 접속되는 제23 엔모스형 트랜지스터(MN23)와, 게이트로 전원전위가 인가되고 제23 엔모스형 트랜지스터(MN23)에 병렬접속되는 제24 엔모스형 트랜지스터(MN24)와, 게이트가 제13노드(N13)에 접속되고 제23 엔모스형 트랜지스터(MN23) 소스단자와 접지전위단 사이에 연결되는 제25 엔모스형 트랜지스터(MN25)와, 게이트가 제16노드(N16)에 접속되고 고전압 인가단과 제17노드(N17) 사이에 접속되는 제13 피모스형 트랜지스터(MP13)와, 게이트가 상기 내부 펄스신호 발생부(10)를 구성하는 제15인버터(IV15) 출력단에 접속되고 제17노드(N17)와 제28 엔모스형 트랜지스터(MN28) 드레인단자 사이에 접속되는 제26 엔모스형 트랜지스터(MN26)와, 게이트로 전원전위가 인가되고 제26 엔모스형 트랜지스터(MN26)에 병렬접속되는 제27 엔모스형 트랜지스터(MN27)와, 제14노드(N14)와 제28 엔모스형 트랜지스터(MN28) 게이트단자 사이에 직렬접속되는 제16, 제17인버터(IV16, IV17)와, 게이트가 제1인버터(IV17) 출력단에 접속되고 제26 엔모스형 트랜지스터(MN26) 소스단자와 접지전위단 사이에 연결되는 제28 엔모스형 트랜지스터(MN28)로 구성된다.

상기 로오 디코더부(30)는 게이트로 로오 디코더 프리차지 신호(XDP# )가 인가되고 전원전위 인가단과 제29 엔모스형 트랜지스터(MN29) 드레인단자 사이에 연결되는 제14 피모스형 트랜지스터(MP14)와, 게이트로 제2어드레스 신호와 제3어드레스 신호에 의해 만들어지는 어드레스 프리디코딩 신호(AX23)가 인가되고 제14 피모스형 트랜지스터(MP14) 드레인단자와 제30 엔모스형 트랜지스터(MN3O) 드레인단자 사이에 연결되는 제29 엔모스형 트랜지스터(MN29)와, 게이트로 제4어드레스 신호와 제5어드레스 신호의 조합으로 만들어지는 어드레스 프리디코딩 신호(AX45)가 인가되고 제29 엔모스형 트랜지스터(MN29) 소스단자와 제31 엔모스형 트랜지스터(MN31) 드레인단자 사이에 연결되는 제30 엔모스형 트랜지스터(MN30)와, 게이트로 제6어드레스 신호와 제7어드레스 신호의 조합으로 만들어지는 어드레스 프리디코딩 신호(AX67)가 인가 되고 제30 엔모스형 트랜지스터(MN30) 소스단자와 접지전위단 사이에 연결되는 제31 엔모스형 트랜지스터(MN31)와, 제14 피모스형 트랜지스터(MP14) 드레인단자와 제32 엔모스형 트랜지스터(MN32) 소스단자 사이에 연결되는 제18인버터(IV18)와, 게이트가 제18인버터(IV18) 출력단에 접속되고 제14 피모스형 트랜지스터(MP14)에 병렬접속되는 제15 피모스형 트랜지스터(MP15)와, 게이트로 전원전위가 인가되고 제33 엔모스형 트랜지스터(MN33) 게이트단자와 제18인버터(IV18) 출력단 사이에 연결되는 제32 엔모스형 트랜지스터(MN32)와, 게이트가 상기 제32 엔모스형 트랜지스터(MN32) 드레인단자에 접속되고 제6노드(N6)와 제34 엔모스형 트랜지스터(MN34) 드레인단자 사이에 연결되는 제33 엔모스형 트랜지스터(MN33)와, 상기 제18인버터(IV18) 출력단과 제34 피모스형 트랜지스터(MP34) 게이트단자 사이에 연결되는 제19인버터(IV19)와, 게이트가 제19인버터(IV19) 출력단에 접속되고 제33 엔모스형 트랜지스터(MN33) 소스단자와 접지전위단 사이에 연결되는 제34 엔모스형 트랜지스터(MN34)로 구성된다.

워드라인 WL2의 구동회로에 대한 구성관계는 워드라인 WL1의 구동회로에 대한 구성관계와 동일하므로 이에 대한 구성은 생략한다.

마찬가지로, 워드라인 WL2를 활성화시키기 위한 동작관계는 워드라인 WL1을 활성화시키기 위한 동작관계와 동일하므로 이에 대한 동작설명 또한 생략한다.

다만, 워드라인 WL1은 결함이 발생된 상태로, 워드라인 WL2는 정상상태로 가정하여 워드라인 WL1에 대한 동작관계를 중심으로 제4도에 도시된 동작 타이밍도를 참조하여 살펴본다.

먼저, 로오 디코더 프리차지 신호(XDP# )가 인가되어 워드라인 WL1이 로우로 프리차리된 상태에서 s1 신호가 지연부를 통해 일정시간 지연이 되면 제4도의 (e)에 도시된 바와 같은 파형이 상기 지연부 출럭단에 나타난다.

상기 (e)의 파형과 외부 라스신호에 의해 만들어지는 입력버퍼 인에이블 신호가 제1낸드 게이트(ND1)에 의해 논리 연산되면 제4도의 (f)에 도시된 바와 같이 p1 신호가 출력된다.

워드라인 WL2를 구동회로에 있어서는 (g)에 도시된 바와 같이 p2 신호가 출력 된다.

상기 p2 신호와 s1 신호가 제10노드(N10)에는 (h)에 도시된 바와 같은 신호가 출력된다.

상기 (h)의 펄스는 제10인버터(IN10)에 의해 반전되어 (i)에 도시된 바와 같은 신호로 위상이 바뀌고 이 신호가 워드라인 WL1의 구동관계를 제어하게 된다.

다음, 제4도에 도시된 바와 (k)의 로직하이에 의해 제23 엔모스형 트랜지스터(MN23)와 제25 엔모스형 트랜지스터(MN25)가 턴온되면 제16노드(N16)가 접지전위로 떨어져 제13 피모스형 트랜지스터(MP13)가 턴온되어 고전압이 제17노드(N17)에 전달된다.

이어, 어드레스 프리디코딩 신호(AX23, AX45, AX67)가 동시에 인가되어 제29, 제30, 제31 엔모스형 트랜지스터(MN29, MN30, MN31)가 동시에 턴온되면 접지 전위가 제18인버터(IV18) 입력단에 입력되어 WL1을 구동시킨다.

마찬가지로, px2에도 동일한 고전압이 전달되어 워드라인 WL2도 구동이 된다.

다음, 제4도의 (i)와 (k)에 도시된 바와 같이 내부 펄스신호가 하이에서 로우로 떨어지게 되면 제23, 제25 엔모스형 트랜지스터(MN23, MN25)가 턴오프 되고 (j)에 도시된 바와 같이 제12노드(N12)가 하이가 된다.

따라서, 제16노드(N16)상에는 고전압이 전달되고 제13 피모스형 트랜지스터(MP13)가 턴오프되며, 제14, 제15노드(N14, N15)상에는 하이신호가 전달 되어 제26, 제28 엔모스형 트랜지스터(MN26, MN28)는 턴온된다.

따라서, 제17노드(N17)와 전위레벨은 서서히 떨어지게 된다.

마찬가지로, 워드라인 WL2를 구동시키기 위한 px2의 전위레벨 또한 고전위에서 서서히 떨어지게 된다.

상기 상태에서 (i)에 도시된 바와 같이 제11노드(N11)와 제13노드(N13)가 다시 로우에서 하이로 천이하게 되면 제13 피모스형 트랜지스터(MP13)가 턴온되어 고전압이 px1과 px2로 전달되지만, 워드라인 WL1은 결함이 발생되어 있으므로 (n)에 도시된 바와 같이 고전위 레벨로 충분히 올라가지 못한다.

한편, 워드라인 WL2는 정상상태에 있으므로 고전위 레벨까지 충분히 올라가게 된다.

따라서, (q)에 도시된 바와 같이 워드라인 WL1에 연결되어 있는 셀은 원래상태로의 복구가 이루어지지 않지만, 워드라인 WL2의 셀은 (r)에 도시된 바와 같이 원래상태로 복구가 가능하다.

이와같이, 정상상태의 워드라인은 다시 워드라인 구동전압에 의해 충분히 고전위 레벨로 올라가지만, 결함이 발생된 워드라인의 경우에는 고전위 레벨까지 충분히 상승하지 못하게되므로 이를 이용하여 결함이 발생된 워드라인을 선택할 수가 있게된다.

이상에서 살펴본 바와 같이, 본 발명을 이용한 리던던시 장치를 반도체 메모리 소자에 적용하면 실제로 결함이 발생된 셀만을 찾아 리페어가 가능하게 되어 전체적인 리페어 효율을 향상시키는 효과가 있다.

본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (5)

1. 워드라인 활성화에 필요한 고전압을 출력하는 고전압 발생부와, 입력되는 어드레스 프리디코딩 신호에 턴온되어 워드라인 활성에 필요한 상기 고전압을 워드라인에 전달하는 로오 디코더를 포함하는 반도체 메모리 장치의 리던던시 회로에 있어서, 상기 고전압 발생부를 구동하는 내부 펄스신호를 만들어내는 내부 펄스 신호 발생수단을 구비하여, 외부 라스신호가 인에이블되면 상기 고전압 발생부를 구동하고, 상기 외부 라스신호가 디스에이블되면 스탠바이 상태의 상기 고전압 발생부를 재차 구동하여 결함이 발생된 워드라인을 선택하는 특징을 갖는 반도체 메모리 장치의 리던던시 회로.
2. 제1항에 있어서, 상기 내부 펄스신호 발생수단은 외부 라스신호에 의해 만들어지는 제1입력신호와 제2입력신호를 논리조합하여 소정의 출력신호를 발생시키는 제1로직수단과, 상기 소정의 출력신호 및 제2입력신호를 논리조합하여 내부 펄스신호를 만들어내는 제2로직수단과, 상기 제2입력신호를 일정신호를 일정시간 지연하는 지연수단을 구비함을 특징으로 하는 반도체 메모라 소자의 리던던시 회로.
3. 제2항에 있어서, 상기 제1로직수단은 상기 제2입력신호를 일정시간 지연하는 지연회로와, 상기 제1입력신호 및 상기 지연회로의 출력신호를 논리연산하는 낸드게이트를 구비함을 특징으로 하는 반도체 메모리 소자의 리던던시 회로.
4. 상기 제2로직수단은 상기 제1로직수단의 출력 및 상기 제2입력신호를 논리연산하는 낸드 게이트와, 상기 낸드 게이트의 출력을 반전하여 내부 펄스신호를 발생하는 인버터를 구비함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.
5. 제2항에 있어서, 상기 지연수단은 직렬접속딘 다수개의 인버터를 구비함을 특징으로 하는 반도체 메모리 장치의 리던던시 회로.