KR19990053717A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 싱크로너스 디램에서와 같이 다수개의 뱅크를 채택하는 메모리 소자에 있어서 워드라인 구동에 사용되는 고전압을 효과적으로 인가시켜 복수비트의 데이터를 고속으로 동작시키기 위한 반도체 메모리 장치에 관한 것으로, 동일 레벨의 고전압을 출력하는 복수개의 단위 고전압 발생부로 이루어진 온칩 고전압 발생수단과, 상기 단위 고전압 발생부의 고전압 신호와 로우 디코더 출력신호와 컬럼 디코더 출력신호에 의해 서로 독립적으로 구동되는 복수개의 단위 뱅크회로로 이루어진 멀티뱅크부를 구비함을 특징으로 하며, 이를 통해 뱅크의 활성화에 따라 선택된 고전압 신호에서 발생되는 오버-슈트 또는 언더-슈트를 방지하여 고속의 메모리 동작을 효과적으로 실현할 수가 있다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 싱크로너스 디램에서와 같이 다수개의 뱅크를 채택하는 메모리 소자에 있어서 뱅크당 제어되는 고전압 회로를 사용하거나 각 고전압 회로 출력단 상호간에 제어회로를 삽입하여 뱅크의 활성화된 상태에 따라 워드라인 구동에 사용되는 고전압을 효과적으로 인가시켜 복수비트의 데이터를 고속으로 동작시키기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 고전압 회로는 승압된 전압을 필요로 하는 워드라인이나 데이터 출력버퍼 등에 많이 사용되며, 한개의 고전압 회로가 뱅크를 제어하고 데이터 출력버퍼도 구동하는 형태를 갖는다.
그래서, 활성화된 메모리 어레이를 고주파수에서 동시에 여러 어레이를 동작시키거나 또는 정해진 뱅크간의 활성화 시간이 짧을 경우 야기되는 온칩 고전압 회로의 AC 특성, 즉 어레이 활성화시 고전압 노드에서 생성되는 언더-슈트 또는 오버-슈트가 발생하고 어레이 센싱시 오동작이 발생되는 문제가 있다.
이에, 본 발명은 뱅크당 제어되는 독립 고전압 회로를 사용하거나 각각 독립된 고전압 출력의 상호간에 뱅크의 활성화된 상태에 따라 동작하는 제어회로를 삽입하므로써 뱅크의 활성화에 따라 선택적인 고전압 출력을 사용하여 그 고전압 신호에 의해 구동되는 단위 뱅크의 고전압 신호에서 발생되는 오버-슈트 또는 언더-슈트를 방지하여 고속 메모리 동작을 갖는 반도체 메모리 장치를 제공함에 그 목적이 있다.
도 1은 멀티뱅크용 고전압 발생회로에 대한 제1 실시예를 나타낸 상세블록도.
도 2는 상기 도 1의 단위 고전압 발생부에 대한 상세회로도.
도 3은 상기 도 2의 단위 고전압 발생부에 대한 동작타이밍도.
도 4는 상기 도 1의 단위 뱅크부에 대한 상세블록도.
도 5는 멀티뱅크용 고전압 발생회로에 대한 제2 실시예를 나타낸 상세블록도.
도 6은 상기 도 5의 제어부에 대한 상세회로도.
도 7은 멀티뱅크용 고전압 발생회로에 대한 제3 실시예를 나타낸 상세블록도.
도 8은 상기 도 7의 제어부에 대한 상세회로도.
〈도면의주요부분에대한부호의설명〉
10, 40, 70 : 멀티뱅크 고전압 발생회로 20, 50, 80 : 온칩 고전압 발생부
22, 52, 82 : 단위 고전압 발생부 24, 56, 86 : 멀티뱅크부
26, 58, 88 : 단위뱅크부 22-1 : 고전압 레벨 감지부
22-2 : 링오실레이터부 22-3 : 차지펌프부
22-3-1 : 펌프 제어부 22-3-2 : 펌프부
26-1 : 로우 디코더부 26-2 : 메모리 셀 어레이부
26-3 : 데이터 입/출력부 26-4 : 컬럼 디코더부
54, 84 : 제어부 90 : 뱅크제어부
84-1 : 제1 레벨 쉬프터부 84-2 : 제2 레벨 쉬프터부
84-3 : 제1 스위치부 84-4 : 차지 저장부
84-5 : 제2 스위치부 vppdet : 고전압 레벨 감지신호
vpposc : 링오실레이터 출력신호 x-add : 로우 디코더 출력신호
y-add : 컬럼 디코더 출력신호 DN : 엔모스형 다이오드
CN : 엔모스형 캐패시터
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제1 실시예는;
동일 레벨의 고전압을 출력하는 복수개의 단위 고전압 발생부로 이루어진 온칩 고전압 발생수단과,
상기 단위 고전압 발생부의 고전압 신호와 로우 디코더 출력신호와 컬럼 디코더 출력신호에 의해 서로 독립적으로 구동되는 복수개의 단위 뱅크회로로 이루어진 멀티뱅크부를 구비함을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제2 실시예는;
동일 레벨의 고전압을 출력하는 복수개의 단위 고전압 발생부로 이루어진 온칩 고전압 발생수단과,
상기 단위 고전압 발생부의 고전압 신호와 로우 디코더 출력신호와 컬럼 디코더 출력신호에 의해 서로 독립적으로 구동되는 복수개의 단위 뱅크회로로 이루어진 멀티뱅크부와,
상기 단위 고전압 발생부 출력단 사이에 연결되어 고전압 신호에서 발생하는 오버-슈트 및 언더-슈트를 방지하는 제어수단을 구비함을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 제3 실시예는;
동일 레벨의 고전압을 출력하는 복수개의 단위 고전압 발생부로 이루어진 온칩 고전압 발생수단과,
상기 단위 고전압 발생부의 고전압 신호와 로우 디코더 출력신호와 컬럼 디코더 출력신호에 의해 서로 독립적으로 구동되는 복수개의 단위 뱅크회로로 이루어진 멀티뱅크부와,
상기 단위 고전압 발생부 출력단 사이에 연결되고 소정의 두 뱅크선택신호에 의해 구동되어 고전압 신호에서 발생하는 오버-슈트 및 언더-슈트를 방지하는 제어수단과,
커맨드 디코더에서 전송받는 디코딩 신호에 의해 구동되어 상기 제어수단의 입력단으로 두 뱅크선택신호를 출력하는 뱅크제어수단을 구비함을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 뱅크제어방법은 복수개의 뱅크회로와 이에 대응하는 복수개의 단위 고전압 발생부를 포함하는 반도체 메모리 소자에 있어서,
상기 단위 고전압 발생부 출력단 사이에 제어수단을 연결시켜 상기 고전압 신호에서 발생하는 언더-슈트 또는 오버-슈트를 제거시키는 것을 특징으로 한다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 뱅크제어방법은 복수개의 뱅크회로와 이에 대응하는 복수개의 단위 고전압 발생부를 포함하는 반도체 메모리 장치에 있어서,
커맨드 디코더로부터 수신되는 디코딩 신호에 의해 뱅크선택신호를 발생시키고,
상기 뱅크선택신호를 수신하는 제어수단을 상기 고전압 발생부 출력단 사이에 연결시켜 상기 고전압 신호에서 발생하는 언더-슈트 또는 오버-슈트를 제거시키는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 제1, 제2, 제3 실시예를 상세히 설명한다.
도 1은 멀티뱅크용 고전압 발생회로에 대한 제1 실시예를 나타낸 상세블록도로서, 멀티뱅크 고전압 발생회로(10)는 다수의 단위 고전압 발생부(22)로 이루어진 온칩 고전압 발생부(20)와, 상기 단위 고전압 발생부(22)의 각 출력(VPP1 내지 VPPi)과 로우 디코더 출력신호(x-add1 내지 x-addi) 및 컬럼 디코더 출력신호(y-add1 내지 y-addi)에 의해 구동되는 단위 뱅크부(26)로 이루어진 멀티뱅크부(24)로 구성된다.
그 동작을 살펴보면, 다수의 단위 고전압 발생부(22)로 이루어진 온칩 고전압 발생부(20)는 활성화시에 대응하는 각각의 단위 뱅크부(26)에 고전압(1.5Vdd)을 인가하며, 단위 뱅크부(26)를 구동하는 명령(일반적으로 DRAM의 고유한 /RAS의 역할과 같은 명령)이 입력되면 단위 뱅크부(26)에 로우 어드레스가 결정되고 순차적으로 로우 디코더 출력신호(x-add)가 전달되며, 이미 활성화된 고전압과 상기 로우 디코더 출력신호가 단위 뱅크부(26)내의 워드라인 그룹을 선택한다. 이어, 뒤따르는 명령(일반적으로 DRAM의 고유한 /CAS의 역할과 같은 명령)이 입력되면 단위 뱅크부(26)에 컬럼 어드레스가 결정되고 순차적으로 컬럼 디코더 출력신호(y-add)가 전달되어 비트라인 그룹을 지정한다.
도 2는 상기 도 1의 단위 고전압 발생부에 대한 상세회로도를 나타낸 것으로, 단위 고전압 발생부(22)는 고전압(vpp)과 전원전압(vdd)의 레벨을 감지하여 고전압 레벨 감지신호(vppdet)를 출력하는 고전압 레벨 감지부(22-1)와, 상기 고전압 레벨 감지신호(vppdet)를 입력으로 하여 링오실레이터 출력신호(vpposc)를 발생하는 링오실레이터부(22-2)와, 상기 링오실레이터 출력신호(vpposc)에 의해 구동되어 원하는 레벨의 고전압을 발생시키는 차지펌프부(22-3)로 구성된다.
상기 차지펌프부(22-3)는 펌프제어부(22-3-1)와 펌프부(22-3-2)로 구성된다.
상기 고전압 레벨 감지부(22-1)는 게이트가 전원전압(vdd)에 연결되고 고전압 입력단자(vpp)와 제1 노드(N1) 사이에 연결된 제1 피모스형 트랜지스터(MP1)와, 상기 고전압 입력단자(vpp)와 제1 노드(N1) 사이에 직렬연결된 제1, 제2, 제3 모스 다이오드(DN1, DN2, DN3)와, 게이트가 각각 접지전압 단자에 연결되고 전원전압(vdd) 단자와 제2 노드(N2) 사이에 직렬연결된 제2, 제3, 제4 피모스형 트랜지스터(MP2, MP3, MP4)와, 게이트가 상기 제1 노드(N1)에 공통으로 접속되고 상기 제1 노드(N1) 및 제2 노드(N2)와 접지전압 단자 사이에 제1 엔모스형 트랜지스터(MN1)와 제2 엔모스형 트랜지스터(MN2)로 구성되는 커런트 미러와, 상기 제2 노드(N2)와 고전압 레벨 감지신호(vppdet) 출력단 사이에 직렬접속된 제1, 제2 인버터(IV1, IV2)로 구성된다.
상기 링오실레이터부(22-2)는 일측 입력단이 제4 노드(N4)에 접속되고 타측 입력단으로 고전압 레벨 감지신호(vppdet)가 입력되며 출력단이 제3 노드(N3)에 연결된 낸드 게이트(ND)와, 상기 제3 노드(N3)와 제4 노드(N4) 사이에 직렬접속된 제3, 제4, 제5, 제6 인버터(IV3, IV4, IV5, IV6)와, 상기 제4 노드(N4)와 링오실레터 출력단 사이에 연결된 제7 인버터(IV7)로 구성된다.
상기 펌프제어부(22-3-1)는 링오실레이터 출력신호(vpposc) 입력단과 제7 노드(N7) 사이에 직렬접속된 제8, 제9 인버터(IV8, IV9)와, 상기 제7 노드(N7)와 제9 노드(N9) 사이에 직렬접속된 제10, 제11 인버터(IV10, IV11)와, 일측 입력단으로 상기 링오실레이터 출력신호가 인가되고 타측 입력단이 상기 제9 노드(N9)에 연결되며 출력단이 제5 노드(N5)에 연결되는 노아 게이트(NR)와, 게이트가 상기 제7 노드(N7)에 공통연결되고 전원전압 단자와 제4 엔모스형 트랜지스터(MN4) 드레인 단자 사이에 직렬접속되고 출력단이 제10 노드에 연결된 제5 피모스형 트랜지스터(MP5) 및 제3 엔모스형 트랜지스터(MN3)와, 게이트가 상기 제9 노드(N9)에 연결되고 상기 제3 엔모스형 트랜지스터(MN3) 소오스 단자와 접지전압 단자 사이에 연결된 제4 엔모스형 트랜지스터(MN4)로 구성된다.
상기 펌프부(22-3-2)는 상기 제5 노드(N5)와 제6 노드(N6) 사이에 연결된 제1 엔모스형 캐패시터(CN1)와, 상기 제7 노드(N7)와 제8 노드(N8) 사이에 연결된 제2 엔모스형 캐패시터(CN2)와, 상기 제10 노드(N10)와 제11 노드(N11) 사이에 연결된 제3 엔모스형 캐패시터(CN3)와, 전원전압 단자(vdd)와 상기 제6 노드(N6) 사이에 연결된 제4 엔모스 다이오드(DN4)와, 게이트가 상기 제8 노드(N8)에 연결되고 상기 전원전압 단자(vdd)와 상기 제6 노드(N6) 사이에 연결된 제5 엔모스형 트랜지스터(MN5)와, 게이트가 상기 제6 노드(N6)에 연결되고 상기 전원전압 단자와 상기 제8 노드(N8)에 연결된 제6 엔모스형 트랜지스터(MN6)와, 상기 전원전압 단자와 상기 제8 노드(N8) 사이에 연결된 제5 엔모스 다이오드(DN5)와, 게이트가 상기 제8 노드(N8)에 연결되고 상기 전원전압 단자와 상기 제11 노드(N11) 사이에 연결된 제7 엔모스형 트랜지스터(MN7)와, 게이트가 상기 제6 노드(N6)에 연결되고 상기 제11 노드(N11)와 접지전압 단자 사이에 연결된 제8 엔모스형 트랜지스터(MN8)와, 상기 전원전압 단자와 접지전압 단자 사이에 연결된 제6 엔모스 다이오드(DN6)로 구성된다.
그 전체적인 동작은 전원전압이 턴온되면 순차적으로 고전압 레벨 감지부에서 차지펌프부를 인에이블시키는 상태, 즉 고전압 레벨 감지신호(vppdet)가 로직 하이상태를 유지하며, 상기 고전압 레벨 감지신호가 로직하이 상태인 동안에만 링오실레이터 출력신호(vpposc)를 생성하며, 전원전압이 턴온될 때 고전압(vpp) 노드에 프리차지되어 있던 전압레벨(Vdd-Vt)은 상기 링오실레이터 출력신호가 구동하는 차지펌프부의 동작에 의해서 고전압(1.5Vdd)으로 상승하며, 이후에는 고전압 레벨 감지부의 제어를 받아 고전압을 유지한다.
이를 도 3의 동작타이밍도를 참조하여 보다 상세히 설명하면 다음과 같다.
차지펌프부의 프리차지를 위해서 (a)의 프리차지 타이밍 셋처럼 링오실레이터 출력신호가 "로직로우"에서 "로직하이"로 천이하면 노아 게이트의 출력은 (b)에 도시된 바와 같이 제5 노드(N5)는 "로직하이"에서 "로직로우"로 천이하며 제1 엔모스 다이오드의 출력노드인 제6 노드(N6)는 (c)에 도시된 바와 같이 고전압 Vdd+△V에서 "로직하이"로 천이하여 제8 엔모스형 트랜지스터(MN8)를 턴오프시키며, 순차적으로 제7 노드는 (d)에 도시된 바와 같이 제8, 제9 인버터의 시간지연 후에 "로직로우"에서 "로직하이"로 천이하여 제2 엔모스 캐패시터의 출력노드인 제8 노드를 (e)에 도시된 바와 같이 "로직하이"에서 고전압(Vdd+△V)으로 천이하여 제7 엔모스형 트랜지스터를 턴온시키고, 또한 제9 노드는 제10, 제11 인버터의 시간지연 후에 (f)에 도시된 바와 같이 "로직로우"에서 "로직하이"로 천이하여 제4 엔모스형 트랜지스터를 턴온시켜 (g)에 도시된 바와 같이 제10 노드를 "로직하이"에서 "로직로우"로 천이하며, 제3 엔모스 캐패시터의 출력노드인 제11 노드는 (h)에 도시된 바와 같이 고전압(Vdd+△V)에서 "로직하이"로 천이하여 차지펌프부의 프리차지 동작을 완료한다.
차지펌프부(22-3)의 전하펌핑 동작을 위해서 (a)의 차지펌프 타이밍 셋처럼 링오실레이터 출력신호(vpposc)가 "로직하이"에서 "로직로우"로 천이하면 제7 노드(N7)는 (d)에 도시된 바와 같이 제8, 제9 인버터(IV8, IV9)의 시간지연 후에 "로직하이"에서 "로직로우"로 천이하여 제2 엔모스 캐패시터(CN2)의 출력노드인 제8 노드(N8)를 (e)에 도시된 바와 같이 고전압(Vdd+△V)에서 "로직하이"로 천이하여 제7 엔모스형 트랜지스터(MN7)를 턴오프시키고, 또한 제5 피모스형 트랜지스터(MP5)를 턴온시켜 (g)에 도시된 바와 같이 제10 노드(N10)를 "로직로우"에서 "로직하이"로 천이하며 제3 엔모스 캐패시터(CN3)의 출력노드인 제11 노드(N11)는 (h)에 도시된 바와 같이 "로직하이"에서 고전압(Vdd+△V)으로 승압되며, 한편 제9 노드(N9)는 제10, 제11 인버터(IV10, IV11)의 시간지연 후에 (f)에 도시된 바와 같이 "로직하이"에서 "로직로우"로 천이하여 노아 게이트(NR)의 출력인 제5 노드(N5)는 (b)에 도시된 바와 같이 "로직로우"에서 "로직하이"로 천이하며 제1 엔모스 캐패시터(CN1)의 출력노드인 제6 노드(N6)는 (c)에 도시된 바와 같이 "로직하이"에서 고전압(Vdd+△V)으로 천이하여 제8 엔모스형 트랜지스터(MN8)를 턴온시켜 이미 승압되어 있는 제11 노드(N11)와 고전압 사이에 차지공유가 발생하여 최종출력인 고전압은 승압동작을 완료한다.
시간경과 후에 상기 동작을 반복하여 고전위가 충분히 고전압으로 승압되면 링오실레이터 출력신호는 더이상 주기적인 펄스신호를 생성하지 않기 때문에 차지펌프의 펌핑 동작은 일어나지 않으며, 또다른 시간경과 후에 고전압 노드에서 유실되는 차지가 발생하면 고전위는 강하하게 되고 그때 다시 링오실레이터 출력신호는 주기적인 펄스신호를 생성하여 위에서 열거한 동작을 반복한다.
도 4는 상기 도 1의 단위 뱅크부에 대한 상세블록도로, 본 발명의 고전압 회로의 출력신호들의 적용예를 설명하기 위한 것이다.
로우 디코더(26-1)에는 하이 스피드 승압전위의 단위 출력인 VPPi와 x-addi가 각각 워드라인 인에이블에 사용된다. 즉, 로우 어드레스가 사용되어 m개의 워드라인 그룹 중에서 한개의 워드라인을 선택한다. 상기 워드라인에는 다수의 메모리 셀들이 연결되어 있다. 선택된 상기 워드라인에는 다수의 비트라인이 있는데 이중 한개의 비트라인은 메모리 셀의 컬럼에 연결되어 있다. 즉, 컬럼 어드레스가 사용되어 컬럼 디코더(26-4)는 n개의 비트라인 중 한개를 데이터 입/출력부(26-3)에 연결한다.
이상과 같은 로우 디코더, 컬럼 디코더, 데이터 입/출력부의 구성은 주지의 사실이므로 더 이상 이에 대한 설명은 약하기로 한다.
도 5는 멀티뱅크 고전압 발생회로에 대한 제2 실시예를 나타낸 상세블록도로, 멀티뱅크 고전압 발생회로(40)는 두개의 단위 고전압 발생부(52)로 이루어진 온칩 고전압 발생부(50)와, 단위 고전압 발생부(52)의 출력(VPP1 또는 VPP2)과 로우 디코더 출력신호(x-add1 또는 x-add2) 및 컬럼 디코더 출력신호(y-add1 또는 y-add2)에 의해 구동되는 단위 뱅크부(58)들로 이루어진 멀티뱅크부(56)와, VPP1을 출력하는 단위 고전압 발생부(52)와 VPP2를 출력하는 단위 고전압 발생부(52)의 두 출력단 사이에 연결되는 제어부(54)로 구성된다.
상기 구성은 두개의 단위 고전압 발생부와 두개의 단위뱅크부를 예로든 것이나, 다수개의 단위 고전압 발생부와 다수개의 단위뱅크부에 있어서도 동일하게 적용가능하며 이때 제어부는 단위 고전압 발생부의 두 출력단 사이에 연결되며, 그 연결방법은 여러가지 조합으로 이루어질 수 있다.
제1 실시예와 비교하여 다른 점은 단위 고전압 발생부의 두 출력단 사이에 제어부가 추가되어 있다는 것이다.
따라서, 이하에서는 도 6을 참조하여 제어부에 대한 동작관계만을 설명한다.
첫번째 단위 고전압 발생부의 출력은 VPP1이며, 두번째 단위 고전압 발생부의 출력은 VPP2이다.
VPP1에서 VPP2로 순방향으로 접속된 다이오드 형태의 제7 엔모스 다이오드가 있고, VPP2에서 VPP1로 순방향으로 접속된 다이오드 형태의 제8 엔모스 다이오드가 있다.
먼저, 제1 뱅크가 활성화되어 VPP1 노드에서 언더-슈트가 발생하여 양쪽 노드의 전위차가 Vt 이상이 되면 제8 엔모스 다이오드가 턴온되어 VPP1 노드에서의 언더-슈트를 보상해주며, 반대로 제2 뱅크가 먼저 활성화되어 VPP2에서 언더-슈트가 발생하여 양쪽 노드의 전위차가 Vt 이상이 되면 제7 엔모스 다이오드가 턴온되어 VPP2에서의 언더-슈트를 보상해준다.
또한 활성화 도중에 제1 뱅크의 VPP1 노드에서 오버-슈트가 발생하여 양쪽 노드의 전위차가 Vt 이상이 되면 제7 엔모스 다이오드가 턴온되어 VPP2로 과전압을 방전해주며, 반대로 VPP2에서 오버-슈트가 발생하여 양쪽 노드의 전위차가 Vt 이상이 되면 제8 엔모스 다이오드가 턴온되어 VPP1로 과전압을 방전해준다.
도 7은 멀티뱅크 고전압 발생회로에 대한 제3 실시예를 나타낸 상세블록도이다.
멀티뱅크 고전압 발생회로(70)는 두개의 단위 고전압 발생부(82)로 이루어진 온칩 고전압 발생부(80)와, 단위 고전압 발생부(82)의 출력(VPP1 또는 VPP2)과 로우 디코더 출력신호(x-add1 또는 x-add2) 및 컬럼 디코더 출력신호(y-add1 또는 y-add2)에 의해 구동되는 단위 뱅크부(88)들로 이루어진 멀티뱅크부(86)와, VPP1을 출력하는 단위 고전압 발생부(82)와 VPP2를 출력하는 단위 고전압 발생부(82)의 두 출력단 사이에 연결되어 두개의 뱅크선택신호(bank1, bank2)의 제어를 받는 제어부(84)와, 커맨드 디코더의 출력에 의해 동작하여 뱅크선택신호를 출력하는 뱅크제어부(90)로 구성된다.
상기 구성은 두개의 단위 고전압 발생부와 두개의 단위뱅크부를 예로든 것이나, 다수개의 단위 고전압 발생부와 다수개의 단위뱅크부에 있어서도 동일하게 적용가능하며 이때 제어부는 단위 고전압 발생부의 두 출력단 사이에 연결되며, 그 연결방법은 여러가지 조합으로 이루어질 수 있다.
이때 뱅크제어부의 갯수는 제어부의 갯수와 동일하다.
도 8은 상기 도 7의 제어부에 대한 상세회로도를 나타낸다.
그 구성은 VPP1 노드에 연결되어 bank1의 제어를 받으며 제1 스위치부(84-3)의 동작을 제어하는 신호를 출력하는 제1 레벨쉬프터부(84-1)와, VPP2 노드에 연결되어 bank2의 제어를 받으며 제2 스위치부(84-5)의 동작을 제어하는 신호를 출력하는 제2 레벨쉬프터부(84-2)와, VPP1 노드와 제16 노드(N16) 사이에 연결되어 상기 제1 레벨쉬프터부(84-1)의 출력신호의 제어를 받는 제1 스위치부(84-3)와, VPP2 노드와 제17 노드(N17) 사이에 연결되어 상기 제2 레벨쉬프터부(84-2)의 출력신호의 제어를 받는 제2 스위치부(84-5)와, 상기 제16 노드(N16)와 제17 노드(N17) 사이에 연결되는 차지저장부(84-4)로 구성된다.
상기 제1 레벨쉬프터부(84-1)는 게이트가 제12 노드(N12)에 연결되고 VPP1 노드와 제13 노드(N13) 사이에 연결된 제7 피모스형 트랜지스터(MP7)와, 게이트가 제13 노드(N13)에 연결되고 VPP1 노드와 제12 노드(N12) 사이에 연결된 제6 피모스형 트랜지스터(MP6)와, 게이트로 bank1 신호가 인가되고 상기 제12 노드(N12)와 접지전압 단자 사이에 연결된 제9 엔모스형 트랜지스터(MN9)와, bank1을 반전시켜 출력하는 제12 인버터(IV12)와, 게이트가 상기 제12 인버터(IV12) 출력단에 연결되고 상기 제13 노드(N13)와 접지전압 단자 사이에 연결된 제10 엔모스형 트랜지스터(MN10)로 구성된다.
상기 제2 레벨쉬프터부(84-2)는 게이트가 제14 노드(N14)에 연결되고 VPP2 노드와 제15 노드(N15) 사이에 연결된 제9 피모스형 트랜지스터(MP9)와, 게이트가 제15 노드(N15)에 연결되고 VPP2 노드와 제14 노드(N14) 사이에 연결된 제8 피모스형 트랜지스터(MP8)와, 게이트로 bank2 신호가 인가되고 상기 제14 노드(N14)와 접지전압 단자 사이에 연결된 제11 엔모스형 트랜지스터(MN11)와, bank1을 반전시켜 출력하는 제13 인버터(IV13)와, 게이트가 상기 제13 인버터(IV13) 출력단에 연결되고 상기 제15 노드(N15)와 접지전압 단자 사이에 연결된 제12 엔모스형 트랜지스터(MN12)로 구성된다.
상기 제1 스위치부는 제10 피모스형 트랜지스터(MP10)로 구성된다.
상기 제2 스위치부는 제11 피모스형 트랜지스터(MP11)로 구성된다.
상기 차지저장부는 상기 제16 노드와 접지전압 단자 사이에 연결된 제4 엔모스 캐패시터(CN4)로 구성된다.
뱅크제어부는 싱크로너스 디램에서 2뱅크 사양의 경우 4가지의 상태를 커맨드 디코더를 통해 전송받는다. 즉, bank1과 bank2가 각각 로직로우인 프리차지 상태(제1 상태), bank1은 로직하이이고 bank2는 로직로우인 로우액티브 bank1 상태(제2 상태), bank1은 로직로우이고 bank2는 로직하이인 로우액티브 bank2 상태(제3 상태), bank1과 bank2가 시차를 두고 활성화되는 both bank 액티브상태(제4 상태)를 말한다.
제1 레벨쉬프터부는 상기 4가지 상태 중의 한가지 상태를 디코딩하여 제1 스위치부를 제어한다.
제2 레벨쉬프터부는 상기 4가지 상태 중의 한가지 상태를 디코딩하여 제2 스위치부를 제어한다.
상기 레벨쉬프터부는 제1 상태(프리차지 상태)의 경우 bank1이 로직로우이므로 제9 엔모스형 트랜지스터와 제7 피모스형 트랜지스터는 턴오프되고 제10 엔모스형 트랜지스터와 제6 피모스형 트랜지스터는 턴온되어 제13 노드는 로직로우가 되며 제12 노드는 VPP1 전위가 되고, 또한 bank2가 로직로우이기 때문에 마찬가지로 제14 노드는 VPP2 전위가 되며 제15 노드는 로직로우이다.
제2 상태의 경우 bank1이 로직하이이기 때문에 최종출력노드인 제13 노드는 VPP1 전위이며 bank2는 로직로우이므로 최종출력노드인 제15 노드는 로직로우이다.
제3 상태의 경우 bank1이 로직로우이기 때문에 최종출력노드인 제13 노드는 로직로우이며 bank2가 로직하이이므로 최종출력노드인 제15 노드는 VPP2 전위이다.
제4 상태의 경우 bank1 및 bank2 모두가 로직하이이기 때문에 최종출력노드인 제13 노드와 제15 노드는 각각 VPP1과 VPP2 전위가 된다.
상기 제1 스위치부와 제2 스위치부 그리고 차지저장부는 활성화시에 야기되는 VPP1 또는 VPP2에서의 언더-슈트 또는 오버-슈트를 안정화 또는 고립화시키는 역할을 한다.
예를들어, 상기 제1 상태의 경우 제1 스위치부와 제2 스위치부가 턴온되어 VPP1과 VPP2가 연결되어 전위 평형상태를 만들며 동시에 차지저장부의 제4 엔모스 캐패시터에 전하를 충전시켜 VPP1과 VPP2 전위를 안정화시키는 역할을 한다.
상기 제2 또는 제3 상태의 경우 해당 뱅크가 활성화되어 또다른 뱅크의 고전압 전위 유지에 영향이 없도록 해당 뱅크의 스위치를 턴오프시켜 고전압 전위를 각각 고립화시킨다.
제4 상태의 경우 순차적으로 활성화되는 각 뱅크의 노이즈를 제거하기 위해 순차적으로 턴오프되는 스위치 동작으로 모든 뱅크의 활성화시에 야기되는 노이즈 간섭현상을 제거할 수 있고, 뒤따르는 제1 상태에 의해 각 뱅크의 스위칭 소자가 턴온되어 빠른 시간안에 평형상태를 갖게 할 수 있다.
결론적으로, VPP1과 VPP2 사이에 삽입된 제1 스위치부와 제2 스위치부를 뱅크의 프리차지 또는 활성화 상태의 명령어에 따라 선택적으로 턴온 또는 턴오프시켜 각각 독립된 고전압 전위 신호의 언더-슈트 또는 오버-슈트를 줄일 수 있게 하였다.
이상에서 살펴본 바와 같이, 본 발명의 멀티뱅크 고전압 발생회로를 사용하면 뱅크의 활성화에 따라 선택적인 고전압 출력을 사용하므로써 그 고전압 신호에의해 구동되는 단위뱅크회로의 워드라인을 구동하는 고전압 신호에서 발생하는 언더-슈트 또는 오버-슈트를 줄일 수 있어 결과적으로 고속 동작 메모리를 구현하게 되는 효과가 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (14)

  1. 동일 레벨의 고전압을 출력하는 복수개의 단위 고전압 발생부로 이루어진 고전압 발생수단과,
    상기 단위 고전압 발생부의 고전압 신호와 로우 디코더 출력신호와 컬럼 디코더 출력신호에 대응하여 서로 독립적으로 구동되는 복수개의 단위 뱅크회로로 이루어진 멀티뱅크부를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 단위 고전압 발생부는 승압되는 고전압과 전원전압을 상호 비교하여 고전압 레벨 감지신호를 출력하는 고전압 레벨 감지수단과,
    상기 고전압 레벨 감지수단의 고전압 레벨 감지신호에 의해 구동되어 주기적인 펄스를 갖는 링오실레이터 출력신호를 발생하는 링오실레이터와,
    상기 링오실레이터 출력신호에 의해 구동되어 워드라인의 활성화에 필요한 고전압을 출력하는 차지펌프수단을 포함하여 구비함을 특징으로 하는 반도체 메모리 장치.
  3. 동일 레벨의 고전압을 출력하는 복수개의 단위 고전압 발생부로 이루어진 고전압 발생수단과,
    상기 단위 고전압 발생부의 고전압 신호와 로우 디코더 출력신호와 컬럼 디코더 출력신호에 의해 서로 독립적으로 구동되는 복수개의 단위 뱅크회로로 이루어진 멀티뱅크부와,
    상기 단위 고전압 발생부 출력단들 사이에 연결되어 고전압 신호에서 발생하는 오버-슈트 및 언더-슈트를 방지하는 제어수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제어수단은 오버-슈트 또는 언더-슈트가 발생된 일측 고전압 신호를 타측 고전압 신호에 의해 보상할 수 있도록 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제어수단은 모스 트랜지스터를 사용하여 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 제 3 항 또는 제 4 항에 있어서,
    상기 제어수단은 모스 다이오드를 사용하여 구비함을 특징으로 하는 반도체 메모리 장치.
  7. 동일 레벨의 고전압을 출력하는 복수개의 단위 고전압 발생부로 이루어진 온칩 고전압 발생수단과,
    상기 단위 고전압 발생부의 고전압 신호와 로우 디코더 출력신호와 컬럼 디코더 출력신호에 의해 서로 독립적으로 구동되는 복수개의 단위 뱅크회로로 이루어진 멀티뱅크부와,
    상기 단위 고전압 발생부 출력단 사이에 연결되고 소정의 두 뱅크선택신호에 의해 구동되어 고전압 신호에서 발생하는 오버-슈트 및 언더-슈트를 방지하는 제어수단과,
    커맨드 디코더에서 전송받는 디코딩 신호에 의해 구동되어 상기 제어수단의 입력단으로 두 뱅크선택신호를 출력하는 뱅크제어수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제어수단은 일측 뱅크선택신호에 의해 구동되는 제1 레벨 쉬프터부와,
    타측 뱅크선택신호에 의해 구동되는 제2 레벨 쉬프터부와,
    상기 제1 레벨 쉬프터부의 출력신호에 의해 구동되고 일측단자가 일측 고전압 출력단에 연결되는 제1 스위칭 수단과,
    상기 제2 레벨 쉬프터부의 출력신호에 의해 구동되고 일측단자가 타측 고전압 출력단에 연결되는 제2 스위칭 수단과,
    상기 제1 스위칭 수단 타측단자와 상기 제2 스위칭 수단 타측단자 사이에 연결되어 프리차지 동작시 차지를 저장하고 뱅크활성화 동작시 오버-슈트 또는 언더-슈트가 발생된 고전압 신호에 차지를 공급하는 차지저장수단을 구비함을 특징으로 하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 스위칭 수단 및 제2 스위칭 수단은 모스 트랜지스터를 사용하여 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제1 스위칭 수단 및 제2 스위칭 수단은 피모스형 트랜지스터를 사용하여 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 차지저장수단은 모스 트랜지스터를 사용하여 구비함을 특징으로 하는 반도체 메모리 장치.
  12. 제 8 항 또는 제 11 항에 있어서,
    상기 차지저장수단은 엔모스형 트랜지스터를 사용하여 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 복수개의 뱅크회로와 이에 대응하는 복수개의 단위 고전압 발생부를 포함하는 반도체 메모리 장치에 있어서,
    상기 단위 고전압 발생부 출력단 사이에 제어수단을 연결시켜 상기 고전압 신호에서 발생하는 언더-슈트 또는 오버-슈트를 제거시키는 것을 특징으로 하는 반도체 메모리 장치의 뱅크제어방법.
  14. 복수개의 뱅크회로와 이에 대응하는 복수개의 단위 고전압 발생부를 포함하는 반도체 메모리 장치에 있어서,
    커맨드 디코더로부터 수신되는 디코딩 신호에 의해 뱅크선택신호를 발생시키고,
    상기 뱅크선택신호를 수신하는 제어수단을 상기 고전압 발생부 출력단 사이에 연결시켜 상기 고전압 신호에서 발생하는 언더-슈트 또는 오버-슈트를 제거시키는 것을 특징으로 하는 반도체 메모리 장치의 뱅크제어방법.
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