JP3387431B2 - 半導体メモリ装置 - Google Patents
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
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- Read Only Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、さらに詳しくはシンクロナスディラムのように多
数個のバンクを採用するメモリ素子において、バンク当
り制御される高電圧回路を用いたり各高電圧回路出力端
相互間に制御回路を挿入し、バンクの活性化された状態
に従いワードライン駆動に用いられる高電圧を効果的に
印加させ、複数ビットのデータを高速に動作させるため
の半導体メモリ装置に関する。
関し、さらに詳しくはシンクロナスディラムのように多
数個のバンクを採用するメモリ素子において、バンク当
り制御される高電圧回路を用いたり各高電圧回路出力端
相互間に制御回路を挿入し、バンクの活性化された状態
に従いワードライン駆動に用いられる高電圧を効果的に
印加させ、複数ビットのデータを高速に動作させるため
の半導体メモリ装置に関する。
【０００２】
【従来の技術】一般に、高電圧回路は昇圧された電圧を
必要とするワードラインやデータ出力バッファ等に多く
用いられ、一つの高電圧回路がバンクを制御してデータ
出力バッファも駆動する形態を有する。
必要とするワードラインやデータ出力バッファ等に多く
用いられ、一つの高電圧回路がバンクを制御してデータ
出力バッファも駆動する形態を有する。
【０００３】そこで、活性化されたメモリアレイを高周
波数で同時に数個のアレイを動作させたり、又は定めら
れたバンク間の活性化時間が短い場合に引き起こされる
オンチップ高電圧回路のＡＣ特性、即ち、アレイ活性化
の際に高電圧ノードで生成するアンダシュート、又はオ
ーバシュートが発生しアレイセンシングの際に誤動作が
発生する問題がある。
波数で同時に数個のアレイを動作させたり、又は定めら
れたバンク間の活性化時間が短い場合に引き起こされる
オンチップ高電圧回路のＡＣ特性、即ち、アレイ活性化
の際に高電圧ノードで生成するアンダシュート、又はオ
ーバシュートが発生しアレイセンシングの際に誤動作が
発生する問題がある。
【０００４】
【発明が解決しようとする課題】ここに、本発明はバン
ク当り制御される独立高電圧回路を用いたり、それぞれ
独立した高電圧出力の相互間にバンクの活性化された状
態に従い動作する制御回路を挿入することにより、バン
クの活性化に従い選択的な高電圧出力を用いてその高電
圧信号により駆動される単位バンクの高電圧信号で発生
するオーバシュート、又はアンダシュートを防止し高速
メモリ動作を有する半導体メモリ装置を提供することに
その目的がある。
ク当り制御される独立高電圧回路を用いたり、それぞれ
独立した高電圧出力の相互間にバンクの活性化された状
態に従い動作する制御回路を挿入することにより、バン
クの活性化に従い選択的な高電圧出力を用いてその高電
圧信号により駆動される単位バンクの高電圧信号で発生
するオーバシュート、又はアンダシュートを防止し高速
メモリ動作を有する半導体メモリ装置を提供することに
その目的がある。
【０００５】
【０００６】
【課題を解決するための手段】前記したような目的を達
成するための本発明の第１実施例は；同一レベルの高電
圧を出力する複数個の単位高電圧発生部でなるオンチッ
プ高電圧発生手段と、前記単位高電圧発生部の高電圧信
号と、ローデコーダ出力信号及びカラムデコーダ出力信
号により相互独立的に駆動される複数個の単位バンク回
路でなるマルチバンク部と、前記単位高電圧発生部出力
端の間に連結され高電圧信号で発生するオーバシュー
ト、及びアンダシュートを防止する制御手段を備えるこ
とを特徴とする。
成するための本発明の第１実施例は；同一レベルの高電
圧を出力する複数個の単位高電圧発生部でなるオンチッ
プ高電圧発生手段と、前記単位高電圧発生部の高電圧信
号と、ローデコーダ出力信号及びカラムデコーダ出力信
号により相互独立的に駆動される複数個の単位バンク回
路でなるマルチバンク部と、前記単位高電圧発生部出力
端の間に連結され高電圧信号で発生するオーバシュー
ト、及びアンダシュートを防止する制御手段を備えるこ
とを特徴とする。
【０００７】前記したような目的を達成するための本発
明の第２実施例は；同一レベルの高電圧を出力する複数
個の単位高電圧発生部でなるオンチップ高電圧発生手段
と、前記単位高電圧発生部の高電圧信号と、ローデコー
ダ出力信号及びカラムデコーダ出力信号により相互独立
的に駆動される複数個の単位バンク回路でなるマルチバ
ンク部と、前記単位高電圧発生部出力端の間に連結さ
れ、二つのバンク選択信号により駆動され高電圧信号で
発生するオーバシュート及びアンダシュートを防止する
制御手段と、コマンドデコーダから伝送されるデコーデ
ィング信号により駆動され、前記制御手段の入力端に二
つのバンク選択信号を出力するバンク制御手段を備える
ことを特徴とする。
明の第２実施例は；同一レベルの高電圧を出力する複数
個の単位高電圧発生部でなるオンチップ高電圧発生手段
と、前記単位高電圧発生部の高電圧信号と、ローデコー
ダ出力信号及びカラムデコーダ出力信号により相互独立
的に駆動される複数個の単位バンク回路でなるマルチバ
ンク部と、前記単位高電圧発生部出力端の間に連結さ
れ、二つのバンク選択信号により駆動され高電圧信号で
発生するオーバシュート及びアンダシュートを防止する
制御手段と、コマンドデコーダから伝送されるデコーデ
ィング信号により駆動され、前記制御手段の入力端に二
つのバンク選択信号を出力するバンク制御手段を備える
ことを特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面を参照して本発明
の第１及び第２実施例を詳細に説明する。
の第１及び第２実施例を詳細に説明する。
【０００９】図１は、マルチバンク用高電圧発生回路に
対する参考例を示した詳細ブロック図であり、マルチバ
ンク高電圧発生回路（１０）は多数の単位高電圧発生部
（２２）でなるオンチップ高電圧発生部（２０）と、前
記単位高電圧発生部（２２）の各出力（VPP1乃至VPPi）
とローデコーダ出力信号（x−add1乃至x−addi）、及び
カラムデコーダ出力信号（y−add1乃至y−addi）により
駆動される単位バンク部（２６）でなるマルチバンク部
（２４）で構成される。
対する参考例を示した詳細ブロック図であり、マルチバ
ンク高電圧発生回路（１０）は多数の単位高電圧発生部
（２２）でなるオンチップ高電圧発生部（２０）と、前
記単位高電圧発生部（２２）の各出力（VPP1乃至VPPi）
とローデコーダ出力信号（x−add1乃至x−addi）、及び
カラムデコーダ出力信号（y−add1乃至y−addi）により
駆動される単位バンク部（２６）でなるマルチバンク部
（２４）で構成される。
【００１０】その動作を考察してみれば、多数の単位高
電圧発生部（２２）でなるオンチップ高電圧発生部（２
０）は活性化時に対応するそれぞれの単位バンク部（２
６）に高電圧（1.5Vdd）を印加し、単位バンク部（２
６）を駆動する命令（一般にDRAMの固有な／RASの役割
のような命令）が入力されると、単位バンク部（２６）
にローアドレスが決められ順次ローデコーダ出力信号
（x−add）が伝達され、既に活性化された高電圧と前記
ローデコーダ出力信号が単位バンク部（２６）内のワー
ドライングループを選択する。次いで、引続く命令（一
般にDRAMの固有な／CASの役割のような命令）が入力さ
れると、単位バンク部（２６）にカラムアドレスが決め
られ順次カラムデコーダ出力信号（y−add）が伝達され
てビットライングループを指定する。
電圧発生部（２２）でなるオンチップ高電圧発生部（２
０）は活性化時に対応するそれぞれの単位バンク部（２
６）に高電圧（1.5Vdd）を印加し、単位バンク部（２
６）を駆動する命令（一般にDRAMの固有な／RASの役割
のような命令）が入力されると、単位バンク部（２６）
にローアドレスが決められ順次ローデコーダ出力信号
（x−add）が伝達され、既に活性化された高電圧と前記
ローデコーダ出力信号が単位バンク部（２６）内のワー
ドライングループを選択する。次いで、引続く命令（一
般にDRAMの固有な／CASの役割のような命令）が入力さ
れると、単位バンク部（２６）にカラムアドレスが決め
られ順次カラムデコーダ出力信号（y−add）が伝達され
てビットライングループを指定する。
【００１１】図２は、前記図１の単位高電圧発生部に対
する詳細回路図を示したもので、単位高電圧発生部（２
２）は高電圧（vpp）と電源電圧（vdd）のレベルを感知
し高電圧レベル感知信号（vppdet）を出力する高電圧レ
ベル感知部（22−1）と、前記高電圧レベル感知信号（vp
pdet）を入力にしてリングオシレータ出力信号（vppos
c）を発生するリングオシレータ部（22−2）と、前記リ
ングオシレータ出力信号（vpposc）により駆動され望む
レベルの高電圧を発生させるチャージポンプ部（22−
3）で構成される。
する詳細回路図を示したもので、単位高電圧発生部（２
２）は高電圧（vpp）と電源電圧（vdd）のレベルを感知
し高電圧レベル感知信号（vppdet）を出力する高電圧レ
ベル感知部（22−1）と、前記高電圧レベル感知信号（vp
pdet）を入力にしてリングオシレータ出力信号（vppos
c）を発生するリングオシレータ部（22−2）と、前記リ
ングオシレータ出力信号（vpposc）により駆動され望む
レベルの高電圧を発生させるチャージポンプ部（22−
3）で構成される。
【００１２】前記チャージポンプ部（22−3）は、ポン
プ制御部（22−3−1）とポンプ部（22−3−2）で構成さ
れる。
プ制御部（22−3−1）とポンプ部（22−3−2）で構成さ
れる。
【００１３】前記高電圧レベル感知部（22−1）は、ゲ
ートが電源電圧（vdd）に連結され高電圧入力端子（vp
p）と第１ノード（N1）の間に連結された第１PMOS型ト
ランジスタ（MP1）と、前記高電圧入力端子（vpp）と第
１ノード（N1）の間に直列連結された第１、第２、第３
モスダイオード（DN1、DN2、DN3）と、ゲートがそれぞ
れ接地電圧端子に連結され電源電圧（vdd）端子と第２
ノード（N2）の間に直列連結された第２、第３、第４PM
OS型トランジスタ（MP2、MP3、MP4）と、ゲートが前記
第１ノード（N1）に共通に接続され前記第１ノード（N
1）、及び第２ノード（N2）と接地電圧端子の間に第１N
MOS型トランジスタ（MN1）と第２NMOS型トランジスタ
（MN2）で構成されるカレントミラーと、前記第２ノー
ド（N2）と高電圧レベル感知信号（vppdet）出力端の間
に直列接続された第１、第２インバータ（IV1、IV2）で
構成される。
ートが電源電圧（vdd）に連結され高電圧入力端子（vp
p）と第１ノード（N1）の間に連結された第１PMOS型ト
ランジスタ（MP1）と、前記高電圧入力端子（vpp）と第
１ノード（N1）の間に直列連結された第１、第２、第３
モスダイオード（DN1、DN2、DN3）と、ゲートがそれぞ
れ接地電圧端子に連結され電源電圧（vdd）端子と第２
ノード（N2）の間に直列連結された第２、第３、第４PM
OS型トランジスタ（MP2、MP3、MP4）と、ゲートが前記
第１ノード（N1）に共通に接続され前記第１ノード（N
1）、及び第２ノード（N2）と接地電圧端子の間に第１N
MOS型トランジスタ（MN1）と第２NMOS型トランジスタ
（MN2）で構成されるカレントミラーと、前記第２ノー
ド（N2）と高電圧レベル感知信号（vppdet）出力端の間
に直列接続された第１、第２インバータ（IV1、IV2）で
構成される。
【００１４】前記リングオシレータ部（22−2）は、一
側入力端が第４ノード（N4）に接続されて他側入力端に
高電圧レベル感知信号（vppdet）が入力され、出力端が
第３ノード（N3）に連結されたナンドゲート（ND）と、
前記第３ノード（N3）と第４ノード（N4）の間に直列接
続された第３、第４、第５、第６インバータ（IV3、IV
4、IV5、IV6）と、前記第４ノード（N4）とリングオシ
レータ出力端の間に連結された第７インバータ（IV7）
で構成される。
側入力端が第４ノード（N4）に接続されて他側入力端に
高電圧レベル感知信号（vppdet）が入力され、出力端が
第３ノード（N3）に連結されたナンドゲート（ND）と、
前記第３ノード（N3）と第４ノード（N4）の間に直列接
続された第３、第４、第５、第６インバータ（IV3、IV
4、IV5、IV6）と、前記第４ノード（N4）とリングオシ
レータ出力端の間に連結された第７インバータ（IV7）
で構成される。
【００１５】前記ポンプ制御部（22−3−1）は、リング
オシレータ出力信号（vpposc）入力端と第７ノード（N
7）の間に直列接続された第８、第９インバータ（IV8、
IV9）と、前記第７ノード（N7）と第９ノード（N9）の
間に直列接続された第１０、第１１インバータ（IV10、
IV11）と、一側入力端に前記リングオシレータ出力信号
が印加されて他側入力端が前記第９ノード（N9）に連結
され、出力端が第５ノード（N5）に連結されるノアゲー
ト（NR）と、ゲートが前記第７ノード（N7）に共通連結
されて電源電圧端子と第４NMOS型トランジスタ（MN4）
ドレイン端子の間に直列接続され、出力端が第１０ノー
ドに連結された第５PMOS型トランジスタ（MP5）及び第
３NMOS型トランジスタ（MN3）と、ゲートが前記第９ノ
ード（N9）に連結され前記第３NMOS型トランジスタ（MN
3）ソース端子と接地電圧端子の間に連結された第４NMO
S型トランジスタ（MN4）で構成される。
オシレータ出力信号（vpposc）入力端と第７ノード（N
7）の間に直列接続された第８、第９インバータ（IV8、
IV9）と、前記第７ノード（N7）と第９ノード（N9）の
間に直列接続された第１０、第１１インバータ（IV10、
IV11）と、一側入力端に前記リングオシレータ出力信号
が印加されて他側入力端が前記第９ノード（N9）に連結
され、出力端が第５ノード（N5）に連結されるノアゲー
ト（NR）と、ゲートが前記第７ノード（N7）に共通連結
されて電源電圧端子と第４NMOS型トランジスタ（MN4）
ドレイン端子の間に直列接続され、出力端が第１０ノー
ドに連結された第５PMOS型トランジスタ（MP5）及び第
３NMOS型トランジスタ（MN3）と、ゲートが前記第９ノ
ード（N9）に連結され前記第３NMOS型トランジスタ（MN
3）ソース端子と接地電圧端子の間に連結された第４NMO
S型トランジスタ（MN4）で構成される。
【００１６】前記ポンプ部（22−3−2）は、前記第５ノ
ード（N5）と第６ノード（N6）の間に連結された第１NM
OS型キャパシタ（CN1）と、前記第７ノード（N7）と第
８ノード（N8）の間に連結された第２NMOS型キャパシタ
（CN2）と、前記第１０ノード（N10）と第１１ノード
（N11）の間に連結された第３NMOS型キャパシタ（CN3）
と、電源電圧端子（vdd）と前記第６ノード（N6）の間
に連結された第４NMOSダイオード（DN4）と、ゲートが
前記第８ノード（N8）に連結され前記電源電圧端子（vd
d）と前記第６ノード（N6）の間に連結された第５NMOS
型トランジスタ（MN5）と、ゲートが前記第６ノード（N
6）に連結され前記電源電圧端子と前記第８ノード（N
8）に連結された第６NMOS型トランジスタ（MN6）と、前
記電源電圧端子と前記第８ノード（N8）の間に連結され
た第５NMOSダイオード（DN5）と、ゲートが前記第８ノ
ード（N8）に連結され前記電源電圧端子と前記第１１ノ
ード（N11）の間に連結された第７NMOS型トランジスタ
（MN7）と、ゲートが前記第６ノード（N6）に連結され
前記第１１ノード（N11）と接地電圧端子の間に連結さ
れた第８NMOS型トランジスタ（MN8）と、前記電源電圧
端子と接地電圧端子の間に連結された第６NMOSダイオー
ド（DN6）で構成される。
ード（N5）と第６ノード（N6）の間に連結された第１NM
OS型キャパシタ（CN1）と、前記第７ノード（N7）と第
８ノード（N8）の間に連結された第２NMOS型キャパシタ
（CN2）と、前記第１０ノード（N10）と第１１ノード
（N11）の間に連結された第３NMOS型キャパシタ（CN3）
と、電源電圧端子（vdd）と前記第６ノード（N6）の間
に連結された第４NMOSダイオード（DN4）と、ゲートが
前記第８ノード（N8）に連結され前記電源電圧端子（vd
d）と前記第６ノード（N6）の間に連結された第５NMOS
型トランジスタ（MN5）と、ゲートが前記第６ノード（N
6）に連結され前記電源電圧端子と前記第８ノード（N
8）に連結された第６NMOS型トランジスタ（MN6）と、前
記電源電圧端子と前記第８ノード（N8）の間に連結され
た第５NMOSダイオード（DN5）と、ゲートが前記第８ノ
ード（N8）に連結され前記電源電圧端子と前記第１１ノ
ード（N11）の間に連結された第７NMOS型トランジスタ
（MN7）と、ゲートが前記第６ノード（N6）に連結され
前記第１１ノード（N11）と接地電圧端子の間に連結さ
れた第８NMOS型トランジスタ（MN8）と、前記電源電圧
端子と接地電圧端子の間に連結された第６NMOSダイオー
ド（DN6）で構成される。
【００１７】その全体的な動作は、電源電圧がターンオ
ンされると順次高電圧レベル感知部でチャージポンプ部
をイネーブルさせる状態、即ち、高電圧レベル感知信号
（vppdet）がロジックハイ状態を維持し、前記高電圧レ
ベル感知信号がロジックハイ状態の間にのみリングオシ
レータ出力信号（vpposc）を生成し、電源電圧がターン
オンされる時高電圧（vpp）ノードにフリーチャージさ
れていた電圧レベル（Vdd−Vt）は、前記リングオシレ
ータ出力信号が駆動するチャージポンプ部の動作により
高電圧（1.5Vdd）に上昇し、以後には高電圧レベル感知
部の制御を受けて高電圧を維持する。
ンされると順次高電圧レベル感知部でチャージポンプ部
をイネーブルさせる状態、即ち、高電圧レベル感知信号
（vppdet）がロジックハイ状態を維持し、前記高電圧レ
ベル感知信号がロジックハイ状態の間にのみリングオシ
レータ出力信号（vpposc）を生成し、電源電圧がターン
オンされる時高電圧（vpp）ノードにフリーチャージさ
れていた電圧レベル（Vdd−Vt）は、前記リングオシレ
ータ出力信号が駆動するチャージポンプ部の動作により
高電圧（1.5Vdd）に上昇し、以後には高電圧レベル感知
部の制御を受けて高電圧を維持する。
【００１８】これを図３の動作タイミング図を参照しよ
り詳しく説明すれば次の通りである。
り詳しく説明すれば次の通りである。
【００１９】チャージポンプ部のフリーチャージのた
め、（ａ）のフリーチャージタイミングセットのように
リングオシレータ出力信号が“ロジックロー”から“ロ
ジックハイ”に遷移すれば、ノアゲートの出力は（ｂ）
に示すように第５ノード（N5）は“ロジックハイ”から
“ロジックロー”に遷移し、第１NMOSダイオードの出力
ノードである第６ノード（N6）は（ｃ）に示すように高
電圧Vdd＋△Vから“ロジックハイ”に遷移して第８NMOS
型トランジスタ（MN8）をターンオフさせ、順次第７ノ
ードは（ｄ）に示すように第８、第９インバータの時間
遅延後に“ロジックロー”から“ロジックハイ”に遷移
し、第２NMOSキャパシタの出力ノードである第８ノード
を（ｅ）に示すように“ロジックハイ”から高電圧（Vd
d＋△V）に遷移し第７NMOS型トランジスタをターンオン
させ、さらに第９ノードは第１０、第１１インバータの
時間遅延後に（ｆ）に示すように“ロジックロー”から
“ロジックハイ”に遷移し、第４NMOS型トランジスタを
ターンオンさせ（ｇ）に示すように第１０ノードを“ロ
ジックハイ”から“ロジックロー”に遷移し、第３NMOS
キャパシタの出力ノードである第１１ノードは（ｈ）に
示すように高電圧（Vdd＋△V）から“ロジックハイ”に
遷移してチャージポンプ部のフリーチャージ動作を完了
する。
め、（ａ）のフリーチャージタイミングセットのように
リングオシレータ出力信号が“ロジックロー”から“ロ
ジックハイ”に遷移すれば、ノアゲートの出力は（ｂ）
に示すように第５ノード（N5）は“ロジックハイ”から
“ロジックロー”に遷移し、第１NMOSダイオードの出力
ノードである第６ノード（N6）は（ｃ）に示すように高
電圧Vdd＋△Vから“ロジックハイ”に遷移して第８NMOS
型トランジスタ（MN8）をターンオフさせ、順次第７ノ
ードは（ｄ）に示すように第８、第９インバータの時間
遅延後に“ロジックロー”から“ロジックハイ”に遷移
し、第２NMOSキャパシタの出力ノードである第８ノード
を（ｅ）に示すように“ロジックハイ”から高電圧（Vd
d＋△V）に遷移し第７NMOS型トランジスタをターンオン
させ、さらに第９ノードは第１０、第１１インバータの
時間遅延後に（ｆ）に示すように“ロジックロー”から
“ロジックハイ”に遷移し、第４NMOS型トランジスタを
ターンオンさせ（ｇ）に示すように第１０ノードを“ロ
ジックハイ”から“ロジックロー”に遷移し、第３NMOS
キャパシタの出力ノードである第１１ノードは（ｈ）に
示すように高電圧（Vdd＋△V）から“ロジックハイ”に
遷移してチャージポンプ部のフリーチャージ動作を完了
する。
【００２０】チャージポンプ部（22−3）の電荷ポンピ
ング動作のため、（ａ）のチャージポンプタイミングセ
ットのようにリングオシレータ出力信号（vpposc）が
“ロジックハイ”から“ロジックロー”に遷移すれば、
第７ノード（N7）は（ｄ）に示すように第８、第９イン
バータ（IV8、IV9）の時間遅延後に“ロジックハイ”か
ら“ロジックロー”に遷移し、第２NMOSキャパシタ（CN
2）の出力ノードである第８ノード（N8）を（ｅ）に示
すように高電圧（Vdd＋△V）から“ロジックハイ”に遷
移して第７NMOS型トランジスタ（MN7）をターンオフさ
せ、さらに第５PMOS型トランジスタ（MP5）をターンオ
ンさせ（ｇ）に示すように第１０ノード（N10）を“ロ
ジックロー”から“ロジックハイ”に遷移し、第３NMOS
キャパシタ（CN3）の出力ノードである第１１ノード（N
11）は（ｈ）に示すように“ロジックハイ”から高電圧
（Vdd＋△V）に昇圧され、一方、第９ノード（N9）は第
１０、第１１インバータ（IV10、IV11）の時間遅延後に
（ｆ）に示すように“ロジックハイ”から“ロジックロ
ー”に遷移し、ノアゲート（NR）の出力である第５ノー
ド（N5）は（ｂ）に示すように“ロジックロー”から
“ロジックハイ”に遷移し、第１NMOSキャパシタ（CN
1）の出力ノードである第６ノード（N6）は（ｃ）に示
すように“ロジックハイ”から高電圧（Vdd＋△V）に遷
移して第８NMOS型トランジスタ（MN8）をターンオンさ
せ、既に昇圧されている第１１ノード（N11）と高電圧
の間にチャージ共有が発生して最終出力である高電圧は
昇圧動作を完了する。
ング動作のため、（ａ）のチャージポンプタイミングセ
ットのようにリングオシレータ出力信号（vpposc）が
“ロジックハイ”から“ロジックロー”に遷移すれば、
第７ノード（N7）は（ｄ）に示すように第８、第９イン
バータ（IV8、IV9）の時間遅延後に“ロジックハイ”か
ら“ロジックロー”に遷移し、第２NMOSキャパシタ（CN
2）の出力ノードである第８ノード（N8）を（ｅ）に示
すように高電圧（Vdd＋△V）から“ロジックハイ”に遷
移して第７NMOS型トランジスタ（MN7）をターンオフさ
せ、さらに第５PMOS型トランジスタ（MP5）をターンオ
ンさせ（ｇ）に示すように第１０ノード（N10）を“ロ
ジックロー”から“ロジックハイ”に遷移し、第３NMOS
キャパシタ（CN3）の出力ノードである第１１ノード（N
11）は（ｈ）に示すように“ロジックハイ”から高電圧
（Vdd＋△V）に昇圧され、一方、第９ノード（N9）は第
１０、第１１インバータ（IV10、IV11）の時間遅延後に
（ｆ）に示すように“ロジックハイ”から“ロジックロ
ー”に遷移し、ノアゲート（NR）の出力である第５ノー
ド（N5）は（ｂ）に示すように“ロジックロー”から
“ロジックハイ”に遷移し、第１NMOSキャパシタ（CN
1）の出力ノードである第６ノード（N6）は（ｃ）に示
すように“ロジックハイ”から高電圧（Vdd＋△V）に遷
移して第８NMOS型トランジスタ（MN8）をターンオンさ
せ、既に昇圧されている第１１ノード（N11）と高電圧
の間にチャージ共有が発生して最終出力である高電圧は
昇圧動作を完了する。
【００２１】時間経過後に前記動作を繰り返し高電位が
十分に高電圧に昇圧すれば、リングオシレータ出力信号
はこれ以上周期的なパルス信号を生成しないためチャー
ジポンプのポンピング動作は起らず、さらに他の時間経
過後に高電圧ノードで流失されるチャージが発生すれば
高電位は降下することになり、その際再びリングオシレ
ータ出力信号は周期的なパルス信号を生成して前記で列
挙した動作を繰り返す。
十分に高電圧に昇圧すれば、リングオシレータ出力信号
はこれ以上周期的なパルス信号を生成しないためチャー
ジポンプのポンピング動作は起らず、さらに他の時間経
過後に高電圧ノードで流失されるチャージが発生すれば
高電位は降下することになり、その際再びリングオシレ
ータ出力信号は周期的なパルス信号を生成して前記で列
挙した動作を繰り返す。
【００２２】図４は、前記図１の単位バンク部に対する
詳細ブロック図で、本発明の高電圧回路の出力信号等の
適用例を説明するためのものである。
詳細ブロック図で、本発明の高電圧回路の出力信号等の
適用例を説明するためのものである。
【００２３】ローデコーダ（26−1）には、ハイスピー
ド昇圧電位の単位出力であるVPPiとx−addiがそれぞれ
ワードラインイネーブルに用いられる。即ち、ローアド
レスが用いられｍ個のワードライングループの中で一つ
のワードラインを選択する。前記ワードラインには多数
のメモリセル等が連結されている。選択された前記ワー
ドラインには多数のビットラインがあるが、この中の一
つのビットラインはメモリセルのカラムに連結されてい
る。即ち、カラムアドレスが用いられカラムデコーダ
（２６−４）はｎ個のビットライン中、一つをデータ入
／出力部（２６−３）に連結する。
ド昇圧電位の単位出力であるVPPiとx−addiがそれぞれ
ワードラインイネーブルに用いられる。即ち、ローアド
レスが用いられｍ個のワードライングループの中で一つ
のワードラインを選択する。前記ワードラインには多数
のメモリセル等が連結されている。選択された前記ワー
ドラインには多数のビットラインがあるが、この中の一
つのビットラインはメモリセルのカラムに連結されてい
る。即ち、カラムアドレスが用いられカラムデコーダ
（２６−４）はｎ個のビットライン中、一つをデータ入
／出力部（２６−３）に連結する。
【００２４】以上のようなローデコーダ、カラムデコー
ダ、データ入／出力部の構成は、周知の事実なのでこれ
以上これに対する説明は省力することにする。
ダ、データ入／出力部の構成は、周知の事実なのでこれ
以上これに対する説明は省力することにする。
【００２５】図５は、マルチバンク高電圧発生回路に対
する第１実施例を示す詳細ブロック図で、マルチバンク
高電圧発生回路（４０）は二つの単位高電圧発生部（５
２）でなるオンチップ高電圧発生部（５０）と、単位高
電圧発生部（５２）の出力（VPP1又はVPP2）とローデコ
ーダ出力信号（x−add1又はx−add2）、及びカラムデコ
ーダ出力信号（y−add1又はy−add2）により駆動される
単位バンク部（５８）等でなるマルチバンク部（５６）
と、VPP1を出力する単位高電圧発生部（５２）とVPP2を
出力する単位高電圧発生部（５２）の二出力端の間に連
結される制御部（５４）で構成される。
する第１実施例を示す詳細ブロック図で、マルチバンク
高電圧発生回路（４０）は二つの単位高電圧発生部（５
２）でなるオンチップ高電圧発生部（５０）と、単位高
電圧発生部（５２）の出力（VPP1又はVPP2）とローデコ
ーダ出力信号（x−add1又はx−add2）、及びカラムデコ
ーダ出力信号（y−add1又はy−add2）により駆動される
単位バンク部（５８）等でなるマルチバンク部（５６）
と、VPP1を出力する単位高電圧発生部（５２）とVPP2を
出力する単位高電圧発生部（５２）の二出力端の間に連
結される制御部（５４）で構成される。
【００２６】前記構成は、二つの単位高電圧発生部と二
つの単位バンク部を例に挙げたものであるが、多数個の
単位高電圧発生部と多数個の単位バンク部においても同
じ適用可能であり、この際、制御部は単位高電圧発生部
の二出力端の間に連結され、その連結方法は多様な組合
せでなされ得る。
つの単位バンク部を例に挙げたものであるが、多数個の
単位高電圧発生部と多数個の単位バンク部においても同
じ適用可能であり、この際、制御部は単位高電圧発生部
の二出力端の間に連結され、その連結方法は多様な組合
せでなされ得る。
【００２７】参考例と比較して異なる点は、単位高電圧
発生部の二出力端の間に制御部が追加されていることで
ある。
発生部の二出力端の間に制御部が追加されていることで
ある。
【００２８】従って、以下では図６を参照して制御部に
対する動作関係のみを説明する。
対する動作関係のみを説明する。
【００２９】一番目の単位高電圧発生部の出力はVPP1で
あり、二番目の単位高電圧発生部の出力はVPP2である。
あり、二番目の単位高電圧発生部の出力はVPP2である。
【００３０】VPP1からVPP2に順方向に接続されたダイオ
ード形態の第７NMOSダイオードがあり、VPP2からVPP1に
順方向に接続されたダイオード形態の第８NMOSダイオー
ドがある。
ード形態の第７NMOSダイオードがあり、VPP2からVPP1に
順方向に接続されたダイオード形態の第８NMOSダイオー
ドがある。
【００３１】先ず、第１バンクが活性化されVPP1ノード
でアンダシュートが発生し両側ノードの電位差がVt以上
になると、第８NMOSダイオードがターンオンされVPP1ノ
ードでのアンダシュートを補償することになり、逆に第
２バンクが先ず活性化されVPP2でアンダシュートが発生
し両側ノードの電位差がVt以上になると、第７NMOSダイ
オードがターンオンされVPP2でのアンダシュートを補償
する。
でアンダシュートが発生し両側ノードの電位差がVt以上
になると、第８NMOSダイオードがターンオンされVPP1ノ
ードでのアンダシュートを補償することになり、逆に第
２バンクが先ず活性化されVPP2でアンダシュートが発生
し両側ノードの電位差がVt以上になると、第７NMOSダイ
オードがターンオンされVPP2でのアンダシュートを補償
する。
【００３２】さらに、活性化中途に第１バンクのVPP1ノ
ードでオーバシュートが発生し両側ノードの電位差がVt
以上になると、第７NMOSダイオードがターンオンされVP
P2で過電圧を放電することになり、逆にVPP2でオーバシ
ュートが発生し両側ノードの電位差がVt以上になると、
第８NMOSダイオードがターンオンされVPP1で過電圧を放
電することになる。
ードでオーバシュートが発生し両側ノードの電位差がVt
以上になると、第７NMOSダイオードがターンオンされVP
P2で過電圧を放電することになり、逆にVPP2でオーバシ
ュートが発生し両側ノードの電位差がVt以上になると、
第８NMOSダイオードがターンオンされVPP1で過電圧を放
電することになる。
【００３３】図７は、マルチバンク高電圧発生回路に対
した第２実施例を示す詳細ブロック図である。
した第２実施例を示す詳細ブロック図である。
【００３４】マルチバンク高電圧発生回路（７０）は、
二つの単位高電圧発生部（８２）でなるオンチップ高電
圧発生部（８０）と、単位高電圧発生部（８２）の出力
（VPP1又はVPP2）とローデコーダ出力信号（x−add1又
はx−add2）、及びカラムデコーダ出力信号（y−add1又
はy−add2）により駆動する単位バンク部（８８）等で
なるマルチバンク部（８６）と、VPP1を出力する単位高
電圧発生部（８２）とVPP2を出力する単位高電圧発生部
（８２）の二出力端の間に連結され、二つのバンク選択
信号（bank1、bank2）の制御を受ける制御部（８４）
と、コマンドデコーダの出力により動作してバンク選択
信号を出力するバンク制御部（９０）で構成される。
二つの単位高電圧発生部（８２）でなるオンチップ高電
圧発生部（８０）と、単位高電圧発生部（８２）の出力
（VPP1又はVPP2）とローデコーダ出力信号（x−add1又
はx−add2）、及びカラムデコーダ出力信号（y−add1又
はy−add2）により駆動する単位バンク部（８８）等で
なるマルチバンク部（８６）と、VPP1を出力する単位高
電圧発生部（８２）とVPP2を出力する単位高電圧発生部
（８２）の二出力端の間に連結され、二つのバンク選択
信号（bank1、bank2）の制御を受ける制御部（８４）
と、コマンドデコーダの出力により動作してバンク選択
信号を出力するバンク制御部（９０）で構成される。
【００３５】前記構成は、二つの単位高電圧発生部と二
つの単位バンク部を例に挙げたものであるが、多数個の
単位高電圧発生部と多数個の単位バンク部においても等
しく適用可能であり、この際、制御部は単位高電圧発生
部の二出力端の間に連結され、その連結方法は多くの組
合せによりなされ得る。
つの単位バンク部を例に挙げたものであるが、多数個の
単位高電圧発生部と多数個の単位バンク部においても等
しく適用可能であり、この際、制御部は単位高電圧発生
部の二出力端の間に連結され、その連結方法は多くの組
合せによりなされ得る。
【００３６】この際、バンク制御部の個数は制御部の個
数と同じである。
数と同じである。
【００３７】図８は、前記図７の制御部に対する詳細回
路図を示す。
路図を示す。
【００３８】その構成はVPP1ノードに連結されbank1の
制御を受け、第１スイッチ部（84−3）の動作を制御す
る信号を出力する第１レベルシフタ部（84−1）と、VPP
2ノードに連結されbank2の制御を受け、第２スイッチ部
（84−5）の動作を制御する信号を出力する第２レベル
シフタ部（84−2）と、VPP1ノードと第１６ノード（N1
6）の間に連結され前記第１レベルシフタ部（84−1）の
出力信号の制御を受ける第１スイッチ部（84−3）と、V
PP2ノードと第１７ノード（N17）の間に連結され前記第
２レベルシフタ部（84−2）の出力信号の制御を受ける
第２スイッチ部（84−5）と、前記第１６ノード（N16）
と第１７ノード（N17）の間に連結されるチャージ貯蔵
部（84−4）で構成される。
制御を受け、第１スイッチ部（84−3）の動作を制御す
る信号を出力する第１レベルシフタ部（84−1）と、VPP
2ノードに連結されbank2の制御を受け、第２スイッチ部
（84−5）の動作を制御する信号を出力する第２レベル
シフタ部（84−2）と、VPP1ノードと第１６ノード（N1
6）の間に連結され前記第１レベルシフタ部（84−1）の
出力信号の制御を受ける第１スイッチ部（84−3）と、V
PP2ノードと第１７ノード（N17）の間に連結され前記第
２レベルシフタ部（84−2）の出力信号の制御を受ける
第２スイッチ部（84−5）と、前記第１６ノード（N16）
と第１７ノード（N17）の間に連結されるチャージ貯蔵
部（84−4）で構成される。
【００３９】前記第１レベルシフタ部（84−1）は、ゲ
ートが第１２ノード（N12）に連結されVPP1ノードと第
１３ノード（N13）の間に連結された第７PMOS型トラン
ジスタ（MP7）と、ゲートが第１３ノード（N13）に連結
されVPP1ノードと第１２ノード（N12）の間に連結され
た第６PMOS型トランジスタ（MP6）と、ゲートにbank1信
号が印加され前記第１２ノード（N12）と接地電圧端子
の間に連結された第９NMOS型トランジスタ（MN9）と、b
ank1を反転させて出力する第１２インバータ（IV12）
と、ゲートが前記第１２インバータ（IV12）出力端に連
結され前記第１３ノード（N13）と接地電圧端子の間に
連結された第１０NMOS型トランジスタ（MN10）で構成さ
れる。
ートが第１２ノード（N12）に連結されVPP1ノードと第
１３ノード（N13）の間に連結された第７PMOS型トラン
ジスタ（MP7）と、ゲートが第１３ノード（N13）に連結
されVPP1ノードと第１２ノード（N12）の間に連結され
た第６PMOS型トランジスタ（MP6）と、ゲートにbank1信
号が印加され前記第１２ノード（N12）と接地電圧端子
の間に連結された第９NMOS型トランジスタ（MN9）と、b
ank1を反転させて出力する第１２インバータ（IV12）
と、ゲートが前記第１２インバータ（IV12）出力端に連
結され前記第１３ノード（N13）と接地電圧端子の間に
連結された第１０NMOS型トランジスタ（MN10）で構成さ
れる。
【００４０】前記第２レベルシフタ部（84−2）は、ゲ
ートが第１４ノード（N14）に連結されVPP2ノードと第
１５ノード（N15）の間に連結された第９PMOS型トラン
ジスタ（MP9）と、ゲートが第１５ノード（N15）に連結
されVPP2ノードと第１４ノード（N14）の間に連結され
た第８PMOS型トランジスタ（MP8）と、ゲートにbank2信
号が印加され前記第１４ノード（N14）と接地電圧端子
の間に連結された第１１NMOS型トランジスタ（MN11）
と、bank1を反転させて出力する第１３インバータ（IV1
3）と、ゲートが前記第１３インバータ（IV13）出力端
に連結され前記第１５ノード（N15）と接地電圧端子の
間に連結された第１２NMOS型トランジスタ（MN12）で構
成される。
ートが第１４ノード（N14）に連結されVPP2ノードと第
１５ノード（N15）の間に連結された第９PMOS型トラン
ジスタ（MP9）と、ゲートが第１５ノード（N15）に連結
されVPP2ノードと第１４ノード（N14）の間に連結され
た第８PMOS型トランジスタ（MP8）と、ゲートにbank2信
号が印加され前記第１４ノード（N14）と接地電圧端子
の間に連結された第１１NMOS型トランジスタ（MN11）
と、bank1を反転させて出力する第１３インバータ（IV1
3）と、ゲートが前記第１３インバータ（IV13）出力端
に連結され前記第１５ノード（N15）と接地電圧端子の
間に連結された第１２NMOS型トランジスタ（MN12）で構
成される。
【００４１】前記第１スイッチング部は第１０PMOS型ト
ランジスタ（MP10）で構成される。前記第２スイッチ部
は第１１PMOS型トランジスタ（MP11）で構成される。前
記チャージ貯蔵部は前記第１６ノードと接地電圧端子の
間に連結された第４NMOSキャパシタ（CN4）で構成され
る。
ランジスタ（MP10）で構成される。前記第２スイッチ部
は第１１PMOS型トランジスタ（MP11）で構成される。前
記チャージ貯蔵部は前記第１６ノードと接地電圧端子の
間に連結された第４NMOSキャパシタ（CN4）で構成され
る。
【００４２】バンク制御部はシンクロノスディラムで２
バンク仕様の場合、四つの状態をコマンドデコーダを介
し転送される。即ち、bank1とbank2がそれぞれロジック
ローのフリーチャージ状態（第１状態）、bank1はロジ
ックハイでありbank2はロジックローのローアクティブb
ank1状態（第２状態）、bank1はローロジックでありban
k2はロジックハイのローアクティブbank2状態（第３状
態）、bank1とbank2が時差をおいて活性化するboth ban
kアクティブ状態（第４状態）をいう。
バンク仕様の場合、四つの状態をコマンドデコーダを介
し転送される。即ち、bank1とbank2がそれぞれロジック
ローのフリーチャージ状態（第１状態）、bank1はロジ
ックハイでありbank2はロジックローのローアクティブb
ank1状態（第２状態）、bank1はローロジックでありban
k2はロジックハイのローアクティブbank2状態（第３状
態）、bank1とbank2が時差をおいて活性化するboth ban
kアクティブ状態（第４状態）をいう。
【００４３】第１レベルシフタ部は、前記四状態中の一
状態をデコーディングして第１スイッチ部を制御する。
状態をデコーディングして第１スイッチ部を制御する。
【００４４】第２レベルシフタ部は、前記四状態中の一
状態をデコーディングして第２スイッチ部を制御する。
状態をデコーディングして第２スイッチ部を制御する。
【００４５】前記レベルシフタ部は、第１状態（フリー
チャージ状態）の場合、bank1がロジックローなので第
９NMOS型トランジスタと第７PMOS型トランジスタはター
ンオフされ、第１０NMOS型トランジスタと第６PMOS型ト
ランジスタはターンオンされ、第１３ノードはロジック
ローに第１２ノードはVPP1電位となり、さらに、bank2
がロジックローのため同じく第１４ノードはVPP2電位と
なり第１５ノードはロジックローである。
チャージ状態）の場合、bank1がロジックローなので第
９NMOS型トランジスタと第７PMOS型トランジスタはター
ンオフされ、第１０NMOS型トランジスタと第６PMOS型ト
ランジスタはターンオンされ、第１３ノードはロジック
ローに第１２ノードはVPP1電位となり、さらに、bank2
がロジックローのため同じく第１４ノードはVPP2電位と
なり第１５ノードはロジックローである。
【００４６】第２状態の場合、bank1がロジックハイの
ため最終出力ノードの第１３ノードはVPP1電位であり、
bank2はロジックローのため最終出力ノードの第１５ノ
ードはロジックローである。
ため最終出力ノードの第１３ノードはVPP1電位であり、
bank2はロジックローのため最終出力ノードの第１５ノ
ードはロジックローである。
【００４７】第３状態の場合、bank1がロジックローの
ため最終出力ノードの第１３ノードはロジックローであ
り、bank2がロジックハイのため最終出力ノードの第１
５ノードはVPP2電位である。
ため最終出力ノードの第１３ノードはロジックローであ
り、bank2がロジックハイのため最終出力ノードの第１
５ノードはVPP2電位である。
【００４８】第４状態の場合、bank1及びbank2全てがロ
ジックハイのため最終出力ノードの第１３ノードと第１
５ノードはそれぞれVPP1とVPP2電位となる。
ジックハイのため最終出力ノードの第１３ノードと第１
５ノードはそれぞれVPP1とVPP2電位となる。
【００４９】前記第１スイッチ部と第２スイッチ部、そ
してチャージ貯蔵部は活性化時に引き起こされるVPP1又
はVPP2でのアンダシュート、又はオーバシュートを安定
化又は独立化させる役割を果す。
してチャージ貯蔵部は活性化時に引き起こされるVPP1又
はVPP2でのアンダシュート、又はオーバシュートを安定
化又は独立化させる役割を果す。
【００５０】例えば、前記第１状態の場合第１スイッチ
部と第２スイッチ部がターンオンされ、VPP1とVPP2が連
結されて電位平衡状態を作るとともに、チャージ貯蔵部
の第４NMOSキャパシタに電荷を充填させVPP1とVPP2電位
を安定化させる役割を果す。
部と第２スイッチ部がターンオンされ、VPP1とVPP2が連
結されて電位平衡状態を作るとともに、チャージ貯蔵部
の第４NMOSキャパシタに電荷を充填させVPP1とVPP2電位
を安定化させる役割を果す。
【００５１】前記第２又は第３状態の場合、該当バンク
が活性化されさらに他のバンクの高電圧電位の維持に影
響のないよう、該当バンクのスイッチをターンオフさせ
高電圧電位をそれぞれ孤立化させる。
が活性化されさらに他のバンクの高電圧電位の維持に影
響のないよう、該当バンクのスイッチをターンオフさせ
高電圧電位をそれぞれ孤立化させる。
【００５２】第４状態の場合、順次活性化される各バン
クのノイズを除去するため順次ターンオフされるスイッ
チ動作で全バンクの活性化時に引き起こされるノイズ干
渉現象を除去することができ、追従する第１状態により
各バンクのスイッチング素子がターンオンされ速やかな
時間内に平衡状態を持たせることができる。
クのノイズを除去するため順次ターンオフされるスイッ
チ動作で全バンクの活性化時に引き起こされるノイズ干
渉現象を除去することができ、追従する第１状態により
各バンクのスイッチング素子がターンオンされ速やかな
時間内に平衡状態を持たせることができる。
【００５３】結論的に、VPP1とVPP2の間に挿入された第
１スイッチ部と第２スイッチ部をバンクのフリーチャー
ジ、又は活性化状態の命令語に従い選択的にターンオン
又はターンオフさせ、それぞれ独立した高電圧電位信号
のアンダシュート又はオーバシュートを低減できるよう
にした。
１スイッチ部と第２スイッチ部をバンクのフリーチャー
ジ、又は活性化状態の命令語に従い選択的にターンオン
又はターンオフさせ、それぞれ独立した高電圧電位信号
のアンダシュート又はオーバシュートを低減できるよう
にした。
【００５４】
【発明の効果】以上で考察したように、本発明のマルチ
バンク高電圧発生回路を用いればバンクの活性化に伴い
選択的な高電圧出力を用いることにより、該高電圧信号
により駆動される単位バンク回路のワードラインを駆動
する高電圧信号から発生するアンダシュート又はオーバ
シュートを低減することができ、結果的に高速動作メモ
リを具現することになる効果を有する。
バンク高電圧発生回路を用いればバンクの活性化に伴い
選択的な高電圧出力を用いることにより、該高電圧信号
により駆動される単位バンク回路のワードラインを駆動
する高電圧信号から発生するアンダシュート又はオーバ
シュートを低減することができ、結果的に高速動作メモ
リを具現することになる効果を有する。
【００５５】本発明の好ましい実施例等は例示の目的の
ためのもので、当業者であれば特許請求範囲に開示され
た本発明の思想と範囲を介し各種修正、変更、取り替え
及び付加が可能のはずである。
ためのもので、当業者であれば特許請求範囲に開示され
た本発明の思想と範囲を介し各種修正、変更、取り替え
及び付加が可能のはずである。
【図１】マルチバンク用高電圧発生回路に対する参考例
を示す詳細ブロック図である。
を示す詳細ブロック図である。
【図２】図１の単位高電圧発生部に対する詳細回路図で
ある。
ある。
【図３】図２の単位高電圧発生部に対する動作タイミン
グ図である。
グ図である。
【図４】図１の単位バンク部に対する詳細ブロック図で
ある。
ある。
【図５】マルチバンク用高電圧発生回路に対する第１実
施例を示す詳細ブロック図である。
施例を示す詳細ブロック図である。
【図６】図５の制御部に対する詳細回路図である。
【図７】マルチバンク用高電圧発生回路に対する第２実
施例を示す詳細ブロック図である。
施例を示す詳細ブロック図である。
【図８】図７の制御部に対する詳細回路図である。
１０、４０、７０ マルチバンク高電圧発生回路
２０、５０、８０ オンチップ高電圧発生部
２２、５２、８２ 単位高電圧発生部
２４、５６、８６ マルチバンク部
２６、５８、８８ 単位バンク部
２２−１ 高電圧レベル感知部
２２−２ リングオシレータ部
２２−３ チャージポンプ部
２２−３−１ ポンプ制御部
２２−３−２ ポンプ部
２６−１ ローデコーダ部
２６−２ メモリセルアレイ部
２６−３ データ入／出力部
２６−４ カラムデコーダ部
５４、８４ 制御部
９０ バンク制御部
８４−１ 第１レベルシフタ部
８４−２ 第２レベルシフタ部
８４−３ 第１スイッチ部
８４−４ チャージ貯蔵部
８４−５ 第２スイッチ部
vppdet 高電圧レベル感知信号
vpposc リングオシレータ出力信号
ｘ−add ローデコーダ出力信号
ｙ−add カラムデコーダ出力信号
ＤＮ ＮＭＯＳ型ダイオード
ＣＮ ＮＭＯＳ型キャパシタ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11C 11/40 - 11/4197
Claims (7)
- 【請求項１】 同一レベルの高電圧を出力する複数個の
単位高電圧発生部でなる高電圧発生手段と、 前記単位高電圧発生部の高電圧信号と、ローデコーダ出
力信号とカラムデコーダ出力信号に応答し相互独立的に
駆動される複数個の単位バンク回路でなるマルチバンク
部と、 前記単位高電圧発生部出力端の間に連結され、オーバシ
ュート又はアンダシュートが発生した一側高電圧信号
を、他側高電圧信号により補償するようにする制御手段
と を備えることを特徴とする半導体メモリ装置。 - 【請求項２】 前記単位高電圧発生部は、昇圧される高
電圧と電源電圧を相互比較し高電圧レベル感知信号を出
力する高電圧レベル感知手段と、 前記高電圧レベル感知手段の高電圧レベル感知信号によ
り駆動され、周期的なパルスを有するリングオシレータ
出力信号を発生するリングオシレータと、 前記リングオシレータ出力信号により駆動され、ワード
ラインの活性化に必要な高電圧を出力するチャージポン
プ手段を含んで備えることを特徴とする請求項１記載の
半導体メモリ装置。 - 【請求項３】 前記制御手段は、モスダイオードを用い
て備えることを特徴とする請求項１に記載の半導体メモ
リ装置。 - 【請求項４】 コマンドデコーダから伝送されるデコー
ディング信号により駆動され、前記制御手段の入力端に
二つのバンク選択信号を出力するバンク制御手段をさら
に備えることを特徴とする請求項１に記載の半導体メモ
リ装置。 - 【請求項５】 前記制御手段は一側バンク選択信号によ
り駆動される第１レベルシフタ部と、 他側バンク選択信号により駆動される第２レベルシフタ
部と、 前記第１レベルシフタ部の出力信号により駆動され、一
側端子が一側高電圧出力端に連結される第１スイッチン
グ手段と、 前記第２レベルシフタ部の出力信号により駆動され、一
側端子が他側高電圧出力端に連結される第２スイッチン
グ手段と、 前記第１スイッチング手段他側端子と前記第２スイッチ
ング手段他側端子の間 に連結され、フリーチャージ動作
時チャージを貯蔵しバンク活性化動作時オーバシュー
ト、又はアンダシュートが発生した高電圧信号にチャー
ジを供給するチャージ貯蔵手段を備えることを特徴とす
る請求項４に 記載の半導体メモリ装置。 - 【請求項６】 前記第１スイッチング手段及び第２スイ
ッチング手段は、モストランジスタを用いて備えること
を特徴とする請求項５に記載の半導体メモリ装置。 - 【請求項７】 前記チャージ貯蔵手段は、モストランジ
スタを用いて備えることを特徴とする請求項５に記載の
半導体メモリ装置。
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