KR100400330B1 - 전압 발생 장치 - Google Patents

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KR100400330B1 KR10-1999-0026072A KR19990026072A KR100400330B1 KR 100400330 B1 KR100400330 B1 KR 100400330B1 KR 19990026072 A KR19990026072 A KR 19990026072A KR 100400330 B1 KR100400330 B1 KR 100400330B1
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Abstract

본 발명은 펌핑 효율을 높여 전류 소모를 대폭 줄이고 안정된 셀 트랜지스터 구동전압 또는 기판 바이어스 전압을 발생시키도록 한 전압 발생 장치에 관한 것으로, Vpp 또는 Vbb펌핑용 커플링 캐패시터 노드를 프리차지시킬 때 Vpp 또는 Vbb펌핑 노드 프리차지용 트랜지스터의 스레시홀드 전압을 낮추어주고 동시에 프리차지 트랜지스터의 벌크 바이어스를 높이거나 낮게 제어하여 프리차지 트랜지스터의 벌크와 Vpp 또는 Vbb펌핑 노드간의 pn접합을 통해 전류를 흘려 주거나 빼주게 되므로, 레이아웃 사이즈의 부담도 줄이고 펌핑 효율 및 펌핑 구동능력을 높여 반도체 소자의 저소비 전력화에 기여한다.

Description

전압 발생 장치{Voltage generator}
본 발명은 전압 발생 장치에 관한 것으로, 보다 상세하게는 셀 트랜지스터 구동전압(Vpp)을 발생시키는 장치 및 기판 바이어스 전압(백 바이어스 전압이라고도 함; Vbb)을 발생시키는 장치를 개선한 장치에 관한 것이다.
종래, 대부분의 디램내의 셀 블럭은 하나의 트랜지스터와 하나의 셀 캐패시터가 결합된 구조로 설계되는데, 이 셀 트랜지스터는 면적 및 전류 구동능력에서의 잇점때문에 주로 NMOS를 사용한다. 셀에 하이레벨의 데이터를 읽고 쓰기 위해 데이터의 전위보다 스레시홀드(threshold) 전압이상 높은 전위를 셀 트랜지스터의 게이트에 인가한다. 이 셀 트랜지스터 구동용 전위를 대개 고전압(Vpp)이라 하고 이하의 본 발명의 명세서에서는 고전압(Vpp)으로 표기한다.
도 1은 종래의 고전압(Vpp) 발생 장치의 구성도로서, 검출부(10)가 피드백되는 Vpp레벨을 감지하여 고전압 펌핑 인에이블신호(ppe)를 발생시키고, 펌프 드라이버 역할을 하는 링 오실레이터(12)가 이 고전압 펌핑 인에이블신호(ppe)를 받아서 동작하며, 고전압용 전하 펌프부(14)에서 커플링 캐패시터를 이용하여 고전압(Vpp)을 발생시킨다. 이 Vpp레벨은 다시 상기 검출부(10)에 피드백되어 고전압 펌핑 인에이블신호(ppe)로 펌핑 및 펌핑 정지를 반복하면서 Vpp레벨을 목표 레벨로 유지시킨다.
도 2는 도 1에 도시된 전하 펌프부의 내부 회로도이고, 도 3은 도 2의 각 노드의 신호 파형도로서, 상기의 전하 펌프부(14)의 동작은 다음과 같다.
먼저, 참조부호 pl은 고전압 펌프용 커플링 캐패시터 구동신호(왼쪽), pr은 고전압 펌프용 커플링 캐패시터 구동신호(오른쪽), gl은 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(왼쪽), gr은 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(오른쪽)이다.
gl노드가 접지전위에서 전원전위(Vcc)로 되면 커플링 캐패시터(C1)에 의해 pgl노드가 하이레벨로 되어 NMOS트랜지스터(M1)를 턴온시켜서 ppl노드를 전원전위(Vcc)로 프리차지시킨다. 그후 pl노드가 접지전위에서 전원전위(Vcc)로 되면 커플링 캐패시터(C3)에 의하여 상기 ppl노드는 "2Vcc"로 상승한다. 이때 pr노드를 전원전위(Vcc)에서 접지전위로 내려 커플링 캐패시터(C4)에 의해 PMOS트랜지스터(P1)를 턴온시키면 Vpp노드와 ppl노드의 전하 분배(charge sharing)에 의하여Vpp전위를 끌어올리게 된다.
동일한 방식에 의해 gr노드에 전원전위(Vcc)를 가하게 되면 커플링 캐패시터(C2)에 의해 NMOS트랜지스터(M2)가 턴온되어 ppr노드를 전윈전위(Vcc)로 프리차지시키고 pr노드와 ppr노드의 커플링 캐패시터(C4)에 의하여 ppr노드를 "2Vcc"까지 끌어 올린 후 pl노드를 전원전위(Vcc)에서 접지전위로 내려 커플링 캐패시터(C3)에 의해 PMOS트랜지스터(P2)를 턴온시키면 Vpp노드와 ppr노드의 전하 분배에 의하여 Vpp전위를 끌어 올리게 된다.
이러한 동작을 반복하면서 Vpp레벨이 목표 레벨에 도달할 때까지 펌핑을 계속하게 된다.
이때 상기 ppl노드와 ppr노드를 충분히 전위전위로 프리차지시키는 것은 에너지 손실을 줄이기 위해 매우 중요하며, 이를 위해서는 프리차지 트랜지스터인 M1, M2의 사이즈를 충분히 크게 해 주어야 하고, 또 이렇게 큰 트랜지스터를 구동하기 위해서는 프리차지용 커플링 캐패시터도 역시 충분히 크게 해주어야 하는데, 이렇게 되면 펌핑 효율이 저하된다.
그리고, 디램의 전류중 누설 전류는 트랜지스터의 오프 누설(off leakage)와 정합 누설(junction leakage)로 이루어지며, 셀 트랜지스터가 상대적으로 많은 수를 차지하는 디램에서는 셀의 누설 전류가 압도적이며 이중에서 오프 누설의 비중이 더 크다. 디램이 대용량화/고집적화되어 감에 따라 셀과 셀 트랜지스터의 수가 늘어나고 셀 트랜지스터의 길이가 줄어들면서 셀 트랜지스터의 누설의 비중은 훨씬 커지게 된다.
도 4는 종래의 기판 바이어스 전압(Vbb) 발생 장치의 구성도로서, 검출부(16)가 피드백되는 Vbb레벨을 감지하여 기판 바이어스 전압 펌핑 인에이블신호(bbe)를 발생시키고, 펌프 드라이버 역할을 하는 링 오실레이터(18)가 이 기판 바어스 전압 펌핑 인에이블신호(bbe)를 받아서 동작하며, 기판 바이어스 전압용 전하 펌프부(20)에서 커플링 캐패시터를 이용하여 기판 바이어스 전압(Vbb)을 발생시킨다. 이 Vbb레벨은 다시 상기 검출부(16)에 피드백되어 기판 바이어스 전압 펌핑 인에이블신호(bbe)로 펌핑 및 펌핑 정지를 반복하면서 Vbb레벨을 목표 레벨로 유지시킨다.
도 5는 도 4에 도시된 전하 펌프부의 내부 회로도이고, 도 6은 도 5의 각 노드의 신호 파형도로서, 상기의 전하 펌프부(20)의 동작은 다음과 같다.
먼저, 참조부호 pl은 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호(왼쪽), pr은 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호(오른쪽), gl은 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(왼쪽), gr은 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(오른쪽)이다.
gl노드가 전원전위(Vcc)에서 접지전위로 되면 커플링 캐패시터(C1)에 의해 pgl노드가 로우레벨로 되어 PMOS트랜지스터(PM1)를 턴온시켜서 ppl노드를 접지전위로 프리차지시킨다. 그후 pl노드가 전원전위(Vcc)에서 접지전위로 되면 커플링 캐패시터(C3)에 의하여 상기 ppl노드는 "-Vcc"로 하강한다. 이때 pr노드를 접지전위에서 전원전위(Vcc)로 올려 커플링 캐패시터(C4)에 의해 NMOS트랜지스터(NM1)를 턴온시키면 Vbb노드와 ppl노드의 전하 분배(charge sharing)에 의하여 Vbb전위를 끌어내리게 된다.
동일한 방식에 의해 gr노드에 접지전위를 가하게 되면 커플링 캐패시터(C2)에 의해 PMOS트랜지스터(PM2)가 턴온되어 ppr노드를 접지전위로 프리차지시키고 pr노드와 ppr노드의 커플링 캐패시터(C4)에 의하여 상기 ppr노드를 "-Vcc"까지 끌어 내린 후 pl노드를 접지전위에서 전원전위(Vcc)로 올려 커플링 캐패시터(C3)에 의해 NMOS트랜지스터(NM2)를 턴온시키면 Vbb노드와 ppr노드의 전하 분배에 의하여 Vbb전위를 끌어 내리게 된다.
이러한 동작을 반복하면서 Vbb레벨이 목표 레벨에 도달할 때까지 펌핑을 계속하게 된다.
이때 ppl노드와 ppr노드를 충분히 접지전위로 프리차지시키는 것은 에너지 손실을 줄이기 위해 매우 중요하며, 이를 위해서는 프리차지 트랜지스터인 PM1, PM2의 사이즈를 충분히 크게 해 주어야 하고, 또 이렇게 큰 트랜지스터를 구동하기 위해서는 프리차지용 커플링 캐패시터도 역시 충분히 크게 해주어야 하는데, 이렇게 되면 펌핑 효율이 저하된다.
따라서 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 펌핑 효율을 높여 전류 소모를 대폭 줄이고 안정된 셀 트랜지스터 구동전압 또는 기판 바이어스 전압을 발생시키도록 한 전압 발생 장치를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 전압 발생장치는, 링 오실레이터로부터의 제어신호에 의해 전하 펌핑동작을 행하고, 내부적으로 프리차지 트랜지스터를 갖춘 전하 펌프부를 구비한 전압 발생 장치에 있어서,
상기 링 오실레이터에서 제공되는 제어신호에 따라 상기 프리차지 트랜지스터의 백 바이어스를 제어하는 제어부를 구비하는 것을 특징으로 한다.
도 1은 종래의 셀 트랜지스터 구동전압(Vpp) 발생 장치의 구성도,
도 2는 도 1에 도시된 전하 펌프부의 내부 회로도,
도 3은 도 2의 각 노드의 신호 파형도,
도 4는 종래의 기판 바이어스 전압(Vbb) 발생 장치의 구성도,
도 5는 도 4에 도시된 전하 펌프부의 내부 회로도,
도 6은 도 5의 각 노드의 신호 파형도,
도 7은 본 발명의 실시예에 적용되는 셀 트랜지스터 구동전압 발생 장치의 주요부를 설명하는 구성도,
도 8은 도 7의 각 노드의 신호 파형도,
도 9는 본 발명의 다른 실시예에 적용되는 셀 트랜지스터 구동전압 발생 장치의 주요부를 설명하는 구성도,
도 10은 도 9의 각 노드의 신호 파형도,
도 11은 본 발명의 실시예와 종래 기술간의 차이를 나타낸 시뮬레이션 파형도,
도 12는 본 발명의 또 다른 실시예에 적용되는 기판 바이어스 전압 발생 장치의 주요부를 설명하는 구성도,
도 13은 도 12의 각 노드의 신호 파형도,
도 14는 본 발명의 또 다른 실시예에 적용되는 기판 바이어스 전압 발생 장치의 주요부를 설명하는 구성도,
도 15는 도 14의 각 노드의 신호 파형도,
도 16은 본 발명의 또 다른 실시예와 종래 기술간의 차이를 나타낸 시뮬레이션 파형도이다.
< 도면의 주요부분에 대한 부호의 설명>
10, 16 : 검출부 12, 18 : 링 오실레이터
14, 20 : 전하 펌프부
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 7은 본 발명의 실시예에 적용되는 셀 트랜지스터 구동전압 발생 장치의 주요부를 설명하는 구성도로서, 종래 구성에서와 같이 Vpp레벨을 검출하는 검출부와 그 검출부로부터의 제어신호에 의해 동작하는 링 오실레이터 및 그 링 오실레이터로부터의 제어신호에 의해 희망하는 고전압(Vpp)레벨까지로의 펌핑을 행하는 전하 펌프부를 갖는 전압 발생 장치에서, 상기 링 오실레이터와 고전압용 전하 펌프부 사이에 상기 링 오실레이터에서 제공되는 제어신호에 따라 상기 전하 펌프부내의 프리차지 트랜지스터의 백 바이어스를 제어하는 제어부(30, 40)가 추가로 구비된다.
즉, 상기 고전압 전하 펌프부는 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)에 의해 제어되는 프리차지 트랜지스터(M1)와, 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)에 의해 제어되는 프리차지 트랜지스터(M2), 상기 트랜지스터(M1)와 Vpp노드 사이에 접속되어 고전압 펌핑 레벨을 Vpp노드로 전송하는 트랜지스터(P1) 및, 상기 트랜지스터(M2)와 Vpp노드 사이에 접속되어 고전압 펌핑 레벨을 Vpp노드로 전송하는 트랜지스터(P2)를 구비한다.
그리고, 상기 트랜지스터(P1, M1)간의 접속 노드(ppl1; 고전압 펌핑 노드)에는 커플링 캐패시터(C3)를 매개로 한 고전압 펌프용 커플링 캐패시터 구동신호(pl1)가 인가되고, 상기 트랜지스터(P2, M2)간의 접속 노드(ppr1; 고전압 펌핑 노드)에는 커플링 캐패시터(C4)를 매개로 한 고전압 펌프용 커플링 캐패시터 구동신호(pr1)가 인가된다.
상기 제어부(30)는 상기 고전압 펌프용 커플링 캐패시터 구동신호(pl1)와 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)를 노어처리하는 노어 게이트(NOR1)와, 이 노어 게이트(NOR1)의 출력을 반전시켜 상기 프리차지 트랜지스터(M1)의 백 바이어스단으로 제공하는 인버터(IV1)로 구성된다.
상기 제어부(40)는 상기 고전압 펌프용 커플링 캐패시터 구동신호(pr1)와 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)를 노어처리하는 노어 게이트(NOR2)와, 이 노어 게이트(NOR2)의 출력을 반전시켜 상기 프리차지 트랜지스터(M2)의 백 바이어스단으로 제공하는 인버터(IV2)로 구성된다.
상기와 같이 구성된 도 7의 구성에 따른 동작에 대해 도 8의 신호 파형도를 참조하여 설명하면 다음과 같다.
gl1노드가 접지전위에서 전원전위(Vcc)로 되면 커플링 캐패시터(C1)에 의해 pgl1노드가 하이레벨로 되어 프리차지 트랜지스터인 NMOS트랜지스터(M1)를 턴온시켜서 ppl1노드를 전윈전위(Vcc)로 프리차지시킨다. 그후 pl1노드가 접지전위에서 전원전위(Vcc)로 되면 커플링 캐패시터(C3)에 의하여 상기 ppl1노드는 "2Vcc"로 상승한다. 이때 pr1노드를 전원전위(Vcc)에서 접지전위로 내려 커플링 캐패시터(C4)에 의해 PMOS트랜지스터(P1)를 턴온시키면 Vpp노드와 ppl1노드의 전하 분배(charge sharing)에 의하여 Vpp전위를 끌어올리게 된다.
동일한 방식에 의해 gr1노드에 전원전위(Vcc)를 가하게 되면 커플링 캐패시터(C2)에 의해 프리차지 트랜지스터인 NMOS트랜지스터(M2)가 턴온되어 ppr1노드를 전원전위(Vcc)로 프리차지시키고(이때 상기 ppl1노드는 하이레벨로 되어 있어서 PMOS트랜지스터(P2)를 턴오프시켜 Vpp노드와 ppr1노드는 차단되어 있음.) pr1노드와 ppr1노드의 커플링 캐패시터(C4)에 의하여 상기 ppr1노드를 "2Vcc"까지 끌어 올린 후 pl1노드를 전원전위(Vcc)에서 접지전위로 내려 커플링 캐패시터(C3)에 의해 PMOS트랜지스터(P2)를 턴온시키면 Vpp노드와 ppr1노드의 전하 분배에 의하여 Vpp전위를 끌어 올리게 된다.
이러한 동작을 반복하면서 Vpp레벨이 목표 레벨에 도달할 때까지 펌핑을 계속하게 된다.
도 7에서, 상기 ppl1노드와 ppr1노드를 전원전위(Vcc)로 프리차지시킬 때 에너지 손실을 줄이면서 충분히 전원전위(Vcc)까지 프리차지시키기 위해 제어부(30)에서는 고전압 펌프용 커플링 캐패시터 구동신호(pl1)와 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)를 노어 게이트(NOR1)에서 노어처리한 후 인버터(IV1)를 거쳐 프리차지 트랜지스터(M1)의 벌크단에 인가하고, 제어부(40)에서는 고전압 펌프용 커플링 캐패시터 구동신호(pr1)와 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)를 노어 게이트(NOR2)에서 노어처리한 후 인버터(IV2)를 거쳐 프리차지 트랜지스터(M2)의 벌크단에 인가한다.
이렇게 하면 평소에는 종래의 Vpp 펌프 구조와 동일하게 동작하고, 프리차지시에는 프리차지 트랜지스터(M1, M2)가 턴온되는 시점(동시 또는 전,후의 시점일 수도 있음)에서 프리차지 트랜지스터(M1, M2)의 백 바이어스(벌크 바이어스)를 전원전위(Vcc)로 만들어 그 프리차지 트랜지스터(M1, M2)의 스레시홀드 전압을 낮추어주고 동시에 프리차지 트랜지스터(M1, M2)의 벌크로부터 ppl1, ppr1노드로 연결되는 pn접합을 통해 전류를 흘려 넣어줌으로써 프리차지용 커플링 캐패시터(C1, C2)를 크게 하지 않고도 더 빠른 시간에 프리차지시켜 준다.
도 9는 본 발명의 다른 실시예에 적용되는 셀 트랜지스터 구동전압 발생 장치의 주요부를 설명하는 구성도로서, 도 7의 구성과 거의 유사하고 다만 차이나는 점은 제어부(50, 60)의 구성이 차이난다.
즉, 도 9에서 제어부(50)는 상기 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)를 반전시키는 인버터(IV3)와, 이 인버터(IV3)의 출력을 재차 반전시켜 전하 펌프부의 프리차지 트랜지스터(M1)의 백 바이어스단으로 제공하는 인버터(IV4)로 구성된다.
상기 제어부(60)는 상기 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)를 반전시키는 인버터(IV5)와, 이 인버터(IV5)의 출력을 재차 반전시켜 전하 펌프부의 프리차지 트랜지스터(M2)의 백 바이어스단으로 제공하는 인버터(IV6)로 구성된다.
상기와 같이 구성된 도 9의 구성에 따른 동작에 대해 도 10의 신호 파형도를 참조하여 설명하면 다음과 같다.
gl1노드가 접지전위에서 전원전위(Vcc)로 되면 커플링 캐패시터(C1)에 의해 pgl1노드가 하이레벨로 되어 프리차지 트랜지스터인 NMOS트랜지스터(M1)를 턴온시켜서 ppl1노드(고전압 펌핑 노드)를 전윈전위(Vcc)로 프리차지시킨다. 그후 pl1노드가 접지전위에서 전원전위(Vcc)로 되면 커플링 캐패시터(C3)에 의하여 상기 ppl1노드는 "2Vcc"로 상승한다. 이때 pr1노드를 전원전위(Vcc)에서 접지전위로 내려 커플링 캐패시터(C4)에 의해 PMOS트랜지스터(P1)를 턴온시키면 Vpp노드와 ppl1노드의 전하 분배(charge sharing)에 의하여 Vpp전위를 끌어올리게 된다.
동일한 방식에 의해 gr1노드에 전원전위(Vcc)를 가하게 되면 커플링 캐패시터(C2)에 의해 프리차지 트랜지스터인 NMOS트랜지스터(M2)가 턴온되어 ppr1노드(고전압 펌핑 노드)를 전원전위(Vcc)로 프리차지시키고(이때 상기 ppl1노드는 하이레벨로 되어 있어서 PMOS트랜지스터(P2)를 턴오프시켜 Vpp노드와 ppr1노드는 차단되어 있음.) pr1노드와 ppr1노드의 커플링 캐패시터(C4)에 의하여 상기 ppr1노드를 "2Vcc"까지 끌어 올린 후 pl1노드를 전원전위(Vcc)에서 접지전위로 내려 커플링 캐패시터(C3)에 의해 PMOS트랜지스터(P2)를 턴온시키면 Vpp노드와 ppr1노드의 전하 분배에 의하여 Vpp전위를 끌어 올리게 된다.
이러한 동작을 반복하면서 Vpp레벨이 목표 레벨에 도달할 때까지 펌핑을 계속하게 된다.
도 9에서, 상기 ppl1노드와 ppr1노드를 전원전위(Vcc)로 프리차지시킬 때 에너지 손실을 줄이면서 충분히 전원전위(Vcc)까지 프리차지시키기 위해 제어부(50)에서는 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)를 버퍼링하여 프리차지 트랜지스터(M1)의 벌크단에 인가하고, 제어부(60)에서는 고전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)를 버퍼링하여 프리차지 트랜지스터(M2)의 벌크단에 인가한다.
이렇게 하면 평소에는 종래의 Vpp 펌프 구조와 동일하게 동작하고, 프리차지시에는 프리차지 트랜지스터(M1, M2)가 턴온되는 시점(동시 또는 전,후의 시점일 수도 있음)에서 프리차지 트랜지스터(M1, M2)의 백 바이어스(벌크 바이어스)를 전원전위(Vcc)로 만들어 그 프리차지 트랜지스터(M1, M2)의 스레시홀드 전압을 낮추어주고 동시에 프리차지 트랜지스터(M1, M2)의 벌크로부터 ppl1, ppr1노드로 연결되는 pn접합을 통해 전류를 흘려 넣어줌으로써 프리차지용 커플링 캐패시터(C1, C2)를 크게 하지 않고도 더 빠른 시간에 프리차지시켜 준다.
상술한 도 7의 경우는 ppl1노드 또는 ppr1노드가 로우레벨이면 프리차지 트랜지스터의 벌크 바이어스를 로우레벨로 하여 ppl1노드 또는 ppr1노드의 누설 전류를 줄이도록 하였고, 도 9에서는 그러한 신호가 없는 경우를 도시한 것이다.
그리고, 상술한 본 발명의 실시예에서 설명한 고전압(Vpp)을 발생시키는 장치를 이용하게 되면 도 11에서와 같이 본 발명의 실시예의 구성이 종래의 구성에 비해 보다 나은 펌핑 효율 및 펌프 구동능력을 지녔음을 알 수 있다.
도 12는 본 발명의 또 다른 실시예에 적용되는 기판 바이어스 전압 발생 장치의 주요부를 설명하는 구성도로서, 종래 구성에서와 같이 Vbb레벨을 검출하는 검출부와 그 검출부로부터의 제어신호에 의해 동작하는 링 오실레이터 및 그 링 오실레이터로부터의 제어신호에 의해 희망하는 기판 바이어스 전압(Vbb)레벨까지로의 펌핑을 행하는 전하 펌프부를 갖는 전압 발생 장치에서, 상기 링 오실레이터와 기판 바이어스 전압용 전하 펌프부 사이에 상기 링 오실레이터에서 제공되는 제어신호에 따라 상기 전하 펌프부내의 프리차지 트랜지스터의 백 바이어스를 제어하는 제어부(70, 80)가 추가로 구비된다.
즉, 상기 기판 바이어스 전압용 전하 펌프부는 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)에 의해 제어되는 프리차지 트랜지스터(PM1)와, 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)에 의해 제어되는 프리차지 트랜지스터(PM2), 상기 트랜지스터(PM1)와 Vbb노드 사이에 접속되어 기판 바이어스 전압 펌핑 레벨을 Vbb노드로 전송하는 트랜지스터(NM1) 및, 상기 트랜지스터(PM2)와 Vbb노드 사이에 접속되어 기판 바이어스 전압 펌핑 레벨을 Vbb노드로 전송하는 트랜지스터(NM2)를 구비한다.
그리고, 상기 트랜지스터(NM1, PM1)간의 접속 노드(ppl1; 기판 바이어스 전압 펌핑 노드)에는 커플링 캐패시터(C3)를 매개로 한 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호(pl1)가 인가되고, 상기 트랜지스터(NM2, PM2)간의 접속 노드(ppr1; 기판 바이어스 전압 펌핑 노드)에는 커플링 캐패시터(C4)를 매개로 한 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호(pr1)가 인가된다.
상기 제어부(70)는 상기 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호(pl1)와 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)를 낸드처리하는 낸드 게이트(ND1)와, 이 낸드 게이트(ND1)의 출력을 반전시켜 상기프리차지 트랜지스터(PM1)의 백 바이어스단으로 제공하는 인버터(IV7)로 구성된다.
상기 제어부(80)는 상기 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호(pr1)와 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)를 낸드처리하는 낸드 게이트(ND2)와, 이 낸드 게이트(ND2)의 출력을 반전시켜 상기 프리차지 트랜지스터(PM2)의 백 바이어스단으로 제공하는 인버터(IV8)로 구성된다.
상기와 같이 구성된 도 12의 구성에 따른 동작에 대해 도 13의 신호 파형도를 참조하여 설명하면 다음과 같다.
gl1노드가 전원전위(Vcc)에서 접지전위로 되면 커플링 캐패시터(C1)에 의해 pgl1노드가 로우레벨로 되어 PMOS트랜지스터(PM1)를 턴온시켜서 ppl1노드를 접지전위로 프리차지시킨다. 그후 pl1노드가 전원전위(Vcc)에서 접지전위로 되면 커플링 캐패시터(C3)에 의하여 상기 ppl1노드는 "-Vcc"근처로 하강한다. 이때 pr1노드를 접지전위에서 전원전위(Vcc)로 올려 커플링 캐패시터(C4)에 의해 NMOS트랜지스터(NM1)를 턴온시키면 Vbb노드와 ppl노드의 전하 분배(charge sharing)에 의하여 Vbb전위를 끌어내리게 된다.
동일한 방식에 의해 gr1노드에 접지전위를 가하게 되면 커플링 캐패시터(C2)에 의해 PMOS트랜지스터(PM2)가 턴온되어 ppr노드를 전윈전위(Vcc)로 프리차지시키고(이때 상기 ppl1노드가 로우레벨로 되어 있어서 NMOS트랜지스터(NM2)를 턴오프시켜 Vbb노드와 ppr1노드는 차단되어 있음) pr1노드와 ppr1노드의 커플링 캐패시터(C4)에 의하여 ppr1노드를 "-Vcc"까지 끌어 내린 후 pl1노드를 접지전위에서 전원전위(Vcc)로 올려 커플링 캐패시터(C3)에 의해 NMOS트랜지스터(NM2)를 턴온시키면 Vbb노드와 ppr1노드의 전하 분배에 의하여 Vbb전위를 끌어 내리게 된다.
이러한 동작을 반복하면서 Vbb레벨이 목표 레벨에 도달할 때까지 펌핑을 계속하게 된다.
도 12에서, 상기 ppl1노드와 ppr1노드를 접지전위로 프리차지시킬 때 에너지 손실을 줄이면서 충분히 접지전위까지 프리차지시키기 위해 제어부(70)에서는 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호(pl1)와 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)를 낸드 게이트(ND1)에서 낸드처리한 후 인버터(IV7)를 거쳐 프리차지 트랜지스터(PM1)의 벌크단에 인가하고, 제어부(80)에서는 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호(pr1)와 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)를 낸드 게이트(ND2)에서 낸드처리한 후 인버터(IV8)를 거쳐 프리차지 트랜지스터(PM2)의 벌크단에 인가한다.
이렇게 하면 평소에는 종래의 Vbb 펌프 구조와 동일하게 동작하고, 프리차지시에는 프리차지 트랜지스터(PM1, PM2)가 턴온되는 시점(동시 또는 전,후의 시점일 수도 있음)에서 프리차지 트랜지스터(PM1, PM2)의 백 바이어스(벌크 바이어스)를 접지전위로 만들어 그 프리차지 트랜지스터(PM1, PM2)의 스레시홀드 전압을 낮추어주고 동시에 ppl1노드, ppr1노드로부터 프리차지 트랜지스터(PM1, PM2)의 벌크로 연결되는 pn접합을 통해 전류를 빼줌으로써 프리차지용 커플링 캐패시터(C1, C2)를 크게 하지 않고도 더 빠른 시간에 프리차지시켜 준다.
도 14는 본 발명의 또 다른 실시예에 적용되는 기판 바이어스 전압 발생 장치의 주요부를 설명하는 구성도로서, 도 12의 구성과 거의 유사하고 다만 차이나는점은 제어부(90, 100)의 구성이 차이난다.
즉, 도 14에서 제어부(90)는 상기 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)를 반전시키는 인버터(IV9)와, 이 인버터(IV9)의 출력을 재차 반전시켜 전하 펌프부의 프리차지 트랜지스터(PM1)의 백 바이어스단으로 제공하는 인버터(IV10)로 구성된다.
상기 제어부(100)는 상기 기판 바이어스전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)를 반전시키는 인버터(IV11)와, 이 인버터(IV11)의 출력을 재차 반전시켜 전하 펌프부의 프리차지 트랜지스터(PM2)의 백 바이어스단으로 제공하는 인버터(IV12)로 구성된다.
상기와 같이 구성된 도 14의 구성에 따른 동작에 대해 도 15의 신호 파형도를 참조하여 설명하면 다음과 같다.
gl1노드가 전원전위(Vcc)에서 접지전위로 되면 커플링 캐패시터(C1)에 의해 pgl2노드가 로우레벨로 되어 PMOS트랜지스터(PM1)를 턴온시켜서 ppl2노드(기판 바이어스 전압 펌핑 노드)를 접지전위로 프리차지시킨다. 그후 pl1노드가 전원전위(Vcc)에서 접지전위로 되면 커플링 캐패시터(C3)에 의하여 상기 ppl2노드는 "-Vcc"근처로 하강한다. 이때 pr1노드를 접지전위에서 전원전위(Vcc)로 올려 커플링 캐패시터(C4)에 의해 NMOS트랜지스터(NM1)를 턴온시키면 Vbb노드와 ppl2노드의 전하 분배(charge sharing)에 의하여 Vbb전위를 끌어내리게 된다.
동일한 방식에 의해 gr1노드에 접지전위를 가하게 되면 커플링 캐패시터(C2)에 의해 PMOS트랜지스터(PM2)가 턴온되어 ppr2노드(기판 바이어스 전압 펌핑 노드)를 접지전위로 프리차지시키고 (이때 ppl2노드가 로우레벨로 되어 있어서 NMOS트랜지스터(NM2)를 턴오프시켜 Vbb노드와 ppr2노드는 차단되어 있음) pr1노드와 ppr2노드의 커플링 캐패시터(C4)에 의하여 ppr2노드를 "-Vcc"까지 끌어 내린 후 pl1노드를 접지전위에서 전원전위(Vcc)로 올려 커플링 캐패시터(C3)에 의해 NMOS트랜지스터(NM2)를 턴온시키면 Vbb노드와 ppr2노드의 전하 분배에 의하여 Vbb전위를 끌어 내리게 된다.
이러한 동작을 반복하면서 Vbb레벨이 목표 레벨에 도달할 때까지 펌핑을 계속하게 된다.
도 14에서, 상기 ppl2노드와 ppr2노드를 접지전위로 프리차지시킬 때 에너지 손실을 줄이면서 충분히 접지전위까지 프리차지시키기 위해 제어부(90)에서는 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gl1)를 버퍼링하여 프리차지 트랜지스터(PM1)의 벌크단에 인가하고, 제어부(100)에서는 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호(gr1)를 버퍼링하여 프리차지 트랜지스터(PM2)의 벌크단에 인가한다.
이렇게 하면 평소에는 종래의 Vbb 펌프 구조와 동일하게 동작하고, 프리차지시에는 프리차지 트랜지스터(PM1, PM2)가 턴온되는 시점(동시 또는 전,후의 시점일 수도 있음)에서 프리차지 트랜지스터(PM1, PM2)의 백 바이어스(벌크 바이어스)를 접지전위로 만들어 그 프리차지 트랜지스터(PM1, PM2)의 스레시홀드 전압을 낮추어주고 동시에 ppl2, ppr2노드로부터 프리차지 트랜지스터(PM1, PM2)의 벌크로 연결되는 pn접합을 통해 전류를 빼줌으로써 프리차지용 커플링 캐패시터(C1, C2)를 크게 하지 않고도 더 빠른 시간에 프리차지시켜 준다.
상술한 도 12의 경우는 ppl2노드 또는 ppr2노드가 하이레벨이면 프리차지 트랜지스터의 벌크 바이어스를 하이레벨로 하여 ppl2노드 또는 ppr2노드의 누설 전류를 줄이도록 하였고, 도 14에서는 그러한 신호가 없는 경우를 도시한 것이다.
그리고, 상술한 본 발명의 실시예에서 설명한 기판 바이어스 전압(Vbb)을 발생시키는 장치를 이용하게 되면 도 16에서와 같이 본 발명의 실시예의 구성이 종래의 구성에 비해 보다 나은 펌핑 효율 및 펌프 구동능력을 지녔음을 알 수 있다.
이상 설명한 바와 같은 본 발명에 의하면, Vpp 또는 Vbb펌핑용 커플링 캐패시터 노드를 프리차지시킬 때 Vpp 또는 Vbb펌핑 노드 프리차지용 트랜지스터의 스레시홀드 전압을 낮추어주고 동시에 프리차지 트랜지스터의 벌크 바이어스를 높이거나 낮게 제어하여 프리차지 트랜지스터의 벌크와 Vpp 또는 Vbb펌핑 노드간의 pn접합을 통해 전류를 흘려 주거나 빼주게 되므로, 레이아웃 사이즈의 부담도 줄이고 펌핑 효율 및 펌핑 구동능력을 높여 반도체 소자의 저소비 전력화에 기여하게 된다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변형 등에 의한 기술사상은 다음의 특허청구범위에 속하는 기술사상으로 보아야 한다.

Claims (15)

  1. 링 오실레이터로부터 출력된 최소한 고전압 펌프용 커플링 캐패시터 구동신호와 고전압 펌프 프리차지용 커플링 캐패시터 구동신호를 포함하는 복수개의 제어신호에 의해 전하 펌핑동작을 행하고, 내부적으로 프리차지 트랜지스터를 갖춘 전하 펌프부를 구비한 전압 발생 장치에 있어서,
    상기 링 오실레이터에서 제공되는 상기 복수개의 제어신호를 조합하여, 상기 프리차지 트랜지스터의 백 바이어스를 제어하는 제어부를 구비하는 것을 특징으로 하는 전압 발생 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제어부는 상기 고전압 펌프용 커플링 캐패시터 구동신호의 천이와 동시에 또는 신호천이 바로 직전에 상기 프리차지 트랜지스터의 벌크 바이어스를 일정 폭의 로우레벨로 제어하는 것을 특징으로 하는 전압 발생 장치.
  4. 제 1항에 있어서,
    상기 제어부는 고전압 펌프용 커플링 캐패시터 구동신호와 고전압 펌프 프리차지용 커플링 캐패시터 구동신호를 논리연산하여 상기 프리차지 트랜지스터의 백바이어스단으로 제공하는 연산소자로 구성되는 것을 특징으로 하는 전압 발생 장치.
  5. 제 4항에 있어서,
    상기 연산소자는 오어 로직인 것을 특징으로 하는 전압 발생 장치.
  6. 제 1항에 있어서,
    상기 제어신호는 고전압 펌프 프리차지용 커플링 캐패시터 구동신호인 것을 특징으로 하는 전압 발생 장치.
  7. 제 1항에 있어서,
    상기 제어부는 고전압 펌프 프리차지용 커플링 캐패시터 구동신호를 버퍼링하여 상기 프리차지 트랜지스터의 백 바이어스단으로 제공하는 버퍼로 구성되는 것을 특징으로 하는 전압 발생 장치.
  8. 제 7항에 있어서,
    상기 버퍼는 상호 직렬로 접속된 짝수개의 인버터로 구성되는 것을 특징으로 하는 전압 발생 장치.
  9. 제 1항에 있어서,
    상기 제어신호는 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호와 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호인 것을 특징으로 하는 전압 발생 장치.
  10. 제 9항에 있어서,
    상기 제어부는 상기 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호의 천이와 동시에 또는 신호천이 바로 직전에 상기 프리차지 트랜지스터의 벌크 바이어스를 일정 폭의 하이레벨로 제어하는 것을 특징으로 하는 전압 발생 장치.
  11. 제 1항에 있어서,
    상기 제어부는 기판 바이어스 전압 펌프용 커플링 캐패시터 구동신호와 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호를 논리연산하여 상기 프리차지 트랜지스터의 백 바이어스단으로 제공하는 연산소자로 구성되는 것을 특징으로 하는 전압 발생 장치.
  12. 제 11항에 있어서,
    상기 연산소자는 앤드 로직인 것을 특징으로 하는 전압 발생 장치.
  13. 제 1항에 있어서,
    상기 제어신호는 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호인 것을 특징으로 하는 전압 발생 장치.
  14. 제 1항에 있어서,
    상기 제어부는 기판 바이어스 전압 펌프 프리차지용 커플링 캐패시터 구동신호를 버퍼링하여 상기 프리차지 트랜지스터의 백 바이어스단으로 제공하는 버퍼로 구성되는 것을 특징으로 하는 전압 발생 장치.
  15. 제 14항에 있어서,
    상기 버퍼는 상호 직렬로 접속된 짝수개의 인버터로 구성되는 것을 특징으로 하는 전압 발생 장치.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002025287A (ja) * 2000-07-12 2002-01-25 Hitachi Ltd 半導体記憶装置
US6404270B1 (en) * 2000-11-28 2002-06-11 Cypress Semiconductor Corp. Switched well technique for biasing cross-coupled switches or drivers
JP2002237197A (ja) * 2001-02-14 2002-08-23 Mitsubishi Electric Corp 半導体記憶装置
US6731527B2 (en) * 2001-07-11 2004-05-04 Micron Technology, Inc. Architecture for a semiconductor memory device for minimizing interference and cross-coupling between control signal lines and power lines
KR100633329B1 (ko) * 2004-05-06 2006-10-12 주식회사 하이닉스반도체 반도체 소자의 승압전압 생성회로
US7382177B2 (en) * 2004-10-25 2008-06-03 Micron Technology, Inc. Voltage charge pump and method of operating the same
KR100696958B1 (ko) * 2005-04-29 2007-03-20 주식회사 하이닉스반도체 내부 전압 발생 회로
US7855592B1 (en) 2006-09-28 2010-12-21 Cypress Semiconductor Corporation Charge pump
KR100915834B1 (ko) * 2008-08-08 2009-09-07 주식회사 하이닉스반도체 반도체 메모리 장치의 펌핑 전압 생성 회로

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5003197A (en) * 1989-01-19 1991-03-26 Xicor, Inc. Substrate bias voltage generating and regulating apparatus
KR100320610B1 (ko) * 1997-12-24 2002-04-22 박종섭 반도체메모리장치

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