JP2002025287A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 フラッシュメモリのような内部昇圧回路を有
する半導体記憶装置において、書込み動作から抜け出せ
なくなる事態を回避できるとともに、外部電源電圧のレ
ベルに応じて速やかに書込み動作を終了することができ
るようにする。 【解決手段】 内部昇圧回路を備えた半導体記憶装置に
おいて、昇圧電圧が所定電位に達したか検出する電圧検
出回路（リミッタ回路ＬＭ）と、所定時間を計時可能な
タイマとを設け、制御回路は、昇圧電圧が所定電位に達
したことを上記電圧検出回路が検出した場合に上記昇圧
電圧を選択メモリセルに印加する一方、昇圧回路が昇圧
動作を開始した後所定時間経過したことをタイマの計時
情報に基づいて検知した場合に、上記昇圧回路で発生さ
れた昇圧電圧が所定電位に達していなくても昇圧された
電圧を選択メモリセルに印加するようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、内部昇圧回路を
有し記憶情報を電気的に消去可能な不揮発性メモリに適
用して特に有効な技術に関し、例えば携帯用電子機器に
用いられるフラッシュメモリに利用して有効な技術に関
するものである。

【０００２】

【従来の技術】携帯用電子機器においてはデータの記憶
装置としてＤＲＡＭのような揮発性メモリやフラッシュ
メモリのような不揮発性メモリが用いられている。一
方、携帯用電子機器においては電池が電源として用いら
れており、常に電池が切れる危険性を含んでいる。その
ため、携帯用電子機器では、電池が切れてもデータが消
えない不揮発性メモリが主流になりつつある。

【０００３】フラッシュメモリは、コントロールゲート
およびフローティングゲートを有する２重ゲート構造の
ＭＯＳＦＥＴからなる不揮発性記憶素子をメモリセルに
使用しており、フローティングゲートの固定電荷量を変
えることでＭＯＳＦＥＴのしきい値電圧を変化させ情報
を記憶することができる。かかるフラッシュメモリにお
いては、メモリセルへの書込み・消去動作に、不揮発性
記憶素子のフローティングゲートから電荷を引き抜いた
り注入したりしてしきい値電圧を変化させるために高電
圧（例えば±１０Ｖ以上）が必要とされる。フラッシュ
メモリでは、かかる高電圧をメモリチップ内に設けられ
ている内部昇圧回路で発生するのが一般的である。

【０００４】そして、内部昇圧回路を有するフラッシュ
メモリにおけるメモリセルへの書込み・消去動作に際し
ては、書込み・消去の開始と同時に内部昇圧回路を起動
させて内部電源を立ち上げ、内部電源がある一定の電圧
以上になってから実際にメモリセルに書込み電圧または
消去電圧を印加する。ここで、内部電源がある一定の電
圧以上になってから実際の書込み・消去を開始するタイ
ミングを決定する方式としては、発生した電圧を監視し
てタイミングを決定する方式と、ある一定時間を経過し
たならば内部電源が立ち上がっているはずであると考え
て時間でタイミングを決定する方式とがある。このう
ち、前者の方式では、何らかの原因で内部電源が所定の
電位まで達しなかった場合には、書込みまたは消去動作
から抜け出せなくなるおそれがある。そこで、従来は、
一般に、後者の時間によりタイミングを決定する方式が
採用されている。

【０００５】

【発明が解決しようとする課題】しかしながら、メモリ
セルへ実際に書込み電圧または消去電圧を印加するタイ
ミングを時間で決定する方式においては、内部電源電圧
の立上がり時間は外部からの電源電圧の大きさと昇圧回
路の能力とワード線やビット線などの負荷容量とに依存
する。このうち、昇圧回路の能力と負荷容量は設計した
回路から求めることができる。また、外部電源はスペッ
クで規定されているので、スペックで定める下限値の電
源電圧（一般には使用電源電圧よりも１０％程度低い電
圧）が印加されているときに、回路内のワースト容量に
対する書込み・消去を行なう場合にも充分に内部電源電
圧が立ち上がると予想される時間を算定してタイミング
を決定することとなる。

【０００６】ところが、近年、メモリの外部電源は多様
化しており、例えば３．３Ｖや２．５Ｖ、１．８Ｖなど
で動作するものが求められている。ここで、メモリが使
用されるシステムがパーソナルコンピュータのような据
え置き型の装置の基板上に構成されるものにおいては電
源電圧も固定されており、上記のようにスペックで定め
る下限値の電源電圧（Ｖｃｃ−１０％）で昇圧回路によ
る内部電源電圧が立ち上がると予想される時間を算定し
てタイミングを決定しても特に問題はない。一方、携帯
用電子機器に用いられるメモリにあっては、ＡＣ１００
Ｖから変換された３．３Ｖのような直流電圧で動作した
り、１．８Ｖのような内蔵電池で動作する場合等が考え
られる。

【０００７】この場合、１．８Ｖが供給されたとしても
回路内のワースト容量に対する書込み・消去を行なう場
合にも充分に内部電源電圧が立ち上がると予想される時
間を算定してタイミングを決定すれば、正しいデータの
書込み、消去の点では問題はない。しかし、内部昇圧回
路がＭＯＳＦＥＴで構成されている場合、ＭＯＳＦＥＴ
のドレイン電流は動作電圧が１．８Ｖであれば３．３Ｖ
の時の１／４程度になり、内部電源の立上がり時間は４
倍長くなり、例えば３．３Ｖの電源電圧のときは１ｍＳ
（ミリ秒）で書込みが終了していたものが、１．８Ｖの
ときは４ｍＳも要してしまう。そして、実際の製品で
は、外部電源電圧１．８Ｖで使用される場合があること
を考慮して外部電源電圧が３．３Ｖの場合にも遅い方の
１．８Ｖに合わせて、書込み・消去タイミングが決定さ
れるため、外部電源電圧が３．３Ｖのときの書込み・消
去の所要時間が必要以上に長くなってしまうという問題
がある。

【０００８】さらに、本発明者らは、書込みデータのパ
ターンによっても内部電源立ち上げ時間が変化すること
を見出した。すなわち、近年、半導体記憶装置の高集積
化に伴い、半導体メモリにおいてはメモリアレイのビッ
ト線ピッチが非常に小さくなって来ており、ビット線に
寄生する基板との間の容量や上方を走る配線との間の容
量よりも隣接するビット線との間の寄生容量の方が大き
くなって来ている。

【０００９】しかも、フラッシュメモリでは、一般に書
込みデータに応じてビット線をプリチャージするととも
に１本のワード線に接続された全てのメモリセル（以
下、これを１セクタと称する）に対して同時に書込みを
行なう方式を採用しているため、２10本のようなビット
線をプリチャージすることもある。そのような場合、１
セクタの書込みデータがオール“０”や１ビットのみ
“０”（オール“１”のときは書込みが行なわれないた
め）のデータであるときは、プリチャージによって隣接
するビット線間の寄生容量に対する充電は行なわれない
のに対して、書込みデータが１０１０１０１……１０で
あるとビット線１本おきにプリチャージが行なわれる、
つまりビット線間の全ての寄生容量に対する充電が行な
われるので、この場合に最も昇圧回路の容量性負荷が重
くなる。そして、本発明者ら開発中のフラッシュメモリ
に関して詳しく検証したところ、書込みデータの種類に
よって内部電源の立上がり時間に最大で１ｍＳ程度の差
が生じることが分かった。

【００１０】従って、時間によって書込み開始タイミン
グを決定する従来の方式では、この“１０１０１０１…
…１０”データの書込みを行なう場合をデータに関する
ワーストケースとしてタイミングを決定する必要がある
ため、さらに書込み開始タイミングが遅くしなければな
らず、電源電圧１．８Ｖで上記ワーストケースを考慮し
てタイミングを決定すると、電源電圧が３．３Ｖでオー
ル“０”のデータを書き込む場合に必要な電源立上げ時
間の５倍程度の時間的余裕を持たせなくてはならず、書
込み時間が非常に遅くなってしまうことが明らかとなっ
た。

【００１１】そこで、本発明者らは、時間ではなく昇圧
した内部電源を監視して所定電位に達したならば書込み
を開始する方について検討した。しかしながら、この場
合には、例えばビット線に導電性の異物が付着したりし
てリークがあるなどの原因で内部電源が所定の電位まで
達しなかった場合には、書込み動作から抜け出せなくな
るおそれがある。また、抵抗分割回路とコンパレータと
からなるような内部電源監視回路を設けることにより、
昇圧回路に抵抗性負荷が余分に接続されることになって
内部電源の立上がり時間が長くなるという不具合がある
ことが明らかとなった。

【００１２】この発明の目的は、フラッシュメモリのよ
うな内部昇圧回路を有する半導体記憶装置において、書
込み動作から抜け出せなくなる事態を回避できるととも
に、外部電源電圧のレベルに応じて速やかに書込み動作
を終了することができるようにすることにある。

【００１３】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１５】すなわち、内部昇圧回路を備えた半導体記
憶装置において、昇圧電圧が所定電位に達したか検出す
るリミッタ回路のような電圧検出回路と、所定時間を計
時可能なタイマとを設け、制御回路は、上記昇圧電圧が
所定電位に達したことを上記電圧検出回路が検出した場
合に上記昇圧電圧を選択メモリセルに印加する一方、昇
圧回路が昇圧動作開始した後所定時間経過したことをタ
イマの計時情報に基づいて検知した場合に、上記昇圧回
路で発生された昇圧電圧が所定電位に達していなくても
昇圧された電圧を選択メモリセルに印加するようにした
ものである。

【００１６】より具体的には、複数のメモリセルと、外
部から供給される電源電圧に基づいて昇圧した電圧を発
生する昇圧回路を備え、昇圧回路で発生された電圧が所
定電位に達したときに該昇圧電圧を選択されたメモリセ
ルに印加する半導体記憶装置において、上記昇圧回路が
所定電位に達したか検出する電圧検出回路と、上記昇圧
回路の昇圧動作の開始と停止を制御可能な制御回路と、
所定時間を計時可能なタイマとを備え、上記制御回路
は、上記昇圧電圧が所定電位に達したことを上記電圧検
出回路が検出した場合に上記昇圧電圧を選択メモリセル
に印加する一方、上記昇圧回路が昇圧動作を開始した後
所定時間経過したことを上記タイマの計時情報に基づい
て検知した場合に、上記昇圧回路で発生された昇圧電圧
が所定電位に達していなくても昇圧された電圧を上記選
択メモリセルに印加するようにした。

【００１７】上記した手段によれば、外部電源電圧のレ
ベルが低くて昇圧回路の昇圧電圧がなかなか上がらない
場合においても、所定時間経過するとメモリセルへの書
込み開始されるため、従来のように昇圧電圧が所定電位
に達しないことで書込み動作から抜け出せなくなる事態
を回避できるとともに、外部電源電圧のレベルが高く短
時間で昇圧電圧が所定電位に達する場合には所定電位に
達したことで書込みが開始されるので速やかに書込み動
作を終了することができるようになる。

【００１８】また、望ましくは、上記昇圧電圧を供給し
たり遮断したりするスイッチ手段を備え、該スイッチ手
段は上記制御回路からの制御信号を受けて、上記昇圧電
圧を選択メモリセルに印加するように構成する。これに
よって、書込み電圧の他にベリファイ電圧など互いにレ
ベルの異なる複数の昇圧電圧を必要とする場合に、いち
いち昇圧回路で発生される電圧のレベルそのものを変え
てやることなく、スイッチの切換えのみでメモリセルに
印加される電圧を変えてやることができる。

【００１９】さらに、望ましくは、内部クロック信号を
発生するクロック発生回路を備えるようにする。これに
より、半導体記憶装置のチップ外部で昇圧回路の動作に
必要なクロックを発生して供給してやる必要がなく、ユ
ーザーの設計負担が軽減される。

【００２０】また、上記昇圧回路は上記クロック発生回
路で発生された昇圧用クロック信号に基づいて動作さ
れ、上記タイマは上記クロック発生回路で発生された計
時用クロック信号に基づいて動作されるようにすると良
い。これによって、昇圧用クロック信号を発生するクロ
ック発生回路と計時用クロック信号を発生するクロック
発生回路を共用することができる。

【００２１】また、複数のワード線を有し、上記複数の
メモリセルの各々は対応するワード線に結合され、上記
昇圧電圧は選択されたメモリセルが結合されたワード線
に印加されるように構成する。

【００２２】さらに、上記昇圧回路は、外部からの電源
電圧に基づいて正の高電圧を発生する正電圧発生回路
と、外部からの電源電圧に基づいて負の高電圧を発生す
る負電圧発生回路とを有するように構成する。これによ
って、書込みの際に必要とされる高電圧のみならず消去
の際に必要とされる高電圧もチップ内部で発生すること
ができる。

【００２３】また、上記複数のメモリセルの各々は、記
憶するデータに対応するしきい値を有するようにする。
これにより、１つのメモリセルで多値情報を記憶するこ
とができる。

【００２４】また、上記複数のメモリセルの各々は、ト
ンネル現象を利用してデータの書込みおよび消去が行な
われるようにする。トンネル現象を利用した書込み・消
去方式では、ドレイン電流を流してホットエレクトロン
をメモリセルに注入する方式に比べて一般的に高い電圧
が必要とされ、昇圧回路により負担がかかるため、本発
明を適用することでより有効な効果が得られる。

【００２５】さらに、本出願の他の発明は、記憶するデ
ータに対応するしきい値を有する複数のメモリセルと、
複数のビット線と、各ビット線毎に設けられた複数のデ
ータラッチ回路と、外部から供給される電源電圧に基づ
いて昇圧した電圧を発生する昇圧回路とを備え、上記複
数のメモリセルの各々は対応するビット線に結合され、
上記昇圧電圧が所定電位に達したときに該昇圧電圧が選
択されたメモリセルに印加され、上記データラッチ回路
にラッチされたデータに従ってメモリセルへのデータの
書き換えが行なわれる半導体記憶装置において、上記昇
圧回路が所定電位に達したか否か検出する電圧検出回路
と、上記昇圧回路の昇圧動作の開始と停止を制御可能な
制御回路と、所定時間を計時可能なタイマとを備え、上
記制御回路は、上記昇圧電圧が所定電位に達したことを
上記電圧検出回路が検出した場合に上記昇圧電圧を選択
メモリセルに印加する一方、上記昇圧回路が昇圧動作を
開始した後所定時間経過したことを上記タイマの計時情
報に基づいて検知した場合には、上記昇圧回路で発生さ
れた昇圧電圧が所定電位に達していなくても昇圧された
電圧を上記選択メモリセルに印加するようにしたもので
ある。

【００２６】上記した手段によれば、各ビット線毎にデ
ータラッチ回路が設けられているため、書込み動作を複
数回に分けて行なうことができ、上記のように昇圧電圧
が所定電位に達しなくても所定時間経過で書込みを開始
しても、書込み回数を増やすことで正確な書込みを保証
することができるので、昇圧電圧が所定電位に達しない
ことで書込み動作から抜け出せなくなる事態を回避でき
るとともに、外部電源電圧のレベルが高い場合には所定
電位に達したことで書込みが開始されるので速やかに書
込み動作を終了することができるようになる。

【００２７】上記の場合、望ましくは、上記メモリセル
の各々は、複数のしきい値のいずれか一つを有すること
で多値情報を記憶できるように構成する。これにより、
メモリアレイの面積を増大させることなく記憶容量の大
容量化を図ることができる。そして、このようにした場
合には、２値の場合に比べてさらに高い昇圧電圧が必要
になるが、本発明を適用することで外部電源電圧が低い
場合に書込み動作から抜け出せなくなるのを防止するこ
とができる。

【００２８】また、上記ビット線には上記データラッチ
回路にラッチされたデータに従って、上記昇圧回路で昇
圧された第２の電圧が印加され、上記制御回路は上記第
２の電圧が所定電位に達するまで上記タイマの起動を留
保するように構成する。ビット線の電位が充分に高くな
る前に書き込みが開始されると非選択のメモリセルのし
きい値が変化してしまうディスターブ不良を起こすおそ
れがあるが、ビット線へ印加される昇圧電圧が所定電位
に達した後にタイマの起動が開始されるため、その後所
定時間の経過で書込みを開始しても、ビット線へ印加さ
れる昇圧電圧のレベルは保証されることになり、ディス
ターブ不良が起きるのを回避することができる。

【００２９】

【発明の実施の形態】以下、本発明の実施例を、図面を
用いて説明する。

【００３０】図１は、本発明を適用して有効な昇圧回路
を内蔵した半導体記憶装置の一例としてのフラッシュメ
モリの実施例のブロック図を示す。特に制限されない
が、この実施例のフラッシュメモリＦＬＭは１つのメモ
リセルに２ビットのデータを記憶可能な多値メモリとし
て構成され、単結晶シリコンのような１個の半導体チッ
プ上に形成される。

【００３１】なお、本実施例では、メモリアレイが２つ
のマットで構成され、２つのマット間に各マット内のビ
ット線ＢＬに接続され読出し信号の増幅およびラッチを
行なうセンス＆ラッチ回路（以下センスラッチと称し、
図にはＳＬと記す）が配置されている。また、マットの
外側すなわちビット線ＢＬを挟んでセンス＆ラッチ回路
ＳＬと反対側にそれぞれ書込み、読出しデータを一時保
持するためのラッチ回路が配置されている。以下、この
ラッチ回路をデータラッチと称し、図にはＤＬと記すと
ともに、２つのマットのうち上マット側と下マット側と
でそれぞれＵ，Ｄを付して区別する。

【００３２】図１において、１０は２つのメモリマット
ＭＡＴ−Ｕ，ＭＡＴ−Ｄで構成されたメモリアレイ、２
０は４値による記憶の場合に外部から入力された書込み
データを２ビットごとに４値データ（３ビット）に変換
するデータ変換回路である。メモリマットＭＡＴ−Ｕ，
ＭＡＴ−Ｄにはそれぞれ、フローティングゲートとコン
トロールゲートとを有する２重ゲート構造のＭＯＳＦＥ
Ｔにより構成されたメモリセルがマトリックス状に配置
され、同一行のメモリセルのコントロールゲートは連続
して形成されてワード線ＷＬを構成し、同一列のメモリ
セルのドレインは共通のビット線ＢＬに接続可能にされ
ている。

【００３３】メモリアレイ１０には、各メモリマットＭ
ＡＴ−Ｕ，ＭＡＴ−Ｄに対応してそれぞれＸ系のアドレ
スデコーダ（ワードデコーダ）１３ａ，１３ｂと、該デ
コーダ１３ａ，１３ｂのデコード結果に従って各メモリ
マット内の１本のワード線ＷＬを選択レベルに駆動する
ワードドライブ回路１４ａ，１４ｂが設けられている。
特に制限されないが、この実施例のメモリアレイ１０で
は、上記ワードドライブ回路が各メモリマットの両側お
よび中央に配置されている。Ｙ系のアドレスデコーダ回
路（Ｙ−ＤＥＣ）およびこのデコーダによって選択的に
オン、オフされてデータ変換回路２０からのデータを対
応するセンスラッチに転送させるカラムスイッチ（ＣＳ
Ｗ）は、センスラッチ列（ＳＬ）およびデータラッチ列
（ＤＬ）と一体的に構成されている。

【００３４】図１では、このＹ系デコーダ回路とカラム
スイッチとセンスラッチ回路とが、１つの機能ブロック
１１（Ｙ−ＤＥＣ＆ＳＬ）で示されている。また、上記
データ変換回路２０で変換された書込みデータやメモリ
セルからの読出しデータを保持するデータラッチ列１２
ａ，１２ｂがメモリマットの外側（図では上下）にそれ
ぞれ配置されている。４値記憶の場合にデータ変換回路
２０で変換された３ビットの書込みデータはデータラッ
チ列１２ａ，１２ｂとセンスラッチ１１とに振り分けて
保持される。読出し時には、メモリセルから読み出され
たデータはデータラッチ列１２ａ，１２ｂとセンスラッ
チ１１に保持され、適宜論理演算されることで２ビット
のデータに逆変換される。

【００３５】この実施例のフラッシュメモリは、特に制
限されないが、外部のコントロール装置から与えられる
コマンド（命令）をデコードするコマンドデコーダ３１
と、該コマンドデコーダ３１のデコード結果に基づいて
当該コマンドに対応した処理を実行すべくメモリ内部の
各回路に対する制御信号を順次形成して出力する制御回
路（シーケンサ）３２とを備えており、コマンドが与え
られるとそれを解読して自動的に対応する処理を実行す
るように構成されている。上記制御回路３２は、例えば
コマンドを実行するのに必要な一連のマイクロ命令群が
格納されたＲＯＭ（リード・オンリ・メモリ）を備え、
コマンドデコーダ３１がコマンドに対応したマイクロ命
令群の先頭アドレスを生成して制御回路３２に与えるこ
とにより、マイクロ命令が順次実行されてチップ内部の
各回路に対する制御信号が形成されるように構成されて
いる。

【００３６】また、この実施例の多値フラッシュメモリ
には、上記各回路の他、書込み時や消去時にセンスラッ
チ列ＳＬのデータに基づいて書込みまたは消去が終了し
たか判定して上記制御回路３２に知らせ書込みシーケン
スまたは消去シーケンスを終了させる書込・消去判定回
路３３や、発振器や分周器を備え後述の昇圧回路の動作
クロックＣＫ１，ＣＫ２，ＣＬＫ１，ＣＬＫ２，ＰＣＬ
Ｋ２やタイマ用のクロックφｃなど内部回路の動作に必
要な複数のタイミングクロックを形成してメモリ内の各
回路に供給するクロック発生回路３４、メモリ内部の状
態を反映するとともに外部に対して外部からアクセスが
可能か否かを示すレディ／ビジィ信号Ｒ／Ｂを信号を形
成して出力したり内部回路をテストする機能を備えたス
テイタス＆テスト系回路３５、メモリアレイ１０から読
み出された信号を増幅するメインアンプ回路３６、電源
系回路３７、外部から入力されるアドレス信号や書込み
データ信号およびコマンドを取り込んで内部の所定の回
路に供給するとともに読出しデータ信号を外部へ出力す
るための入出力制御回路３８、外部から入力される制御
信号を取り込んで制御回路３２やその他内部の所定の回
路に供給する入出力バッファ３９、アドレス系制御回路
４０、メモリアレイ内に不良ビットがあった場合に予備
メモリ行と置き換えるための冗長回路４１等が設けられ
ている。

【００３７】上記電源系回路３７は、書込み電圧等の基
準となる電圧を発生する基準電源発生回路や外部から供
給される電源電圧Ｖccに基づいて書込み電圧、消去電
圧、読出し電圧、ベリファイ電圧等チップ内部で必要と
される電圧を発生する内部電源発生回路、メモリの動作
状態に応じてこれらの電圧の中から所望の電圧を選択し
てメモリアレイ１０に供給する電源切り替え回路、これ
らの回路を制御する電源制御回路３７１等からなる。前
記実施例の昇圧回路１，２は、この電源系回路３７の内
部電源発生回路部に設けられる。なお、図１において、
２１は外部から電源電圧Ｖccが印加される電源電圧端
子、２２は同じく接地電位Ｖssが印加される電源電圧端
子（グランド端子）である。

【００３８】また、上記アドレス制御系回路４０は、外
部から入力されるアドレス信号を取り込んでカウントア
ップするアドレスカウンタＡＣＮＴや、データ転送時に
Ｙアドレスを自動的に更新したりデータ消去時等に自動
的にＸアドレスを発生するアドレスジェネレータＡＧＥ
Ｎ、入力アドレスと不良アドレスとを比較してアドレス
が一致したときに選択メモリ行または列を切り換える救
済系回路等からなる。

【００３９】外部のＣＰＵ等からこの実施例のフラッシ
ュメモリに入力される制御信号としては、例えばリセッ
ト信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号Ｗ
Ｅ、出力制御信号ＯＥ、コマンドもしくはデータ入力か
アドレス入力かを示すためのコマンドイネーブル信号Ｃ
ＤＥ、システムクロックＳＣ等がある。コマンドとアド
レスはコマンドイネーブル信号ＣＤＥと書込み制御信号
ＷＥとに従って、入出力バッファ３９を介してチップ内
部に取り込まれ、書込みデータはコマンドイネーブル信
号ＣＤＥがコマンドもしくはデータ入力を示していると
きに、システムクロックＳＣが入力されることでこのク
ロックに同期してチップ内部に取り込まれる。

【００４０】図２は、上記メモリアレイ１０の概略構成
を示す。メモリアレイ１０内には複数のメモリセルＭＣ
はマトリックス状に配置され、同一行のメモリセルのコ
ントロールゲートが接続されたワード線ＷＬと、同一列
のメモリセルのドレインが接続されたビット線ＢＬとは
交差する方向に配設され、各メモリセルのソースは、接
地電位を与える共通ソース線ＳＬに接続されている。ソ
ース線ＳＬにはスイッチＳＷが設けられており、書込み
時にメモリセルのソースをオープン状態にできるように
されている。

【００４１】各ビット線ＢＬの一端にはビット線の電位
を増幅するセンスアンプ機能とデータの保持機能を有す
るセンスラッチ回路１１がビット線毎に接続され、各ビ
ット線ＢＬの他端にはデータの保持機能を有するデータ
ラッチ回路１２ａ（１２ｂ）がビット線毎に接続されて
いる。このデータラッチ回路１２ａ（１２ｂ）は、多値
メモリとして動作するときに選択メモリセルのしきい値
を段階的に変化されるためのデータを保持するのに使用
される。また、センスラッチ回路１１やデータラッチ回
路１２ａ（１２ｂ）は、対応するビット線と電気的に接
続したり切り離すためのスイッチ素子やビット線をディ
スチャージする手段を備える。センスラッチ回路１１に
は、ビット線上のデータの論理を反転するための反転回
路が設けられていても良い。かかるスイッチ素子や反転
回路を備えることにより、４値記憶の場合に、メモリセ
ルから読出しレベルを変えて読み出されたデータ同士を
ビット線上でワイヤード演算することによりメモリアレ
イ内で２ビットデータへのデータ変換を行なうことがで
きる。

【００４２】特に制限されるものでないが、この実施例
のフラッシュメモリは、各メモリセルに２値のデータを
記憶したり、４値のデータを記憶できるように構成され
ている。図３（ａ），（ｂ）はそれぞれメモリセルに２
値のデータを記憶する場合と、４値のデータを記憶する
場合のしきい値の分布が示されている。２値データを記
憶する場合、記憶データ“１”に対応するメモリセルの
しきい値は例えば４．３Ｖ±０．７Ｖのような範囲に入
るようにベリファイ電圧Ｖwvh，Ｖwvlが設定される。ま
た、記憶データ“０”に対応するメモリセルのしきい値
は例えば１．５Ｖ±０．７Ｖのような範囲に入るように
ベリファイ電圧Ｖevh，Ｖevlが設定される。そして、読
出し電圧Ｖｒは、中間の２．９Ｖのようなレベルとされ
る。

【００４３】４値データを記憶する場合、記憶データ
“１１”に対応するメモリセルのしきい値は例えば４．
８Ｖ±０．４Ｖのような範囲に入るように書込みベリフ
ァイ電圧Ｖwvh4，Ｖwvl4が設定される。また、記憶デー
タ“１０”に対応するメモリセルのしきい値は例えば
３．６Ｖ±０．４Ｖ、記憶データ“０１”に対応するメ
モリセルのしきい値は例えば２．２Ｖ±０．４Ｖ、記憶
データ“００”に対応するメモリセルのしきい値は例え
ば１．０Ｖ±０．４Ｖのような範囲にそれぞれ入るよう
に書込みベリファイ電圧Ｖwvh3，Ｖwvl3、Ｖwvh2，Ｖwv
l3、Ｖwvh1，Ｖwvl1が設定される。そして、４値の読出
し電圧Ｖｒ１，Ｖｒ２，Ｖｒ３はそれぞれ１．５Ｖ，
２．９Ｖ，３．８Ｖのようなレベルとされる。

【００４４】次に本発明の要旨を、図４を用いて説明す
る。図４において、３２１は前記制御回路３２の主制御
部（以下、ＣＰＵと称する）、３２２はこのＣＰＵ３２
１の制御プログラムなどが格納されたＲＯＭ（読出し専
用メモリ）、３７２は電源系回路３７に設けられている
内部電源発生回路を構成するチャージポンプ、３７３は
チャージポンプ３７２の出力側に設けられ昇圧電圧が所
望のレベル以上にならないように制限するリミッタ回路
で、このリミッタ回路３７３は昇圧回路の出力電圧Ｖｕ
ｐが所望のレベルに達したときにハイレベルの検出信号
ＬＭＤを出力する機能を有するように構成されている。

【００４５】なお、リミッタ回路に関してはすでに種々
の回路が知られているので、具体的な回路については説
明を省略する。簡単に概略構成を示すと、図５のように
なる。すなわち、リミッタ回路は、昇圧回路の出力端子
と接地点との間に直列に接続された２つの抵抗Ｒ１，Ｒ
２からなり昇圧電圧Ｖｕｐを抵抗Ｒ１とＲ２の抵抗比で
分割した電圧を発生する抵抗分割回路７３１と、該抵抗
分割回路７３１で発生された電圧と予め設定された所定
レベルの参照電圧Ｖｒｅｆとを比較するコンパレータ７
３２とから構成される。

【００４６】図４の実施例においては、ＣＰＵ３２１か
らの起動信号ＳＴでチャージポンプ３７２に対するクロ
ックＣＬＫを制御する論理積ゲート３７４の出力とリミ
ッタ回路３７３の出力信号ＬＭＤとを入力信号とする論
理積ゲート３７５を設けて、リミッタ出力ＬＭＤでチャ
ージポンプ３７２へのクロック信号ＣＬＫの供給を制御
して、チャージポンプ３７２の出力昇圧電圧が所望のレ
ベル以上になった場合には、チャージポンプ３７２の動
作を停止させて無駄な消費電力を減らすことができるよ
うにされている。

【００４７】また、この実施例のフラッシュメモリにお
いては、リミッタ出力ＬＭＤを制御回路３２のＣＰＵ３
２１へ供給し、ＣＰＵ３２１はこのリミッタ出力ＬＭＤ
がハイレベルに変化したのを受けてワードドライバ回路
１４ａに対してワード線ＷＬへの書込み電圧の印加を開
始させる信号Ｂを出力するように構成されている。

【００４８】さらに、この実施例においては、制御回路
３２にはタイマ３２３が設けられており、ＣＰＵ３２１
は書込み開始処理と同時にタイマ３２３にＲＯＭ３２２
から読み出した設定時間をセットして起動させ、所定時
間が経過した場合には上記リミッタ回路３７３からの検
出信号ＬＭＤがなくてもメモリセルに対する書込みまた
は消去電圧の印加を開始するように構成されている。タ
イマ３２３は、バイナリカウンタからなり、チップ内部
に設けられているクロック発生回路（図１のブロック３
４）から供給される例えば周期が５０ｎＳ（ナノ秒）の
クロックφｃを計数することで計時動作を行なう。な
お、クロックφｃを計数するバイナリカウンタからなる
タイマの代わりに、ＣＰＵがプログラムの動作でカウン
ト（レジスタの値をインクリメント）するソフトタイマ
を用いても良い。

【００４９】図６に、本発明が適用されたフラッシュメ
モリにおける制御回路３２による書込み制御手順の一例
が示されている。なお、この実施例においては、特に制
限されるものでないが、書込みとは、ワード線ＷＬ（コ
ントロールゲート）に高電圧を印加してメモリセルのフ
ローティングゲートに負の電荷を注入してそのしきい値
を高くすることである。

【００５０】制御回路３２は、書込みコマンドが入力さ
れると、内部電源発生回路のチャージポンプ３７２に対
する起動信号ＳＴを活性化して昇圧を開始させる（ステ
ップＳ１）。次に、タイマ３２３を起動させる（ステッ
プＳ２）。具体的には、ＲＯＭ３２２からタイマの設定
時間を読み出してタイマ３２３にセットする。しかる
後、ステップＳ３でリミッタ回路３７３からの検出信号
ＬＭＤが入ったか判定し、入っていないときはステップ
Ｓ４へ進み、タイマ３２３の設定時間が経過したか判定
する。そして、設定時間が経過していないときはステッ
プＳ３へ戻り、上記判定を繰返す。

【００５１】ステップＳ３で検出信号ＬＭＤが入ったと
判定したときまたは検出信号ＬＭＤがなくてもステップ
Ｓ４で設定時間が経過したと判定したときはステップＳ
５へ進み、ワードドライバ回路１４ａに対して書込み電
圧の印加を開始させる制御信号Ｂを与える。それから次
のステップＳ６でメモリセルのしきい値が所定レベルま
で変化したか調べるベリファイ読出し動作を行ない、し
きい値がベリファイ電圧まで変化していればステイタス
＆テスト系回路３５内のステータスレジスタの書込み終
了ビットに“１”を設定する書込み終了処理を行なう
（ステップＳ７）。これによって、レディ／ビジィ信号
Ｒ／Ｂがレディ状態を示すレベルに変化され、外部装置
に対して書込みが終了したことを知らせることができ
る。

【００５２】一方、しきい値がベリファイ電圧まで変化
していないときは、ステップＳ８へ移行して書込み回数
が予め設定された回数に達したか判定し、達していない
ときはステップＳ１へ戻って再度内部電源の起動からや
り直す。そして、再びステップＳ８まで来て書込み回数
が予め設定された回数に達したか判定され、書込みが終
了しないまま所定回数に達したと判定されるとステップ
Ｓ９へ移行してステータスレジスタの書込みエラービッ
トに“１”を設定する書込みエラー処理を行なう。

【００５３】図７は本発明に係る昇圧回路を備えたフラ
ッシュメモリの内部電源回路部の概略構成を示すもの
で、図７において、符号１は外部からの１．８Ｖ〜３．
３Ｖの電源電圧Ｖｃｃに基づいて第１段階の昇圧を行な
う第１昇圧回路、２は第１昇圧回路で昇圧された電圧Ｖ
WDPに基づいて第２段階の昇圧を行なう第２昇圧回路で
ある。この実施例においては、上記第１昇圧回路１は、
容量並列型の２つのチャージポンプ回路ＣＰ１１とＣＰ
１２とを備えている。一方、上記第２昇圧回路２は、容
量直列型の２つのチャージポンプ回路ＣＰ２１とＣＰ２
２とを備えている。

【００５４】特に制限されないが、上記第１昇圧回路１
の容量並列型チャージポンプ回路ＣＰ１１は電源電圧Ｖ
ｃｃに基づいて７Ｖのような昇圧電圧ＶWDPを、ＣＰ１
２は５．５Ｖのような昇圧電圧ＶCPを発生する。なお、
図７においては、前述のリミッタ回路３７３および制御
ゲート３７５が示されていないが、各チャージポンプ回
路ＣＰ１１，ＣＰ１２，ＣＰ２１，ＣＰ２２にはそれぞ
れの昇圧電圧に対応したリミッタ回路と制御ゲートが設
けられている。

【００５５】上記第２昇圧回路２の容量直列型チャージ
ポンプ回路ＣＰ２１とＣＰ２のうち、ＣＰ２１は不揮発
性記憶素子からなるメモリアレイ１０内の容量性負荷で
あるワード線ＷＬに印加される＋１８Ｖのような正の書
込み電圧ＶWWを発生し、ＣＰ２２はワード線ＷＬに印加
される−１６Ｖのような負の消去電圧ＶEWを発生する。
上記第１昇圧回路１の容量並列型チャージポンプ回路Ｃ
Ｐ１１とＣＰ１２のうちＣＰ１１で昇圧された電圧ＶWD
Pは上記第２昇圧回路２とメモリアレイ１０内のビット
線ＢＬをプリチャージするＹデコーダ＆センスラッチ回
路１１に供給され、ＣＰ１２で昇圧された電圧ＶCPは内
部論理ゲート回路４やワードデコード回路５、抵抗分割
回路などからなりワード線ＷＬに印加される読出し電圧
を発生する降圧回路６等に供給される。この降圧回路６
は、通常読み出し時には読出し電圧ＶRを、書込み時に
は書込みベリファイ電圧ＶVWを、消去時には消去ベリフ
ァイ電圧ＶVEをそれぞれ発生する。

【００５６】なお、上記内部論理ゲート回路４は、外部
電源電圧Ｖｃｃで動作するアドレスバッファやデータバ
ッファなどを構成する論理ゲート回路ではなく、メモリ
アレイ１０の比較的近傍に設けられるデコーダ回路や書
込み消去の終了判定を行なう直接制御系回路、電源切替
え回路など内部昇圧電圧で動作する論理ゲート回路を意
味する。

【００５７】さらに、第２昇圧回路２には、クロックＣ
Ｋ１の振幅を２倍にするための２倍昇圧回路３が設けら
れており、２倍昇圧回路３は昇圧回路１で発生された昇
圧電圧ＶWDPに基づいて２ＶWDPの振幅を有するクロック
ＰＣＬＫ１を生成するように構成されている。

【００５８】上記クロックＣＫ１，ＣＬＫ１，ＣＬＫ２
は、チップ内部のクロック発生回路（図１のブロック３
４）から供給されるとともに、制御回路（図１のブロッ
ク３２）からの起動信号ＳＴ１，ＳＴ２，ＳＴ３，ＳＴ
４によって制御されるゲート７ａ，７ｂ，７ｃ，７ｄに
より上記チャージポンプＣＰ１１，ＣＰ１２，ＣＰ２
１，ＣＰ２２への供給が遮断可能に構成され、クロック
の供給が遮断されるとそのチャージポンプは昇圧動作を
停止するように構成されている。

【００５９】なお、図７の実施例において、８はワード
デコーダ回路５からの選択信号を受けてワード線ＷＬを
動作モードに応じた所定のレベルに駆動するワードドラ
イバ（図１のブロック１４ａ）、９ａ，９ｂは動作モー
ドに応じた電圧を選択して上記ワードドライバ８に供給
する電圧切替えスイッチ、９ｃは書込み時に昇圧電圧Ｖ
WDPをセンスラッチ１１または第２の昇圧回路２に対し
て切替え供給するためのスイッチである。前述の制御回
路３２からワードドライバ回路１４ａに対して供給され
る書込み電圧の印加を開始させる制御信号Ｂは、例えば
上記電圧切替えスイッチ９ａを制御するのに用いられ
る。

【００６０】上記のように、この実施例では、第１段階
の昇圧を行なう昇圧回路１が２つの容量並列型のチャー
ジポンプＣＰ１１とＣＰ１２とで構成されているので、
動作モードに応じて一方のチャージポンプの動作を停止
させて消費電力を低減して消費電力を低減したり電源電
圧が低くても所望のレベルの昇圧電圧を確実に発生させ
るような制御を行なうことができる。

【００６１】具体的には、この実施例のフラッシュメモ
リでは、昇圧電圧ＶCPを発生するチャージポンプＣＰ１
２は内部論理ゲート回路４や降圧回路６に動作電源を供
給するため、いずれの動作モードにおいてもつまり常時
動作させるが、読出しモードでは高い昇圧電圧を必要と
しないので昇圧電圧ＶWDPを発生するチャージポンプＣ
Ｐ１１の動作は停止させて消費電力を低減するように構
成される。なお、昇圧電圧ＶWDPを発生するチャージポ
ンプＣＰ１１の動作を停止させるときには、この昇圧電
圧ＶWDPに基づいて第２段階の昇圧を行なう昇圧回路２
のチャージポンプＣＰ２１とＣＰ２２もその動作が停止
される。チャージポンプＣＰ１２，ＣＰ２１，ＣＰ２２
の動作停止は、起動信号ＳＴ２，ＳＴ３によりこれらに
供給される動作クロックを停止させることで行なうこと
ができる。

【００６２】また、図１の実施例においては、第２段階
の昇圧をする昇圧回路２のチャージポンプＣＰ２１とＣ
Ｐ２２は、一方は書込み時の正の昇圧電圧ＶWWを、他方
は消去時の負の昇圧電圧ＶEWを発生するので、書込みモ
ードではチャージポンプＣＰ２２の動作を停止させ、消
去モードではチャージポンプＣＰ２１の動作を停止させ
るように制御することで消費電力の低減が可能である。

【００６３】さらに、この実施例においては、電源電圧
に基づいて第１段階の昇圧を行なうチャージポンプＣＰ
１１が容量並列型で構成するとともに、このチャージポ
ンプＣＰ１１で発生された昇圧電圧ＶWDPに基づいて第
２段階の昇圧を行なうチャージポンプＣＰ２１，ＣＰ２
２が容量直列型で構成されている。ここで、容量直列型
のチャージポンプは、段数が増加するとチャージ電荷が
寄生容量に食われて到達電圧が急速に飽和するが直列に
配設される各段の昇圧用容量に印加される電圧はほぼ等
しく耐圧の面からの設計がし易いという特徴を備えてい
る。一方、容量並列型のチャージポンプは、並列に配設
される各段の昇圧用容量に印加される電圧が異なり後段
に行くほど高くなるので耐圧の面から高い昇圧電圧を扱
うのには適していないが、容量直列型に比べて多少段数
が多くても昇圧電圧の飽和が起きにくいという特徴を備
えている。そのため、上記のように第１段階の昇圧を行
なうチャージポンプを容量並列型で構成し、第２段階の
昇圧を行なうチャージポンプを容量直列型で構成するこ
とで、逆の場合に比べて効率良く比較的高い昇圧電圧を
発生させることができる。

【００６４】図８に、第１段階の昇圧を行なう昇圧回路
１の容量並列型のチャージポンプＣＰ１１，ＣＰ１２の
概略構成を示す。

【００６５】図８のチャージポンプは、並列に配列され
た５段の昇圧用の容量Ｃ１〜Ｃ５と、各容量の充電側端
子（ノードＮ１〜Ｎ５）間に設けられたスイッチＭＯＳ
ＦＥＴ Ｑｓ１〜Ｑｓ４と、初段の容量Ｃ１の充電側端
子（ノードＮ１）に外部電源電圧Ｖｃｃを印加可能なス
イッチＭＯＳＦＥＴ Ｑｓ０と、最終段の容量Ｃ５の充
電側端子（ノードＮ５）の電圧ＶWDP（ＶCP）を電圧供
給を受ける側の回路に伝達するスイッチＭＯＳＦＥＴ
Ｑｓ５と、各スイッチＭＯＳＦＥＴ Ｑｓ０〜Ｑｓ５を
オンさせるためゲート電圧を押し上げる瞬時ブースト用
容量Ｃｂ０〜Ｃｂ５とで構成されている。この瞬時ブー
スト用の容量Ｃｂ０〜Ｃｂ５は昇圧用の容量Ｃ１〜Ｃ５
に比べて充分に小さな容量値とされる。一方、上記スイ
ッチＭＯＳＦＥＴ Ｑｓ０〜Ｑｓ５は、ブーストされた
電圧でオンされることでダイオードとして機能する。

【００６６】上記昇圧用容量Ｃ１〜Ｃ５のうち、奇数番
目の容量Ｃ１，Ｃ３，Ｃ５の基準側端子（上記充電側端
子と反対の端子）には、０Ｖ−Ｖｃｃの振幅を有するク
ロックＣＬＫ１が印加される。また、偶数番目の容量Ｃ
２，Ｃ４の基準側端子には、上記クロックＣＬＫ１とは
逆相で同じく０Ｖ−Ｖｃｃの振幅を有するクロック／Ｃ
ＬＫ１が印加されるように構成されている。このように
互いに逆相のクロックＣＬＫ１，／ＣＬＫ１によって、
奇数番目の容量Ｃ１，Ｃ３，Ｃ５と偶数番目の容量Ｃ
２，Ｃ４の基準側端子が交互にたたかれる（急激に上昇
される）とともに、スイッチＭＯＳＦＥＴ Ｑｓ０〜Ｑ
ｓ５がダイオードと同様に動作するように制御されるこ
とによって、Ｃ１に充電された電荷がＣ２→Ｃ３→Ｃ４
→Ｃ５と転送され、昇圧した電圧が発生される。特に制
限されないが、クロックＣＬＫ１は５０ｎＳのような周
期とされる。

【００６７】図９に、第２昇圧回路２の容量直列型チャ
ージポンプＣＰ２１，ＣＰ２２のうちの正の昇圧電圧を
発生するチャージポンプＣＰ２１の概略構成を示す。

【００６８】図９のチャージポンプは、ＭＯＳＦＥＴを
介して直列に接続された３段の昇圧用の容量Ｃ１１〜Ｃ
１３と、各容量間を接続・遮断可能なスイッチＭＯＳＦ
ＥＴＱｓ１１，Ｑｓ１２と、最終段の容量Ｃ１３の充電
側端子の電圧ＶWWを電圧供給を受ける側の回路に伝達す
るスイッチＭＯＳＦＥＴ Ｑｓ１３と、各容量の充電側
端子（高電位側端子）と電源電圧端子Ｖ０との間に接続
されたスイッチＭＯＳＦＥＴ Ｑｓ２１〜Ｑｓ２３と、
２段目と３段目の容量Ｃ１２，Ｃ１３の基準側端子（低
電位側端子）と接地電位Ｖｓｓ（０Ｖ）との間にそれぞ
れ接続されたスイッチＭＯＳＦＥＴ Ｑｓ３１，Ｑｓ３
２と、最終段のスイッチＭＯＳＦＥＴＱｓ１３のゲート
端子と電源電圧端子Ｖ０との間に接続されたスイッチＭ
ＯＳＦＥＴ Ｑｓ２４と、最終段のスイッチＭＯＳＦＥ
Ｔ Ｑｓ１３を充分にオンさせるためゲート電圧を押し
上げるブースト回路ＢＳＴとで構成されている。

【００６９】上記ブースト回路ＢＳＴは、昇圧用容量Ｃ
１３の充電側端子（高電位側端子）と最終段のスイッチ
ＭＯＳＦＥＴ Ｑｓ１３のゲート端子との間に直列形態
に接続されたＭＯＳＦＥＴ Ｑｂおよび瞬時ブースト用
容量Ｃｂと、ＱｂとＣｂの接続ノードＮｂと接地電位Ｖ
ｓｓ（０Ｖ）との間に接続されたスイッチＭＯＳＦＥＴ
Ｑｓ３３とにより構成されている。そして、スイッチ
ＭＯＳＦＥＴ Ｑｓ１１〜Ｑｓ１３のうちＱｓ１１およ
びＱｓ１２と、ブースト回路のＭＯＳＦＥＴＱｂはＰチ
ャネル型とされ、そのゲート端子に電圧Ｖ０が印加され
ることにより通常オフ状態とされている。これは、ＭＯ
ＳＦＥＴ Ｑｓ１１およびＱｓ１２とＱｂはソースとド
レインの電位関係が必ず同一か前段側のノードの方が高
くなり、後段側のノードの電位が高くなることはないた
めである。つまり、ＭＯＳＦＥＴ Ｑｓ１１およびＱｓ
１２とＱｂのウェル領域を前段側のノードに接続するこ
とでウェル領域をＮ型としたＰチャネルＭＯＳＦＥＴを
使用することができるためである。そして、ＭＯＳＦＥ
Ｔ Ｑｓ１１およびＱｓ１２をＰチャネルとすること
で、前段で昇圧された電圧を電位落ち（Ｖｔｈ落ち）す
ることなく後段に伝えることができる。

【００７０】一方、スイッチＭＯＳＦＥＴ Ｑｓ１３は
ソースとドレインの電位関係が決まっていないためＮチ
ャネル型を使用し、前段で昇圧された電圧を電位落ち
（Ｖｔｈ落ち）することなく後段に伝えるためブースト
回路ＢＳＴを設けている。同様に昇圧用容量Ｃ１１〜Ｃ
１３の両端子に電圧Ｖ０とを印加してプリチャージする
ためのスイッチＭＯＳＦＥＴ Ｑｓ２１〜Ｑｓ２４もソ
ースとドレインの電位関係が決まっていないためＮチャ
ネル型を用いている。ただし、充電電圧をＶ０とすると
Ｎチャネル型では電位落ちするおそれがあるので、Ｑｓ
２１〜Ｑｓ２４のゲート端子には図１０に示すような２
Ｖ０の振幅を有するクロックＰＣＬＫ１が印加されてい
る。

【００７１】ＭＯＳＦＥＴ Ｑｓ３１〜Ｑｓ３３は、昇
圧用容量Ｃ１２，Ｃ１３とブースト容量Ｃｂの一方の端
子に接地電位Ｖｓｓを供給するためにＮチャンネル型を
用い、そのゲート端子には図１０に示すようなＶ０の振
幅を有するクロックＰＣＬＫ２が印加されている。上記
クロックＰＣＬＫ１は初段の昇圧用容量Ｃ１１の基準側
端子に印加される振幅Ｖ０のクロックＣＬＫ２と逆相と
され、クロックＰＣＬＫ２はＰＣＬＫ１と同相とされ
る。特に制限されないが、クロックＣＬＫ２，ＰＣＬＫ
１，ＰＣＬＫ２は、容量並列型のチャージポンプＣＰ１
１の動作クロックＣＬＫ１の周期の２倍の１００ｎＳの
ような周期とされる。

【００７２】この実施例のチャージポンプ回路は、動作
電圧Ｖ０として前記容量並列型のチャージポンプＣＰ１
１で発生された昇圧電圧ＶWDPを用いている。そして、
初段の昇圧用容量Ｃ１１の基準側端子に印加されるクロ
ックＣＬＫ２がロウレベルにされている期間Ｔ１１にお
いて、クロックＰＣＬＫ１とＰＣＬＫ２をハイレベルに
変化させてスイッチＭＯＳＦＥＴ Ｑｓ２１〜Ｑｓ２４
およびＱｓ３１，Ｓ３２をオンさせることで、昇圧用容
量Ｃ１１，Ｃ１２，Ｃ１３をそれぞれＶ０までプリチャ
ージする。それから、スイッチＭＯＳＦＥＴ Ｑｓ２１
〜Ｑｓ２４およびＱｓ３１，Ｓ３２をオフさせて、昇圧
用容量Ｃ１１，Ｃ１２，Ｃ１３の両端子をそれぞれ電源
電圧端子と接地端子から遮断し、クロックＣＬＫ１をハ
イレベルに変化させる。すると、スイッチＭＯＳＦＥＴ
Ｑｓ１１とＱｓ１２は前段側のノードの電位すなわち
ソース電位がゲート電位（＝Ｖ０）よりも高くなること
により自動的にオンされて昇圧用容量Ｃ１１，Ｃ１２，
Ｃ１３が直列接続された状態にされる。その結果、各昇
圧用容量Ｃ１１〜Ｃ１３のプリチャージ電圧のほぼ総和
（＝３Ｖ０）に相当する昇圧電圧が発生する。

【００７３】また、このとき、ブースト回路ＢＳＴで
は、昇圧用容量Ｃ１１〜Ｃ１３のプリチャージと同時に
ブースト用容量ＣｂがＶ０までプリチャージされて、ク
ロックＣＬＫ１がハイレベルに変化さされたときにスイ
ッチＭＯＳＦＥＴ Ｑｓ１１，Ｑｓ１２と同様にＱｓ１
３がオンされることによって最終段のスイッチＭＯＳＦ
ＥＴ Ｑｓ１３のゲート電圧が前段側のノードの電位
（ソース電位）よりもプリチャージ電圧Ｖ０分高い電位
まで押し上げられて充分なオン状態にされ、容量Ｃ１１
〜Ｃ１３で発生した昇圧電圧を電位落ちさせることなく
後段の回路に伝達させることができる。

【００７４】第２昇圧回路２の容量直列型チャージポン
プＣＰ２１，ＣＰ２２のうち、負の昇圧電圧ＶEWを発生
するチャージポンプＣＰ２２は、発生する極性がＣＰ２
１と逆になるだけであるため、基本的な構成は図９と同
様であるので、図示を省略する。

【００７５】負電圧用のチャージポンプＣＰ２２と図９
の正電圧用のチャージポンプとの相違は、使用している
ＭＯＳＦＥＴの導電型が逆、つまり図９のＰ−ＭＯＳの
代わりにＮ−ＭＯＳを、Ｎ−ＭＯＳの代わりにＰ−ＭＯ
Ｓを使用する点と、クロックＰＣＬＫ２の振幅が異なる
点と、直列形態の昇圧用容量Ｃ１１〜Ｃ１３に対するプ
リチャージ時の充電の向きが逆である点と、クロックＣ
ＬＫ２，ＰＣＬＫ１，ＰＣＬＫ２のタイミングが異なり
プリチャージの際に図９のチャージポンプでは初段の昇
圧用容量Ｃ１１の基準側端子に接地電位Ｖｓｓを印加し
ておいて昇圧動作のときにＶｃｃに上昇させるのに対し
て、負電圧用のチャージポンプでは初段の昇圧用容量Ｃ
１１の基準側端子に電源電圧Ｖ０を印加しておいて昇圧
動作のときに接地電位Ｖｓｓに降下させることで負電圧
を発生する点などにある。

【００７６】以上、書込み時におけるワード線への書込
み電圧の印加の仕方および内部電源発生回路の構成につ
いて説明したが、本実施例のフラッシュメモリにおいて
はビット線ＢＬに印加される電圧に関しても昇圧した電
圧の印加の仕方が工夫されている。

【００７７】この実施例のフラッシュメモリにおいて
は、書込み時にワード線ＷＬ（コントロールゲート）に
高電圧を印加してＦＮトンネル現象を利用してメモリセ
ルのフローティングゲートに負の電荷を注入してそのし
きい値を高くするようにしている。そのため、ビット線
ＢＬには書込みデータに応じて、しきい値を高くしたい
メモリセル（例えばデータ“１”）が接続されたビット
線はプリチャージされない、つまり０Ｖにされる。一
方、しきい値を高くしたくないメモリセル（例えばデー
タ“０”）が接続されたビット線は５．５Ｖにプリチャ
ージされる。なお、書込みの際、各選択メモリセルのソ
ースはフローティング（オープン）にされる。この明細
書では、しきい値を高くしたくないメモリセルが接続さ
れたビット線に印加される電圧を書込み阻止電圧と称す
る。

【００７８】図１１に示すように、この実施例のフラッ
シュメモリにおいては、制御回路３２によって、書き込
み時におけるワード線ＷＬの立上げを、一旦７Ｖに上げ
た後に１８Ｖに上げる２段階立上げを行なうとともに、
ビット線ＢＬはワード線ＷＬが７Ｖに上げられた後１８
Ｖに上げられる前に５．５Ｖに立ち上げるように構成さ
れている。そして、制御回路３２のＣＰＵ３２１はかか
る制御を、各チャージポンプのリミッタ回路ＬＭ１，Ｌ
ＭＴ２，ＬＭ３からの検出信号ＬＭＤ１，ＬＭＤ２とタ
イマの出力とに基づいて、前記ＣＰ１１，ＣＰ１２，Ｃ
ｐ２１に対する起動信号ＳＴ１，ＳＴ２，ＳＴ３を所定
のタイミングで出力することで行なう。

【００７９】図１２は、図７の昇圧電圧供給系回路の概
略を示す。図１２において図７と同一符号が付された回
路ブロックは同一の回路ブロックを指す。また、図１２
に示されているチャージポンプＣＰ１１，ＣＰ１２，Ｃ
Ｐ２１には、図７の制御ゲート７ａ，７ｂ，７ｃ（図４
の３７４）および図４の制御ゲート３７５が含まれてい
るものとする。ＳＥＬ１は、チャージポンプＣＰ１１で
発生された昇圧電圧ＶWDをセンスラッチ回路１１または
２段目のチャージポンプＣＰ２１のいずれに供給するか
選択するセレクタ、ＳＥＬ２は、チャージポンプＣＰ２
１またはＣＰ１２のいずれで発生された昇圧電圧をワー
ドドライバ１４ａへ供給するか選択する切換えセレクタ
である。なお、これらのセレクタＳＥＬ１，ＳＥＬ２は
アナログスイッチで構成することができ、その切換え制
御信号ＣＳ１，ＣＳ２は制御回路３２のＣＰＵ３２１か
ら供給される。

【００８０】書込みコマンドが供給されると、ＣＰＵ３
２１は先ずチャージポンプＣＰ１２に対する起動信号Ｓ
Ｔ２をハイレベルに変化させて昇圧動作を開始させる
（タイミングｔ１）。そして、所定時間経過後にチャー
ジポンプＣＰ１１に対する起動信号Ｓ１２をハイレベル
に変化させて昇圧動作を開始させる（タイミングｔ
２）。ビット線ＢＬ（１本の寄生容量は数ｐＦ）は全て
がプリチャージの対象となるのでその負荷容量はビット
線の本数（１〜８×１０3本）倍であるのに対し、選択
されるワード線ＷＬは１本でありその負荷容量は数ｐＦ
程度であるので、電源電圧Ｖｃｃが１．８Ｖのような低
いレベルであっても比較的短時間に所望の昇圧レベル
（７Ｖ）に達するので、リミッタＬＭ３からの検出信号
によらずに時間で立ち上がったとみなしても何ら支障は
ない。

【００８１】次に、ＣＰＵ３２１はチャージポンプＣＰ
１１のリミッタ回路ＬＭ１からの検出信号ＬＭＤ１がハ
イレベルに変化（タイミングｔ３）したのを受けて、セ
レクタＳＥＬ１に対する切換え信号ＣＳ１を切り換えて
チャージポンプＣＰ１１で生成された昇圧電圧ＶWDをチ
ャージポンプＣＰ２１に供給させるとともに、チャージ
ポンプＣＰ２１に対する起動信号ＳＴ３をハイレベルに
変化させて昇圧動作を開始させる（タイミングｔ４）。
また、このときＣＰＵ３２１はチャージポンプＣＰ１２
に対する起動信号ＳＴ２を立ち下げる。その後、チャー
ジポンプＣＰ２１の昇圧電圧ＶWWが所定レベル（１８
Ｖ）に達すると、そのリミッタ回路ＬＭ２からの検出信
号ＬＭＤ２がハイレベルに変化する（タイミングｔ５）
ので、セレクタＳＥＬ２に対する切換え信号ＣＳ２を切
り換えてチャージポンプＣＰ２１で生成された昇圧電圧
ＶWWをワードドライバ１４ａに供給する。

【００８２】なお、この実施例のフラッシュメモリにお
いては、ＣＰＵ３２１からの起動信号ＳＴ３でチャージ
ポンプＣＰ２１が昇圧動作を開始するのに合わせてタイ
マ３２３が起動され、リミッタ回路ＬＭ２からの検出信
号ＬＭＤ２がハイレベルに変化する前にタイマが所定時
間を計時するとＣＰＵ３２１はセレクタＳＥＬ２に対す
る切換え信号ＣＳ２を切り換えてチャージポンプＣＰ２
１で生成された昇圧電圧ＶWWをワードドライバ１４ａに
供給するように動作する。また、タイマ３２３は、昇圧
電圧ＶWWがワードドライバ１４ａに供給されると、書込
み電圧の印加時間の計時を開始し、ＣＰＵ３２１はタイ
マを見て所定時間が経過したと判定するとチャージポン
プＣＰ１１，ＣＰ２１に対する起動信号ＳＴ１，ＳＴ３
を立ち下げる。

【００８３】上記のように、この実施例においては、書
込み時にワード線ＷＬを２段階立上げするとともに、ビ
ット線ＢＬのプリチャージが終了したのを受けて２段目
のチャージポンプＣＰ２１を起動させるとともに、ビッ
ト線ＢＬのプリチャージ用の昇圧電圧を発生するチャー
ジポンプＣＰ１１をワード線用昇圧回路の１段目のチャ
ージポンプと兼用させているので、書込みベリファイで
しきい値が目標に達していない場合に行なわれる２回目
以降の書込みの際にチャージポンプＣＰ１１の立上がり
時間（図１２のｔ２−ｔ３）が短くなり、ワード線を立
ち上げるのに要する時間が短くなるとともに、ビット線
ＢＬが正しいプリチャージレベル（５．５Ｖ）に達する
前にワード線の立上げが開始されるのを回避することが
できる。

【００８４】その結果、ディスターブと呼ばれる非選択
のメモリセルのしきい値の変化を防止することができ
る。すなわち、本実施例のように、ワード線立ち上げ用
のチャージポンプの昇圧電圧が目標レベルに達しなくて
も所定時間経過によってワード線の立上げを行なうよう
にした場合、何ら対策をしないと、ビット線ＢＬが正し
いプリチャージレベル（５．５Ｖ）に達する前に、例え
ば４．５Ｖのような電位のときにワード線の立上げが開
始されティスターブを起こすことも考えられる。しか
し、上記実施例においては、ビット線用の昇圧電圧が目
標レベルに達したのを確認してから、その電圧を発生す
るチャージポンプの昇圧電圧でワード線立ち上げ用の２
段目のチャージポンプの昇圧を開始させるようにしてい
るので、ビット線ＢＬが正しいプリチャージレベル
（５．５Ｖ）に達する前にワード線の立上げが開始され
るのを回避することができる。

【００８５】以上説明したように、本発明を適用したフ
ラッシュメモリは、例え電源電圧Ｖｃｃが１．８Ｖのよ
うな低いレベルであってチャージポンプの昇圧電圧が目
標レベルに達しなくても、時間によって書込みが開始さ
れるので書込みモードから抜けなくなるのを回避するこ
とができる。しかも、フラッシュメモリの記憶素子は、
ワード線の電位が目標レベルより多少低くても時間すな
わち書込み回数を多くすれば書込みが可能であるので、
書込み時間が多少長くなる不具合があるものの正しい書
込みは行なえると利点がある。

【００８６】ところで、電池で動作されることが多い携
帯用電子機器の中でも、音楽用の録音再生機器に使用さ
れる記憶メディアは再生は電池で駆動される再生器で行
なわれるが、録音は電源電圧が３．３Ｖ以上保証された
装置で行なうという使われ方が多いので、例えば１．８
Ｖのような低いレベルの電池で駆動される携帯用電子機
器では記憶メディアへの録音すなわち書込みが行なえな
くてもあまり支障はない。一方、通常の会話の録音等に
使用されるボイスレコーダは１．８Ｖのような低いレベ
ルの電池で駆動される機器で録音することが多いと予想
される。従って、ボイスレコーダに用いられる記憶メデ
ィアは電源電圧が低い場合に書込みができないとすると
不便である。ところが、ボイスレコーダは音楽の録音再
生装置に比べるとデータ量が少ないため高速性はそれほ
ど要求されない。よって、本発明を適用した前記実施例
のフラッシュメモリはボイスレコーダに用いられる記憶
メディアに最適であるといえる。しかも、前記実施例に
よれば、電源電圧Ｖｃｃが３Ｖ系のシステムと１．８Ｖ
系のシステムの何れにも使用できるような製品（フラッ
シュメモリ）を提供することができるので、ボイスレコ
ーダで録音したメディアを据置き型のオーディオ機器で
再生することも可能である。

【００８７】図１３には、前記実施例のフラッシュメモ
リをボイスレコーダ用の記憶メディアに使用する場合の
メモリカード、スマートメディアなどの記憶メディアの
内部の構成例が示されている。この記憶メディアは、接
続用端子が外部に露出していないインナー型のものであ
ってもよい。また、本発明における記憶メディアには、
いわゆるカード型のものだけでなく、メモリスティック
のようなスティック状のものその他、電子機器に着脱可
能に構成されるタイプのものはすべて含まれる。

【００８８】この実施例の記憶メディア１００は、特に
制限されないが、１個のフラッシュメモリチップＦＬＭ
と、外部とのインタフェースおよびフラッシュメモリに
対するアドレス信号や制御信号の形成、ＥＣＣコードの
生成、チェック等の機能を有するコントローラチップＣ
ＯＮＴとがプラスチックなどからなるパッケージに収納
されもしくはプリント配線基板上に搭載され全体が樹脂
等によりモールドされて構成される。

【００８９】上記コントローラチップＣＯＮＴは、専用
ＬＳＩもしくはゲートアレイなどで構成され、制御信号
を送るコントロール信号線群（バス）１１１およびアド
レス信号やデータ信号、コマンドコードを時分割方式で
送るアドレス＆データ信号線群（バス）１１２を介して
上記フラッシュメモリチップＦＬＭに接続されるととも
に、外部の携帯用電子機器などのカードスロットに挿入
されて接触される電極としての外部接続用端子１２０に
接続され、フラッシュメモリチップＦＬＭに対するアク
セスはすべてコントローラチップＣＯＮＴを介して行な
われるように構成されている。コントローラチップＣＯ
ＮＴの代わりに汎用のマイクロコンピュータを使用して
メモリチップＦＬＭに供給する制御信号などを形成する
ようにしてもよい。

【００９０】なお、図１３において、１２１は上記コン
トローラチップＣＯＮＴおよびフラッシュメモリチップ
ＦＬＭに供給される電源電圧Ｖｃｃが印加される外部電
源端子、１２２は接地電位が印加される外部グランド端
子である。この実施例の記憶メディアにおいては、１つ
のパッケージ内に１個のコントローラチップＣＯＮＴと
１個のフラッシュメモリチップが収納された例を示した
が、１個のフラッシュメモリのみ、あるいは１個のコン
トローラチップＣＯＮＴと複数個のフラッシュメモリチ
ップとで記憶メディアを構成したり、コントローラチッ
プＣＯＮＴの他にＣＰＵを収納したり、フラッシュメモ
リ内蔵型のシングルチップマイクロコンピュータのみを
パッケージに収納して記憶メディアとして構成すること
も可能である。

【００９１】図１４は、上記カード型の記憶メディアを
用いた応用システムの一例としてのボイスレコーダの使
用状況に応じた構成を示す。図１４（Ａ）は記憶メディ
アに音声データを書き込む際の概略構成を、また図１４
（Ｂ）は上記記憶メディアから音声データを再生する際
の概略構成を、さらに図１４（Ｃ）は記憶メディアに録
音された音声データを編集もしくは加工する際の概略構
成をそれぞれ示す。図において、３１０はボイスレコー
ダ本体、３２０はマイクロホン、３３０は電池、３４０
はヘッドホンもしくはイヤホン、３５０はパーソナルコ
ンピュータである。かかるシステムにおいて、図１３に
示されているようなフラッシュメモリを内蔵した記憶メ
ディア１００はボイスレコーダ本体３１０に設けられた
メディア装着部に挿入されて使用される。

【００９２】図１５はボイスレコーダの内部回路の概略
構成を示す。

【００９３】図１５に示されているように、ボイスレコ
ーダ本体３１０は、上記記憶メディア１００を着脱可能
に保持するメディア装着部３１１、マイクロホン３２０
から入力された音声電気信号をディジタル信号に変換し
て記憶メディア１００に書き込む入力録音回路３１２、
記憶メディア１００から音声ディジタルデータを読み出
してアナログ信号に変換してヘッドホンもしくはイヤホ
ン３４０を駆動する信号を生成し出力する再生出力回路
３１３、オペレータもしくはユーザが外部から指令を与
えるためのタッチパネル等の入力操作手段３１４、入力
操作手段３１４からの指令に従って上記録音回路３１２
および再生回路３１３等を制御するコントローラ３１５
などから構成される。

【００９４】なお、カード型の記憶メディアを用いた応
用システムの他の例として、オンライン音楽配信システ
ムが考えられる。ここで、オンライン音楽配信システム
とは、電話回線やインターネットのような通信網を介し
てホストコンピュータから端末装置へ音楽データを送信
し、端末装置で記憶メディアに記憶して、この記憶メデ
ィアを携帯用電子機器に挿入してデータを読み出し、音
楽を再生するようにしたシステムである。かかるシステ
ムにおける記憶メディアとして、図１３に示されている
ようなフラッシュメモリを内蔵したメディアが使用され
る。

【００９５】音楽配信システムとしては、通信によるも
のの他にＣＤショップなどにおいて、コンピュータの記
憶装置に記憶されている音楽データを記憶メディアに書
き込む方式も提案されており、そのような場合には高速
の書込みが要求されるので、実施例のフラッシュメモリ
を内蔵した記憶メディアに対して１．８Ｖのような電池
の電源による書込みは不適当である。しかし、この場合
には、ＣＤショップでの書込みであるので、ＡＣアダプ
タなどでＡＣ１００Ｖの商用電源から３．３Ｖのような
直流電圧に変換した電源電圧を使用すればよい。

【００９６】一方、通信による音楽配信システムの場
合、現在のところ通信速度はそれほど速くないので、家
庭において記憶メディアに録音、再生する携帯用電子機
器をパーソナルコンピュータに接続して、受信した音楽
データを記憶メディアに書き込む際に、いちいちＡＣア
ダプタの電源電圧を使用することなく電池電源で携帯用
電子機器を駆動しながら録音するような使用の仕方も可
能である。

【００９７】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば、実
施例においては、タイマはＲＯＭに格納されている時間
データが設定されて計時動作を開始するように構成され
ていると説明したが、ＲＯＭの代わりにレジスタに設定
された時間データで計時動作するように構成されていて
も良い。

【００９８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリに適用した場合について説明したが、この発
明はそれに限定されるものでなく、複数の昇圧電圧を必
要としそれを内部で発生する半導体記憶装置に広く利用
することができる。本発明は、フローティングゲートを
有する不揮発性記憶素子への書込みと消去をそれぞれＦ
Ｎトンネル現象を利用して行なう不揮発性半導体メモリ
に適用して有効であり、特に１素子に複数ビットの情報
を記憶する多値メモリに適用すると有効である。

【００９９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１００】すなわち、本発明に従うと、書込み動作か
ら抜け出せなくなる事態を回避できるとともに、外部電
源電圧のレベルに応じて速やかに書込み動作を終了する
半導体記憶装置を得ることができ、その結果この半導体
記憶装置を用いたシステム全体のスループットを向上さ
せることができる。

【図面の簡単な説明】

【図１】本発明を適用して有効な半導体記憶装置の一例
としてのフラッシュメモリの実施例を示すブロック図で
ある。

【図２】メモリアレイの概略構成を示す回路構成図であ
る。

【図３】メモリセルに２値のデータを記憶する場合と、
４値のデータを記憶する場合のしきい値の分布を示す説
明図である。

【図４】本発明に係る半導体記憶装置の主要構成を示す
ブロック図である。

【図５】チャージポンプに設けられるリミッタ回路の基
本構成を示す回路図である。

【図６】本発明が適用されたフラッシュメモリにおける
書込み制御手順の一例を示すフローチャートである。

【図７】本発明を適用したフラッシュメモリの内部電源
回路部の概略構成を示すブロック図である。

【図８】第１段階の昇圧を行なう容量並列型チャージポ
ンプの一実施例を示す回路図である。

【図９】第２段階の昇圧を行なう正電圧発生用容量直列
型チャージポンプの一実施例を示す回路図である。

【図１０】図９のチャージポンプの動作クロックのタイ
ミングを示すタイミングチャートである。

【図１１】本発明を適用したフラッシュメモリにおける
データ書込み時の昇圧回路の起動タイミングの一例を示
すタイミングチャートである。

【図１２】図７の昇圧電圧供給系回路の概略を示すブロ
ックである。

【図１３】実施例のフラッシュメモリをボイスレコーダ
用の記憶メディアに使用する場合のメモリカード、スマ
ートメディア、メモリスティックなどの記憶メディアの
内部の構成例を示すブロック図である。

【図１４】カード型の記憶メディアを用いた応用システ
ムの一例としてのボイスレコーダの概略構成を示すブロ
ック図である。

【図１５】ボイスレコーダの内部回路の概略構成を示す
ブロック図である。

【符号の説明】

１ 第１昇圧回路 ２ 第２昇圧回路 ３Ａ，３Ｂ ２倍昇圧回路 ４ 内部論理ゲート回路 ５ ワードデコーダ ６ 降圧回路 ７ａ〜７ｃ 制御用ゲート ８ ワードドライバ ９ａ，９ｂ 電源切替えスイッチ １０ メモリアレイ １１ センスラッチ １２ａ，１２ｂ データラッチ １３ａ，１３ｂ Ｘデコーダ １４ａ，１４ｂ ワードドライバ ３６ メインアンプ ３７ 電源系回路 ３７３，ＬＭ１，ＬＭＴ２，ＬＭ３ リミッタ回路 ＣＰ１１，ＣＰ１２ 容量並列型チャージポンプ ＣＰ２１，ＣＰ２２ 容量直列型チャージポンプ Ｃ１〜Ｃ５，Ｃ１１〜Ｃ１５ 昇圧用容量 Ｃｂ０〜Ｃｂ５，Ｃｂ 瞬時ブースト用容量 ＢＳＴ ブースト回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 野田 敏史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 間仁田 喜一 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 久保埜 昌次 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 重松 孝次 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AA03 AD10 AE08

Claims (14)

【特許請求の範囲】
1. 【請求項１】 複数のメモリセルと、外部から供給され
   る電源電圧に基づいて昇圧した電圧を発生する昇圧回路
   を備え、昇圧回路で発生された電圧が所定レベルに達し
   たときに該昇圧電圧を選択されたメモリセルに印加する
   半導体記憶装置において、 上記昇圧電圧が所定電位に達したか否か検出する電圧検
   出回路と、上記昇圧回路の昇圧動作の開始と停止を制御
   可能な制御回路と、所定時間を計時可能なタイマとを備
   え、 上記制御回路は、上記昇圧電圧が所定電位に達したこと
   を上記電圧検出回路が検出した場合に上記昇圧電圧を選
   択メモリセルに印加する一方、上記昇圧回路が昇圧動作
   を開始した後所定時間経過したことを上記タイマの計時
   情報に基づいて検知した場合には、上記昇圧回路で発生
   された昇圧電圧が所定電位に達していなくても昇圧され
   た電圧を上記選択メモリセルに印加することを特徴とす
   る半導体記憶装置。
2. 【請求項２】 上記昇圧電圧を供給したり遮断したりす
   るスイッチ手段を備え、該スイッチ手段は上記制御回路
   からの制御信号を受けて、上記昇圧電圧を上記選択メモ
   リセルに印加することを特徴とする請求項１に記載の半
   導体記憶装置。
3. 【請求項３】 内部クロック信号を発生するクロック発
   生回路を備えたことを特徴とする請求項２に記載の半導
   体記憶装置。
4. 【請求項４】 上記昇圧回路は上記クロック発生回路で
   発生された昇圧用クロック信号に基づいて動作され、上
   記タイマは上記クロック発生回路で発生された計時用ク
   ロック信号に基づいて動作されることを特徴とする請求
   項３に記載の半導体記憶装置。
5. 【請求項５】 複数のワード線を有し、上記複数のメモ
   リセルの各々は対応するワード線に結合され、上記昇圧
   電圧は選択されたメモリセルが結合されたワード線に印
   加されることを特徴とする請求項１、２、３または４に
   記載の半導体記憶装置。
6. 【請求項６】 上記昇圧回路は、外部からの電源電圧に
   基づいて正の高電圧を発生する正電圧発生回路と、外部
   からの電源電圧に基づいて負の高電圧を発生する負電圧
   発生回路とを有することを特徴とする請求項１、２、
   ３、４または５に記載の半導体記憶装置。
7. 【請求項７】 上記複数のメモリセルの各々は、記憶す
   るデータに対応するしきい値を有することを特徴とする
   請求項１、２、３、４、５または６に記載の半導体記憶
   装置。
8. 【請求項８】 上記複数のメモリセルの各々は、トンネ
   ル現象を利用してデータの書込みおよび消去が行なわれ
   ることを特徴とする請求項１、２、３、４、５、６また
   は７に記載の半導体記憶装置。
9. 【請求項９】 記憶するデータに対応するしきい値を有
   する複数のメモリセルと、複数のビット線と、各ビット
   線毎に設けられた複数のデータラッチ回路と、外部から
   供給される電源電圧に基づいて昇圧した電圧を発生する
   昇圧回路とを備え、上記複数のメモリセルの各々は対応
   するビット線に結合され、上記昇圧電圧が所定電位に達
   したときに該昇圧電圧が選択された上記メモリセルに印
   加され、上記データラッチ回路にラッチされたデータに
   従ってメモリセルへのデータの書き換えが行なわれる半
   導体記憶装置において、 上記昇圧電圧が所定電位に達したか否か検出する電圧検
   出回路と、上記昇圧回路の昇圧動作の開始と停止を制御
   可能な制御回路と、所定時間を計時可能なタイマとを備
   え、 上記制御回路は、上記昇圧電圧が所定電位に達したこと
   を上記電圧検出回路が検出した場合に上記昇圧電圧を選
   択メモリセルに印加する一方、上記昇圧回路が昇圧動作
   を開始した後所定時間経過したことを上記タイマの計時
   情報に基づいて検知した場合に、上記昇圧電圧が所定電
   位に達していなくても昇圧された電圧を上記選択メモリ
   セルに印加することを特徴とする半導体記憶装置。
10. 【請求項１０】 上記メモリセルの各々は、複数のしき
    い値のいずれか一つを有することで多値情報を記憶する
    ことを特徴とする請求項９に記載の半導体記憶装置。
11. 【請求項１１】 上記昇圧電圧を供給したり遮断したり
    するスイッチ手段を備え、該スイッチ手段は上記制御回
    路からの制御信号を受けて、上記昇圧電圧を選択メモリ
    セルに印加することを特徴とする請求項９または１０に
    記載の半導体記憶装置。
12. 【請求項１２】 内部クロック信号を発生するクロック
    発生回路を備え、上記昇圧回路は上記クロック発生回路
    で発生された昇圧用クロック信号に基づいて動作され、
    上記タイマは上記クロック発生回路で発生された計時用
    クロック信号に基づいて動作されることを特徴とする請
    求項１１に記載の半導体記憶装置。
13. 【請求項１３】 複数のワード線を有し、上記複数のメ
    モリセルの各々は対応するワード線に結合され、上記昇
    圧電圧は、選択されたメモリセルが結合されたワード線
    に印加されることを特徴とする請求項９、１０、１１ま
    たは１２に記載の半導体記憶装置。
14. 【請求項１４】 上記ビット線には上記データラッチ回
    路にラッチされたデータに従って上記昇圧回路で昇圧さ
    れた第２の電圧が所定電位に達してから印加されるよう
    に制御され、上記制御回路は上記第２の電圧が所定電位
    に達するまで上記タイマの起動を留保することを特徴と
    する請求項１３に記載の半導体記憶装置。