KR20020006428A - 반도체 기억장치 - Google Patents

Abstract

플래쉬 메모리와 같이 내부승압회로를 갖는 반도체 기억장치에 있어서, 기록동작에서 탈출할 수 없게 되는 사태를 회피할 수 있음과 동시에, 외부전원전압의 레벨에 따라 신속하게 기록동작을 종료할 수 있게 한다.

내부승압회로를 구비한 반도체 기억장치에서, 승압전압이 소정전위에 도달하였는지를 검출하는 전압검출회로(리미터 회로(LM))와, 소정 시간을 계시(計時) 가능한 타이머를 설치하고, 제어회로는, 승압전압이 소정전위에 도달한 것을 상기 전압검출회로가 검출한 경우에 상기 승압전압을 선택 메모리셀에 인가하는 한편, 승압회로가 승압동작을 개시한 후 소정 시간이 경과한 것을 타이머의 계시(計時)정보에 의거하여 검지한 경우에, 상기 승압회로에서 발생된 승압전압이 소정의 전위에 도달해 있지 않아도 승압된 전압을 선택 메모리셀에 인가하도록 하였다.

Description

반도체 기억장치{Nonvolatile Semiconductor Memory}

이 발명은, 내부승압회로를 가지고 기억정보를 전기적으로 소거 가능한 불휘발성 메모리에 적용하는 특히 유효한 기술에 관한 것이며, 예를 들면 휴대용 전자기기에 이용되는 플래쉬 메모리에 이용하는 유효한 기술에 관한 것이다.

휴대용 전자기기에서는 데이터의 기억장치로서 DRAM과 같은 휘발성 메모리나 플래쉬 메모리와 같은 불휘발성 메모리가 이용되고 있다. 한편, 휴대용 전자기기에서는 전지가 전원으로 이용되고 있어, 항상 전지가 떨어질 위험성을 포함하고 있다. 그 때문에, 휴대용 전자기기에서는, 전지가 떨어져도 데이터가 없어지지 않는 불휘발성 메모리가 주류를 이루어가고 있다.

플래쉬 메모리는, 컨트롤 게이트 및 플로팅 게이트를 갖는 2중 게이트 구조의 MOSFET로 이루어지는 불휘발성 기억소자를 메모리셀로 사용하고 있고, 플로팅 게이트의 고정 전하량을 변경함으로써, MOSFET의 문턱치 전압을 변화시켜 정보를 기억할 수 있다. 이러한 플래쉬 메모리에서는, 메모리셀로의 기록ㆍ소거동작에, 불휘발성 기억소자의 플로팅 게이트에서 전하를 빼거나 주입하여 문턱치 전압을 변화시키기 위해 고전압(예를 들면 ±10V 이상)이 필요해진다. 플래쉬 메모리에서는, 이러한 고전압을 메모리칩 내에 설치되어 있는 내부승압회로에서 발생하는 것이 일반적이다.

그리고, 내부승압회로를 갖는 플래쉬 메모리에서 메모리셀로의 기록ㆍ소거동작시에는, 기록ㆍ소거의 개시와 동시에 내부승압회로를 기동시켜 내부전원을 상승시키고, 내부전원이 어느 일정전압 이상이 되고 나서는 실제로 메모리셀에 기록전압 또는 소거전압을 인가한다. 여기서, 내부전원이 어느 일정전압 이상이 되고 나서 실제의 기록ㆍ소거를 개시하는 타이밍을 결정하는 방식으로서는, 발생한 전압을 감시하여 타이밍을 결정하는 방식과, 어느 일정시간을 경과했다면 내부전원이 상승하고 있다고 생각하여 시간으로 타이밍을 결정하는 방식이 있다. 이 중, 전자(前者)의 방식에서는, 어떤 원인으로 내부전원이 소정의 전위까지 도달하지 않은 경우에는, 기록 또는 소거동작에서 탈출할 수 없게 될 우려가 있다. 그래서, 종래에는, 일반적으로 후자(後者)의 시간에 의해 타이밍을 결정하는 방식이 채용되고 있다.

그러나, 메모리셀에 실제로 기록전압 또는 소거전압을 인가하는 타이밍을 시간으로 결정하는 방식에서는, 내부전원전압의 상승시간은 외부에서의 전원전압의크기와 승압회로의 능력과 워드선이나 비트선 등의 부하용량에 의존한다. 이 중, 승압회로의 능력과 부하용량은 설계한 회로로부터 구할 수 있다. 또한, 외부전원은 규격으로 규정되어 있으므로, 규격에서 정하는 하한치의 전원전압(일반적으로는 사용 전원전압 보다도 10% 정도 낮은 전압)이 인가되어 있을 때, 회로 내의 최악의 용량에 대한 기록ㆍ소거를 행할 경우에도 충분히 내부전원전압이 상승한다고 예상되는 시간을 산정하여 타이밍을 결정하게 된다.

그런데, 근래, 메모리의 외부전원은 다양화되어 있고, 예를 들면 3.3V나 2.5V, 1.8V 등으로 동작하는 것이 요구되고 있다. 여기서, 메모리가 사용되는 시스템이 퍼스널 컴퓨터와 같은 거치형 장치의 기판상에 구성되는 것에 있어서는 전원전압도 고정되어 있고, 상기와 같이 규격으로 정하는 하한치의 전원전압(Vcc-10%)으로 승압회로에 의한 내부전원전압이 상승한다고 예상되는 시간을 산정하여 타이밍을 결정해도 특별한 문제는 없다. 한편, 휴대용 전자기기에 이용되는 메모리에 있어서는, AC 100V에서 변환된 3.3V의 직류전압으로 동작하거나, 1.8V의 내장전지로 동작하는 경우 등을 생각할 수 있다.

이 경우, 1.8V가 공급되었다고 해도 회로 내 최악의 용량에 대한 기록ㆍ소거를 행하는 경우에도 충분히 내부전원전압이 상승한다고 예상되는 시간을 산정하여 타이밍을 결정하면, 올바른 데이터의 기록, 소거의 점에서 문제는 없다. 그러나, 내부승압회로가 MOSFET로 구성되어 있는 경우, MOSFET의 드레인 전류는 동작전압이 1.8V라면 3.3V일 때의 1/4 정도가 되고, 내부전원의 상승시간은 4배 길어져, 예를 들면 3.3V의 전원전압일 때는 1mS(미리초)에서 기록이 종료하던 것이, 1.8V일 때는4mS나 필요해진다. 그리고, 실제의 제품에서는, 외부전원전압 1.8V로 사용되는 경우가 있다는 것을 고려하여 외부전원전압이 3.3V인 경우에도 늦은 편인 1.8V에 맞추어, 기록ㆍ소거 타이밍이 결정되므로, 외부전원전압이 3.3V일 때의 기록ㆍ소거의 소요시간이 필요 이상으로 길어진다는 문제가 있다.

또한, 본 발명자들은, 기록데이터의 패턴에 의해서도 내부전원 상승시간이 변화하는 것을 발견하였다. 즉, 근래, 반도체 기억장치의 고집적화에 따라, 반도체 메모리에서는 메모리 어레이의 비트선 피치가 매우 작아지고 있고, 비트선에 기생하는 기판 사이의 용량이나, 상방을 통하는 배선 사이의 용량보다도 인접하는 비트선 사이의 기생용량쪽이 커지고 있다.

더욱이, 플래쉬 메모리에서는, 일반적으로 기록데이터에 따라 비트선을 프리챠지함과 동시에 1개의 워드선에 접속된 모든 메모리셀(이하, 이것을 1섹터라 칭함)에 대하여 동시에 기록을 행하는 방식을 채용하고 있으므로, 210개의 비트선을 프리챠지하는 경우도 있다. 그러한 경우, 1섹터의 기록데이터가 모두 "0"이거나 1비트만 "0"(모두 "1"일 때는 기록이 행해지지 않으므로)의 데이터 일 때는, 프리챠지에 의해 인접하는 비트선간의 기생용량에 대한 충전은 행해지지 않는 것에 비해, 기록 데이터가 1010101‥‥‥10이면 비트선 1개 건너 프리챠지가 행해져, 결국 비트선간의 모든 기생용량에 대한 충전이 행해지므로, 이 경우에 가장 승압회로의 용량성 부하가 무거워진다. 그리고, 본 발명자들이 개발중인 플래쉬 메모리에 대하여 상세하게 검증한 바, 기록 데이터의 종류에 의해 내부전원의 상승시간에 최대로 1mS 정도의 차가 발생하는 것을 알 수 있었다.

따라서, 시간에 따라 기록개시 타이밍을 결정하는 종래의 방식에서는, 이 "1010101‥‥‥10" 데이터의 기록을 행하는 경우를 데이터에 관한 최악의 케이스로서 타이밍을 결정할 필요가 있으므로, 다시 기록개시 타이밍을 지연하지 않으면 안되고, 전원전압 1.8V에서 상기 최악의 케이스를 고려하여 타이밍을 결정하면, 전원전압이 3.3V이고 모두 "0"인 데이터를 기록할 경우에 필요한 전원상승 시간의 5배 정도의 시간적 여유를 갖게 하지 않으면 안되어, 기록시간이 매우 지연되어 버리는 것이 명백해졌다.

그래서, 본 발명자들은, 시간이 아닌 승압한 내부전원을 감시하여 소정 전위에 도달했다면, 기록을 개시하는 쪽에 대하여 검토하였다. 그러나, 이 경우에는, 예를 들면 비트선에 도전성의 이물이 부착되어 리크가 있는 등의 원인으로 내부전원이 소정의 전위에까지 도달하지 않은 경우에는, 기록동작에서 탈출할 수 없게 될 우려가 있다. 또한, 저항분할회로와 비교기로 이루어지는 내부전원 감시회로를 설치함으로써, 승압회로에 저항성 부하가 여분에 접속되게 되어 내부전원의 상승시간이 길어진다는 문제가 있는 것이 명백해졌다.

이 발명의 목적은, 플래쉬 메모리와 같이 내부승압회로를 갖는 반도체 기억장치에 있어서, 기록동작에서 탈출할 수 없게 되는 사태를 회피할 수 있음과 동시에, 외부전원전압의 레벨에 따라 신속하게 기록동작을 종료할 수 있도록 하는데 있다.

이 발명의 상기 및 그 이외의 목적과 신규한 특징은, 본 명세서의 기술 및첨부도면에서 명백해 질 것이다.

도 1은, 본 발명을 적용하는 유효한 반도체 기억장치의 일예로서 플래쉬 메모리의 실시예를 나타내는 블록도,

도 2는, 메모리 어레이의 개략 구성을 나타내는 회로 구성도,

도 3은, 메모리셀에 2치(値)의 데이터를 기억하는 경우와, 4치(値)의 데이터를 기억하는 경우의 문턱치 분포를 나타내는 설명도,

도 4는, 본 발명에 관한 반도체 기억장치의 주요 구성을 나타내는 블록도,

도 5는, 챠지펌프에 설치되는 리미터 회로의 기본 구성을 나타내는 회로도,

도 6은, 본 발명이 적용된 플래쉬 메모리에서의 기록 제어순서의 일예를 나타내는 플로우챠트,

도 7은, 본 발명을 적용한 플래쉬 메모리의 내부전원 회로부의 개략 구성을 나타내는 블록도,

도 8은, 제1단계의 승압을 행하는 용량 병렬형 챠지펌프의 일실시예를 나타내는 회로도,

도 9는, 제2단계의 승압을 행하는 정전압 발생용 용량 직렬형 챠지펌프의 일실시예를 나타내는 회로도,

도 10은, 도 9의 챠지펌프의 동작클록의 타이밍을 나타내는 타이밍챠트,

도 11은, 본 발명을 적용한 플래쉬 메모리에 있어서 데이터 기록시의 승압회로의 기동 타이밍의 일예를 나타내는 타이밍챠트,

도 12는, 도 7의 승압전압 공급계 회로의 개략을 나타내는 블록,

도 13은, 실시예의 플래쉬 메모리를 보이스 레코더용의 기억미디어에 사용할 경우의 메모리카드, 스마트미디어, 메모리스틱 등의 기억미디어 내부의 구성예를 나타내는 블록도,

도 14는, 카드형의 기억미디어를 이용한 응용 시스템의 일예로서의 보이스 레코더의 개략 구성을 나타내는 블록도,

도 15는, 보이스 레코더의 내부회로의 개략 구성을 나타내는 블록도이다.

본원에서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면 하기와 같다.

즉, 내부승압회로를 구비한 반도체 기억장치에 있어서, 승압전압이 소정 전위에 도달하였는지 검출하는 리미터 회로와 같은 전압검출회로와, 소정시간을 계시(計時) 가능한 타이머를 설치하고, 제어회로는, 상기 승압전압이 소정전위에 도달한 것을 상기 전압검출회로가 검출한 경우에 상기 승압전압을 선택메모리셀에 인가하는 한편, 승압회로가 승압동작을 개시한 후 소정의 시간이 경과한 것을 타이머의 계시(計時)정보에 의거하여 검지한 경우에, 상기 승압회로에서 발생된 승압전압이 소정전위에 도달해 있지 않아도 승압된 전압을 선택 메모리셀에 인가하도록 한 것이다.

보다 구체적으로는, 복수의 메모리셀과, 외부에서 공급되는 전원전압에 의거하여 승압한 전압을 발생하는 승압회로를 구비하며, 승압회로에서 발생된 전압이 소정전위에 도달했을 때에 상기 승압전압을 선택된 메모리셀에 인가하는 반도체 기억장치에 있어서, 상기 승압회로가 소정전위에 도달하였는지 검출하는 전압검출회로와, 상기 승압회로의 승압동작의 개시와 정지의 제어가 가능한 제어회로와, 소정시간을 계시 가능한 타이머를 구비하고, 상기 제어회로는, 상기 승압전압이 소정전위에 도달한 것을 상기 전압검출회로가 검출한 경우에 상기 승압전압을 선택 메모리셀에 인가하는 한편, 상기 승압회로가 승압동작을 개시한 후 소정시간 경과한 것을 상기 타이머의 계시정보에 의거하여 검지한 경우에, 상기 승압회로에서 발생된 승압전압이 소정전위에 도달해 있지 않아도 승압된 전압을 상기 선택 메모리셀에 인가하도록 하였다.

상기한 수단에 의하면, 외부전원전압의 레벨이 낮아 승압회로의 승압전압이 잘 올라가지 않는 경우에도, 소정시간 경과하면 메모리셀로 기록 개시되므로, 종래와 같이 승압전압이 소정전위에 도달하지 않음으로써 기록동작에서 탈출할 수 없게 되는 사태를 회피할 수 있음과 동시에, 외부전원전압의 레벨이 높게 단시간에 승압전압이 소정전위에 도달한 경우에는 소정전위에 도달함으로써 기록이 개시되므로 신속하게 기록동작을 종료할 수 있게 된다.

또한, 바람직하게는, 상기 승압전압을 공급하거나 차단하는 스위치 수단을 구비하고, 상기 스위치 수단은 상기 제어회로에서의 제어신호를 받아, 상기 승압전압을 선택 메모리셀에 인가하도록 구성한다. 이것에 의해, 기록전압 이외에 검증(verify)전압 등 서로 레벨이 다른 복수의 승압전압을 필요로 하는 경우에, 하나 하나 승압회로에서 발생되는 전압의 레벨 자체를 변경하지 않고, 스위치의 전환만으로 메모리셀에 인가되는 전압을 변경할 수 있다.

또한, 바람직하게는, 내부클록신호를 발생하는 클록발생회로를 구비하도록 한다. 이것에 의해, 반도체 기억장치의 칩 외부에서 승압회로의 동작에 필요한 클록을 발생하여 공급할 필요가 없어, 유저의 설계부담이 경감된다.

또한, 상기 승압회로는 상기 클록발생회로에서 발생된 승압용 클록신호에 의거하여 동작되고, 상기 타이머는 상기 클록발생회로에서 발생된 계시용 클록신호에의거하여 동작되도록 하면 된다. 이것에 의해, 승압용 클록신호를 발생하는 클록발생회로와 계시용 클록신호를 발생하는 클록발생회로를 공용할 수 있다.

또한, 복수의 워드선을 가지며, 상기 복수의 메모리셀 각각은 대응하는 워드선에 결합되며, 상기 승압전압은 선택된 메모리셀이 결합된 워드선에 인가되도록 구성한다.

또한, 상기 승압회로는, 외부에서의 전원전압에 의거하여 정(正)의 고전압을 발생하는 정전압 발생회로와, 외부에서의 전원전압에 의거하여 부(負)의 고전압을 발생하는 부전압 발생회로를 갖도록 구성한다. 이것에 의해, 기록시에 필요한 고전압뿐만 아니라 소거시에 필요한 고전압도 칩 내부에서 발생할 수 있다.

또한, 상기 복수의 메모리셀 각각은, 기억하는 데이터에 대응하는 문턱치를 갖도록 한다. 이것에 의해, 1개의 메모리셀로 멀티밸유(multi-value) 정보를 기억할 수 있다.

또한, 상기 복수의 메모리셀 각각은, 터널현상을 이용하여 데이터의 기록 및 소거가 행해지도록 한다. 터널현상을 이용한 기록ㆍ소거방식에서는, 드레인전류를 흘러 핫 일렉트론(hot electrons)을 메모리셀에 주입하는 방식에 비해 일반적으로 높은 전압이 필요해지며, 승압회로에 의한 부담이 지워지므로, 본 발명을 적용함으로써 보다 유효한 효과를 얻을 수 있다.

또한, 본 출원 이외의 발명은, 기억하는 데이터에 대응하는 문턱치를 갖는 복수의 메모리셀과, 복수의 비트선과, 각 비트선마다 설치된 복수의 데이터 래치회로와, 외부에서 공급되는 전원전압에 의거하여 승압한 전압을 발생하는 승압회로를구비하고, 상기 복수의 메모리셀 각각은 대응하는 비트선에 결합되며, 상기 승압전압이 소정전위에 도달했을 때에 상기 승압전압이 선택된 메모리셀에 인가되고, 상기 데이터 래치회로에 래치된 데이터에 따라 메모리셀로의 데이터의 재기록이 행해지는 반도체 기억장치에 있어서, 상기 승압회로가 소정 전위에 도달하였는지의 여부를 검출하는 전압검출회로와, 상기 승압회로의 승압동작의 개시와 정지를 제어 가능한 제어회로와, 소정시간을 계시 가능한 타이머를 구비하며, 상기 제어회로는, 상기 승압전압이 소정전위에 도달한 것을 상기 전압검출회로가 검출한 경우에 상기 승압전압을 선택 메모리셀에 인가하는 한편, 상기 승압회로가 승압동작을 개시한 후 소정시간 경과한 것을 상기 타이머의 계시정보에 의거하여 검지한 경우에는, 상기 승압회로에서 발생된 승압전압이 소정전위에 도달해 있지 않아도 승압된 전압을 상기 선택 메모리셀에 인가하도록 한 것이다.

상기한 수단에 의하면, 각 비트선마다 데이터 래치회로가 설치되어 있으므로, 기록동작을 복수회로 나누어 행할 수 있고, 상기와 같이 승압전압이 소정전위에 도달하지 않아도 소정시간의 경과로 기록을 개시해도, 기록회수를 증가시킴으로써 정확한 기록을 보증할 수 있으므로, 승압전압이 소정전위에 도달하지 않음으로써 기록동작에서 탈출할 수 없게 되는 사태를 회피할 수 있음과 동시에, 외부전원전압의 레벨이 높은 경우에는 소정전위에 도달함으로써 기록이 개시되므로 신속하게 기록동작을 종료할 수 있게 된다.

상기의 경우, 바람직하게는, 상기 메모리셀의 각각은, 복수의 문턱치 중 어떤 1개를 가짐으로써 멀티밸유 정보를 기억할 수 있도록 구성한다. 이것에 의해,메모리 어레이의 면적을 증대시키지 않고 기억용량의 대용량화를 도모할 수 있다. 그리고, 이와 같이 한 경우에는, 2치(値)의 경우에 비해 더 높은 승압전압이 필요해 지지만, 본 발명을 적용함으로써 외부전원전압이 낮은 경우에 기록동작에서 탈출할 수 없게 되는 것을 방지할 수 있다.

또한, 상기 비트선에는 상기 데이터 래치회로에 래치된 데이터에 따라, 상기 승압회로에서 승압된 제2의 전압이 인가되고, 상기 제어회로는 상기 제2의 전압이 소정 전위에 도달하기까지 상기 타이머의 기동을 유보하도록 구성한다. 비트선의 전위가 충분히 높아지기 전에 기록이 개시되면 비선택 메모리셀의 문턱치가 변화해버리는 디스터브(disturb) 불량을 일으킬 우려가 있으나, 비트선에 인가되는 승압전압이 소정 전위에 도달한 후에 타이머의 기동이 개시되기 때문에, 그 후 소정 시간의 경과로 기록을 개시해도, 비트선에 인가되는 승압전압의 레벨은 보증되게 되어, 디스터브 불량이 발생하는 것을 회피할 수 있다.

(발명의 실시형태)

이하, 본 발명의 실시예를 도면을 이용하여 설명한다.

도 1은, 본 발명을 적용하는 유효한 승압회로를 내장한 반도체 기억장치의 일예로서의 플래쉬 메모리의 실시예의 블록도를 나타낸다. 특히 제한되지 않지만, 이 실시예의 플래쉬 메모리(FLM)는 1개의 메모리셀에 2비트 데이터의 기억이 가능한 멀티밸유(multi-value) 메모리로 구성되고, 단결정 실리콘과 같이 1개의 반도체 칩상에 형성된다.

또한, 본 실시예에서는, 메모리 어레이가 2개의 매트로 구성되며, 2개의 매트 사이에 각 매트 내의 비트선(BL)에 접속되어 판독신호의 증폭 및 래치를 행하는 센스 & 래치회로(이하 센스래치라 칭하고, 도면에는 SL이라고 기재함)가 배치되어 있다. 또한, 매트의 외측 즉, 비트선(BL)을 끼고 센스 & 래치회로(SL)와 반대측에 각각 기록, 판독 데이터를 일시적으로 유지하기 위한 래치회로가 배치되어 있다. 이하, 이 래치회로를 데이터 래치라 칭하고, 도면에는 DL이라 기재함과 동시에, 2개의 매트 중 상매트측과 하매트측에서 각각 U, D를 붙여 구별한다.

도 1에서, 10은 2개의 메모리매트(MAT-U, MAT-D)로 구성된 메모리 어레이, 20은 4치에 의한 기억인 경우에 외부에서 입력된 기록 데이터를 2비트마다 4치 데이터(3비트)로 변환하는 데이터 변환회로이다. 메모리매트(MAT-U, MAT-D)에는 각각, 플로팅 게이트와 컨트롤 게이트를 갖는 2중 게이트 구조의 MOSFET로 구성된 메모리셀이 매트릭스 형상으로 배치되며, 동일행 메모리셀의 컨트롤 게이트는 연속으로 형성되어 워드선(WL)을 구성하고, 동일열 메모리셀의 드레인은 공통의 비트선(BL)에 접속 가능하게 되어 있다.

메모리 어레이(10)에는, 각 메모리매트(MAT-U, MAT-D)에 대응하여 각각 X계의 어드레스 디코더(워드 디코더)(13a, 13b)와, 상기 디코더(13a, 13b)의 디코드 결과에 따라 각 메모리매트 내 1개의 워드선(WL)을 선택레벨로 구동하는 워드 드라이브회로(14a, 14b)가 설치되어 있다. 특히 제한되지 않지만, 이 실시예의 메모리 어레이(10)에는, 상기 워드 드라이브회로가 각 메모리매트의 양측 및 중앙에 배치되어 있다. Y계의 어드레스 디코더회로(Y-DEC) 및 이 데이터에 의해 선택적으로 ON, OFF되어 데이터 변환회로(20)에서의 데이터를, 대응하는 센스래치로 전송시키는 컬럼 스위치(CSW)는, 센스래치열(SL) 및 데이터 래치열(DL)과 일체적으로 구성되어 있다.

도 1에서는, 이 Y계 디코더회로와 컬럼 스위치와 센스래치회로가 1개의 기능블록(11)(Y-DEC & SL)으로 나타나 있다. 또한, 상기 데이터 변환회로(20)에서 변환된 기록데이터나 메모리셀에서의 판독데이터를 유지하는 데이터래치열(12a, 12b)이 메모리매트의 외측(도면에서는 상하)에 각각 배치되어 있다. 4치 기억인 경우에 데이터 변환회로(20)로 변환된 3비트의 기록데이터는 데이터 래치열(12a, 12b)과 센스래치(11)로 나누어 유지된다. 판독시에는, 메모리셀에서 판독된 데이터는 데이터 래치열(12a, 12b)과 센스래치(11)에 유지되며, 적의(適宜) 논리연산됨으로써 2비트의 데이터로 역변환된다.

이 실시예의 플래쉬 메모리는, 특히 제한되지 않지만, 외부의 컨트롤 장치에서 공급되는 커맨드(명령)를 디코드하는 커맨드 디코더(31)와, 상기 커맨드 디코더(31)의 디코드 결과에 의거하여 당해 커맨드에 대응한 처리를 실행해야 하는 메모리 내부의 각 회로에 대한 제어신호를 순차적으로 형성하여 출력하는 제어회로(시퀀서)(32)를 구비하고 있으며, 커맨드가 공급되면 그것을 해독하여 자동적으로 대응하는 처리를 실행하도록 구성되어 있다. 상기 제어회로(32)는, 예를 들면 커맨드를 실행하는데 필요한 일련의 마이크로 명령군이 저장된 ROM(read only memory)을 구비하고, 커맨드 디코더(31)가 커맨드에 대응한 마이크로 명령군의 선두어드레스를 생성하여 제어회로(32)에 공급함으로써, 마이크로 명령이 순차적으로 실행되어 칩 내부의 각 회로에 대한 제어신호가 형성되도록 구성되어 있다.

또한, 이 실시예의 멀티밸유(multi-value) 플래쉬 메모리에는, 상기 각 회로 이외에, 기록시에나 소거시에 센스래치열(SL)의 데이터에 의거하여 기록 또는 소거가 종료하였는지 판정하여 상기 제어회로(32)에 알려, 기록 시퀀스 또는 소거 시퀀스를 종료시키는 기록ㆍ소거 판정회로(33)나, 발진기나 분주기를 구비하여 후술의 승압회로의 동작클록(CK1, CK2, CLK1, CLK2, PCLK2)이나 타이머용의 클록(øc) 등 내부회로의 동작에 필요한 복수의 타이밍 클록을 형성하여 메모리 내의 각 회로에 공급하는 클록발생회로(34), 메모리 내부의 상태를 반영함과 동시에 외부에 대하여 외부에서 액세스가 가능한지의 여부를 나타내는 레디/비지 신호(R/B)를 형성하여 출력하거나 내부회로를 테스트하는 기능을 구비한 스테이터스 & 테스트계 회로(35), 메모리 어레이(10)에서 판독된 신호를 증폭하는 메인앰프회로(36), 전원계회로(37), 외부에서 입력되는 어드레스 신호나 기록데이터신호 및 커맨드를 삽입하여 내부의 소정 회로에 공급함과 동시에 판독데이터 신호를 외부로 출력하기 위한 입출력 제어회로(38), 외부에서 입력되는 제어신호를 삽입하여 제어회로(32)나, 그 밖에 내부의 소정 회로에 공급하는 입출력버퍼(39), 어드레스계 제어회로(40), 메모리 어레이 내에 불량비트가 있었던 경우에 예비 메모리행과 치환하기 위한 용장회로(41) 등이 설치되어 있다.

상기 전원계 회로(37)는, 기록전압 등의 기준이 되는 전압을 발생하는 기준전원 발생회로나 외부에서 공급되는 전원전압(Vcc)에 의거하여 기록전압, 소거전압, 판독전압, 검증전압 등 칩 내부에서 필요로 하는 전압을 발생하는 내부전원 발생회로, 메모리의 동작상태에 따라 이들 전압 중에서 소망의 전압을 선택하여 메모리 어레이(10)에 공급하는 전원전환회로, 이들 회로를 제어하는 전원제어회로(371) 등으로 이루어진다. 상기 실시예의 승압회로(1, 2)는, 이 전원계 회로(37)의 내부전원 발생회로부에 설치된다. 또한, 도 1에서, 21은 외부에서 전원전압(Vcc)이 인가되는 전원전압단자, 22는 동일하게 접지전위(Vss)가 인가되는 전원전압단자(접지단자)이다.

또한, 상기 어드레스 제어계 회로(40)는, 외부에서 입력되는 어드레스 신호를 삽입하여 카운트업하는 어드레스 카운터(ACNT)나, 데이터 전송시에 Y어드레스를 자동적으로 갱신하거나 데이터 소거시 등에 자동적으로 X어드레스를 발생하는 어드레스 제너레이터(AGEN), 입력 어드레스와 불량 어드레스를 비교하여 어드레스가 일치했을 때에 선택 메모리행 또는 열을 전환하는 구제계 회로 등으로 이루어진다.

외부의 CPU 등에서 이 실시예의 플래쉬 메모리에 입력되는 제어신호로서는, 예를 들면 리셋신호(RES)나 칩선택신호(CE), 기록제어신호(WE), 출력제어신호(OE), 커맨드 혹은 데이터 입력이나 어드레스 입력을 나타내기 위한 커맨드 인에이블신호(CDE), 시스템 클록(SC) 등이 있다. 커맨드와 어드레스는 커맨드 인에이블 신호(CDE)와 기록제어신호(WE)에 따라, 입출력버퍼(39)를 통하여 칩 내부에 삽입되며, 기록 데이터는 커맨드 인에이블신호(CDE)가 커맨드 혹은 데이터 입력을 나타내고 있을 때에, 시스템 클록(SC)이 입력됨으로써 이 클록에 동기하여 칩 내부에 기록된다.

도 2는, 상기 메모리 어레이(10)의 개략 구성을 나타낸다. 메모리 어레이(10) 내의 복수의 메모리셀(MC)은 매트릭스 형상으로 배치되고, 동일행 메모리셀의 컨트롤 게이트가 접속된 워드선(WL)과, 동일열 메모리셀의 드레인이 접속된 비트선(BL)과 교차하는 방향에 배치되고, 각 메모리셀의 소스는, 접지전위를 공급하는 공통소스선(SL)에 접속되어 있다. 소스선(SL)에는 스위치(SW)가 설치되어 있어, 기록시에 메모리셀의 소스를 오픈상태로 할 수 있게 되어 있다.

각 비트선(BL)의 일단에는 비트선의 전위를 증폭하는 센스앰프 기능과 데이터의 유지기능을 갖는 센스래치회로(11)가 비트선마다 접속되며, 각 비트선(BL)의 타단에는 데이터의 유지기능을 갖는 데이터 래치회로(12a)(12b)가 비트선마다 접속되어 있다. 이 데이터 래치회로(12a)(12b)는, 멀티밸유(multi-value) 메모리로서 동작할 때에 선택 메모리셀의 문턱치가 단계적으로 변화되기 때문에 데이터를 유지하는데 사용된다. 또한, 센스래치회로(11)나 데이터 래치회로(12a)(12b)는, 대응하는 비트선과 전기적으로 접속하거나 분리하기 위해 스위치 소자나 비트선을 디스챠지하는 수단을 구비한다. 센스래치회로(11)에는, 비트선상의 데이터 논리를 반전하기 위한 반전회로가 설치되어 있어도 된다. 이러한 스위치소자나 반전회로를 구비함으로써, 4치 기억의 경우에, 메모리셀에서 판독레벨을 변경하여 판독된 데이터끼리 비트선상에서 와이어드(wired) 연산함으로써 메모리 어레이 내에서 2비트 데이터로의 데이터 변환을 행할 수 있다.

특히 제한되는 것은 아니지만, 이 실시예의 플래쉬 메모리는, 각 메모리셀에 2치의 데이터를 기억하거나, 4치의 데이터를 기억할 수 있도록 구성되어 있다. 도 3의 (a), (b)는 각각 메모리셀에 2치의 데이터를 기억하는 경우와, 4치의 데이터를 기억하는 경우의 문턱치의 분포가 나타나 있다. 2치 데이터를 기억하는 경우, 기억데이터 "1"에 대응하는 메모리셀의 문턱치는 예를 들면 4.3V±0.7V의 범위에 들어가도록 검증전압(Vwvh, Vwvl)이 설정된다. 또한, 기억데이터 "0"에 대응하는 메모리셀의 문턱치는 예를 들면 1.5V±0.7V의 범위에 들어가도록 검증전압(Vevh, Vevl)이 설정된다. 그리고, 판독전압(Vr)은, 중간의 2.9V의 레벨이 된다.

4치 데이터를 기억하는 경우, 기억 데이터 "11"에 대응하는 메모리셀의 문턱치는 예를 들면 4.8V±0.4V의 범위에 들어가도록 기록 검증전압(Vwvh4, Vwvl4)이 설정된다. 또한, 기억 데이터 "10"에 대응하는 메모리셀의 문턱치는 예를 들면 3.6V±0.4V, 기억데이터 "01"에 대응하는 메모리셀의 문턱치는 예를 들면 2.2V±0.4V, 기억데이터 "00"에 대응하는 메모리셀의 문턱치는 예를 들면 1.0V±0.4V의 범위에 각각 들어가도록 기록 검증전압(Vwvh3, Vwvl3, Vwvh2, Vwvl3, Vwvh1, Vwvl1)이 설정된다. 그리고, 4치의 판독전압(Vr1, Vr2, Vr3)은 각각 1.5V, 2.9V, 3.8V의 레벨이 된다.

다음에 본 발명의 요지를, 도 4를 이용하여 설명한다. 도 4에서, 321은 상기 제어회로(32)의 주제어부(이하, CPU라 칭함), 322는 이 CPU(321)의 제어 프로그램 등이 저장된 ROM(판독 전용메모리), 372는 전원계 회로(37)에 설치되어 있는 내부전원 발생회로를 구성하는 챠지펌프, 373은 챠지펌프(372)의 출력측에 설치되고 승압전압이 소망의 레벨 이상이 되지 않도록 제한하는 리미터 회로이며, 이 리미터 회로(373)는 승압회로의 출력전압(Vup)이 소망의 레벨에 도달했을 때에 하이레벨의 검출신호(LMD)를 출력하는 기능을 갖도록 구성되어 있다.

또한, 리미터 회로에 관해서는 이미 여러 가지의 회로가 알려져 있으므로,구체적인 회로에 대해서는 설명을 생략한다. 간단히 개략 구성을 나타내면, 도 5와 같이 된다. 즉, 리미터회로는, 승압회로의 출력단자와 접지점과의 사이에 직렬로 접속된 2개의 저항(R1, R2)으로 이루어지며 승압전압(Vup)을 저항(R1, R2)의 저항비로 분할한 전압을 발생하는 저항분할회로(731)와, 상기 저항분할회로(731)에서 발생된 전압과 미리 설정된 소정레벨의 참조전압(Vref)을 비교하는 비교기(732)로 구성된다.

도 4의 실시예에서는, CPU(321)에서의 기동신호(ST)로 챠지펌프(372)에 대한 클록(CLK)을 제어하는 논리적 게이트(374)의 출력과 리미터 회로(373)의 출력신호(LMD)를 입력신호로 하는 논리적(積) 게이트(375)를 설치하여, 리미터 출력(LMD)에서 챠지펌프(372)로의 클록신호(CLK)의 공급을 제어하여, 챠지펌프(372)의 출력 승압전압이 소망의 레벨 이상이 된 경우에는, 챠지펌프(372)의 동작을 정지시켜 불필요한 소비전력을 줄일 수 있게 되어 있다.

또한, 이 실시예의 플래쉬 메모리에서는, 리미터 출력(LMD)을 제어회로(32)의 CPU(321)에 공급하고, CPU(321)는 이 리미터 출력(LMD)이 하이레벨로 변화한 것을 받아 워드 드라이버 회로(14a)에 대하여 워드선(WL)으로의 기록전압의 인가를 개시시키는 신호(B)를 출력하도록 구성되어 있다.

또한, 이 실시예에서는, 제어회로(32)에는 타이머(323)가 설치되어 있고, CPU(321)는 기록 개시처리와 동시에 타이머(323)에 ROM(322)에서 판독한 설정시간을 셋트하여 기동시키고, 소정시간이 경과한 경우에는 상기 리미터 회로(373)에서의 검출신호(LMD)가 없어도 메모리셀에 대한 기록 또는 소거전압의 인가를 개시하도록 구성되어 있다. 타이머(323)는, 2진 카운터로 이루어지며, 칩 내부에 설치되어 있는 클록발생회로(도 1의 블록(34))에서 공급되는 예를 들면 주기가 50nS(나노초)의 클록(øc)을 계수함으로써 계시(計時)동작을 행한다. 또한 클록(øc)을 계수하는 2진 카운터로 이루어지는 타이머 대신에, CPU가 프로그램의 동작으로 카운트(레지스터의 값을 증가)하는 소프트 타이머를 이용해도 된다.

도 6에, 본 발명이 적용된 플래쉬 메모리에서의 제어회로(32)에 의한 기록제어 순서의 일예가 나타나 있다. 또한, 이 실시예에서는, 특히 제한되는 것은 아니지만, 기록은, 워드선(WL)(컨트롤 게이트)에 고전압을 인가하여 메모리셀의 플로팅 게이트에 부의 전하를 주입하여 그 문턱치를 높게 하는 것이다.

제어회로(32)는 기록 커맨드가 입력되면, 내부전원 발생회로의 챠지펌프(372)에 대한 기동신호(ST)를 활성화하여 승압을 개시시킨다(스텝 S1). 다음에, 타이머(323)를 기동시킨다(스텝 S2). 구체적으로는, ROM(322)에서 타이머의 설정시간을 판독하여 타이머(323)로 셋트한다. 그런 후, 스텝 S3에서 리미터 회로(373)에서의 검출신호(LMD)가 입력되었는지를 판정하여, 입력되어 있지 않을 때는 스텝 S4로 진행하고, 타이머(323)의 설정시간이 경과하였는지 판정한다. 그리고, 설정시간이 경과하고 있지 않을 때는 스텝 S3로 되돌아가, 상기 판정을 반복한다.

스텝 S3에서 검출신호(LMD)가 입력됐다고 판정했을 때, 또는 검출신호(LMD)가 없어도 스텝 S4에서 설정시간이 경과했다고 판정했을 때는 스텝 S5로 진행하고, 워드 드라이버 회로(14a)에 대하여 기록전압의 인가를 개시시키는 제어신호(B)를공급한다. 그 후 다음의 스텝 S6에서 메모리셀의 문턱치가 소정레벨까지 변화했는지 조사하는 검증판독동작을 행하고, 문턱치가 검증전압까지 변화해 있으면 스테이터스 & 테스트계 회로(35) 내의 스테이터스 레지스터의 기록 종료비트에 "1"을 설정하는 기록 종료처리를 행한다(스텝 S7). 이것에 의해, 레디/비지 신호(R/B)가 레디상태를 나타내는 레벨로 변화되어, 외부장치에 대하여 기록이 종료한 것을 알릴 수 있다.

한편, 문턱치가 검증전압까지 변화하고 있지 않을 때는, 스텝 S8로 이행하여 기록회수가 미리 설정된 회수에 도달했는지 판정하여, 도달하지 않았을 때는 스텝 S1으로 되돌아가고 재차 내부전원의 기동부터 다시 한다. 그리고, 재차 스텝 S8까지 와서 기록회수가 미리 설정된 회수에 도달했는지 판정하여, 기록이 종료하지 않은채 소정 회수에 도달했다고 판정되면 스텝 S9로 이행하고 스테이터스 레지스터의 기록 에러비트에 "1"을 설정하는 기록 에러처리를 행한다.

도 7은, 본 발명에 관한 승압회로를 구비한 플래쉬 메모리의 내부전원 회로부의 개략 구성을 나타내는 것으로, 도 7에서, 부호 1은 외부에서의 1.8V ~ 3.3V의 전원전압(Vcc)에 의거하여 제 1단계의 승압을 행하는 제1 승압회로, 2는 제1 승압회로에서 승압된 전압(VWDP)에 의거하여 제 2단계의 승압을 행하는 제2 승압회로이다. 이 실시예에서는, 상기 제1 승압회로(1)는, 용량병렬형 2개의 챠지펌프회로(CP11, CP12)를 구비하고 있다. 한편, 상기 제2 승압회로(2)는, 용량 직렬형의 2개의 챠지펌프회로(CP21, CP22)를 구비하고 있다.

특히 제한되지 않지만, 상기 제1 승압회로(1)의 용량병렬형챠지펌프회로(CP11)는 전원전압(Vcc)에 의거하여 7V의 승압전압(VWDP)을, CP12는 5.5V의 승압전압(VCP)을 발생한다. 또한, 도 7에서는, 상술한 리미터회로(373) 및 제어 게이트(375)가 나타나 있지 않지만, 각 챠지펌프회로(CP11, CP12, CP21, CP22)에는 각각의 승압전압에 대응한 리미터 회로와 제어게이트가 설치되어 있다.

상기 제2 승압회로(2)의 용량 직렬형 챠지펌프회로(CP21, CP22) 중, CP21은 불휘발성 기억소자로 이루어지는 메모리 어레이(10)내의 용량성 부하인 워드선(WL)에 인가되는 +18V의 정(正)의 기록전압(VWW)을 발생하고, CP22는 워드선(WL)에 인가되는 -16V의 부(負)의 소거전압(VEW)을 발생한다. 상기 제1 승압회로(1)의 용량 병렬형 챠지펌프회로(CP11, CP12) 중 CP11로 승압된 전압(VWDP)은 상기 제2 승압회로(2)와 메모리 어레이(10) 내의 비트선(BL)을 프리챠지하는 Y디코더 & 센스래치회로(11)에 공급되며, CP12에서 승압된 전압(VCP)은 내부 논리게이트회로(4)나 워드 디코드 회로(5), 저항분할회로 등으로 이루어지며, 워드선(WL)에 인가되는 판독전압을 발생하는 강압회로(6) 등에 공급된다. 이 강압회로(6)는, 통상 판독시에는 판독전압(VR)을, 기록시에는 기록검증전압(VVW)을, 소거시에는 소거검증전압 (VVE)이 각각 발생한다.

또한, 상기 내부 논리게이트회로(4)는, 외부전원전압(Vcc)으로 동작하는 어드레스버퍼나 데이터버퍼 등을 구성하는 논리게이트회로가 아닌, 메모리 어레이(10)가 비교적 근방에 설치되는 디코더회로나 기록소거의 종료판정을 행하는 직접제어계 회로, 전원전환회로 등 내부 승압전압으로 동작하는 논리게이트회로를 의미한다.

또한, 제2 승압회로(2)에는, 클록(CK1)의 진폭을 2배로 하기 위한 2배 승압회로(3)가 설치되어 있고, 2배 승압회로(3)는 승압회로(1)에서 발생된 승압전압(VWDP)에 의거하여 2VWDP의 진폭을 갖는 클록(PCLK1)을 생성하도록 구성되어 있다.

상기 클록(CK1, CLK1, CLK2)은, 칩 내부의 클록발생회로(도 1의 블록(34))에서 공급됨과 동시에, 제어회로(도 1의 블록(32))에서의 기동신호(ST1, ST2, ST3, ST4)에 의해 제어되는 게이트(7a, 7b, 7c, 7d)에 의해 상기 챠지펌프(CP11, CP12, CP21, CP22)로의 공급이 차단 가능하게 구성되어, 클록의 공급이 차단되면 그 챠지펌프는 승압동작을 정지하도록 구성되어 있다.

또한, 도 7의 실시예에서, 8은 워드 디코더 회로(5)에서의 선택신호를 수신하여 워드선(WL)을 동작모드에 따른 소정의 레벨로 구동하는 워드 드라이버(도 1의 블록(14a))(9a, 9b)는 동작모드에 따른 전압을 선택하여 상기 워드 드라이버(8)에 공급하는 전압 전환 스위치, 9c는 기록시에 승압전압(VWDP)을 센스래치(11) 또는 제2의 승압회로(2)에 대하여 전환하여 공급하기 위한 스위치이다. 상술의 제어회로(32)에서 워드 드라이버회로(14a)에 대하여 공급되는 기록전압의 인가를 개시시키는 제어신호(B)는, 예를 들면 상기 전압전환 스위치(9a)를 제어하는데 이용된다.

상기와 같이, 이 실시예에서는, 제 1단계의 승압을 행하는 승압회로(1)가 2개의 용량 병렬형의 챠지펌프(CP11, CP12)로 구성되어 있으므로, 동작모드에 따라 한쪽 챠지펌프의 동작을 정지시켜 소비전력을 저감하고, 소비전력을 저감하거나 전원전압이 낮아도 소망 레벨의 승압전압을 확실히 발생시키는 제어를 행할 수 있다.

구체적으로는 이 실시예의 플래쉬 메모리에서는, 승압전압(VCP)을 발생하는 챠지펌프(CP12)는 내부 논리게이트회로(4)나 강압회로(6)에 동작전원을 공급하기 위해, 어떤 동작모드에서도 결국, 상시 동작시키지만, 판독모드에서는 높은 승압전압을 필요로 하지 않으므로 승압전압(VWDP)을 발생하는 챠지펌프(CP11)의 동작은 정지시켜 소비전력을 저감하도록 구성된다. 또한, 승압전압(VWDP)을 발생하는 챠지펌프(CP11)의 동작을 정지시킬 때에는, 이 승압전압(VWDP)에 의거하여 제 2단계의 승압을 행하는 승압회로(2)의 챠지펌프(CP21, CP22)도 그 동작이 정지된다. 챠지펌프(CP12, CP21, CP22)의 동작정지는, 기동신호(ST2, ST3)에 의해 이것들에 공급되는 동작클록을 정시킴으로써 행할 수 있다.

또한, 도 1의 실시예에서는, 제 2단계의 승압을 하는 승압회로(2)의 챠지펌프(CP21, CP22)는, 한쪽은 기록시의 정(正)의 승압전압(VWW)을, 다른 쪽은 소거시의 부(負)의 승압전압(VEW)을 발생하므로, 기록모드에서는 챠지펌프(CP22)의 동작을 정지시키고, 소거모드에서는 챠지펌프(CP21)의 동작을 정지시키도록 제어함으로써 소비전력의 저감이 가능하다.

또한, 이 실시예에서는, 전원전압에 의거하여 제 1단계의 승압을 행하는 챠지펌프(CP11)가 용량 병렬형으로 구성됨과 동시에, 이 챠지펌프(CP11)에서 발생된 승압전압(VWDP)에 의거하여 제 2단계의 승압을 행하는 챠지펌프(CP21, CP22)가 용량 직렬형으로 구성되어 있다. 여기서, 용량 직렬형의 챠지펌프는, 단수가 증가하면 챠지전하가 기생용량으로 잡혀 도달전압이 급속도로 포화하지만 직렬로 배치되는 각 단의 승압용 용량에 인가되는 전압은 거의 마찬가지로 내압면에서의 설계를 하기 쉽다는 특징을 갖추고 있다. 한편, 용량 병렬형의 챠지펌프는, 병렬로 배치되는 각 단의 승압용 용량에 인가되는 전압이 다른 후단으로 갈수록 높아지므로 내압면에서 높은 승압전압을 다루는데는 적당하지 않지만, 용량 직렬형에 비해 다소 단수가 많아도 승압전압의 포화가 일어나기 어렵다는 특징을 갖추고 있다. 그 때문에, 상기와 같이 제 1단계의 승압을 행하는 챠지펌프를 용량 병렬형으로 구성하고, 제 2단계의 승압을 행하는 챠지펌프를 용량 직렬형으로 구성함으로써, 반대의 경우에 비해 효율 좋게 비교적 높은 승압전압을 발생시킬 수 있다.

도 8에 제 1단계의 승압을 행하는 승압회로(1)의 용량 병렬형의 챠지펌프 (CP11, CP12)의 개략 구성을 나타낸다.

도 8의 챠지펌프는, 병렬로 배열된 5단의 승압용 용량(C1 ~ C5)과, 각 용량의 충전측 단자(노드 N1 ~ N5) 사이에 설치된 스위치 MOSFET(Qs1 ~ Qs4)와, 초단 용량(C1)의 충전측 단자(노드 N1)에 외부전원전압(Vcc)을 인가 가능한 스위치 MOSFET(Qs0)와, 최종단 용량(C5)의 충전측 단자(노드 N5)의 전압(VWDP)(VCP)을, 전압공급을 받는측의 회로로 전달하는 스위치 MOSFET(Qs5)와, 각 스위치 MOSFET(Qs0 ~ Qs5)를 ON시키기 위해 게이트전압을 상승시켜 순시 부스트(boost)용 용량(Cb0 ~ Cb5)으로 구성되어 있다. 이 순시 부스트용의 용량(Cb0 ~ Cb5)은 승압용의 용량(C1 ~ C5)에 비해 충분히 작은 용량치가 된다. 한편, 상기 스위치 MOSFET(Qs0 ~ Qs5)는, 부스트된 전압으로 ON 됨으로써 다이오드로서 기능한다.

상기 승압용 용량(C1 ~ C5) 중, 기수번째 용량(C1, C3, C5)의 기준측 단자(상기 충전측 단자와 반대의 단자)에는, 0V-Vcc의 진폭을 갖는 클록(CLK1)이 인가된다. 또한, 우수번째 용량(C2, C4)의 기준측 단자에는, 상기 클록(CLK1)과는 역상이고, 마찬가지로 0V-Vcc의 진폭을 갖는 클록(/CLK1)이 인가되도록 구성되어 있다. 이렇게 서로 역상의 클록(CLK1, /CLK1)에 의해, 기수번째의 용량(C1, C3, C5)과 우수번째의 용량(C2, C4)의 기준측 단자가 교대로 증가됨(급격히 상승됨)과 동시에, 스위치 MOSFET(Qs0 ~ Qs5)가 다이오드와 동일하게 동작하도록 제어됨으로써, C1에 충전된 전하가 C2→C3→C4→C5로 전송되어, 승압한 전압이 발생된다. 특히 제한되지 않지만, 클록(CLK1)은 50nS와 같은 주기가 된다.

도 9에, 제2 승압회로(2)의 용량 직렬형 챠지펌프(CP21, CP22) 중 정(正)의 승압전압을 발생하는 챠지펌프(CP21)의 개략 구성을 나타낸다.

도 9의 챠지펌프는, MOSFET를 통하여 직렬로 접속된 3단의 승압용 용량(C11 ~ C13)과, 각 용량간을 접속ㆍ차단 가능한 스위치 MOSFET(Qs11, Qs12)와, 최종단의 용량(C13)의 충전측 단자의 전압(VWW)을, 전압공급을 받는측의 회로로 전달하는 스위치 MOSFET(Qs13)와, 각 용량의 충전측 단자(고전위측 단자)와 전원전압단자(V0)와의 사이에 접속된 스위치 MOSFET(Qs21 ~ Qs23)와, 2단째와 3단째의 용량(C12, C13)의 기준측 단자(저전위측 단자)와 접지전위(Vss(OV))와의 사이에 각각 접속된 스위치 MOSFET(Qs31, Qs32)와, 최종단의 스위치 MOSFET(Qs13)의 게이트단자와 전원전압단자(V0)와의 사이에 접속된 스위치 MOSFET(Qs24)와, 최종단의 스위치 MOSFET(Qs13)를 충분히 ON시키기 위해 게이트전압을 상승시키는 부스트회로(BST)로 구성되어 있다.

상기 부스트회로(BST)는, 승압용 용량(C13)의 충전측 단자(고전위측 단자)와 최종단의 스위치 MOSFET(Qs13)의 게이트 단자와의 사이에 직렬형태로 접속된 MOSFET(Qb) 및 순시 부스트용 용량(Cb, Qb, Cb)의 접속노드(Nb)와 접지전위(Vss (0V))와의 사이에 접속된 스위치 MOSFET(Qs33)에 의해 구성되어 있다. 그리고, 스위치 MOSFET(Qs11 ~ Qs13) 중 Qs11 및 Qs12와, 부스트회로의 MOSFET(Qb)는 P채널형이 되고, 그 게이트단자에 전압 V0가 인가됨으로써 통상 OFF 상태로 되어 있다. 이것은, MOSFET(Qs11, Qs12, Qb)는 소스와 드레인의 전위관계가 반드시 동일하거나 전단(前端)측의 노드쪽이 높아지고, 후단측 노드의 전위가 높아지는 일은 없기 때문이다. 결국, MOSFET(Qs11, Qs12, Qb)의 웰영역을 전단측의 노드에 접속함으로써 웰영역을 N형으로 한 P채널 MOSFET를 사용할 수 있기 때문이다. 그리고, MOSFET(Qs11, Qs12)를 P채널로 함으로써, 전단에서 승압된 전압을 전위드롭(Vth drop)하지 않고 후단으로 전송할 수 있다.

한편, 스위치 MOSFET(Qs13)는 소스와 드레인의 전위관계가 결정되어 있지 않으므로 N채널형을 사용하고, 전단에서 승압된 전압을 전위드롭(Vth drop)하지 않고 후단으로 전송하기 위해 부스트회로(BST)를 설치하고 있다. 동일하게 승압용 용량(C11 ~ C13)의 양단자에 전압(V0)을 인가하여 프리챠지하기 위한 스위치 MOSFET(Qs21 ~ Qs24)도 소스와 드레인의 전위관계가 결정되어 있지 않으므로 N채널형을 이용하고 있다. 단, 충전전압을 V0로 하면 N채널형에서는 전위드롭될 우려가 있으므로, Qs21 ~ Qs24의 게이트단자에는 도 10에 나타내는 바와 같은 2V0의 진폭을 갖는 클록(PCLK1)이 인가되어 있다.

MOSFET(Qs31 ~ Qs33)는, 승압용 용량(C12, C13)과 부스트용량(Cb)의 한쪽 단자에 접지전위(Vss)를 공급하기 위해 N채널형을 이용하고, 그 게이트단자에는 도 10에 나타내는 바와 같은 V0의 진폭을 갖는 클록(PCLK2)이 인가되어 있다. 상기 클록(PCLK1)은 초단의 승압용 용량(C11)의 기준측 단자에 인가되는 진폭(V0)의 클록(CLK2)과 역상이 되며, 클록(PCLK2)은 PCLK1과 동상이 된다. 특히 제한되지 않지만, 클록(CLK2, PCLK1, PCLK2)은, 용량 병렬형의 챠지펌프(CP11)의 동작클록(CLK1) 주기의 2배인 100nS의 주기가 된다.

이 실시예의 챠지펌프회로는, 동작전압(V0)으로서 상기 용량 병렬형의 챠지펌프(CP11)에서 발생된 승압전압(VWDP)을 이용하고 있다. 그리고, 초단의 승압용 용량(C11)의 기준측 단자에 인가되는 클록(CLK2)이 로우레벨로 되어 있는 기간(T11)에서, 클록(PCLK1, PCLK2)을 하이레벨로 변화시켜 스위치 MOSFET(Qs21 ~ Qs24 및 Qs31, S32)를 ON시킴으로써, 승압용 용량(C11, C12, C13)을 각각 V0까지 프리챠지한다. 그 후, 스위치 MOSFET(Qs21 ~ Qs24 및 Qs31, S32)를 OFF시켜, 승압용 용량(C11, C12, C13)의 양단자를 각각 전원전압 단자와 접지단자에서 차단하고, 클록(CLK1)을 하이레벨로 변화시킨다. 그렇게 하면, 스위치 MOSFET(Qs11, Qs12)는 전단측 노드의 전위 즉, 소스전위가 게이트 전위(=V0) 보다도 높아짐으로써 자동적으로 ON되어 승압용 용량(C11, C12, C13)이 직렬접속된 상태가 된다. 그 결과, 각 승압용 용량(C11 ~ C13)의 프리챠지 전압의 거의 총합(=3V0)에 상당하는 승압전압이 발생한다.

또한, 이때, 부스트회로(BST)에서는, 승압용 용량(C11 ~ C13)의 프리챠지와동시에 부스트용 용량(Cb)이 V0까지 프리챠지되어, 클록(CLK1)이 하이레벨로 변화되었을 때에 스위치 MOSFET(Qs11, Qs12)와 동일하게 Qs13이 ON됨으로써 최종단의 스위치 MOSFET(Qs13)의 게이트 전압이 전단측의 노드전위(소스전위) 보다도 프리챠지전압(V0)만큼 높은 전위까지 상승되어 충분한 ON상태가 되며, 용량(C11 ~ C13)에서 발생한 승압전압을 전위드롭시키지 않고 후단의 회로로 전달시킬 수 있다.

제2 승압회로(2)의 용량 직렬형 챠지펌프(CP21, CP22) 중, 부(負)의 승압전압(VEW)을 발생하는 챠지펌프(CP22)는, 발생하는 극성이 CP21과 역이 되는 것 뿐이므로, 기본적인 구성은 도 9와 동일하기 때문에, 도시를 생략한다.

부전압용의 챠지펌프(CP22)와 도 9의 정전압용의 프리챠지펌프와의 차이는, 사용하고 있는 MOSFET의 도전형이 역(逆), 결국, 도 9의 P-MOS 대신에 N-MOS를, N-MOS 대신에 P-MOS를 사용하는 점과, 클록(PCLK2)의 진폭이 다른 점과, 직렬형태의 승압용 용량(C11 ~ C13)에 대한 프리챠지시의 충전방향이 역인 점과, 클록(CLK2, PCLK1, PCLK2)의 타이밍이 다르며, 프리챠지시 도 9의 챠지펌프에서는 초단의 승압용 용량(C11)의 기준측 단자에 접지전위(Vss)를 인가해 두어 승압동작일 때에 Vcc로 상승시키는데 비해, 부전압용의 챠지펌프에서는 초단의 승압용 용량(C11)의 기준측 단자에 전원전압(V0)을 인가해 두어 승압동작일 때에 접지전위(Vss)로 강하시킴으로써 부전압을 발생하는 점 등에 있다.

이상, 기록시에 워드선으로의 기록전압의 인가방법 및 내부전원 발생회로의 구성에 대하여 설명하였지만, 본 실시예의 플래쉬 메모리에서는 비트선(BL)에 인가되는 전압에 관해서도 승압한 전압의 인가방법이 연구되고 있다.

이 실시예의 플래쉬 메모리에서는, 기록시에 워드선(WL)(컨트롤 게이트)에 고전압을 인가하고 FN 터널현상을 이용하여 메모리셀의 플로팅 게이트에 부(負)의 전하를 주입하여 그 문턱치를 높게 하도록 하고 있다. 그 때문에, 비트선(BL)에는 기록데이터에 따라, 문턱치를 높이고 싶은 메모리셀(예를 들면 데이터 "1")이 접속된 비트선은 프리챠지되지 않아, 결국 0V가 된다. 한편, 문턱치를 높이고 싶지 않은 메모리셀(예를 들면 데이터 "0")이 접속된 비트선은 5.5V로 프리챠지된다. 또한 기록시, 각 선택 메모리셀의 소스는 플로팅(오픈)된다. 이 명세서에서는, 문턱치를 높이고 싶지 않은 메모리셀이 접속된 비트선에 인가되는 전압을 기록방지전압이라 칭한다.

도 11에 나타내는 바와 같이, 이 실시예의 플래쉬 메모리에서는, 제어회로(32)에 의해, 기록시에서의 워드선(WL)의 상승을, 일단 7V로 올린 후에 18V로 올리는 2단계 상승을 행함과 동시에, 비트선(BL)은 워드선(WL)이 7V로 높여진 후 18V로 높여지기 전에 5.5V로 상승하도록 구성되어 있다. 그리고, 제어회로(32)의 CPU(321)는 이러한 제어를, 각 챠지펌프의 리미터회로(LM1, LMT2, LM3)에서의 검출신호(LMD1, LMD2)와 타이머의 출력에 의거하여, 상기 CP11, CP12, CP21에 대한 기동신호(ST1, ST2, ST3)를 소정의 타이밍으로 출력함으로써 행한다.

도 12는, 도 7의 승압전압 공급계 회로의 개략을 나타낸다. 도 12에서 도 7과 동일부호가 붙여진 회로블록은 동일한 회로블록을 가리킨다. 또한, 도 12에 나타나 있는 챠지펌프(CP11, CP12, CP21)에는, 도 7의 제어게이트(7a, 7b, 7c)(도 4의 374) 및 도 4의 제어게이트(375)가 포함되어 있는 것으로 한다. SEL1은, 챠지펌프(CP11)에서 발생된 승압전압(VWD)을 센스래치회로(11) 또는 2단째의 챠지펌프(CP21) 중 어떤 것에 공급하는가 선택하는 셀렉터, SEL2는, 챠지펌프(CP21, CP12) 중 어떤 것에서 발생된 승압전압을 워드 드라이버(14a)에 공급하는지 선택하는 전환셀렉터이다. 또한, 이들 셀렉터(SEL1, SEL2)는 아날로그 스위치로 구성할 수 있고, 그 전환제어신호(CS1, CS2)는 제어회로(32)의 CPU(321)에서 공급된다.

기록 커맨드가 공급되면, CPU(321)는 우선 챠지펌프(CP12)에 대한 기동신호(ST2)를 하이레벨로 변화시켜 승압동작을 개시시킨다(타이밍 t1). 그리고, 소정시간 경과 후에 챠지펌프(CP11)에 대한 기동신호(S12)를 하이레벨로 변화시켜 승압동작을 개시시킨다(타이밍 t2). 비트선(BL)(1개의 기생용량은 수 pF)은 모두가 프리챠지의 대상이 되므로 그 부하용량은 비트선의 개수(1 ~ 8 ×103개)배인데 비해, 선택되는 워드선(WL)은 1개이며 그 부하용량은 수pF 정도이므로, 전원전압(Vcc)이 1.8V와 같이 낮은 레벨이어도 비교적 단시간에 소망의 승압레벨(7V)에 도달하므로, 리미터(LM3)에서의 검출신호에 의하지 않고 시간으로 상승했다고 간주해도 아무런 지장은 없다.

다음에, CPU(321)는 챠지펌프(CP11)의 리미터회로(LM1)에서의 검출신호(LMD1)가 하이레벨로 변화(타이밍 t3)한 것을 받아, 셀렉터(SEL1)에 대한 전환신호(CS1)를 전환하여 챠지펌프(CP11)에서 생성된 승압전압(VWD)을 챠지펌프(CP21)에 공급시킴과 동시에, 챠지펌프(CP21)에 대한 기동신호(ST3)를 하이레벨로 변화시켜 승압동작을 개시시킨다(타이밍 t4). 또한, 이 때 CPU(321)는 챠지펌프(CP12)에 대한 기동신호(ST2)를 하강시킨다. 그 후, 챠지펌프(CP21)의 승압전압(VWW)이 소정레벨(18V)에 도달하면, 그 리미터회로(LM2)에서의 검출신호(LMD2)가 하이레벨로 변화하므로(타이밍 t5), 셀렉터(SEL2)에 대한 전환신호(CS2)를 전환하여 챠지펌프(CP21)에서 생성된 승압전압(VWW)을 워드 드라이버(14a)에 공급한다.

또한, 이 실시예의 플래쉬 메모리에서는, CPU(321)에서의 기동신호(ST3)에서 챠지펌프(CP21)가 승압동작을 개시하는데 맞추어 타이머(323)가 기동되며, 리미터회로(LM2)에서의 검출신호(LMD2)가 하이레벨로 변화하기 전에 타이머가 소정시간을 계시하면 CPU(321)는 셀렉터(SEL2)에 대한 전환신호(CS2)를 전환하여 챠지펌프(CP21)에서 생성된 승압전압(VWW)을 워드 드라이버(14a)에 공급하도록 동작한다. 또한, 타이머(323)는, 승압전압(VWW)이 워드 드라이버(14a)에 공급되면, 기록전압의 인가시간의 계시(計時)를 개시하여, CPU(321)는 타이머를 보아 소정 시간이 경과했다고 판정되면 챠지펌프(CP11, CP12)에 대한 기동신호(ST1, ST3)를 하강시킨다.

상기와 같이, 이 실시예에서는, 기록시에 워드선(WL)을 2단계 상승시킴과 동시에, 비트선(BL)의 프리챠지가 종료한 것을 받아 2단째의 챠지펌프(CP21)를 기동시킴과 동시에, 비트선(BL) 프리챠지용의 승압전압을 발생하는 챠지펌프(CP11)를 워드선용 승압회로 1단째의 챠지펌프와 겸용시키고 있으므로, 기록 검증에서 문턱치가 목표에 도달해 있지 않는 경우에 행해지는 2회째 이후의 기록시에 챠지펌프(CP11)의 상승시간(도 12의 t2 - t3)이 짧아지고, 워드선을 상승시키는데 필요한 시간이 짧아짐과 동시에, 비트선(BL)이 올바른 프리챠지레벨(5.5V)에 도달하기 전에 워드선의 상승이 개시되는 것을 회피할 수 있다.

그 결과, 디스터브(disturb)라 불리는 비선택 메모리셀의 문턱치 변화를 방지할 수 있다. 즉, 본 실시예와 같이, 워드선 상승용 챠지펌프의 승압전압이 목표레벨에 도달하지 않아도 소정시간 경과에 의해 워드선의 상승을 행하도록 한 경우, 아무런 대책을 하지 않으면, 비트선(BL)이 올바른 프리챠지레벨(5.5V)에 도달하기 전에, 예를 들면 4.5V의 전위일 때에 워드선의 상승이 개시되어 디스터브를 일으키는 것도 생각할 수 있다. 그러나, 상기 실시예에서는, 비트선용의 승압전압이 목표레벨에 도달한 것을 확인한 후, 그 전압을 발생하는 챠지펌프의 승압전압에서 워드선 상승용의 2단째 챠지펌프의 승압을 개시시키도록 하고 있으므로, 비트선(BL)이 올바른 프리챠지레벨(5.5V)에 도달하기 전에 워드선의 상승이 개시되는 것을 회피할 수 있다.

이상 설명한 바와 같이, 본 발명을 적용한 플래쉬 메모리는, 예를 들면 전원전압(Vcc)이 1.8V의 낮은 레벨로서 챠지펌프의 승압전압이 목표레벨에 도달하지 않아도, 시간에 의해 기록이 개시되므로 기록모드에서 탈출할 수 없게 되는 것을 회피할 수 있다. 게다가, 플래쉬 메모리의 기억소자는, 워드선의 전위가 목표레벨보다 다소 낮아도 시간 즉, 기록회수를 많게 하면 기록이 가능하므로, 기록시간이 다소 길어지는 문제가 있지만 올바른 기록은 행할 수 있다는 이점이 있다.

그런데, 전지로 동작되는 경우가 많은 휴대용 전자기기 중에서도, 음악용의 녹음 재생기기에 사용되는 기억미디어는, 재생은 전지로 구동되는 재생기로 행해지지만, 녹음은 전원전압이 3.3V 이상 보증된 장치에서 행하는 사용법이 많으므로,예를 들면 1.8V의 낮은 레벨의 전지로 구동되는 휴대용 전자기기에서는 기억미디어로의 녹음 즉, 기록을 행할 수 없어도 그다지 지장은 없다. 한편, 통상 회화의 녹음 등에 사용되는 보이즈 레코더는 1.8V의 낮은 레벨의 전지로 구동되는 기기로 녹음하는 일이 많다고 예상된다. 따라서, 보이스 레코더에 이용되는 기억미디어는 전원전압이 낮은 경우에 기록할 수 없다고 하면 불편하다. 그런데, 보이스 레코더는 음악의 녹음재생장치에 비하면 데이터량이 적기 때문에 고속성은 그다지 요구되지 않는다. 따라서, 본 발명을 적용한 상기 실시예의 플래쉬 메모리는 보이스 레코더에 이용되는 기억미디어에 최적이라고 말할 수 있다. 게다가, 상기 실시예에 의하면, 전원전압(Vcc)이 3V계의 시스템과 1.8V계의 시스템의 어떤 것에도 사용할 수 있는 제품(플래쉬 메모리)을 제공할 수 있으므로, 보이스 레코더로 녹음한 미디어를 거치형의 오디오 기기로 재생하는 것도 가능하다.

도 13에는, 상기 실시예의 플래쉬 메모리를 보이스 레코더용의 기억 미디어에 사용하는 경우의 메모리카드, 스마트 미디어 등의 기억미디어 내부의 구성예가 나타나 있다. 이 기억 미디어는, 접속용 단자가 외부로 노출하고 있지 않은 인너(inner)형이어도 된다. 또한, 본 발명에서의 기억 미디어에는, 이른바 카드형뿐만 아니라, 메모리 스태택과 같은 스태틱 형상 이외에, 전자기기에 착탈가능하게 구성되는 타입의 것은 모두 포함된다.

이 실시예의 기억 미디어(100)는, 특히 제한되지 않지만, 1개의 플래쉬 메모리 칩(FLM)과, 외부와의 인터페이스 및 플래쉬 메모리에 대한 어드레스 신호나 제어신호의 형성, ECC 코드의 생성, 체크 등의 기능을 갖는 컨트롤러 칩(CONT)이 플라스틱 등으로 이루어지는 패키지에 수납되거나 혹은 프린트 배선기판상에 탑재되어 전체가 수지 등에 의해 몰드되어 구성된다.

상기 컨트롤러 칩(CONT)은, 전용 LSI 혹은 게이트 어레이 등으로 구성되며, 제어신호를 송신하는 컨트롤 신호선군(버스)(111) 및 어드레스 신호나 데이터 신호, 커맨드 코드를 시분할 방식으로 송신하는 어드레스 & 데이터 신호선군(버스)(112)을 통하여 상기 플래쉬 메모리 칩(FLM)에 접속됨과 동시에, 외부의 휴대용 전자기기 등의 카드 슬롯에 삽입되어 접촉되는 전극으로서의 외부 접속용 단자(120)에 접속되어, 플래쉬 메모리 칩(FLM)에 대한 액세스는 모두 컨트롤러 칩(CONT)을 통하여 행해지도록 구성되어 있다. 컨트롤러 칩(CONT) 대신에 범용의 마이크로 컴퓨터를 사용하여 메모리 칩(FLM)에 공급하는 제어신호 등을 형성하도록 해도 된다.

또한, 도 13에서, 121은 상기 컨트롤러 칩(CONT) 및 플래쉬 메모리 칩(FLM)에 공급되는 전원전압(Vcc)이 인가되는 외부전원단자, 122는 접지전위가 인가되는 외부 접지단자이다. 이 실시예의 기억미디어에서는, 1개의 패키지 내에 1개의 컨트롤러 칩(CONT)과 1개의 플래쉬 메모리 칩이 수납된 예를 나타내었지만, 1개의 플래쉬 메모리만, 혹은 1개의 컨트롤러 칩(CONT)과 복수개의 플래쉬 메모리 칩으로 기억 미디어를 구성하거나, 컨트롤러 칩(CONT) 이외에 CPU를 수납하거나, 플래쉬 메모리 내장형의 싱글 칩 마이크로 컴퓨터만을 패키지에 수납하여 기억 미디어로 구성하는 것도 가능하다.

도 14는, 상기 카드형의 기억 미디어를 이용한 응용 시스템의 일예로서 보이스 레코더의 사용 상황에 따른 구성을 나타낸다. 도 14의 (a)는 기억미디어에 음성데이터를 기록할 때의 개략 구성을, 또 도 14의 (b)는 상기 기억 미디어에서 음성 데이터를 재생할 때의 개략 구성을, 또 도 14의 (c)는 기억미디어에 녹음된 음성 데이터를 편집 혹은 가공할 때의 개략 구성을 각각 나타낸다. 도면에서, 310은 보이스 레코더 본체, 320은 마이크로폰, 330은 전지, 340은 헤드폰 혹은 이어폰, 350은 퍼스널 컴퓨터이다. 이러한 시스템에서, 도 13에 나타나 있는 바와 같은 플래쉬 메모리를 내장한 기억 미디어(100)는 보이스 레코더 본체(310)에 설치된 미디어 장착부에 삽입되어 사용된다.

도 15는 보이스 레코더 내부회로의 개략구성을 나타낸다.

도 15에 나타나 있는 바와 같이, 보이스 레코더 본체(310)는, 상기 기억미디어(100)를 착탈 가능하게 유지하는 미디어 장착부(311), 마이크로폰(320)에서 입력된 음성전기신호를 디지털 신호로 변환하여 기억미디어(100)에 기록하는 입력녹음회로(312), 기억 미디어(100)에서 음성디지털 데이터를 판독하여 아날로그 신호로 변환하여 헤드폰 혹은 이어폰(340)을 구동하는 신호를 생성하여 출력하는 재생출력회로(313), 오퍼레이터 혹은 유저가 외부에서 지령을 공급하기 위해 터치패널 등의 입력조작수단(314), 입력조작수단(314)에서의 지령에 따라 상기 녹음회로(312) 및 재생회로(313) 등을 제어하는 컨트롤러(315) 등으로 구성된다.

또한, 카드형의 기억미디어를 이용한 응용 시스템의 다른 예로서, 온라인 음악제공 시스템을 생각할 수 있다. 여기서, 온라인 음악제공 시스템이란, 전화회선이나 인터넷과 같은 통신망을 통하여 호스트 컴퓨터에서 단말장치로 음악 데이터를송신하고, 단말장치에서 기억미디어에 기억하여, 이 기억미디어를 휴대용 전자기기에 삽입하여 데이터를 판독하고, 음악을 재생하도록 한 시스템이다. 이러한 시스템에서의 기억미디어로서, 도 13에 나타나 있는 플래쉬 메모리를 내장한 미디어가 사용된다.

음악제공 시스템으로서는, 통신에 의한 것 이외에 CD숍 등에서, 컴퓨터의 기억장치에 기억되어 있는 음악 데이터를 기억미디어에 기록하는 방식도 제안되고 있고, 그러한 경우에는 고속의 기록이 요구되므로, 실시예의 플래쉬 메모리를 내장한 기억 미디어에 대하여 1.8V 전지의 전원에 의한 기록은 부적당하다. 그러나, 이 경우에는, CD숍에서의 기록이므로, AC 어댑터 등으로 AC 100V의 적용 전원에서 3.3V의 직류 전압으로 변환한 전원전압을 사용하면 된다.

한편, 통신에 의한 음악제공 시스템의 경우, 현재의 통신속도는 그다지 빠르지 않으므로, 가정에서 기억 미디어에 녹음, 재생하는 휴대용 전자기기를 퍼스널 컴퓨터에 접속하여, 수신한 음악 데이터를 기억미디어에 기록할 때에, 하나 하나 AC 어댑터의 전원전압을 사용하지 않고 전지 전원으로 휴대용 전자기기를 구동하면서 녹음하는 사용방법도 가능하다.

이상 본 발명자에 의해 이루어진 발명을 실시예에 의거하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 말할 필요도 없다. 예를 들면, 실시예에서는, 타이머는 ROM에 저장되어 있는 시간 데이터가 설정되어 계시동작을 개시하도록 구성되어 있다고 설명하였지만, ROM 대신에 레지스터에 설정된 시간 데이터로계시(計時) 동작하도록 구성되어 있어도 된다.

이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경이 된 이용분야인 플래쉬 메모리에 적용한 경우에 대하여 설명하였지만, 이 발명은 그것에 한정되지 않고, 복수의 승압전압을 필요로 하여 그것을 내부에서 발생하는 반도체 기억장치에 널리 이용할 수 있다. 본 발명은, 플로팅 게이트를 갖는 불휘발성 기억소자로의 기록과 소거를 각각 FN 터널현상을 이용하여 행하는 불휘발성 반도체 메모리에 적용하면 유효하며, 특히 1소자에 복수비트의 정보를 기억하는 멀티밸유 메모리에 적용하면 유효하다.

본원에서 개시되는 발명 중 대표적인 것에 의해 얻어진 효과를 간단히 설명하면 하기와 같다.

즉, 본 발명에 따르면, 기록동작에서 탈출할 수 없게 되는 사태를 회피할 수 있음과 동시에, 외부전원전압의 레벨에 따라 신속하게 기록동작을 종료하는 반도체 기억장치를 얻을 수 있고, 그 결과 이 반도체 기억장치를 이용한 시스템 전체의 스루풋(throughput)을 향상시킬 수 있다.

Claims (14)

1. 복수의 메모리셀과, 외부에서 공급되는 전원전압에 의거하여 승압한 전압을 발생하는 승압회로를 구비하며, 승압회로에서 발생된 전압이 소정레벨에 도달했을 때에 상기 승압전압을 선택된 메모리셀에 인가하는 반도체 기억장치에 있어서,

   상기 승압전압이 소정 전위에 도달하였는지의 여부를 검출하는 전압검출회로와, 상기 승압회로의 승압동작의 개시와 정지의 제어가 가능한 제어회로와, 소정 시간을 계시(計時) 가능한 타이머를 구비하고,

   상기 제어회로는, 상기 승압전압이 소정전위에 도달한 것을 상기 전원검출회로가 검출한 경우에 상기 승압전압을 선택 메모리셀에 인가하는 한편, 상기 승압회로가 승압동작을 개시한 후 소정시간 경과한 것을 상기 타이머의 계시(計時)정보에 의거하여 검지한 경우에는, 상기 승압회로에서 발생된 승압전압이 소정전위에 도달해 있지 않아도 승압된 전압을 상기 선택 메모리셀에 인가하는 것을 특징으로 하는 반도체 기억장치.
2. 제 1항에 있어서,

   상기 승압전압을 공급하거나 차단하는 스위치 수단을 구비하며, 상기 스위치 수단은 상기 제어회로에서의 제어신호를 받아, 상기 승압전압을 상기 선택 메모리셀에 인가하는 것을 특징으로 하는 반도체 기억장치.
3. 제 2항에 있어서,

   내부클록신호를 발생하는 클록발생회로를 구비한 것을 특징으로 하는 반도체 기억장치.
4. 제 3항에 있어서,

   상기 승압회로는 상기 클록발생회로에서 발생된 승압용 클록신호에 의거하여 동작되며, 상기 타이머는 상기 클록발생회로에서 발생된 계시용 클록신호에 의거하여 동작되는 것을 특징으로 하는 반도체 기억장치.
5. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서,

   복수의 워드선을 가지며, 상기 복수의 메모리셀 각각은 대응하는 워드선에 결합되고, 상기 승압전압은 선택된 메모리셀이 결합된 워드선에 인가되는 것을 특징으로 하는 반도체 기억장치.
6. 제 1항, 제 2항, 제 3항, 제 4항 또는 제 5항에 있어서,

   상기 승압회로는, 외부에서의 전원전압에 의거하여 정(正)의 고전압을 발생하는 정전압 발생회로와, 외부에서의 전원전압에 의거하여 부(負)의 고전압을 발생하는 부전압 발생회로를 갖는 것을 특징으로 하는 반도체 기억장치.
7. 제 1항, 제 2항, 제 3항, 제 4항, 제 5항 또는 제 6항에 있어서,

   상기 복수의 메모리셀 각각은, 기억하는 데이터에 대응하는 문턱치를 갖는 것을 특징으로 하는 반도체 기억장치.
8. 제 1항, 제 2항, 제 3항, 제 4항, 제 5항, 제 6항 또는 제 7항에 있어서,

   상기 복수의 메모리셀 각각은, 터널현상을 이용하여 데이터의 기록 및 소거가 행해지는 것을 특징으로 하는 반도체 기억장치.
9. 기억하는 데이터에 대응하는 문턱치를 갖는 복수의 메모리셀과, 복수의 비트선과, 각 비트선마다 설치된 복수의 데이터 래치회로와, 외부에서 공급되는 전원전압에 의거하여 승압한 전압을 발생하는 승압회로를 구비하며, 상기 복수의 메모리셀의 각각은 대응하는 비트선에 결합되고, 상기 승압전압이 소정전위에 도달했을 때에 상기 승압전압이 선택된 상기 메모리셀에 인가되어, 상기 데이터 래치회로로 래치된 데이터에 따라 메모리셀로의 데이터 재기록이 행해지는 반도체 기억장치에 있어서,

   상기 승압전압이 소정전위에 도달했는지의 여부를 검출하는 전압검출회로와, 상기 승압회로의 승압동작의 개시와 정지의 제어가 가능한 제어회로와, 소정 시간을 계시 가능한 타이머를 구비하고,

   상기 제어회로는, 상기 승압전압이 소정 전위에 도달한 것을 상기 전압검출회로가 검출한 경우에 상기 승압전압을 선택메모리셀에 인가하는 한편, 상기 승압회로가 승압동작을 개시한 후 소정 시간 경과한 것을 상기 타이머의 계시정보에 의거하여 검지한 경우에, 상기 승압전압이 소정 전위에 도달해 있지 않아도 승압된 전압을 상기 선택 메모리셀에 인가하는 것을 특징으로 하는 반도체 기억장치.
10. 제 9항에 있어서,

    상기 메모리셀의 각각은, 복수의 문턱치 중 어떤 1개를 가짐으로써, 멀티밸유(multi-value) 정보를 기억하는 것을 특징으로 하는 반도체 기억장치.
11. 제 9항 또는 제 10항에 있어서,

    상기 승압전압을 공급하거나 차단하는 스위치 수단을 구비하며, 상기 스위치 수단은 상기 제어회로에서의 제어신호를 받아, 상기 승압전압을 선택 메모리셀에 인가하는 것을 특징으로 하는 반도체 기억장치.
12. 제 11항에 있어서,

    내부클록신호를 발생하는 클록발생회로를 구비하며, 상기 승압회로는 상기 클록발생회로에서 발생된 승압용 클록신호에 의거하여 동작되고, 상기 타이머는 상기 클록발생회로에서 발생된 계시(計時)용 클록신호에 의거하여 동작되는 것을 특징으로 하는 반도체 기억장치.
13. 제 9항, 제 10항, 제 11항 또는 제 12항에 있어서,

    복수의 워드선을 가지며, 상기 복수의 메모리셀 각각은 대응하는 워드선에결합되고, 상기 승압전압은, 선택된 메모리셀이 결합된 워드선에 인가되는 것을 특징으로 하는 반도체 기억장치.
14. 제 13항에 있어서,

    상기 비트선에는 상기 데이터 래치회로로 래치된 데이터에 따라 상기 승압회로에서 승압된 제 2의 전압이 소정 전위에 도달한 후 인가되도록 제어되며, 상기 제어회로는 상기 제2의 전압이 소정 전위에 도달하기까지 상기 타이머의 기동을 유보하는 것을 특징으로 하는 반도체 기억장치.