JP2011522348A - 不揮発性メモリのための高速センスアンプアレイおよび方法 - Google Patents
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Abstract
Description
したがって、大容量で高性能の不揮発性メモリに対する一般的な需要がある。特に、速度が高められていてノイズの少ない感知回路に対する需要がある。
図1〜図11は、本発明の種々の態様が実施され得るメモリシステムの例を示す。
図12〜図13は、既存の感知回路におけるノイズ問題を示す。
図16〜図19は、ノイズ問題を処理する種々の態様および実施形態を示す。
図20A〜図20Cは、感知のためのアナログ経路と重なるデータ転送のための経路を有するセンスモジュールを示す。
図21A〜図21Cは、感知のためのアナログ経路とは異なるデータ転送のための経路を有するセンスモジュールを示す。
メモリアレイ200は、行デコーダ230(230A、230Bに分割されている)を介してワード線により、さらに列デコーダ260(260A、260Bに分割されている)を介してビット線によりアドレス指定可能である(図4および5も参照)。読み出し/書き込み回路270(270A、270Bに分割されている)は、1ページのメモリセルを並行して読み出すかあるいはプログラムすることができる。データI/Oバス231が読み出し/書き込み回路270に結合されている。
好ましい実施形態では、1ページは、同じワード線を共有するメモリセルの1つの連続する行から構成される。メモリセルの行が複数のページに分割される他の実施形態では、読み出し/書き込み回路270を個々のページに多重化するためにブロックマルチプレクサ250(250Aおよび250Bに分割されている)が設けられる。例えば、メモリセルの奇数列および偶数列によりそれぞれ形成される2ページが読み出し/書き込み回路に多重化される。
メモリアレイ200は、通例、行および列を成して配列されてワード線およびビット線によりアドレス指定可能なメモリセルの2次元アレイとして編成される。アレイはNORタイプまたはNANDタイプのアーキテクチャに従って形成され得る。
今日使用されている商業的に成功した不揮発性ソリッドステート記憶装置が多くある。これらの記憶装置は、1つ以上の電荷蓄積素子をそれぞれ有するいろいろなタイプのメモリセルを採用することができる。
図6は、一連の交互プログラム/ベリファイサイクルによって1ページのメモリセルをターゲットメモリ状態にプログラムするための代表的な手法を示す。結合されたワード線を介してメモリセルのコントロールゲートにプログラミング電圧VPGM が印加される。VPGM は、初期電圧レベルVPGM0から始まる階段波形の形の一連のプログラミング電圧パルスである。プログラミングを受けるセルは、フローティングゲートに増分電荷をそのたびに加えようとする、この一連のプログラミング電圧パルスにさらされる。プログラミングパルス間に、セルは、そのソース−ドレイン電流をブレークポイントレベルに関して判定するために読み返されるかあるいはベリファイされる。読み返しプロセスは、1つ以上の感知操作を含み得る。セルのためのプログラミングは、それがターゲット状態に達したとベリファイされれば、終了する。使用されるプログラミングパルス列は、メモリセルの電荷蓄積ユニット中にプログラムされ蓄積された電子に対して反作用するために増大する周期あるいは振幅を持つことができる。プログラミング回路は、一般的に、選択されたワード線に一連のプログラミングパルスを印加する。このようにして、そのコントロールゲートがワード線に結合されている1ページのメモリセルが一緒にプログラムされ得る。ページの1つのメモリセルがそのターゲット状態までプログラムされると、プログラム禁止され、他のセルは、ページの全セルがプログラム−ベリファイされ終わるまでプログラミングにさらされ続ける。
図7(1)は、接地状態としての消去済み状態「Gr」と、漸次もっとプログラムされたメモリ状態「A」、「B」および「C」とを有する4状態メモリアレイの例におけるしきい値電圧分布を示す。読み出し中、4つの状態は3つの境界ブレークポイントDA 〜DC によって区分される。
図7(2)は、図7(1)に示されている4つの可能なメモリ状態を表す好ましい2ビットLM符号化を示す。メモリ状態(すなわち、「Gr」、「A」、「B」および「C」)の各々は1対の「上位、下位」符号ビット、すなわち「11」、「01」、「00」および「10」によってそれぞれ表される。「LM」符号は、米国特許第6,657,891号(特許文献15)に開示されていて、電荷の大きな変化を必要とするプログラム操作を避けることによって隣接フローティングゲート間の電界効果結合を減少させるために有益である。符号化は、2つの符号ビット、「下位」および「上位」ビットが別々にプログラムされ読み出され得るように設計されている。下位ビットをプログラムするとき、セルのしきい値レベルは、「消去済み」領域に留まるかあるいはしきい値ウィンドウの「下側中央」領域に移される。上位ビットをプログラムするとき、これら2つの領域のいずれかにあるセルのしきい値レベルは、しきい値ウィンドウの「下側中間」領域にある僅かにより高いレベルにさらに進められる。
図9は、メモリセルのアレイにp個のセンスモジュールのバンクを包含する、図1に示された読み出し/書き込み回路270Aおよび270Bを示す。並行して動作するp個のセンスモジュール480のバンク全体は、1行に沿うp個のセル10の1ブロック(またはページ)を並行して読み出すかあるいはプログラムすることを可能にする。本質的に、センスモジュール1はセル1における電流I1 を感知し、センスモジュール2はセル2における電流I2 を感知し、センスモジュールpはセルpにおける電流IP を感知するなどである。ソース線34から集合ノードCLSRCに、さらにそこから接地へ流れるページについての総セル電流iTOT は、p個のセルの全ての電流の総和である。在来のメモリアーキテクチャでは、1つの共通のワード線を有する1行のメモリセルは2つ以上のページを形成し、ページ中のメモリセルは並行して読み出されプログラムされる。2ページを有する行の場合、1ページは偶数ビット線によりアクセスされ、他方のページは奇数ビット線によりアクセスされる。いつでも1ページの感知回路が偶数ビット線または奇数ビット線に結合されている。その場合、読み出し/書き込み回路270Aおよび270Bを個々のページに対してそれぞれ多重化するためにページマルチプレクサ250Aおよび250Bが設けられる。
データラッチ430のスタックは、スタックに関連付けられた各メモリセルのために1つずつのデータラッチ430−1〜430−kから成る。I/Oモジュール440は、データラッチがI/Oバス231を介して外部とデータを交換することを可能にする。
共通プロセッサは、エラー状態などのメモリ操作のステータスを示すステータス信号の出力のための出力507も含む。ステータス信号は、ワイヤードOR構成でフラグバス509に結合されているn形トランジスタ550のゲートを駆動するために使用される。フラグバスは、コントローラ310によって好ましくはプリチャージされ、いずれかの読み出し/書き込みスタックによってステータス信号がアサートされるとプルダウンされる。
その全体が本願明細書において参照により援用されている、米国特許第7,046,568号(特許文献17)は、低供給電圧で動作することのできる低ノイズ感知回路を有する不揮発性記憶装置を開示している。
前の感知回路とは違って、米国特許第7,046,568号(特許文献17)の低ノイズ感知回路は、セル電流を、それがキャパシタとして作用するビット線ではなくて専用キャパシタを放電させる速度によって測定する。このようにして、ビット線電圧は感知中一定に保たれ、これにより、ビット線上の時間変化する電圧に起因するビット線間結合からのノイズを避けることができる。感知回路は、セル電流を判定するために使用される電圧放電のダイナミックレンジを効果的に広げる電圧昇圧回路を組み込むことによって低供給電圧で動作することもできる。
感知は、ビット線電圧クランプ610によってクランプされた固定された電圧のビット線36を用いて行われる。ビット線電圧クランプは、そのソースおよびドレインがビット線およびCOM1ノード481の間で直列になっているn形トランジスタ612により実現されている。n形トランジスタ612のゲート上のアナログ電圧は、ビット線上のクランプされる電圧を決定する。感知操作中、この一定のビット線電圧は、ビット線上の変化する電圧に起因するビット線間に生じ得る結合をなくす。
プリチャージ回路640’は、センスモジュールの種々の操作中ビット線がCOM1ノード481およびSENノード631を介してVddのほうへプルアップされることを可能にする。プリチャージ回路640’は、信号INVによってイネーブルされるp形トランジスタ644により実現されている。
セル電流ディスクリミネータ650は、本質的にメモリセルの伝導電流を基準電流に関して比較する。セル電流が基準電流より大きければセンスアンプはハイ状態の信号INVを出力し、小さければ逆の状態の信号を出力する。いったんセットされれば、信号INVはセンスアンプラッチ660によってラッチされる。
感知の前に、選択されたメモリセルの電極への電圧は、1つ以上のプリチャージ操作で適切なワード線およびビット線を介してセットされなければならない。
ワード線およびビット線の電圧が安定しているとき、選択されたメモリセルの伝導電流あるいはプログラムされたしきい値電圧をセンスアンプ600’によりSENノードにおいて感知することができる。
図12Aおよび前の記述から、ビット線電圧がビット線クランプ610によって所定のVBLでクランプされるならば、クランプが機能するためには、クランプするn形トランジスタ612のドレイン側はソース側より僅かに(例えば、約0.2Vだけ)高い電圧でなければならないということがわかる。したがって、COM1はVBLより約0.2V高くなければならず、これは電圧クランプ622により保証される。これは、SENの電圧レベルが精々COM1よりVT 以内高いところまで下がってもよいということをも意味する。したがって、ノード631におけるSEN信号の放電は、Vddにより与えられる上限と、COM1より僅かに(例えば、約VT だけ)高いVLIMIT により与えられる下限とを有する限られたダイナミックレンジで動作し得るにすぎない。しかし、Vddの源であるより低い供給電圧について、VLIMIT の存在を仮定して、(Vdd−|VTP|)<VLIMIT ならば、p形トランジスタは決してオンにはならない。
比較回路650’は、線703を介してブースト電圧VB をキャパシタ652の一方のプレートに供給する電圧シフタ700の形の昇圧回路を設けることによって低電圧動作に適合させられている。電圧シフタのタイミングは、線702を介してページコントローラ498により制御される。
昇圧回路700は、感知期間中VB を高め、したがってセンスモジュール480’においてノイズ源となり得る。ノイズは、キャパシタ652を介してSENノード631へ、さらにその先へ伝わり得る。センスモジュールが感知操作中アクティブであるときにはセルが電流シンクとして作用していてビット電圧クランプ610とセンスアンプ内の電圧クランプ620との両方がノイズを軽減するように作動しているので、ノイズは重要ではない。
センスモジュール480’は、1ビット線から他への時間変化する電流の結合を避けるために定ビット線電圧で感知するように設計された。セル電流と無関係のどんな電流も単なるノイズであって、セル電流の感知におけるエラーの原因となる。前に説明したように、ロックアウトセンスモジュールは時間変化する電流であるノイズをロックアウトビット線に投入することがある。ロックアウトメモリセルは最早感知されていないとしても、ロックアウトビット線中の変化する電流は、そのセルがなお感知を受けているかもしれない隣接するビット線に結合されることがある。このタイプの結合ノイズは、ロックアウトセルに近い感知されつつあるセルに関しては重要であって、感知におけるエラーに寄与する。
他の1つの問題は、メモリセルのソース側電圧における不確実性と関連する。例えば、ソース側エラーの1つの現れは、ソース線とチップの接地パッドとの間の有限の抵抗に起因する。メモリセルを感知することについての1つの潜在的問題は、有限の抵抗を横断するソース負荷により引き起こされるソース線バイアスである。多数のメモリセルが並行して感知されるとき、それらの総電流は、有限の抵抗を有する接地ループにおいて顕著な電圧降下を生じさせることがある。これは、しきい値電圧感知を使用する読み出し操作においてエラーを引き起こすソース線バイアスをもたらす。
その全体が本願明細書において参照により援用されている、Nguyenらにより2007年6月29日に出願された「METHOD FOR SENSING NEGATIVE THRESHOLD VOLTAGES IN NON-VOLATILE STORAGE USING CURRENT SENSING」という米国特許出願第11/771,982号(特許文献19)は、1ページに沿う各メモリセルのソースを所定ページソース電圧に調整するための記憶装置および方法を開示している。
低められた供給電圧で動作することのできるセンスモジュールの1つの好ましい実施例では、感知される放電電圧のダイナミックレンジを増大させるために昇圧回路が使用される。センスモジュールが基準電流より大きな伝導電流を有するセルを特定すると、そのセルはそれ以上の感知からロックアウトされて、関連するビット線はそのロックアウトセルをオフにするためにページのソース線へ短絡される。このロックアウトモードでは、昇圧回路により生成されるステップアップ電圧はノイズ源となってセルのビット線およびページのソース線へ伝播しやすく、これにより他の動作しているセンスモジュールに干渉する。このノイズ源は、センスモジュールがロックアウトモードに入ると必ずビット線およびソース線に到達しないように絶縁される。ノイズ源と、ビット線およびソース線を昇圧回路に結合させる中間回路との間に絶縁回路が配置される。
他の1つの好ましい実施形態では、転送ゲートは、昇圧回路と放電電圧が感知されるノードとの間に配置される。
ステップ810:不揮発性メモリセルの伝導電流を、そのグループを並行して感知している最中に感知するために、中間回路を介してメモリセルがアクセスし得るノードを設ける。
ステップ820:ノードを初期電圧へプリチャージする。
ステップ830:ノードに結合された昇圧回路を設ける。
ステップ832:ノード上の初期電圧を所定量だけ高める。
ステップ840:伝導電流をノードにおける電圧放電の速度により測定する。
ステップ850:伝導電流が所定値より大きいと判定されるたびに、少なくともメモリセルのグループのための感知が完了するまで昇圧回路をメモリセルの中間回路から絶縁する。
2007年12月28日に出願された米国特許出願第11/966,325号(特許文献20)においてさらに発展させられている、前で与えられたセンスモジュールのための種々の実施形態は、データをセンスアンプのデータラッチからデータ上に読み出すプロセスが、接続されたビット線にプリチャージ素子が供給する同じ経路の一部を使用する構成を使用する。これは、米国特許第7,173,854号(特許文献18)および第7,170,784号(特許文献21)に見出されるものにも当てはまる。例えば、図12Aに示されているように、センスモジュール480’にラッチされたデータ値は、スイッチ488を通してバスノード422へ送り出される。これは、線COM1が481で接続することを伴う。これは、図12Bに示されているように、プリチャージがビット線に供給される同じ経路である。
図21Aの代表的な実施形態は、再び、プリチャージ素子CSA652を中央に、アナログセクションを左側に、デジタルセクションを右側に示す。デジタルセクションは、前のように構成され得るSAラッチ660と、弁別素子650とを含む。Dcrm650の中で、トランジスタ654および656は前のようであるけれども、ノード657を接地に接続するRSTによって制御されるトランジスタ658を持つのではなくて、ノード657は今はトランジスタ2101を通してノード422に接続され、そこからさらにSAバスに接続されている。したがって、ラッチされたデータは、今はこの経路に沿って信号RST_NCOにより制御されるトランジスタ2101を通って外へ転送され、前のNCO信号の機能をRST信号と合体させる。データを外へ転送するための経路は今は完全にデジタル側の中にあるので、NCOによって制御される図20Aの前のスイッチ488は最早この機能を果たさなくてもよい。
対照的に、図21A〜図21Cのような構成では、比較の結果が弁別素子によって行われてラッチされると、転送を次の読み出しのための準備と並行して行うことができて、転送時間を隠すと共にワード線およびビット線値を並行して高めることを可能にする。
Claims (37)
- 並行して感知される不揮発性メモリセルのグループの中のメモリセルの伝導電流を感知してその結果をデータバスに提供するための感知回路であって、
ノードと、
前記ノードを初期電圧に充電するために、前記ノードに結合されているプリチャージ回路と、
前記ノードに結合されて前記メモリセルに接続可能な中間回路であって、これにより前記プリチャージ回路からの電流が前記メモリセルに供給され得る中間回路と、
前記ノードにおける放電の速度によって前記伝導電流の判定を行うために前記ノードに結合された比較回路と、
前記判定の結果を保持するために前記比較回路に結合されたデータラッチと、
前記データラッチに、その中にラッチされている結果を前記ノードから独立して前記データバスに供給するために、結合された転送ゲートと、
を備える感知回路。 - 請求項1記載の感知回路において、
前記プリチャージ回路を、ラッチされた結果を前記データバスに供給すると同時に充電することができる感知回路。 - 請求項1記載の感知回路において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記中間回路は、前記関連するビット線に結合される感知回路。 - 請求項1記載の感知回路において、
前記不揮発性メモリセルのグループは、フラッシュEEPROMの一部分である感知回路。 - 請求項4記載の感知回路において、
前記フラッシュEEPROMは、NAND形のものである感知回路。 - 請求項1記載の感知回路において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する感知回路。 - 請求項6記載の感知回路において、
前記電荷蓄積素子は、フローティングゲートである感知回路。 - 請求項6記載の感知回路において、
前記電荷蓄積素子は、誘電体層である感知回路。 - 請求項1記載の感知回路において、
前記不揮発性メモリセルは、メモリカードにおいて具体化される感知回路。 - 請求項1記載の感知回路において、
前記比較回路は、前記伝導電流を基準値と比較することによって判定を行う感知回路。 - 請求項1記載の感知回路において、
前記データラッチにラッチされた結果は、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される感知回路。 - 並行して感知される不揮発性メモリセルのグループの中の第1のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して1つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第1の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第1のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第1のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果をデータバスに出力するステップと、
前記ラッチするステップの後で前記出力するステップを完了する前に、前記ノードを第2の感知操作のためにプリチャージするステップと、
を含む方法。 - 請求項12記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第1のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。 - 請求項12記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュEEPROMの一部分である方法。 - 請求項14記載の方法において、
前記フラッシュEEPROMは、NAND形のものである方法。 - 請求項12記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。 - 請求項16記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。 - 請求項16記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。 - 請求項12記載の方法において、
前記測定するステップは、伝導電流を基準値と比較することを含む方法。 - 請求項12記載の方法において、
前記ラッチされた結果を出力するステップは、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される方法。 - 並行して感知される不揮発性メモリセルのグループの中の第1のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して1つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第1の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第1のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第1のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果を前記ノードおよび前記中間回路から独立の経路によってデータバスに出力するステップと、
を含む方法。 - 請求項21記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第1のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。 - 請求項21記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュEEPROMの一部分である方法。 - 請求項23記載の方法において、
前記フラッシュEEPROMは、NAND形のものである方法。 - 請求項21記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。 - 請求項25記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。 - 請求項25記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。 - 請求項21記載の方法において、
前記測定するステップは、前記伝導電流を基準値と比較することを含む方法。 - 並行して感知される不揮発性メモリセルのグループの中の第1のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して1つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第1の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第1のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第1のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果を中間回路から独立にデータバスに出力するステップであって、これによりその中においてノイズが低減される、ラッチされた結果を出力するステップと、
を含む方法。 - 請求項29記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、放電の前に前記メモリセルのうちの前記第1のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。 - 請求項29記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュEEPROMの一部分である方法。 - 請求項31記載の方法において、
前記フラッシュEEPROMは、NAND形のものである方法。 - 請求項29記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。 - 請求項33記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。 - 請求項33記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。 - 請求項29記載の方法において、
前記測定するステップは、伝導電流を基準値と比較することを含む方法。 - 請求項29記載の方法において、
前記ラッチされた結果を出力するステップは、前記中間回路におけるスイッチングレベルから独立に前記データバスに供給される方法。
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