JP2011522348A5

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Publication number: JP2011522348A5
Application number: JP2011511667A
Authority: JP
Filing date: 2009-04-01
Publication date: 2012-05-24

Claims

並行して感知される不揮発性メモリセルのグループの中のメモリセルの伝導電流を感知してその結果をデータバスに提供する感知回路であって、
ノードと、
前記ノードを初期電圧に充電するために、前記ノードに結合されたプリチャージ回路と、
前記ノードに結合されて前記メモリセルに接続可能な中間回路であって、これにより前記プリチャージ回路からの電流が前記メモリセルに供給され得る中間回路と、
前記ノードにおける放電の速度によって前記伝導電流の判定を行うために前記ノードに結合された比較回路と、
前記判定の結果を保持するために前記比較回路に結合されたデータラッチと、
前記データラッチに、その中にラッチされている結果を前記ノードから独立して前記データバスに供給するために、結合された転送ゲートと、を備え、
前記プリチャージ回路を、ラッチされた結果が前記データバスに供給されるのと同時に充電することができる感知回路。
請求項１記載の感知回路において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記中間回路は、前記関連するビット線に結合される感知回路。
請求項１記載の感知回路において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である感知回路。
請求項３記載の感知回路において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである感知回路。
請求項１記載の感知回路において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する感知回路。
請求項５記載の感知回路において、
前記電荷蓄積素子は、フローティングゲートである感知回路。
請求項１記載の感知回路において、
前記電荷蓄積素子は、誘電体層である感知回路。
請求項１記載の感知回路において、
前記不揮発性メモリセルは、メモリカードにおいて具体化される感知回路。
請求項１記載の感知回路において、
前記比較回路は、前記伝導電流を基準値と比較することによって判定を行う感知回路。
並行して感知される不揮発性メモリセルのグループの中のメモリセルの伝導電流を感知してその結果をデータバスに提供する感知回路であって、
ノードと、
前記ノードを初期電圧に充電するために、前記ノードに結合されたプリチャージ回路と、
前記ノードに結合されて前記メモリセルに接続可能な中間回路であって、これにより前記プリチャージ回路からの電流が前記メモリセルに供給され得る中間回路と、
前記ノードにおける放電の速度によって前記伝導電流の判定を行うために前記ノードに結合された比較回路と、
前記判定の結果を保持するために前記比較回路に結合されたデータラッチと、
前記データラッチに、その中にラッチされている結果を前記ノードから独立して前記データバスに供給するために、結合された転送ゲートと、を備え、
前記データラッチにラッチされた結果は、前記中間回路におけるスイッチングレベルから独立して前記データバスに供給される感知回路。
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果をデータバスに出力するステップと、
前記ラッチするステップの後で前記出力するステップを完了する前に、前記ノードを第２の感知操作のためにプリチャージするステップと、
を含む方法。
請求項１１記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、前記放電させるステップの前に前記メモリセルのうちの第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
請求項１１記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
請求項１３記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
請求項１１記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
請求項１５記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
請求項１５記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
請求項１１記載の方法において、
前記測定するステップは、伝導電流を基準値と比較することを含む方法。
請求項１１記載の方法において、
前記出力するステップは、前記中間回路におけるスイッチングレベルから独立して前記データバスに供給される方法。
並行して感知される不揮発性メモリセルのグループの中の第１のメモリセルの伝導電流を感知してその結果をデータバスに提供する方法であって、
中間回路を介して１つ以上のメモリセルによりアクセスされ得るノードを設けるステップと、
前記ノードを第１の感知操作のために初期電圧にプリチャージするステップと、
前記メモリセルのうちの第１のメモリセルを通して前記中間回路を介して前記ノードを放電させるステップと、
前記第１のメモリセルを通る伝導電流を前記ノードを放電させるステップの速度によって測定するステップと、
前記測定するステップの結果をラッチするステップと、
ラッチされた結果を前記ノードおよび前記中間回路から独立する経路によってデータバスに出力するステップと、
を含む方法。
請求項２０記載の方法において、
前記グループの各メモリセルを関連するビット線によりアクセスすることができ、
前記方法は、前記放電させるステップの前に前記メモリセルのうちの第１のメモリセルのための関連するビット線に前記中間回路を結合させるステップをさらに含む方法。
請求項２０記載の方法において、
前記不揮発性メモリセルのグループは、フラッシュＥＥＰＲＯＭの一部分である方法。
請求項２２記載の方法において、
前記フラッシュＥＥＰＲＯＭは、ＮＡＮＤ形のものである方法。
請求項２０記載の方法において、
個々の不揮発性メモリセルは、電荷蓄積素子をそれぞれ包含する方法。
請求項２４記載の方法において、
前記電荷蓄積素子は、フローティングゲートである方法。
請求項２４記載の方法において、
前記電荷蓄積素子は、誘電体層である方法。
請求項２０記載の方法において、
前記測定するステップは、前記伝導電流を基準値と比較することを含む方法。