CN102113057B - 高速感测放大器阵列以及用于非易失性存储器的方法 - Google Patents

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Abstract

给出了感测电路，用于感测在被并行感测的一组非易失性存储器单元中的存储器单元的传导电流并且将其结果提供给数据总线。预充电电路耦接至节点，用于将该节点预充电至初始电压。中间电路也耦接至该节点并可连接至该存储器单元，由此来自该预充电电路的电流可以被供应至该存储器单元。该电路还包括比较器电路，用以通过在该节点处放电的速率来进行对所述传导电流的确定；数据锁存器，耦接至该比较器电路，用以保持所述确定的结果；以及传输门，耦接至该数据锁存器，用以将锁存在其中的结果与该节点相独立地提供给所述数据总线。此布置改善了感测性能，并且可以有助于消除在感测期间模拟感测路径上的噪声并减小切换电流。

Description

高速感测放大器阵列以及用于非易失性存储器的方法
技术领域
本发明一般涉及诸如电可擦除可编程只读存储器(EEPROM)和快闪EEPROM的非易失性半导体存储器，并且具体涉及感测电路、以及针对感测电路的操作提高速度的存储器操作。
背景技术
能够非易失性地存储电荷的固态存储器、特别是被包装为小型卡的EEPROM和快闪EEPROM的形式的固态存储器已经变成在各种移动和手持设备、尤其是便携信息设备和消费电子产品中的存储器的选择。不像也是固态存储器的RAM(随机存取存储器)，快闪存储器是非易失性的，且即使在断电以后也维持其存储的数据。尽管成本较高，但是在大容量存储设备中越来越多地使用快闪存储器。基于诸如硬盘和软盘的旋转磁性介质的传统的大容量存储器不适合用于移动和手持环境。这是因为磁盘趋于庞大，易于出现机械故障，且具有高延迟时间和高功率要求。这些不期望的属性使得基于盘的存储器在大多数移动和便携式应用中不实用。另一方面，被嵌入以及以可移除卡的形式的闪存由于其小尺寸、低功耗、高速和高可靠性特征而理想地适合于移动和手持环境。
EEPROM和电可编程只读存储器(EPROM)是可以被擦除且使得新数据被写或“编程”到其存储器单元中的非易失性存储器。两者利用在源极和漏极区之间、位于在半导体衬底中的沟道区上的场效应晶体管结构的浮置(未连接)传导栅极。然后，控制栅极被提供在浮置栅极上。该晶体管的阈值电压特性受被维持在浮置栅极上的电荷量所控制。也就是说，对于在浮置栅极上的给定水平的电荷，存在必须在该晶体管被“导通”以允许在其源极和漏极区之间传导之前施加到控制栅极的相应电压(阈值)。
浮置栅极可以保持一范围的电荷，且因此可以被编程到在阈值电压窗(也称为“传导窗”)内的任何阈值电压电平。阈值电压窗的大小由该器件的最小和最大阈值电平来界定，该器件的最小和最大阈值电平又对应于可以被编程到浮置栅极上的电荷的范围。阈值窗通常取决于存储器器件的特性、工作条件和历史。在该窗内的每个不同的、可分辨的阈值电压电平范围原则上可以被用于指定单元的明确(definite)存储器状态。当该阈值电压被划分为两个不同的区时，每个存储器单元将能够存储一位数据。类似地，当阈值电压窗被划分为多于两个不同的区时，每个存储器单元将能够存储多于一位的数据。
在两状态EEPROM单元中，建立至少一个电流分界点水平以便将传导窗划分为两个区。当通过施加预定、固定的电压来读取单元时，通过与分界点水平(或参考电流IREF)相比较来将其源极/漏极电流解析(resolve)成存储器状态。如果所读取的电流高于分界点水平的电流，该单元被确定为处于一个逻辑状态(例如，“零”状态)中。另一方面，如果该电流小于该分界点水平的电流，则该单元被确定为处于另一逻辑状态(例如，“一”状态)中。因此，这种两状态单元存储一位数字信息。可以外部编程的参考电流源通常被提供为存储器系统的一部分以生成分界点水平电流。
为了增加存储器容量，随着半导体技术的状态进步，快闪EEPROM器件正被制造得越来越高密度。用于增加存储容量的另一方法是使得每个存储器单元存储多于两个状态。
对于多状态或多电平EEPROM存储器单元，通过多于一个分界点来将传导窗划分为多于两个区，以便每个单元能够存储多于一位的数据。给定的EEPROM阵列可以存储的信息因此随每个单元可以存储的状态的数量而增加。在美国专利No.5172338中描述了具有多状态或多电平存储器单元的EEPROM或快闪EEPROM。
通常通过两个机制之一将用作存储器单元的晶体管编程到“已编程”状态。在“热电子注入”中，被施加到漏极的高电压使电子加速穿过衬底沟道区。同时，被施加到控制栅极的高电压拉动热电子经过薄栅极电介质层(dielectric layer)到浮置栅极上。在“隧穿注入(tunneling injection)”中，相对于该衬底，高电压被施加到控制栅极。以此方式，从该衬底将电子拉到中间的(intervening)浮置栅极。
可以通过多个机制擦除存储器器件。对于EPROM，可通过用紫外线辐射从浮置栅极移除电荷来大量擦除该存储器。对于EEPROM，可通过相对于控制栅极向衬底施加高电压以便诱导浮置栅极中的电子遂穿过薄氧化物到衬底沟道区(即，Fowler-Nordheim隧穿)而电擦除存储器单元。通常，EEPROM可逐字节擦除。对于快闪EEPROM，在块可由存储器的512字节或更多组成的情况下，该存储器可一次性电擦除或一次一个或多个块地电擦除。
存储器器件通常包括可以被安装在卡上的一个或多个存储器芯片。每个存储器芯片包括由诸如解码器和擦除、写和读电路的外围电路支持的存储器单元的阵列。更复杂的存储器器件利用进行智能和更高级的存储器操作和接口的外部存储器控制器而工作。
存在现今正使用的许多商业上成功的非易失性固态存储器器件。这些存储器器件可以是快闪EEPROM，或可以使用其他类型的非易失性存储器单元。在美国专利No.5070032、5095344、5315541、5343063和5661053、5313421和6222762中给出了闪存和系统及其制造方法的例子。具体地，在美国专利No.5570315、5903495、6046935中描述了具有NAND串结构的闪存器件。
还由具有用于存储电荷的电介质层的存储器单元制造非易失性存储器器件。取代先前描述的传导浮置栅极元件，使用电介质层。由Eitan等人的“NROM：A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell”，IEEEElectron Device Letters，Vol.21，No.11，2000年11月，543-545页描述了利用电介质存储元件的这种存储器器件。ONO电介质层延伸穿过在源极和漏极扩散之间的沟道。用于一个数据位的电荷被局限(localize)在与漏极相邻的电介质层中，且用于另一数据位的电荷被局限在与源极相邻的电介质层中。例如，美国专利No.5768192和6011725公开了具有夹在两个二氧化硅层之间的俘获(trapping)电介质的非易失性存储器单元。通过分别读取该电介质中的空间分离的电荷存储区域的二进制状态来实现多状态数据存储。
编程一页存储器单元通常涉及一系列交替的编程/验证周期。每个编程周期使得该页存储器单元经历一个或多个编程电压脉冲。编程周期之后是验证周期，在该验证周期中，每个单元被读回以确定它是否被正确地编程。已经被验证过的那些单元将被禁止从随后的编程脉冲而编程。编程/验证周期随着增加的编程电压电平而继续，直到在该页中的所有单元都已经被编程验证。
通过执行一个或多个感测周期来进行读取和验证操作两者，在该感测周期中，相对于分界值来确定该页的每个存储器单元的传导电流或阈值电压。通常，如果存储器被划分为n个状态，则将存在至少n-1个感测周期来解析所有可能的存储器状态。在许多实施方式中，每个感测周期还可能涉及两遍(pass)或更多遍。例如，当存储器单元被紧密包装时，相邻电荷存储元件之间的相互作用变得显著，且一些感测技术涉及在相邻字线上感测存储器单元以便补偿由那些相互作用而引起的误差。
为了改进读取和编程性能，阵列中的多个电荷存储元件或存储器晶体管被并行读取或编程。因此，一“页”存储器元件被一起读取或编程。在现有存储器架构中，一行通常包含若干交织的页，或其可以组成一页连续的存储器单元。一页的所有存储器元件将被一起读取或编程。在当前生产的半导体集成电路存储器芯片中，存储器页可以具有多达64000个被并行读取或感测的存储器单元或存储器元件。
当前存在针对提高的性能的需求。另外，大量并行的存储器页在密集包装的存储器单元和结构中呈现噪声和干扰的重大问题，其限制感测准确度并最终限制性能和存储容量。
因此，存在对于高容量和高性能非易失性存储器的一般需求。具体地，存在对于提高速度和较少噪声的感测电路的需求。
发明内容
给出了感测电路，用于感测被并行感测的一组非易失性存储器单元之中的存储器单元的传导电流，并且将其结构提供给数据总线。在示例性实施例中，预充电电路耦接至节点，用于将该节点充电至初始电压。中间电路也耦接至该节点，并且可连接至该存储器单元，由此可以将来自预充电电路的电流供应至该存储器单元。该电路还包括：比较器电路，用于通过在该节点处的放电速率(rate)进行对传导电流的确定；数据锁存器，耦接至该比较器电路，用以保持所述确定的结果；以及传输门，耦接至该数据锁存器，用以将锁存在其中的结果与该节点相独立地提供给数据总线。
根据各方面的一个集合，这提供了感测非易失性存储器单元的传导电流的方法，其中该方法包括：提供可由一个或多个存储器单元经由中间电路访问的节点；将该节点预充电至初始电压，用于第一感测操作；经由该中间电路，通过存储器单元中的第一存储器单元对该节点放电；通过对所述节点放电的速率，测量经过第一存储器单元的传导电流；锁存所述测量的结果；以及将锁存的结果输出至数据总线。在各方面的一个集合中，在所述锁存之后但在完成所述输出之前，预充电该节点，用于第二感测操作。在各方面的另一个集合中，通过与该节点和中间电路相独立的路径，将锁存的结果输出至数据总线。在另一方面中，与中间电路相独立地将锁存的结果输出至数据总线降低了中间电路中的噪声。
本发明的各个方面、优势、特征和实施例被包括在下面对其示例性示例的描述中，该描述应当结合附图考虑。这里参考的所有专利、专利申请、文章、其它出版物、文献和事物通过为了所有目的的全文引用而合并在此。对于在任何所合并的出版物、文献或事物与本申请之间的术语的定义或使用上的任何不一致或冲突的程度，应以本申请为准。
附图说明
图1示意性地图示了其中可实施本发明的非易失性存储器芯片的功能块。
图2示意性地图示了非易失性存储器单元。
图3图示了针对浮置栅极可以在任一时间选择性地存储的四个不同电荷Q1-Q4的源极-漏极电流ID与控制栅极电压VCG之间的关系。
图4图示了存储器单元的NOR阵列的示例。
图5A示意性地图示了被组织为NAND串的一串存储器单元。
图5B图示了由诸如图5A中所示的NAND串构成的存储器单元的NAND阵列的示例。
图6图示了通过一系列交替的编程/验证周期而将一页存储器单元编程到目标存储器状态的通常技术。
图7(1)图示了具有作为地状态“Gr”的擦除状态以及逐渐更多被编程的存储器状态“A”、“B”和“C”的示例4状态存储器阵列的阈值电压分布。
图7(2)图示了用以表示图7(1)中所示的四个可能的存储器状态的优选的2-位LM编码。
图8(1)图示了示例8状态存储器阵列的阈值电压分布。
图8(2)图示了用以表示图8(1)中所示的八个可能的存储器状态的优选的3-位LM编码。
图9图示了图1中所示的包含跨过存储器单元的阵列的一排(bank)感测模块的读/写电路。
图10示意性地图示了图9中所示的感测模块的优选组织。
图11更加详细地图示了图10中所示的读/写堆叠(stack)。
图12A示意性地图示了图9和图11中所示的感测模块的现有实施方式。
图12B图示了已经进入锁定模式的图12A中所示的感测模块的噪声路径。
图13图示了用于已经进入锁定模式的图12B中所示的现有感测模块的控制信号的定时。
图14图示了由于在具有对地的有限电阻的源级线中的电流流动而导致的源极电压误差的问题。
图15图示了由源极线电压下降引起的存储器单元的阈值电压电平的误差。
图16图示了根据优选实施例的、具有与锁定的感测模块的改进的噪声隔离的感测模块堆叠。
图17图示了用于已经进入锁定模式的图16中所示的改进的感测模块的控制信号的定时。
图18图示了根据替换的优选实施例的、具有与锁定的感测模块的改进噪声隔离的感测模块堆叠。
图19是图示隔离来自锁定的感测模块的噪声防止在感测该页时与仍然活动的其他感测模块相干扰的方法的流程图。
图20A-C图示了具有与用于感测的模拟路径重叠的用于数据传输的路径的感测模块。
图21A-C图示了具有与用于感测的模拟路径不同的用于数据传输的路径的感测模块。
具体实施方式
存储器系统
图1到图11图示了其中可以实施本发明的各方面的示例存储器系统。
图12到图13图示了现有感测电路中的噪声问题。
图16到图19图示了其中解决了噪声问题的各个方面和实施例。
图20A-C图示了具有与用于感测的模拟路径重叠的用于数据传输的路径的感测模块。
图21A-C图示了具有与用于感测的模拟路径不同的用于数据传输的路径的感测模块。
图1示意性地图示了其中可以实施本发明的非易失性存储器芯片的功能块。存储器芯片100包括存储器单元的二维阵列200、控制电路210、和诸如解码器、读/写电路和复用器的外围电路。
存储器阵列200可由字线经由行解码器230(被分为230A、230B)来寻址，以及由位线经由列解码器260(被分为260A、260B)来寻址(还见图4和5)。读/写电路270(被分为270A、270B)允许并行地读取或编程一页存储器单元。数据I/O总线231耦接到读/写电路270。
在优选实施例中，一页由共享同一字线的一连续行的存储器单元构成。在另一实施例中，在一行存储器单元被划分为多页的情况下，提供块复用器250(被分为250A和250B)来将读/写电路270复用到各个页。例如，分别由奇数和偶数列存储器单元形成的两页被复用到读/写电路。
图1图示了其中在该阵列的相对侧上以对称的方式来实现由各种外围电路对存储器阵列200的访问、使得在每侧的访问线和电路的密度减少一半的优选布置。因此，行解码器被分为行解码器230A和230B，且列解码器被分为列解码器260A和260B。在其中一行存储器单元被划分为多页的实施例中，页复用器250被分为页复用器250A和250B。类似地，读/写电路270被分为连接到来自阵列200的底部的位线的读/写电路270A和连接到来自阵列200的顶部的位线的读/写电路270B。以此方式，读/写模块的密度以及因此的感测模块380的密度实质上减少了一半。
控制电路110是与读/写电路270协作以对存储器阵列200进行存储器操作的芯片上控制器。控制电路110通常包括状态机112和诸如芯片上地址解码器和功率控制模块(未明确示出)的其他电路。状态机112提供对存储器操作的芯片级控制。控制电路经由外部存储器控制器与主机通信。
存储器阵列200通常被组织为按行和列排列且可由字线和位线寻址的存储器单元的二维阵列。可以根据NOR类型或NAND类型架构来形成该阵列。
图2示意性地图示了非易失性存储器单元。可以由具有诸如浮置栅极或电介质层的电荷存储单元20的场效应晶体管来实现存储器单元10。存储器单元10还包括源极14、漏极16和控制栅极30。
存在现今正使用的许多商业上成功的非易失性固态存储器器件。这些存储器器件可以使用不同类型的存储器单元，每个类型具有一个或多个电荷存储元件。
典型的非易失性存储器单元包括EEPROM和快闪EEPROM。在美国专利No.5595924中给出了EEPROM单元及其制造方法的例子。在美国专利No.5070032、5095344、5315541、5343063、5661053、5313421和6222762中给出了快闪EEPROM单元、其在存储器系统中的使用及其制造方法的例子。具体地，在美国专利No.5570315、5903495和6046935中描述了具有NAND单元结构的存储器器件的例子。而且，已经在Eitan等人的“NORM：ANovelLocalized Trapping，2-Bit Nonvolatile Memory Cell”，IEEE Electron DeviceLetters，Vol.21，No.11，2000年11月，543-545页中以及在美国专利No.5768192和6011725中描述了利用电介质存储元件的存储器器件的例子。
实际上，通常通过在向控制栅极施加参考电压时感测穿过单元的源极和漏极电极的传导电流来读取该单元的存储器状态。因此，对于在单元的浮置栅极上的每个给定电荷，可以检测关于固定的参考控制栅极电压的相应传导电流。类似地，可编程到浮置栅极上的电荷的范围定义了相应的阈值电压窗或相应的传导电流窗。
或者，取代检测在划分的电流窗之间的传导电流，能够在控制栅极处为被测试的给定存储器状态设置阈值电压，并检测传导电流是低于阈值电流还是高于阈值电流。在一个实施方式中，通过检查传导电流经过位线的电容而放电的速率(rate)来实现相对于阈值电流对传导电流的检测。
图3图示了对于浮置栅极可以在任何一个时间选择性地存储的四个不同的电荷Q1-Q4的源极-漏极电流ID和控制栅极电压VCG之间的关系。四条实线ID对VCG曲线表示分别对应于四个不同的存储器状态的、可以被编程到存储器单元的浮置栅极上的四个可能的电荷水平。作为例子，全体(population)单元的阈值电压窗可以是从0.5V到3.5V的范围。可以通过将阈值窗划分为每个以大约0.4V为间隔的八个区域来界定分别表示一个擦除状态和七个编程状态的八个可能的存储器状态“0”、“1”、“2”、“3”、“4”、“5”、“6”和“7”。例如，如果如所示地使用0.05μA的参考电流IREF，则用Q1编程的单元可以被认为是处于存储器状态“1”，因为其曲线与IREF在由VCG＝0.43V和0.88V界定的阈值窗的区域中相交。类似地，Q4处于存储器状态“5”。
如从上述描述中可看出，使得存储器单元存储的状态越多，则其阈值窗划分得越精细。例如，存储器器件可以具有拥有范围从-1.5V到5V的阈值窗的存储器单元。这提供了6.5V的最大宽度。如果该存储器单元要存储16个状态，每个状态可以占据阈值窗中的350mv到450mv。这将需要在编程和读取操作中更高的精度，以便能够实现所需的分辨率。
图4图示了存储器单元的NOR阵列的例子。在存储器阵列200中，每行存储器单元通过其源极14和漏极16以菊链方式连接。该设计有时被称为虚拟接地设计。一行中的单元10使得其控制栅极30连接到诸如字线42的字线。一列中的单元使得其源极和漏极分别连接到诸如位线34和36的所选位线。
图5A示意性地图示了被组织为NAND串的一串存储器单元。NAND串50由通过其源极和漏极菊链连接的一系列存储器晶体管M1、M2......Mn(例如，n＝4、8、16或更高)组成。一对选择晶体管S1、S2控制存储器晶体管链分别经由NAND串的源极端54和漏极端56与外部的连接。在存储器阵列中，当源极选择晶体管S1导通时，源极端耦接到源极线(见图5B)。类似地，当漏极选择晶体管S2导通时，NAND串的漏极端耦接到该存储器阵列的位线。在该链中的每个存储器晶体管10用作存储器单元。其具有电荷存储元件20来存储给定量的电荷，以便表示想要的存储器状态。每个存储器晶体管的控制栅极30允许对读和写操作的控制。如将在图5B中看到，一行NAND串的相应存储器晶体管的控制栅极30全部连接到同一字线。类似地，每个选择晶体管S1、S2的控制栅极32提供分别经由其源极端54和漏极端56对NAND串的控制访问。同样，一行NAND串的相应选择晶体管的控制栅极32全部连接到同一选择线。
当在编程期间读取或验证NAND串中的被寻址的存储器晶体管10时，其控制栅极30被供应了适当的电压。同时，NAND串50中的其余未被寻址的存储器晶体管通过在其控制栅极上施加足够的电压而完全导通。以此方式，从各个存储器晶体管的源极到NAND串的源极端54有效地建立了传导路径，且对各个存储器晶体管的漏极到该单元的漏极端56类似。在美国专利No.5570315、5903495、6046935中描述了具有这种NAND串结构的存储器器件。
图5B图示了由诸如图5A所示的NAND串50组成的存储器单元的NAND阵列200的例子。沿着每列NAND串，诸如位线36的位线耦接到每个NAND串的漏极端56。沿着每排(bank)NAND串，诸如源极线34的源极线耦接到每个NAND串的源极端54。而且沿着一排NAND串中的一行存储器单元的控制栅极连接到诸如字线42的字线。沿着一排NAND串中的一行选择晶体管的控制栅极连接到诸如选择线44的选择线。在一排NAND串中的整行存储器单元可以通过该排NAND串的字线和选择线上的适当电压而被寻址。当NAND串内的存储器晶体管正被读取时，该串中的剩余存储器晶体管经由其相关联的字线而硬导通(turn on hard)，使得流过该串的电流主要取决于被读取的单元中所存储的电荷的水平。
编程和验证
图6图示了用于通过一系列交替的编程/验证周期将一页存储器单元编程到目标存储器状态的典型技术。经由耦接的字线将编程电压VPGM施加到存储器单元的控制栅极。VPGM是从初始电压电平VPGM0开始的阶梯波形的形式的一系列编程电压脉冲。处于编程的单元经受该系列编程电压脉冲，每次试图向浮置栅极添加增加的电荷。在编程脉冲之间，该单元被读回或验证以确定其相对于分界点水平的源极漏极电流。读回处理可能涉及一个或多个感测操作。当该单元已经被验证达到目标状态时，对该单元停止编程。所使用的编程脉冲串可以具有增加的时段或幅度，以便抵消被编程到该存储器单元的电荷存储单元中的累积电子。编程电路通常向所选的字线施加一系列编程脉冲。以此方式，其控制栅极耦接到该字线的一页存储器单元可以被一起编程。无论何时该页的一个存储器单元已经被编程到其目标状态时，该存储器单元被禁止编程，同时其他单元继续经受编程，直到该页的所有单元都已经被编程验证。
存储器状态划分的例子
图7(1)图示了具有作为地状态“Gr”的擦除状态和逐渐更多被编程的存储器状态“A”、“B”和“C”的示例4-状态存储器阵列的阈值电压分布。在读取期间，通过三个界定分界点DA-DC来界定四个状态。
图7(2)图示了用于表示图7(1)所示的四个可能的存储器状态的优选的2-位LM编码。分别由一对“较高、较低”码位、即“11”、“01”、“00”和“10”来表示每个存储器状态(即，“Gr”、“A”、“B”和“C”)。“LM”码已经在美国专利No.6657891中公开，且在通过避免需要电荷中的大改变的编程操作来减少在相邻浮置栅极之间的场效应耦合方面是有利的。该编码被设计为使得2个码位即“较低”和“较高”位可以被分别编程和读取。当编程较低位时，该单元的阈值电平维持在“擦除”区域中，或被移动到阈值窗的“中下(lower middle)”区域中。当编程较高位时，在这两个区域中的任一个区域中的单元的阈值电平被进一步提高到在阈值窗的“中下(lowerintermediate)”区域中的略高的电平。
图8(1)图示了示例8-状态存储器阵列的阈值电压分布。每个存储器单元的可能的阈值电压跨越了被划分为八个区域以界定八个可能的存储器状态″Gr″、″A″、″B″、″C″、″D″、″E″、″F″和″G″的阈值窗。″Gr″是地状态，这是在收紧的(tightened)分布内的擦除状态，且″A″-″G″是七个逐渐编程的状态。在读取期间，通过七个界定分界点DA-DG界定这八个状态。
图8(2)图示了用于表示图8(1)所示的八个可能的存储器状态的优选的3-位LM编码。这八个存储器状态的每个分别由“较高、中间、较低”的三个位、即“111”、“011”、“001”、“101”、“100”、“000”和“110”来表示。设计该编码以便这3个码位、即“较低”、“中间”和“较高”位可以被分别编程和读取。因此，第一轮、较低页编程使得单元如果较低位是“1”则维持在“擦除”或“Gr”状态，或如果较低位是“0”则被编程到“中下”状态。基本上，“Gr”或“地”状态是通过使得深擦除的状态被编程到阈值的窄范围内而具有收紧的分布的“擦除”状态。“中下”状态可以具有跨越在存储器状态“B”和“D”之间的阈值电压的宽分布。在编程期间，可以相对于诸如DB的粗略分界点阈值电平来验证“中下”状态。当编程中间位时，单元的阈值电平将从根据较低页编程得到的两个区域之一开始，并移动到四个可能的区域之一。当编程较高位时，单元的阈值电平将从根据中间页编程得到的四个可能的区域之一开始，并移动到八个可能的存储器状态之一。
感测电路和技术
图9图示了图1所示的包含跨过存储器单元的阵列的一排p个感测模块的读/写电路270A和270B。并行地工作的整排p个感测模块480允许沿着一行的一块(页)p个单元10被并行读取或编程。实质上，感测模块1将感测在单元1中的电流I1，感测模块2将感测在单元2中的电流I2，......感测模块p将感测在单元p的电流Ip，等等。流出源极线34进入聚集节点CLSRC并从那里到地的对于该页的总单元电流iTOT将是在p个单元中的所有电流的总和。在传统的存储器架构中，具有公共字线的一行存储器单元形成两个或多个页，其中，在一页中的存储器单元被并行读取和编程。在一行具有两页的情况下，一页由偶数位线访问，且另一页由奇数位线访问。一页的感测电路在任一时间耦接到偶数位线或到奇数位线。在该情况下，提供页复用器250A和250B以分别将读/写电路270A和270B复用到各个页。
在基于56nm技术的当前制造的芯片中，p＞64000，且在43nm 32G位x4芯片中，p＞150000。在优选实施例中，块是一连串(a run)的整行单元。这是所谓“全位线”架构，在该全位线架构中，页由分别耦接到连续位线的一行连续的存储器单元构成。在另一实施例中，块是在行中的单元的子集。例如，单元的子集可以是整行的一半或整行的四分之一。单元的子集可以是一连串的连续单元或每隔一个的单元，或每隔预定数量的单元。每个感测模块经由位线耦接到存储器单元，且包括用于感测存储器单元的传导电流的感测放大器。通常，如果读/写电路分布在存储器阵列的两相对侧上，则该排p个感测模块将分布在读/写电路270A和270B的两集合之间。
图10示意性地图示了图9所示的感测模块的优选组织。包含p个感测模块的读/写电路270A和270B被分组为一排读/写堆叠(stack)400。
图11更详细地图示了图10所示的读/写堆叠。每个读/写堆叠400并行地在一组k条位线上工作。如果一页具有p＝r*k条位线，将存在r个读/写堆叠400-1，......，400-r。实质上，该架构使得每个堆叠的k个感测模块由公共处理器500提供服务以便节省空间。公共处理器500基于位于感测模块480处以及数据锁存器430处的锁存器中的电流值且基于来自状态机112的控制，计算要存储在那些锁存器中的更新数据。在2006年6月29日的美国专利申请公开号：US-2006-0140007-A1中公开了公共处理器的详细描述，其整个公开被引用附于此。
并行地工作的整排被划分的读/写堆叠400允许沿着一行的一块(页)p个单元被并行读取或编程。因此，将存在用于整行单元的p个读/写模块。由于每个堆叠正服务于k个存储器单元，因此，由r＝p/k给出在该排中的读/写堆叠的总数。例如，如果r是在该排中的堆叠的数量，则p＝r*k。一个示例存储器阵列可以具有p＝150000，k＝8，且因此r＝18750。
诸如400-1的每个读/写堆叠主要包含并行地为一段(segment)k个存储器单元服务的感测模块480-1到480-k的堆叠。页控制器410经由线路411向读/写电路370提供控制和定时信号。该页控制器本身取决于经由线路311的存储器控制器310。每个读/写堆叠400之间的通信受互连堆叠总线431影响并受页控制器410控制。控制线411将来自页控制器410的控制和时钟信号提供给读/写堆叠400-1的组件。
在优选布置中，堆叠总线被划分为用于公共处理器500和感测模块480的堆叠之间的通信的SA总线422、和用于处理器和数据锁存器430的堆叠之间的通信的D总线423。
数据锁存器430的堆叠由数据锁存器430-1到430-k组成，对于与该堆叠相关的每个存储器单元有一个数据锁存器。I/O模块440使数据锁存器能够经由I/O总线321与外部交换数据。
公共处理器还包括输出507，用于输出指示诸如误差情况之类的存储器操作的状态的状态信号。该状态信号用于驱动按线或(Wired-Or)配置联系于标记总线(FLAG BUS)509的n-晶体管550的栅极。优选地，标记总线被控制器310预充电，且当由读/写堆叠中的任一个对状态信号赋值(assert)时将被下拉。
低噪声感测模块阵列
美国专利No.7,046,568公开了具有能够工作在低供电电压的低噪声感测电路的非易失性存储器器件。US 7,046,568的整个公开被引用并于此。
不像先前的感测电路那样，US 7,046,568的低噪声感测电路通过对专用电容器、而不是用作电容器的位线放电的速率来测量单元电流。以此方式，在感测期间，位线电压可以保持恒定，由此避免由于在位线上的时变(time-varying)电压引起的来自位线之间耦合的噪声。该感测电路还能够通过并入升压电路而以低供电电压工作，其中该升压电路有效地扩展了用于确定单元电流的电压放电的动态范围。
根据本发明的一个方面，通过对应的感测模块阵列并行地感测一页存储器单元，且防止在对于给定的存储器单元的感测模块中生成的噪声干扰在该阵列中的其他感测模块。具体地，现有感测模块在已标识且锁定(lock out)该页的高度传导的存储器单元之后，变为对在该阵列中的其他感测模块的噪声的主要源。本发明防止与锁定的存储器单元相关的感测模块将噪声传播到该阵列中的仍在感测的其他感测模块。以此方式，改进感测精确度，得到了更好的性能，且允许更多的数据位被存储在每个存储器单元中。
图12A示意性地图示了图9到11所示的感测模块的现有实施方式。现有感测模块480′类似于在US 7,046,568中公开的感测模块。将理解，图10所示的每个读/写堆叠400包含k个感测模块的集合，该k个感测模块经由k条位线服务于对应的k个存储器单元。将存在由一个公共处理器500服务的k个感测模块480-1到480-k和k个数据锁存器430-1和430-k。为了简化，图12A明确示出了与公共处理器500一起操作的、代表k个感测模块480-1到480-k的集合中任意一个的感测模块480′的一个和代表k个数据锁存器430-1到430-k的集合中任意一个的数据锁存器430的一个集合。如结合图10和11所描述的，通过并行地操作总共r个读/写堆叠来服务于一页p个存储器单元。
现有感测模块480′经由耦合晶体管482经由位线36而耦接到存储器单元，该耦合晶体管482受信号BLS控制。存储器单元的例子是在NAND链50之中的存储器晶体管。感测模块480′包括感测放大器600′、位线电压箝位器(clamp)610和下拉电路550。感测模块480′使用诸如SA总线422的总线经由受信号NC0控制的传输门488来与其他外围电路通信。
如先前描述的，感测模块的堆叠经由SA总线422与公共处理器500和数据锁存器集430通信。公共处理器500访问被存储在感测模块480′的锁存器中以及数据锁存器430中的数据。公共处理器500基于它们的电流值以及来自状态机112的控制来计算所更新的值。所更新的值被存储回感测模块480′中的锁存器和/或数据锁存器430。公共处理器500经由D总线423耦接到k个数据锁存器。该数据锁存器集430经由I/O总线231连接到外部。感测模块480′、公共处理器500和该数据锁存器集430的操作经由页控制器410而受状态机112(见图11)控制，该页控制器410经过控制线411发出控制和定时信号。
感测模块480′具有携带信号COM1的节点481。该节点481允许感测放大器600′被选择性地耦接到位线36和/或SA总线422。
利用处于由位线电压箝位器610箝位的固定电压的位线36进行感测。通过源极和漏极串联在位线和COM1节点481之间的n-晶体管612来实现位线电压箝位器。在n-晶体管612的栅极上的模拟电压确定在位线上的箝位电压。在感测操作期间，恒定的位线电压消除了由于在位线上的变化的电压而造成的位线之间的可能耦合。
当一页中的一个存储器单元被确定为具有高于参考电流的传导电流时，对该单元的感测完成，且该单元被锁定不进行进一步的感测操作，同时可以继续感测该页的其余单元。这通过将位线36下拉到地来截止该单元电流而实现。提供下拉电路550用于选择性地将位线36拉到地。下拉电路550包括主要跨在位线和地之间的串联的两个n-晶体管552和486。两个n-晶体管分别受信号GRS和INV控制。当两者都为高时，下拉电路550被激活且将节点481(COM1)拉到地。当信号BLS也是高时，位线36也被拉到地。以此方式，该单元电流由于其源极和漏极短路而被截止。
在编程期间使用且从状态机112(见图11)来控制信号GRS，且将其作为来自页控制器411的控制和定时信号的部分来提供。在感测期间，GRS总是高，且当感测放大器600′感测到单元电流高于参考电流时，信号INV也被感测放大器600′设置为高。
感测放大器600′包括电压箝位器620、预充电电路640′、单元电流鉴别器650和感测放大器锁存器660。通过由单元电流鉴别器650检测在节点631处的信号SEN来进行感测。通过预充电电路640′经由受信号HLL控制的隔离晶体管642来对SEN节点631预充电。然后，当SEN节点631经由受信号XXL控制的隔离晶体管630耦接到COM1节点481时，SEN节点631还可以耦接到存储器单元。
通过在预充电电路和COM1节点481之间的晶体管622来实现电压箝位器620。通过信号BLX来驱动晶体管622，用于将在节点481处的信号COM1保持在预定电平以上，以便位线电压箝位器610适当地起作用。
预充电电路640′允许位线在感测模块的各种操作期间经由COM1节点481和SEN节点631向Vdd上拉。通过信号INV使能的p-晶体管644来实现预充电电路640′。
在SEN节点631和COM1节点481之间的隔离晶体管630允许不同的电压出现在这两个节点上。当位线36需要被预充电到给定电压时，其可以经由如下路径而被上拉：该路径被分别由信号BLS、BLC、XXL、HLL和INV控制的晶体管482、612、630、642和644使能。类似地，在节点481处的COM1信号和在节点631处的SEN信号可以分别受信号XXL、HLL和INV控制而基本被上拉到Vdd。
在一些实施方式中，在Vdd转换为较低值之前，直接从外部源Vext提供Vdd。这可以提供用于被上拉的电压的100mV的额外余量，且在感测在负VTS的区域中的存储器单元的情况下尤其有用。
单元电流鉴别器650实质上比较存储器单元的传导电流相对于参考电流。当单元电流高于参考电流时，感测放大器输出处于高状态下的信号INV，且反之亦然。一旦被设置，信号INV就被感测放大器锁存器660锁存。
在感测之前，必须在一个或多个预充电操作中经由适当的字线和位线来设置对所选存储器单元的电极的电压。
例如，如图12A所示，可以选择感测沿着与NAND链50相交的字线WL1的一页存储器单元。预充电操作开始于未选的字线WL0、WL2-WL31被充电到电压Vread，并且所选字线WL1被充电到对于所考虑的给定存储器状态的预定阈值电压VT(i)。
由预充电电路640′将位线36和COM1节点481、SEN节点631预充电到分别适用于感测的预定电压。随着向NAND链50施加字线和位线电压，所选存储器单元将导通。源极-漏极传导电流将在存储器单元中流动。传导电流是当在所选存储器单元的源极和漏极之间存在标定电压差时被编程到所选存储器单元中的电荷和对所选字线施加的VT(i)的函数。
当字线和位线上的电压稳定时，可以在SEN节点处由感测放大器600’感测所选的存储器单元的传导电流或编程的阈值电压。
单元电流鉴别器650实质上通过检测单元电流正对在节点631处的电容器652上的信号SEN放电的速率来测量该单元电流。因此，SEN放电的速率的确定将提供传导电流的测量。在放电之前，由预充电电路640’将SEN预充电到Vdd。感测经过了由允许单元电流对电容器放电(HLL低和XXL高)的时间到单元电流被截止(XXL低)的时间给出的预定时段。
在感测期间，在位线中的存储器存储单元的传导电流将对电容器652放电。该单元越导电，放电得越快。然后，SEN节点631中的电压将以取决于传导电流的速率从Vdd降低。在预定放电时段的结束时，隔离晶体管60被趋于低的XXL截止(该时间段对应于参考电流)。这将使得单元电流从SEN节点631断开，且停止进一步放电。信号SEN将降到可能截止或可能不截止测量p-晶体管656的某个值。
在感测时段之后，将信号SEN中的电压与p-晶体管的阈值(Vdd-|VT|)相比较(VTP是p-晶体管的阈值电压)。SEN被施加到p-晶体管656的栅极。如果该p-晶体管导通，则SEN已放电到Vdd-|VT|以下，或传导电流大于参考电流。如果p-晶体管不导通，则传导电流小于参考电流，其无法将SEN放电互Vdd-|VT|以下。
当连接晶体管654通过栅极信号STB导通时，P-晶体管656的源极侧连接到Vdd。如果SEN还未下降得足够低以导通p-晶体管656，则在晶体管656的漏极侧处的输出信号INV的节点657将仍是低。另一方面，如果SEN已降低到Vdd-|VTP|以下，则p-晶体管656将导通，且INV节点657将被上拉到Vdd且被锁存。
单元电流鉴别器650有效地确定单元的传导电流高于还是低于给定的界定电流值。给定的界定电流值对应于预定放电时间。如果感测的电流高于界定电流值，则所考虑的存储器单元具有小于在控制栅极施加的VT(i)的阈值。因此，当单元电流低于参考界定水平时，INV形式的感测结果仍是低。相反，当单元电流高于参考水平时，INV是高。INV信号被转换为由感测放大器锁存器660锁存的CMOS逻辑电平。
升压电路
从图12A和先前描述将看出，如果位线电压被位线箝位器610箝位在预定的VBL，则箝位n-晶体管612的漏极侧必须处于比源极侧稍高(例如高大约0.2V)的电压，以使箝位起作用。因此，COM1必须高于VBL大约0.2V，且这通过电压箝位器622来保证。这也意味着，SEN的电压电平最多可以降低到高于COM1的VT以内。因此，在节点631处的SEN信号的放电仅可以工作在上限由Vdd给出而下限由比COM1略高(例如，高了大约VT)的VLIMIT给出的有限的动态范围。但是，对于作为Vdd的源的低供电电压，假如VLIMIT存在，如果(Vdd-|VTP|)＜VLIMIT，则p-晶体管将从不导通。
通过提供电压偏移器(shifter)700的形式的升压电路来经由线路703向电容器652的一个极板(plate)供应升压电压VB，比较电路650’适用于低电压操作。由页控制器498经由线路702控制电压偏移器的定时。
在工作中，预充电电路640’将感测节点SEN 631拉到Vdd。在已经由隔离晶体管636将节点SEN从Vdd断开之后，激活电压偏移器。电压偏移器基本上使VB信号电平增加ΔV，使得在节点SEN 631处的电容器的另一极板上的电压将被升压相等的量。这有效地将该动态范围的上限增加了ΔV，使得对应于适度的传导电流的最终电压可以高于Vdd-VLIMIT。在放电时段的结束时，感测节点SEN 631通过隔离晶体管634与节点SEN2断开，从而移除VLIMIT限制。然后，在SEN 631上的电压降低了该相同的ΔV，以在与参考电压(Vdd-|VTP|)相比较之前消除初始升压。这使得能够在比VLIMIT更低的电平处进行电压比较。
从锁定的感测模块至其它感测模块的噪声
升压电路700在感测时间段期间逐步增加(step up)VB，因此可能变为感测模块480’中的噪声源。噪声可以经由电容器652传播到SEN节点631且向前。当感测模块在感测操作中活动时，该噪声不明显，因为该单元正担当电流宿(sink)，且感测放大器中的位线电压箝位器610和电压箝位器620两者在工作以减低噪声。
如之前所述，在感测模块检测到高电流单元并将信号INV锁存在高之后，感测模块进入锁定模式。这导致单元电流在其位线被下拉电路550下拉到地之后被关闭。锁定的感测模块不再参与感测，并在其他感测模块在感测该页中的还未锁定的存储器单元中继续活动时变为不活动。但是，锁定的感测模块即使在其不活动模式中，仍变为对于仍然活动的其他感测模块的显著噪声源。
图12B图示了图12A中所示的已进入锁定模式的感测模块的噪声路径。锁定模式是当感测模块600’已检测到高于参考电流的单元电流且将信号INV设置为高时。响应于INV处于高，感测模块480’将位线下拉到地，而经由预充电电路640’到Vdd的访问被截止。这意味着电压箝位器620及因此还有位线电压箝位器610不会再起作用。当一页存储器单元正被并行感测时，诸如XXL和BLS的控制信号和VB均一地被施加到所有感测模块，包括已经进入了锁定模式的那些感测模块。因此，对于INV为高的感测模块480’，由升压电路700产生的噪声可以沿着路径711传播到位线36。如果在该页中的每个存储器单元的源极通过信号CLSRC耦接到页源极线，且页源极线耦接到地，则该噪声还可以经由地回路传播来影响CLSRC。
图13图示了已进入锁定模式的图12B中所示的现有感测模块的控制信号的时序。在锁定模式中，感测模块480’允许噪声从升压电路700到达页源极线以及位线。参考图13和图12B两者，对于所有感测模块的感测时段以HLL(图13(a))将预充电电路640’从SEN节点631切断而开始，且以XXL(图13(b))切断该单元电流以免进一步对SEN节点放电而结束。在感测时段期间，利用从升压电路供应的VB来升压感测节点。对于在锁定模式中的感测模块，SEN节点631耦接到位线36，该位线36还经由下拉电路550耦接到CLSRC页源极线34。随着单元电流被截止，在感测时段的开始处VB的电压电平的突然偏移(图12(c))导致SEN节点处的波动(图13(d))。该波动作为噪声沿着噪声路径711传播到达耦接的位线(图13(e))和CLSRC页源极线(图13(f))。
噪声对位线的影响
感测模块480’被设计为以恒定位线电压而感测，以便避免时变电流在位线之间的耦合。任何与单元电流无关的电流都将只是噪声，且贡献为在感测单元电流时的误差。如上所述，锁定的感测模块可以将作为时变电流的噪声倾倒(dump)到锁定的位线中。即使锁定的存储器单元不再被感测，在锁定的位线中的变化电流也可能耦合到其单元可能仍然经历感测的相邻位线。这种耦合噪声对于靠近锁定单元的被感测的单元来说是显著的，且贡献为在感测时的误差。
噪声对页源极线的影响
另一问题与由存储器单元的源极侧电压的不确定性引起的误差有关。例如，源极侧误差的一个表现是由于在源极线和芯片的地焊盘之间的有限电阻。感测存储器单元带有的一个潜在问题是由跨过该有限电阻的源极负荷(sourceloading)引起的源极线偏压。当并行地感测大量存储器单元时，它们的组合电流可能导致在带有有限电阻的地回路中的显著电压降。这导致了源极线偏压，该源极线偏压引起在使用阈值电压感测的读操作中的误差。
图14图示了由于在具有对地的有限电阻的源极线中的电流流动导致的源极电压误差的问题。读/写电路270A和270B同时对一页存储器单元工作。在读/写电路中的每个感测模块480经由位线36耦接到相应的单元。例如，感测模块480感测存储器电压10的传导电流i1(源极-漏极电流)。传导电流从感测模块经过位线36流入存储器电压10的漏极，且从源极14流出，然后经过源极线34到地。在集成电路芯片中，在存储器阵列中的单元的源极都被联系在一起作为与存储器芯片的某外部地焊盘(例如Vss焊盘)连接的源极线34的多个支路。即使当使用金属条带(metal strapping)来减小源极线的电阻时，有限电阻R仍然存在于存储器单元的源极电极和地焊盘之间。通常，地回路电阻R是大约50欧姆。
对于并行地被感测的整页存储器，流过源极线34的总电流是所有传导电流的总和，即iTOT＝i1+i2+......，+ip。通常，每个存储器单元具有取决于被编程到其电荷存储元件中的电荷量的传导电流。对于存储器单元的给定控制栅极电压，小电荷将产生相对较高的传导电流(见图3)。当有限电阻存在于存储器单元的源极电极和地焊盘之间时，跨过该电阻的电压降由Vdrop＝iTOTR给出。
例如，如果24000条位线同时放电，每个位线带有0.25μA的电流，则源极线电压降将等于24000条位线×0.25μA/线×50欧姆～0.3伏特。假设主要影响是在源极电压中的0.3V的升高导致了在阈值电压中的0.45V的升高，当感测存储器单元的阈值电压时，此源极线偏压将贡献为0.45伏特的感测误差。
图15图示了由源极线电压降引起的存储器单元的阈值电压电平中的误差。被供应给存储器单元10的控制栅极30的阈值电压VT是相对于GND。但是，由该存储器单元看到的有效VT是在其控制栅极30和源极14之间的电压差。在供应的VT和有效VT之间存在近似1.5×Vdrop的差异(忽略从源极14到源极线的电压降的较小影响)。当感测存储器单元的阈值电压时，该Vdrop或源极线偏压将贡献为例如0.45伏特的感测误差。该偏压不能轻易地移除，因为它是取决于数据的，即取决于该页的存储器单元的存储器状态。
美国专利No.7173854公开了参考靠近在一页中的每个存储器单元的源极的字线电压、以便减轻由于地回路而导致的源极偏压误差的问题的方法。
由Nguyen等人在2007年6月29日提交的题为“METHOD FOR SENSINGNEGATIVE THRESHOLD VOLTAGES IN NON-VOLATILE STORAGEUSING CURRENT SENSING(使用电流感测来感测非易失性存储器中的负阈值电压的方法)”的美国专利申请No.11/771982公开了用于将沿着一页的每个存储器单元的源极调压(regulate)到预定的页源极电压的存储器器件和方法。该美国专利申请No.11/771982的全部公开被引用合并于此。
图15还示意性地图示了由于锁定的感测模块导致的噪声被引入经历感测的各个感测模块的页源极线和位线两者。该噪声通常具有即使在页源极线处利用调压器也不能跟上的快速波动。根据上述公开，很清楚如果噪声被引入页源极线34处的信号CLSRC，其将导致在感测耦接到页源极线的每个存储器单元期间的误差。
改进的低噪声感测模块阵列
在能够以降低的供应电压而工作的感测模块的优选实施方式中，采用升压电路来增加被感测的放电电压的动态范围。当感测模块已经标识了具有高于参考电流的传导电流的单元时，该单元被锁定不进行进一步感测，且相关联的位线被短路到该页的源极线，以便截止该锁定的单元。在该锁定模式中，由升压电路生成的逐步增加的电压变为噪声源，且易于传播到该单元的位线，以及还传播到该页的源极线，由此干扰其他工作的感测模块。无论何时感测模块进入了锁定模式时，该噪声源被隔离而不到达位线和源极线。隔离电路被布置在噪声源与将位线和源极线耦接到升压电路的中间电路之间。
在通常的实施例中，采用传输门作为隔离电路。该传输门被来源于已被标识为具有高于参考电流的传导电流并已被锁定不进行该页的进一步感测操作的存储器单元的、指示锁定模式的锁存信号而截止。传输门的截止切断了到存储器单元的位线和该页的源极线的噪声路径。
在优选实施例中，该传输门被布置在中间电路和如下节点之间，其中正感测该节点处的放电电压，且升压电压被施加到该节点。
图16图示了根据优选实施例的、具有与锁定的感测模块的改进的噪声隔离的感测模块堆叠。该感测模块堆叠由共享公共SA总线422的感测模块480-1到480-k组成。在工作中，并行地感测一页存储器单元。如图11所示，存在经由p条位线连接到该页的p个存储器单元的p个感测模块。因此，图16所示的感测模块堆叠是形成该页的整个集合的感测模块的p/k个堆叠之一的代表。该页存储器单元使得每个存储器单元的源极耦接到具有电压CLSRC的页源极线34(见图14和图15)。
每个感测模块480类似于图12A和图12B中所示的现有感测模块480’。一个差别是并入了由根据存储器单元的感测结果而设置的信号INV控制的传输门750。在优选实施方式中，传输门750包括p-晶体管752和n-晶体管754。传输门的第一节点使得p-晶体管752的源极耦接到n-晶体管754的漏极。传输门的第二节点使得p-晶体管的漏极耦接到n-晶体管754的源极。两个节点跨过COM1节点481和节点482而连接。节点482携带信号COM2，且位于传输门750和位线电压箝位器610之间。p-晶体管752由信号INV选通，且n-晶体管754由作为INV的反相(inversion)的INV*选通。
当感测放大器600确定单元电流高于参考电流时，INV被设置为高，且被锁存。位线被拉到在页源极线34处的CLSRC(见图14和图15)。随着源极和漏极基本上处于相同的电势，单元电流被截止，且该感测模块进入锁定模式并在其他感测模块继续进行对其各自的存储器单元的感测时变为不活动。在锁定模式中，成为高的INV将截止传输门750。因此，无论何时感测模块处于锁定模式时，由于VB中的电压的偏移而导致的噪声仅可以传播远到SEN节点631和COM1节点481以被传输门截止。以此方式，防止来自任何锁定的感测模块的噪声干扰仍然进行感测的那些感测模块。
图16所示的传输门的优选实施例的另一特征是利用在位线和最终Vdd之间的路径中的传输门750中的p-晶体管752的构成，p-晶体管起着在图12A中所示的先前预充电电路640’中的先前p-晶体管644的上拉作用。因此，在图16中，在改进的感测模块480中的预充电电路640不再需要用于上拉的p-晶体管。该预充电电路640简单地连接到Vdd。该传输门在进行上拉到Vdd的预充电操作期间导通。
图17图示了已进入锁定模式的图16所示的改进的感测模块的控制信号的时序。在锁定模式中，感测模块480的传输门750阻止来自升压电路的噪声到达页源极线以及位线。参考图17和图16两图，对于所有感测模块的感测时段以HLL(图17(a))将预充电电路640’与SEN节点631切断而开始，并以XXL(图17(b))切断该单元电流而不进一步对SEN节点放电而结束。在感测时段期间，利用从升压电路供应的VB来升压感测节点。对于在锁定模式中的感测模块，除了中间的传输门750以外，SEN节点631耦接到位线36，该位线36还经由下拉电路550耦接到CLSRC页源极线34。随着单元电流被截止，在感测时段的开始时VB的电压电平的突然偏移(图17(c))导致了在SEN节点处的波动(图17(d))。作为噪声的该波动的传播被截止的传输门750停止而不到达耦接的位线(图17(e))和CLSRC页源极线(图17(f))。与图13(e)和图13(f)所示的相应时序相比较，在锁定的改进的感测模块的位线中或在整页的页源极线中不存在噪声。
在另一优选实施例中，传输门被布置在升压电路和其处的放电电压正被感测的节点之间。
图18图示了根据替换的优选实施例的具有与锁定的感测模块的改进噪声隔离的感测模块堆叠。在替换实施例中的感测模块480”类似于图16中所示的优选实施例的感测模块480，除了传输门750被类似的传输门760替换，并被重新安置在升压电路700和SEN节点631之间。传输门760被放置为在VB经由路径703到达电容器652之前选通VB。
图19是图示隔离来自锁定的感测模块的噪声而不干扰在感测该页时仍然活动的其他感测模块的方法的流程图。
步骤810：为了在并行地感测一组非易失性存储器单元当中感测一非易失性存储器单元的传导电流，提供可由存储器单元经由中间电路访问的节点。
步骤820：将该节点预充电到初始电压。
步骤830：提供耦接到该节点的升压电路。
步骤832：将该节点上的初始电压升压预定量。
步骤840：通过在该节点的电压放电的速率来测量传导电流。
步骤850：无论何时确定传导电流高于预定值时，将升压电路与存储器单元的中间电路相隔离，直到至少完成了对于该组存储器单元的感测。
高速感测模块阵列
上面给出的、在于2007年12月28日提交的美国专利申请No.11/966325中被进一步开发的感测模块的各个实施例使用如下布置：其中从感测放大器的数据锁存器中读出数据到数据上的处理使用预充电元件通过其供应连接的位线的相同路径的一部分。在美国专利No.7173854和No.7170784中发现的也是如此。例如，如图12A中所示，被锁存到感测模块480’中的数据值经过开关488而被供给(feed out)到总线节点422。这涉及线COM1在481处连接起来。这是通过其向位线供应预充电的相同路径，如图12B中所示。
在图20A-C中更详细地考虑此情形，其表示为了此讨论的目的而稍微重新布置的这些感测模块细节中的一些。图20A示出可以被视为这些其它感测放大器的或多或少普通的、但在中间布置了预充电保持电容器CSA 653的版本，对于左边其可被称为数字部分，并且对于右边其可被称为模拟部分。仅仅是图12A的相应部分的重新布置的模拟部分将来自预充电电容器653的电流提供至所选择的位线。在数字侧，鉴别元件随后确定状态以锁存在660中。SA锁存器660可以由例如交叉耦合的晶体管形成用以保持锁存的值，并且在这里响应于RST和STB信号。
图20B示出电流从预放电电容器CSA 652至所选位线所采取的用于感测的模拟路径。更具体地，电流经过节点631和481并且继续达到位线选择晶体管482。图20C示出用于将数据传输至SA总线422的路径：电流再次经过节点631和481，在那里，电流转向经过晶体管488并在422处到达感测放大总线。这两条路径共享从在SEN处的线到节点631经过晶体管630并经过节点481的公共部分。从而，直到针对一个感测操作的到422的数据传输完成之前，不能针对下个感测操作而对预充电电容器652充电。从而，在诸如图20A的布置中减慢感测性能的因素之一是数字数据传输时间(图20B)与模拟感测时间(图20C)相连(in series with)的结果。
除了速度上的考虑之外，此布置还在模拟感测路径中引起噪声，这是因为为了经过晶体管630传递Vdd的高数据值，通常将要求XXL取高于Vdd的值，以便补偿630的阈值。在输出(let out)该数据值之后，XXL将通常被向下取回到Vdd，但是因为这可能占用一些时间，所以这引入噪声，该噪声随后经过BL钳位器610并随后沿上面关于图12B而描述的路径而行，具有与那里讨论的类似的效果。
这里给出的布置引入了分离感测模块中的模拟和数字部分以使这两者可并行进行的新方法。以此方式，在通常的设计中感测性能可提高近似10％。此外，这有助于在感测期间消除在模拟感测路径上的噪声，并减小切换电流。如将关于图21A而看到的，这种设计允许在存储器传输出先前的感测数据的同时准备好下个感测环境。
图21A图示了在图20A的感测模块的上下文中的方法的某些方面。其它实施例可以基于在前述部分中给出的各个其它实施例以及诸如美国专利No.7173854和No.7170784的感测模块的其它感测模块或者与它们组合。
图21A的示例性实施例再次示出了在中心的预充电元件CSA 652以及左边的模拟部分和右边的数字部分。数字部分包括可以如之那样构造的SA锁存器660、以及鉴别元件650。在Dcrm 650内，晶体管654和656如之前那样，而不是具有由RST控制的、将节点657连接至地的晶体管658，现在节点657通过晶体管2101连接至节点422并从那到达SA总线。从而，现在锁存的数据通过由信号RST_NCO控制的晶体管2101，沿着此路径被传输出去，其中信号RST_NCO将前面的NCO信号的功能与RST信号合并。因为用于传输出数据的路径现在完全在数字侧内，所以图20A中的之前的由NCO控制的开关488不再需要提供此功能。
图21B示出电流从预充电电容器CSA 652到所选位线所采取的、并且与图20B几乎相同的用于感测的模拟路径。在图21C中示出了用于将数据传输至SA总线422的数字路径，并且与图20C不同，其不与模拟路径重叠，因为现在通过开关2101将电平INV从节点657传输至节点422。从而，一旦鉴别元件650已经建立了感测操作的结果，感测模块就不需要等待数字结果被传输出去继续前进至下个感测操作的数字部分，而是可以开始对电容器充电以及其它步骤，并在方便时将锁存的数据值传输出至总线。
在读取处理中，以图7中所示的4状态存储器为例，通常的处理首先对A状态读取，然后是B状态，最后是C状态。在图20A的布置下，所选字线斜升(ramp up)至用于对A状态读取的值，并且执行读取的模拟部分：进行预充电，然后该预充电用于沿着图20B的路径供应所选位线。然后选通感测放大器，用于鉴别部分650来比较单元的状态与参考电平，然后锁存结果。为了读出此结果，随后使用图20C的路径；然而，如果这还未在模拟部分中发生(即，如果所选择的单元未导通)，则这需要对预充电电容器放电。一旦这已完，然后就可以完成数据的传输。另外，虽然字线可以斜升以为下个感测操作(这里是所选择的单元上的B状态)做准备，但是直到传输完成之前，不能为下个感测操作准备感测放大器。
一旦使用图20C的路径完成对于A读取的结果的数据传输，在进行至C读取之前，位线就被斜升用于B读取，其随后以相同的方式前进。从而，在如图20A-C的布置的结构下，直至数据结果的锁存的读取操作的模拟部分与数字值的数据传输部分接连地执行，并且字线和位线值依次斜升。
相反，在如图21A-C的布置下，一旦比较的结果通过鉴别元件执行并且被锁存，就可以与针对下个读取的准备并行地执行传输，允许隐藏传输时间并且并行地斜升字线和位线值。
再次参考图21A-C，并且以如图7中所示的4状态存储器为例，以针对A状态的读取开始，所选字线斜升至用于针对A状态的读取的值，并且执行读取的模拟部分：进行预充电，然后该预充电用于沿着图21B的路径供应所选位线。然后选通感测放大器，用于鉴别部分650来比较单元的状态与参考电平，然后锁存结果。在这点上，该处理偏离了先前的情况：因为使用图21C的用于数据传输的路径，则模拟和预充电部分可以继续至下个状态，而在对于该随后读取的结果需要锁存器之前的任何时间，则可以进行数据传输。而且，因为较少需要对模拟/预充电元件中的电平进行放电和再充电，所以降低了模拟感测路径的噪声以及所需的切换电流。
因为几乎相同的路径被用于供应位线电流以及传输出数据，所以不论是对于验证操作还是常规读取，晶体管630必须被XXL导通用于图20B和图20C的两路径。如上所述，这将导致噪声经过晶体管630波动到BL电压钳位器610，然后到达位线本身并且影响位移(displacement)电流。使用图21C的路径来传输出数据可以有助于最小化来自XXL的此噪声，因为元件630不再需要被充分导通以将Vdd的“高”感测值传递到SA总线。
图21A的设计还将使用比图20A的切换功率少的切换功率用于感测操作。参考图20C，除了需要取NCO为高以接通开关488之外，如上面讨论的，XXL也必须取提升的电平以充分导通630。另外，在图20C中，关断BL电压钳位器630和位线选择开关482，使得BLC和BLS将均被取为低。相反，在图21C中，不再需要在数据传输期间轮换(toggle)BLC和BLS值，并且XXL不需要被取为提升的值。相反，仅需接通传输出锁存的值所需要的开关(2101)。此外，图20A-C是简化图，并且这些图的模拟部分可以包括将需要在从图20B的模式到图20C的模式的转变中进行切换的多个其它元件。
虽然已经关于某些实施例而描述了本发明的各个方面，但是应当理解，本发明有权在所附权利要求的全部范围内进行保护。

Claims (19)

1.一种感测电路，用于感测被并行感测的一组非易失性存储器单元中的存储器单元的传导电流并且将其结果提供给数据总线，该感测电路包括：
节点；
预充电电路，耦接至所述节点，用于将所述节点预充电至初始电压；
中间电路，耦接至所述节点并可经由与所述存储器单元相关联的位线连接至所述存储器单元，由此来自所述预充电电路的电流能够被供应至所述存储器单元；
比较器电路，耦接至所述节点，以通过在所述节点处放电经过所述存储器单元的速率来进行对所述传导电流的确定；
数据锁存器，耦接至所述比较器电路，用以保持所述确定的结果；以及
传输门，耦接至所述数据锁存器，用以将锁存在其中的结果与所述节点相独立地提供给所述数据总线，其中能够与将锁存的结果供应给所述数据总线同时地对所述预充电电路充电。
2.如权利要求1所述的感测电路，其中：
该组中的每个存储器单元可被所述相关联的位线访问；以及
所述中间电路耦接至该相关联的位线。
3.如权利要求1所述的感测电路，其中该组非易失性存储器单元是快闪EEPROM的一部分。
4.如权利要求3所述的感测电路，其中快闪EEPROM是NAND类型的。
5.如权利要求1所述的感测电路，其中各个非易失性存储器单元每个包含电荷存储元件。
6.如权利要求5所述的感测电路，其中所述电荷存储元件是浮置栅极。
7.如权利要求5所述的感测电路，其中所述电荷存储元件是电介质层。
8.如权利要求1所述的感测电路，其中所述非易失性存储器单元被包含在存储器卡中。
9.如权利要求1所述的感测电路，其中所述比较器电路通过将所述传导电流与参考值相比较来进行所述确定。
10.如权利要求1所述的感测电路，其中与所述中间电路中的切换电平相独立地，将锁存在所述数据锁存器中的结果供应给所述数据总线。
11.一种感测被并行感测的一组非易失性存储器单元中的第一存储器单元的传导电流并且将其结果提供给数据总线的方法，包括：
提供可被一个或多个存储器单元经由中间电路访问的节点；
将该节点预充电至初始电压，用于第一感测操作；
经由所述中间电路，该节点放电经过所述存储器单元中的第一存储器单元；
通过该节点的所述放电的速率来测量经过所述第一存储器单元的传导电流；
锁存所述测量的结果；
将锁存的结果输出至数据总线；以及
在所述锁存之后但在完成所述输出之前，预充电该节点，用于第二感测操作。
12.如权利要求11所述的方法，其中该组中的每个存储器单元可被相关联的位线访问，该方法还包括：
在所述放电之前，将所述中间电路耦接至所述存储器单元中的第一存储器单元的相关联的位线。
13.如权利要求11所述的方法，其中该组非易失性存储器单元是快闪EEPROM的一部分。
14.如权利要求13所述的方法，其中快闪EEPROM是NAND类型的。
15.如权利要求11所述的方法，其中各个非易失性存储器单元每个包含电荷存储元件。
16.如权利要求15所述的方法，其中所述电荷存储元件是浮置栅极。
17.如权利要求15所述的方法，其中所述电荷存储元件是电介质层。
18.如权利要求11所述的方法，其中所述测量包括将所述传导电流与参考值相比较。
19.如权利要求11所述的方法，其中与所述中间电路中的切换电平相独立地，将锁存的结果的输出供应给所述数据总线。
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