CN111462802B - 一种nor闪存的读取电路 - Google Patents

Abstract

本申请公开了一种NOR闪存的读取电路，包括参考电压生成模块和比较输出模块；参考电压生成模块包括第一电流源、与第一电流源串联的第一电流转电压电路、与第一电流转电压电路的输出端连接的缓冲电路，缓冲电路的输出端作为参考电压生成模块的输出端，用于进行电路缓冲并根据第一电流转电压电路的输出电压生成参考电压；比较输出模块分别与NOR存储阵列和参考电压生成模块的输出端连接，用于获取NOR存储阵列的存储状态电压信号，并将存储状态电压信号与参考电压的比较结果信号作为读取结果信号进行输出。本申请利用设置有缓冲电路的参考电压生成模块输出参考电压，有效地提高了读取速度，并且结构简单，节省了芯片面积。

Description

一种NOR闪存的读取电路

技术领域

本申请涉及电力电子技术领域，特别涉及一种NOR闪存的读取电路。

背景技术

闪存(Flash Memory)是一种非易失性(断电不丢失数据)存储器，在数据存储中得到了广泛应用。常见的闪存有NOR型和NAND型，其中，NOR型闪存的基本存储单元是bit，有独立的地址线和数据线，适用于频繁随机读写的场合，例如手机内存等。随着电子技术的发展，人们对闪存读取速度和芯片面积的要求越来越高。鉴于此，提供一种满足用户更高要求的NOR闪存的读取电路，是本领域技术人员所亟需关注的。

发明内容

本申请的目的在于提供一种NOR闪存的读取电路，以便有效地提高读取速度并简化电路结构、节省芯片面积，进而提高产品经济效益。

为解决上述技术问题，本申请公开了一种NOR闪存的读取电路，包括参考电压生成模块和比较输出模块；

所述参考电压生成模块包括第一电流源、与所述第一电流源串联的第一电流转电压电路、与所述第一电流转电压电路的输出端连接的缓冲电路，所述缓冲电路的输出端作为所述参考电压生成模块的输出端，用于进行电路缓冲并根据所述第一电流转电压电路的输出电压生成参考电压；

所述比较输出模块分别与NOR存储阵列和所述参考电压生成模块的输出端连接，用于获取所述NOR存储阵列的存储状态电压信号，并将所述存储状态电压信号与所述参考电压的比较结果信号作为读取结果信号进行输出。

可选地，所述NOR存储阵列为W×K阵列，所述比较输出模块包括K个比较输出单元；W为所述NOR存储阵列的字线总数，K为所述NOR存储阵列的位线总数；

所述比较输出单元包括比较器和第二电流转电压电路；所述比较器的正相输入端与所述参考电压生成模块的输出端连接，所述比较器的反相输入端与所述第二电流转电压电路的输出端连接，所述比较器的输出端作为所述比较输出模块的一个输出端；所述第二电流转电压电路的输入端作为所述比较输出模块的一个输入端，用于与所述NOR存储阵列的一个输出端连接。

可选地，所述第一电流转电压电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、预充电NMOS管、第一电阻和第二电阻；

所述第一PMOS管的栅极与所述第二PMOS管的栅极连接，作为所述第一电流转电压电路的使能端；所述第一PMOS管的源极、所述第二PMOS管的源极均与第一电源连接，所述第一PMOS管的漏极与所述第一电阻的第一端连接；所述第二PMOS管的漏极与所述第二电阻的第一端连接；所述第一电阻的第二端与所述第一NMOS管的漏极连接，并作为所述第一电流转电压电路的输出端；所述第二电阻的第二端、所述第二NMOS管的栅极和漏极均与所述第一NMOS管的栅极连接；所述第二NMOS管的源极、所述预充电NMOS管的源极均与所述第三NMOS管的漏极和栅极连接，所述第三NMOS管的源极接地；所述预充电NMOS管的栅极作为所述第一电流转电压电路的预充电控制端，所述预充电NMOS管的漏极与所述第一NMOS管的源极连接，并作为所述第一电流转电压电路的输入端。

可选地，所述缓冲电路具体为单级放大器电路或者多级放大器电路。

可选地，所述缓冲电路包括第三PMOS管、第四PMOS管、第四NMOS管、第五NMOS管和第二电流源；

所述第三PMOS管的源极、所述第四PMOS管的源极均与第一电源连接；所述第三PMOS管的栅极和漏极、所述第四PMOS管的栅极均与所述第四NMOS管的漏极连接；所述第五NMOS管的漏极和栅极均与所述第四PMOS管的漏极连接，并作为所述缓冲电路的输出端；所述第四NMOS管的栅极作为所述缓冲电路的输入端，所述第四NMOS管的源极、所述第五NMOS管的源极均与所述第二电流源的输入端连接，所述第二电流源的输出端接地。

可选地，所述比较器包括预放大电路和两级比较器电路；所述预放大电路用于对所述参考电压和所述存储状态电压信号进行放大，所述两级比较器电路的输入端与所述预放大电路的输出端连接，用于生成并输出所述比较结果信号。

可选地，所述两级比较器电路包括第五PMOS管、第六PMOS管、第七PMOS管、第六NMOS管、第七NMOS管、第三电流源和第四电流源；

所述第五PMOS管的源极、所述第六PMOS管的源极、所述第七PMOS管的源极均与第一电源连接；所述第五PMOS管的栅极和漏极、所述第六PMOS管的栅极均与所述第六NMOS管的漏极连接；所述第六PMOS管的漏极、所述第七PMOS管的栅极均与所述第七NMOS管的漏极连接；所述第六NMOS管的栅极作为所述两级比较器电路的反相输入端；所述第七NMOS管的栅极作为所述两级比较器电路的正相输入端；所述第六NMOS管的源极、所述第七NMOS管的源极均与所述第三电流源的输入端连接，所述第三电流源的输出端接地；所述第七PMOS管的漏极与所述第四电流源的输入端连接，并作为所述两级比较器电路的输出端，所述第四电流源的输出端接地。

可选地，所述预放大电路包括第三电阻、第四电阻、第八NMOS管、第九NMOS管和第五电流源；

所述第三电阻的第一端、所述第四电阻的第一端均与第一电源连接；所述第八NMOS管的栅极作为所述预放大电路的反相输入端，所述第九NMOS管的栅极作为所述预放大电路的正相输入端；所述第三电阻的第二端与所述第八NMOS管的漏极连接，并用于与所述两级比较器电路的反相输入端连接；所述第四电阻的第二端与所述第九NMOS管的漏极连接，并用于与所述两级比较器电路的正相输入端连接；所述第八NMOS管的源极、所述第九NMOS管的源极均与所述第五电流源的输入端连接，所述第五电流源的输出端接地。

可选地，所述预放大电路包括第一电流镜、第二电流镜、第八NMOS管、第九NMOS管和第五电流源；

所述第一电流镜的输入端、所述第二电流镜的输入端均与第一电源连接；所述第一电流镜的第一输出端、所述第二电流镜的第一输出端均与所述第八NMOS管的漏极连接，并用于与所述两级比较器电路的反相输入端连接；所述第一电流镜的第二输出端、所述第二电流镜的第二输出端均与所述第九NMOS管的漏极连接，并用于与所述两级比较器电路的正相输入端连接；所述第八NMOS管的源极、所述第九NMOS管的源极均与所述第五电流源的输入端连接，所述第五电流源的输出端接地。

可选地，所述第一电流镜和所述第二电流镜均为共栅共源电流镜。

本申请所提供的NOR闪存的读取电路，包括参考电压生成模块和比较输出模块；所述参考电压生成模块包括第一电流源、与所述第一电流源串联的第一电流转电压电路、与所述第一电流转电压电路的输出端连接的缓冲电路，所述缓冲电路的输出端作为所述参考电压生成模块的输出端，用于进行电路缓冲并根据所述第一电流转电压电路的输出电压生成参考电压；所述比较输出模块分别与NOR存储阵列和所述参考电压生成模块的输出端连接，用于获取所述NOR存储阵列的存储状态电压信号，并将所述存储状态电压信号与所述参考电压的比较结果信号作为读取结果信号进行输出。可见，本申请所提供的NOR闪存的读取电路，利用设置有缓冲电路的参考电压生成模块输出参考电压，可有效地提高参考电压的建立速度和电路的驱动能力，以便基于参考电压对NOR存储阵列的存储状态电压信号进行比较而输出对应的读取结果。本申请有效地提高了读取速度，并且结构简单、节省了芯片面积，有效地提高了产品经济效益。

附图说明

为了更清楚地说明现有技术和本申请实施例中的技术方案，下面将对现有技术和本申请实施例描述中需要使用的附图作简要的介绍。当然，下面有关本申请实施例的附图描述的仅仅是本申请中的一部分实施例，对于本领域普通技术人员来说，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图，所获得的其他附图也属于本申请的保护范围。

图1为本申请所提供的NOR闪存的读取电路在一具体实施方式中的结构示意图；

图2为本申请所提供的第一电流转电压电路在一具体实施方式中的结构示意图；

图3为本申请所提供的NOR闪存的读取电路的工作时序图；

图4为本申请所提供的缓冲电路在一具体实施方式中的结构示意图；

图5为本申请所提供的比较器在一具体实施方式中的结构示意图；

图6为本申请所提供的比较器在另一具体实施方式中的结构示意图。

具体实施方式

本申请的核心在于提供一种NOR闪存的读取电路，以便有效地提高读取速度并简化电路结构、节省芯片面积，进而提高产品经济效益。

为了对本申请实施例中的技术方案进行更加清楚、完整地描述，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行介绍。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请实施例公开了一种NOR闪存的读取电路，参照图1所示，主要包括参考电压生成模块1和比较输出模块2；

参考电压生成模块1包括第一电流源I1、与第一电流源I1串联的第一电流转电压电路I2V₁、与第一电流转电压电路I2V₁的输出端连接的缓冲电路11，缓冲电路11的输出端作为参考电压生成模块1的输出端，用于进行电路缓冲并根据第一电流转电压电路I2V₁的输出电压生成参考电压VREF；

比较输出模块2分别与NOR存储阵列和参考电压生成模块1的输出端连接，用于获取NOR存储阵列的存储状态电压信号V*，并将存储状态电压信号V*与参考电压VREF的比较结果信号D*作为读取结果信号进行输出。

其中，“*”取值为1,2，…，K；K为NOR存储阵列中输出端的个数。图1中的K具体取为4。

具体地，NOR闪存的读取电路用于读取NOR存储阵列中的数据存储信息。NOR存储阵列由多个按一定阵列规则排列的存储单元构成，如图1所示，储单元一般为源极接地的浮栅场效应管；同一行的存储单元的栅极均与同一字线WL*连接；而同一列的存储单元的漏极均与同一位线BL*连接，并作为NOR存储阵列的一个输出端。通过向对应的字线WL*和位线BL*分别施加合适的偏置电压即可选中对应的存储单元。

对于选中的存储单元，若该存储单元中预先被注入了电荷，则其阈值电压增大，大于字线WL*上的偏置电压，因而无法导通，没有漏电流；若该存储单元中并未被预先注入电荷，则其将因为阈值电压低于字线WL*上的偏置电压而导通，产生漏电流。由于NOR存储阵列的各输出端与比较输出模块2连接，因此，NOR存储阵列中存储单元的导通与否，即漏电流的产生与否，将会影响比较输出模块2中的电路工作状态，改变所说的存储状态电压信号V*。

由此，通过对存储状态电压信号V*进行大小比较，即可间接获悉对应的存储单元是否被预先注入电荷。一般地，通过合理设置作为大小比较标准的参考电压VREF，可令注入电荷时的比较输出结果为0，未注入电荷时的比较输出结果为1，从而实现对NOR闪存的读取。

如图1所示，比较输出模块2的另一个输入端与参考电压生成模块1的输出端连接，以便将参考电压VREF与存储状态电压信号V*进行比较。一般地，比较输出模块2会包括多个比较器CMP，而由于比较输出模块2对参考电压生成模块1的电路耦合作用，参考电压生成模块1的输出端处的等效寄生电容较大，驱动能力受到影响。

由此，为了有效地提高对NOR闪存的读取速度，本申请中所采用的参考电压生成模块1中具体设置有缓冲电路11。利用该缓冲电路11，可实现对第一电流转电压电路I2V₁的输出信号的缓冲作用，帮助参考电压VREF快速建立。

需要说明的是，所说的缓冲电路11可具体采用单级比较电路，也可以采用多级比较电路。本申请对此并不进行限定。

本申请所提供的NOR闪存的读取电路包括参考电压生成模块1和比较输出模块2；参考电压生成模块1包括第一电流源I1、与第一电流源I1串联的第一电流转电压电路I2V₁、与第一电流转电压电路I2V₁的输出端连接的缓冲电路11，缓冲电路11的输出端作为参考电压生成模块1的输出端，用于进行电路缓冲并根据第一电流转电压电路I2V1的输出电压生成参考电压VREF；比较输出模块2分别与NOR存储阵列和参考电压生成模块1的输出端连接，用于获取NOR存储阵列的存储状态电压信号V*，并将存储状态电压信号V*与参考电压VREF的比较结果信号D*作为读取结果信号进行输出。可见，本申请所提供的NOR闪存的读取电路，利用设置有缓冲电路11的参考电压生成模块1输出参考电压VREF，可有效地提高参考电压VREF的建立速度和电路的驱动能力，以便基于参考电压VREF对NOR存储阵列的存储状态电压信号V*进行比较而输出对应的读取结果。本申请有效地提高了读取速度，并且结构简单、节省了芯片面积，有效地提高了产品经济效益。

本申请所提供的NOR闪存的读取电路，在上述内容的基础上，作为一种优选实施例，NOR存储阵列为W×K阵列，比较输出模块2包括K个比较输出单元；W为NOR存储阵列的字线WL*总数，K为NOR存储阵列的位线BL*总数；

比较输出单元21包括比较器CMP和第二电流转电压电路I2V₂；比较器CMP的正相输入端与参考电压生成模块1的输出端连接，比较器CMP的反相输入端与第二电流转电压电路I2V₂的输出端连接，比较器CMP的输出端作为比较输出模块2的一个输出端；第二电流转电压电路I2V₂的输入端作为比较输出模块2的一个输入端，用于与NOR存储阵列的一个输出端连接。

具体地，如图1所示，NOR存储阵列具体为W×K阵列，有K个输出端，一一对应于比较输出模块2的K个比较输出单元21。每个比较输出单元21中，第二电流转电压电路I2V₂用于检测NOR存储阵列对应位线BL*上存储单元的导通情况，进而生成并输出存储状态电压信号V*至比较器CMP的反相输入端；比较器CMP的正相输入端用于接收参考电压生成模块1输出的参考电压VREF，以便比较器CMP输出比较结果信号D*，即读取结果信号。

需要说明的是，参考电压生成模块1中的第一电流转电压电路I2V₁，以及比较输出模块2中的第二电流转电压电路I2V₂可采用相同的电路结构，并具体可参考图2。图2为本申请所公开的第一电流转电压电路I2V₁在一具体实施方式中的结构示意图。

如图2所示，在上述内容的基础上，作为一种优选实施例，第一电流转电压电路I2V₁包括第一PMOS管P1、第二PMOS管P2、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、预充电NMOS管NMEQ、第一电阻R1和第二电阻R2；

第一PMOS管P1的栅极与第二PMOS管P2的栅极连接，作为第一电流转电压电路I2V₁的使能端ENA_N；第一PMOS管P1的源极、第二PMOS管P2的源极均与第一电源连接，第一PMOS管P1的漏极与第一电阻R1的第一端连接；第二PMOS管P2的漏极与第二电阻R2的第一端连接；第一电阻R1的第二端与第一NMOS管N1的漏极连接，并作为第一电流转电压电路I2V₁的输出端；第二电阻R2的第二端、第二NMOS管N2的栅极和漏极均与第一NMOS管N1的栅极连接；第二NMOS管N2的源极、预充电NMOS管NMEQ的源极均与第三NMOS管N3的漏极和栅极连接，第三NMOS管N3的源极接地；预充电NMOS管NMEQ的栅极作为第一电流转电压电路I2V₁的预充电控制端PRECHGN，预充电NMOS管NMEQ的漏极与第一NMOS管N1的源极连接，并作为第一电流转电压电路I2V₁的输入端。

具体地，如图2所示的第一电流转电压电路I2V₁中，当使能端为低电平时，电路启动工作。假设字线WL1和位线BL1选中，则存储单元CEL1被选中：若存储单元CEL1因未被注入电荷而导通，节点电压Vin1逐渐增大，流入存储单元CEL1的电流Icel1也逐渐增大，直至点电压Vin1增大到一定值后电流Icel1保持稳定，则第一电流转电压电路的输出电压为V1＝VCC-R1·Icel1<VREF，比较器输出为D1＝1；若存储单元CEL1因预先被注入电荷而不导通，没有漏电流，则第一电流转电压电路的输出电压为V1＝VCC>VREF，比较器输出为D1＝0。

然而，由于位线BL1上除了选中的存储单元CEL1外还有其他的存储单元，因此位线BL1等效寄生电容较大：C_BL1＝W·(Cdb+Cdg)，这会导致节点电压Vin1和电流Icel1上升缓慢，进而推迟了输出电压V1的稳定时间。其中，Cdb在数值上等于存储单元的漏源寄生电容Cds，Cdg为存储单元的栅漏寄生电容。

由此，如图2所示，本申请所提供的第一电流转电压电路I2V₁中，增设了预充电NMOS管NMEQ，当预充电控制端PRECHGN为高电平时，预充电NMOS管NMEQ打开，使得节点电压Vin1被快速地充电至节点电压VB1，从而快速得到稳定的输出电压V1。

其中，请参考图3，图3为本申请所提供的NOR闪存的读取电路的工作时序图。如图3所示，在使能端ENA_N出现下降沿以使能第一电流转电压电路I2V₁的同时，预充电控制端PRECHGN出现上升沿以进入预充电(prechar ge)阶段，随后充电结束则进入比较(compare)阶段。

如前所述，作为一种优选实施例，缓冲电路11具体为单级比较电路或者多级比较电路。请参考图4，图4为本申请所提供的缓冲电路11在一具体实施方式中的结构示意图。

其中，图4所示具体为一种由单级放大器构成的缓冲电路11。如图4所示，在上述内容的基础上，作为一种优选实施例，缓冲电路11包括第三PMOS管P3、第四PMOS管P4、第四NMOS管N4、第五NMOS管N5和第二电流源I2；

第三PMOS管P3的源极、第四PMOS管P4的源极均与第一电源连接；第三PMOS管P3的栅极和漏极、第四PMOS管P4的栅极均与第四NMOS管N4的漏极连接；第五NMOS管N5的漏极和栅极均与第四PMOS管P4的漏极连接，并作为缓冲电路11的输出端；第四NMOS管N4的栅极作为缓冲电路11的输入端，第四NMOS管N4的源极、第五NMOS管N5的源极均与第二电流源I2的输入端连接，第二电流源I2的输出端接地。

本申请所提供的NOR闪存的读取电路，在上述内容的基础上，作为一种优选实施例，比较器CMP包括预放大电路212和两级比较器电路211；预放大电路212用于对参考电压VREF和存储状态电压信号V*进行放大，两级比较器电路211的输入端与预放大电路212的输出端连接，用于生成并输出比较结果信号D*。

具体地，比较输出单元21中的比较器CMP一般可基于两级比较器电路实现，由于其需要在极短的读周期内完成比较工作，因此比较器CMP的速度较为关键。对于两级比较器电路211中节点阻抗高、极点频率和速度低下的情况，若提高其工作电流，则会增加系统功耗；若减小芯片尺寸，又会降低输出精度，增大失调电压。鉴于此，本实施例中所采用的比较器CMP，具体还增设有预放大电路212，以便在利用两级比较器电路211进行比较之前，预先进行信号放大，放大增益可具体在5～10范围内，从而可在既不显著增加系统功耗、也不影响系统输出精度的情况下，有效地提高电路的比较速度。

请参考图5和图6，图5为本申请所提供的比较器CMP在一具体实施方式中的结构示意图；图6为本申请所提供的比较器CMP在另一具体实施方式中的结构示意图。

如图5或者图6所示，在上述内容的基础上，作为一种优选实施例，两级比较器电路211包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第六NMOS管N6、第七NMOS管N7、第三电流源I3和第四电流源I4；

第五PMOS管P5的源极、第六PMOS管P6的源极、第七PMOS管P7的源极均与第一电源连接；第五PMOS管P5的栅极和漏极、第六PMOS管P6的栅极均与第六NMOS管N6的漏极连接；第六PMOS管P6的漏极、第七PMOS管P7的栅极均与第七NMOS管N7的漏极连接；第六NMOS管N6的栅极作为两级比较器电路211的反相输入端N1B；第七NMOS管N7的栅极作为两级比较器电路211的正相输入端N1A；第六NMOS管N6的源极、第七NMOS管N7的源极均与第三电流源I3的输入端连接，第三电流源I3的输出端接地；第七PMOS管P7的漏极与第四电流源I4的输入端连接，并作为两级比较器电路211的输出端，第四电流源I4的输出端接地。

其中，在图5中，预放大电路212包括第三电阻R3、第四电阻R4、第八NMOS管N8、第九NMOS管N9和第五电流源I5；

第三电阻R3的第一端、第四电阻R4的第一端均与第一电源连接；第八NMOS管N8的栅极作为预放大电路212的反相输入端，第九NMOS管N9的栅极作为预放大电路212的正相输入端；第三电阻R3的第二端与第八NMOS管N8的漏极连接，并用于与两级比较器电路211的反相输入端N1B连接；第四电阻R4的第二端与第九NMOS管N9的漏极连接，并用于与两级比较器电路211的正相输入端N1A连接；第八NMOS管N8的源极、第九NMOS管N9的源极均与第五电流源I5的输入端连接，第五电流源I5的输出端接地。

其中，在图6中，作为一种优选实施例，预放大电路212包括第一电流镜、第二电流镜、第八NMOS管N8、第九NMOS管N9和第五电流源I5；

第一电流镜的输入端、第二电流镜的输入端均与第一电源连接；第一电流镜的第一输出端、第二电流镜的第一输出端均与第八NMOS管N8的漏极连接，并用于与两级比较器电路211的反相输入端N1B连接；第一电流镜的第二输出端、第二电流镜的第二输出端均与第九NMOS管N9的漏极连接，并用于与两级比较器电路211的正相输入端N1A连接；第八NMOS管N8的源极、第九NMOS管N9的源极均与第五电流源I5的输入端连接，第五电流源I5的输出端接地。

需要说明的是，图5和图6分别提供了预放大电路212的两种不同实现方式，这两种不同实现方式的预放大电路212在相同位置处的器件采用了相同的附图标记。

具体地，图6所示比较器CMP的电路结构图中，在上述内容的基础上，第一电流镜和第二电流镜均为共栅共源电流镜。具体地，共栅共源的两个场效应管PM1A和PM1B构成了第一电流镜；共栅共源的另外两个场效应管PM2A和PM2B构成了第二电流镜。

本申请中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。

还需说明的是，在本申请文件中，诸如“第一”和“第二”之类的关系术语，仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或者操作之间存在任何这种实际的关系或者顺序。此外，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本申请所提供的技术方案进行了详细介绍。本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以对本申请进行若干改进和修饰，这些改进和修饰也落入本申请的保护范围内。

Claims (9)

1.一种NOR闪存的读取电路，其特征在于，包括参考电压生成模块和比较输出模块；

所述参考电压生成模块包括第一电流源、与所述第一电流源串联的第一电流转电压电路、与所述第一电流转电压电路的输出端连接的缓冲电路，所述缓冲电路的输出端作为所述参考电压生成模块的输出端，用于进行电路缓冲并根据所述第一电流转电压电路的输出电压生成参考电压；

所述比较输出模块分别与NOR存储阵列和所述参考电压生成模块的输出端连接，用于获取所述NOR存储阵列的存储状态电压信号，并将所述存储状态电压信号与所述参考电压的比较结果信号作为读取结果信号进行输出；

所述第一电流转电压电路包括第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、预充电NMOS管、第一电阻和第二电阻；

所述第一PMOS管的栅极与所述第二PMOS管的栅极连接，作为所述第一电流转电压电路的使能端；所述第一PMOS管的源极、所述第二PMOS管的源极均与第一电源连接，所述第一PMOS管的漏极与所述第一电阻的第一端连接；所述第二PMOS管的漏极与所述第二电阻的第一端连接；所述第一电阻的第二端与所述第一NMOS管的漏极连接，并作为所述第一电流转电压电路的输出端；所述第二电阻的第二端、所述第二NMOS管的栅极和漏极均与所述第一NMOS管的栅极连接；所述第二NMOS管的源极、所述预充电NMOS管的源极均与所述第三NMOS管的漏极和栅极连接，所述第三NMOS管的源极接地；所述预充电NMOS管的栅极作为所述第一电流转电压电路的预充电控制端，所述预充电NMOS管的漏极与所述第一NMOS管的源极连接，并作为所述第一电流转电压电路的输入端。

2.根据权利要求1所述的NOR闪存的读取电路，其特征在于，所述NOR存储阵列为W×K阵列，所述比较输出模块包括K个比较输出单元；W为所述NOR存储阵列的字线总数，K为所述NOR存储阵列的位线总数；

所述比较输出单元包括比较器和第二电流转电压电路；所述比较器的正相输入端与所述参考电压生成模块的输出端连接，所述比较器的反相输入端与所述第二电流转电压电路的输出端连接，所述比较器的输出端作为所述比较输出模块的一个输出端；所述第二电流转电压电路的输入端作为所述比较输出模块的一个输入端，用于与所述NOR存储阵列的一个输出端连接。

3.根据权利要求1所述的NOR闪存的读取电路，其特征在于，所述缓冲电路具体为单级放大器电路或者多级放大器电路。

4.根据权利要求3所述的NOR闪存的读取电路，其特征在于，所述缓冲电路包括第三PMOS管、第四PMOS管、第四NMOS管、第五NMOS管和第二电流源；

所述第三PMOS管的源极、所述第四PMOS管的源极均与第一电源连接；所述第三PMOS管的栅极和漏极、所述第四PMOS管的栅极均与所述第四NMOS管的漏极连接；所述第五NMOS管的漏极和栅极均与所述第四PMOS管的漏极连接，并作为所述缓冲电路的输出端；所述第四NMOS管的栅极作为所述缓冲电路的输入端，所述第四NMOS管的源极、所述第五NMOS管的源极均与所述第二电流源的输入端连接，所述第二电流源的输出端接地。

5.根据权利要求2所述的NOR闪存的读取电路，其特征在于，所述比较器包括预放大电路和两级比较器电路；所述预放大电路用于对所述参考电压和所述存储状态电压信号进行放大，所述两级比较器电路的输入端与所述预放大电路的输出端连接，用于生成并输出所述比较结果信号。

6.根据权利要求5所述的NOR闪存的读取电路，其特征在于，所述两级比较器电路包括第五PMOS管、第六PMOS管、第七PMOS管、第六NMOS管、第七NMOS管、第三电流源和第四电流源；

所述第五PMOS管的源极、所述第六PMOS管的源极、所述第七PMOS管的源极均与第一电源连接；所述第五PMOS管的栅极和漏极、所述第六PMOS管的栅极均与所述第六NMOS管的漏极连接；所述第六PMOS管的漏极、所述第七PMOS管的栅极均与所述第七NMOS管的漏极连接；所述第六NMOS管的栅极作为所述两级比较器电路的反相输入端；所述第七NMOS管的栅极作为所述两级比较器电路的正相输入端；所述第六NMOS管的源极、所述第七NMOS管的源极均与所述第三电流源的输入端连接，所述第三电流源的输出端接地；所述第七PMOS管的漏极与所述第四电流源的输入端连接，并作为所述两级比较器电路的输出端，所述第四电流源的输出端接地。

7.根据权利要求6所述的NOR闪存的读取电路，其特征在于，所述预放大电路包括第三电阻、第四电阻、第八NMOS管、第九NMOS管和第五电流源；

所述第三电阻的第一端、所述第四电阻的第一端均与第一电源连接；所述第八NMOS管的栅极作为所述预放大电路的反相输入端，所述第九NMOS管的栅极作为所述预放大电路的正相输入端；所述第三电阻的第二端与所述第八NMOS管的漏极连接，并用于与所述两级比较器电路的反相输入端连接；所述第四电阻的第二端与所述第九NMOS管的漏极连接，并用于与所述两级比较器电路的正相输入端连接；所述第八NMOS管的源极、所述第九NMOS管的源极均与所述第五电流源的输入端连接，所述第五电流源的输出端接地。

8.根据权利要求6所述的NOR闪存的读取电路，其特征在于，所述预放大电路包括第一电流镜、第二电流镜、第八NMOS管、第九NMOS管和第五电流源；

所述第一电流镜的输入端、所述第二电流镜的输入端均与第一电源连接；所述第一电流镜的第一输出端、所述第二电流镜的第一输出端均与所述第八NMOS管的漏极连接，并用于与所述两级比较器电路的反相输入端连接；所述第一电流镜的第二输出端、所述第二电流镜的第二输出端均与所述第九NMOS管的漏极连接，并用于与所述两级比较器电路的正相输入端连接；所述第八NMOS管的源极、所述第九NMOS管的源极均与所述第五电流源的输入端连接，所述第五电流源的输出端接地。

9.根据权利要求8所述的NOR闪存的读取电路，其特征在于，所述第一电流镜和所述第二电流镜均为共栅共源电流镜。

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