CN113160859A - 灵敏放大及存储器 - Google Patents

Abstract

本发明公开了一种灵敏放大器及存储器，该灵敏放大器包括：电压源、第一预充电单元、读取单元、第二预充电单元和锁存器，本发明中通过对电源电压分压以提供跟随电源电压变化的参考电压，基于对参考电流和存储单元电流的比较结果对电源电压进行不同程度的下拉以产生比较电压，以及分别采用参考电压和比较电压对锁存器上的第一节点和第二节点进行预充电，进而可在锁存器锁存时根据预充电结果实现对存储单元中存储数据的读取。该灵敏放大器能够有效的抑制电源噪声，同时也极大程度的提高了灵敏放大器的速度性能，电路结构简单，占用面积小。

Description

灵敏放大及存储器

技术领域

本发明涉及半导体技术领域，具体涉及一种灵敏放大器及存储器。

背景技术

灵敏放大器(SA，Sense Amplifier)是存储器电路中重要的组成部分，直接影响存储器的读取速度。灵敏放大器被广泛的应用于各种存储器设计中，用于感应存储器位线(bit-line)上的小信号变化，并通过把差分小信号，转换成大信号，从而分辨存储在存储器(Bit Cell)中的“1”或“0”数据。

灵敏放大器一般包括一参考电流支路和一存储单元电流支路，通过比较参考电流支路与存储单元电流支路输出“0”或“1”信号。随着先进工艺的发展，电源电压进一步下降，要求灵敏放大器对噪声的抗干扰能力进一步提高，特别是在设计高速读取电路的时候，如何增大灵敏放大器的差分输入电压，有利于抗干扰以及提升速度性能。

传统的灵敏放大器，很容易受到电源噪声干扰，同时面积也较大。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

为了解决上述技术问题，本发明提供了一种灵敏放大器及存储器，能够有效的抑制电源噪声，同时也极大程度的提高了灵敏放大器的速度性能，电路结构简单，占用面积小。

根据本公开第一方面，提供了一种灵敏放大器，包括：电压源，接收读信号，用于在读信号有效的情况下对电源电压分压以提供参考电压；

第一预充电单元，与电压源连接，接收互补的第一预充电信号和第二预充电信号，用于在第一预充电信号和第二预充电信号均有效的情况下将第一节点预充电至与参考电压等电位；

读取单元，与存储单元连接，用于根据参考电流和存储单元电流对电源电压下拉以提供比较电压；

第二预充电单元，与读取单元连接，接收互补的第一预充电信号和第二预充电信号，用于在第一预充电信号和第二预充电信号均有效的情况下将第二节点预充电至与比较电压等电位；

锁存器，与第一预充电单元连接于第一节点，与第二预充电单元连接于第二节点，接收互补的第一锁存信号和第二锁存信号，用于在第一锁存信号和第二锁存信号均有效的情况下根据第一节点的电压和第二节点的电压生成表征存储单元中存储数据的输出信号，并对输出信号进行锁存输出，

其中，第一节点与灵敏放大器的输出端连接。

可选地，参考电压等于电源电压乘以分压系数，

其中，分压系数为0.5±0.2。

可选地，电压源包括：

依次串联于电源电压输入端与参考地之间的第一电阻、第二电阻和第一晶体管，第一晶体管的栅极接收读信号，第一晶体管的源极与参考地连接；

第二晶体管，漏极与电源电压输入端连接，栅极与第一电阻和第二电阻的中间节点连接，源极通过第一电流源与参考地连接，

其中，电压源于第二晶体管的源极处提供参考电压；

以及第一晶体管为NMOS晶体管，第二晶体管为ZMOS晶体管。

可选地，第一预充电单元包括：

第三晶体管，栅极接收第一预充电信号，源极接收参考电压，漏极与第一节点连接；

第四晶体管，栅极接收第二预充电信号，源极接收参考电压，漏极与第一节点连接，

其中，第三晶体管为NMOS晶体管，第四晶体管为PMOS晶体管。

可选地读取单元包括：

参考电流产生子单元，用于提供参考电流；

第五晶体管，漏极与参考电流产生子单元连接，栅极接收钳制电压；

列译码子单元，分别与第五晶体管的源极和存储单元连接，用于在导通时提供存储单元电流的流通路径，

其中，第五晶体管为NMOS晶体管。

可选地，参考电流产生子单元包括电流镜或第二电流源。

可选地，第二预充电单元包括：

第六晶体管，栅极接收第一预充电信号，源极接收比较电压，漏极与第二节点连接；

第七晶体管，栅极接收第二预充电信号，源极接收比较电压，漏极与第二节点连接，

其中，第六晶体管为NMOS晶体管，第七晶体管为PMOS晶体管。

可选地，锁存器具有对称结构，且第一预充电单元和第二预充电单元相对于锁存器相互对称。

可选地，锁存器包括：

第八晶体管，源极与电源电压输入端连接，栅极接收第一锁存信号；

第九晶体管，源极与参考地连接，栅极接收第二锁存信号；

第十晶体管和第十一晶体管，依次串联于第八晶体管的漏极和第九晶体管的漏极之间，且第十晶体管的栅极和第十一晶体管的栅极均与第二节点连接；

第十二晶体管和第十三晶体管，依次串联于第八晶体管的漏极和第九晶体管的漏极之间，且第十二晶体管的栅极和第十三晶体管的栅极均与第一节点连接，

其中，第十晶体管和第十一晶体管的中间节点与第一节点连接，第十二晶体管和第十三晶体管的中间节点与第二节点连接；

以及第八晶体管、第十晶体管和第十二晶体管均为PMOS晶体管，第九晶体管、第十一晶体管和第十三晶体管均为NMOS晶体管。

根据本公开第二方面，提供了一种存储器，该存储器包括如上述的灵敏放大器。

本发明的有益效果是：本公开涉及一种灵敏放大器及存储器，通过对电源电压分压以产生跟随电源电压变化的参考电压，同时基于对参考电流和存储单元电流的比较结果对电源电压进行不同程度的下拉以产生比较电压，以及分别采用参考电压和比较电压对锁存器上的第一节点和第二节点进行预充电，进而可在锁存器锁存时根据预充电结果即第一节点和第二节点的电压关系实现对存储单元中存储数据的读取。由于参考电压和比较电压均是对电源电压进行相应程度的转换后产生的，因此在电源电压发生变化时，参考电压和比较电压也均会随之产生相应的变化，使得在根据参考电压和比较电压实现数据读取时，参考电压的变化量和比较电压的变化量能够相互抵消，进而提高了对电源电压变化的适应能力，增强了灵敏放大器的抗电源噪声干扰能力。同时电路结构简单，占用面积小，成本也较低。

另一方面，在锁存器锁存时，由于参考电压和比较电压均为基于电源电压转换后产生的，会使得预充电后灵敏放大器的第一节点和第二节点的电压处于小于电源电压而大于参考地电压的中间程度，因此在放大锁存时，能够缩短灵敏放大器的第一节点和第二节点的电压变化至电源电压或参考地电位所需消耗的时间，进而极大程度的提高了灵敏放大器的速度性能。

应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1示出根据本公开实施例提供的存储器的结构示意图；

图2示出根据本公开实施例提供的灵敏放大器的结构框图；

图3示出根据本公开实施例提供的灵敏放大器的电路结构示意图；

图4示出根据本公开实施例提供的灵敏放大器中各信号的时序波形图。

具体实施方式

为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。

下面，参照附图对本发明进行详细说明。

参考图1，图1示出根据本公开实施例提供的存储器结构示意图。

如图1所示，存储单元100是存储器中存储逻辑值的基本单元，其通过字线WLn被选中，并且通过相应的位线BLn进行数据写入和数据读出。例如，在读阶段，存储单元100在位线BLn上输出具有一定电压值或电流值的信号，从而指示该存储单元100中存储的逻辑0或逻辑1。

通常的，位线BLn上信号的电压值或电流值比较小，使得存储单元100本身的驱动能力有限，达不到驱动后级逻辑电路的要求。因此，在存储器中还设置有灵敏放大器300对位线BLn上输出的信号进行处理。

可以理解的是，存储器中一般包含有多个存储单元100，基于节省面积和成本的考虑，灵敏放大器300通常由多个存储单元100复用，这些存储单元100的输出即图1中的位线BLn。相应的，存储单元100中还设置有位线选择开关电路200，多个存储单元100可通过位线选择开关电路200连接到灵敏放大器300，由灵敏放大器300对输入的信号进行放大后于其输出端OUT处输出。

本公开中，对于存储器的类别不做具体限制，例如，可以是静态随机存储器(Static Random Access Memory，简称SRAM)、非易失性存储器(Non-Volatile Memory，简称NVM)、半导体存储器等。

下面结合图2、图3和图4对本公开中的灵敏放大器300的电路结构和工作原理进行详细说明。

其中，图2示出根据本公开实施例提供的灵敏放大器的结构框图，图3示出根据本公开实施例提供的灵敏放大器的电路结构示意图。

结合图2和图3，本公开中，灵敏放大器300包括：电压源10、第一预充电单元20、锁存器30、第二预充电单元40和读取单元50。

电压源10接收有读信号EN_READ，可用于在读信号EN_READ有效的情况下对电源电压VCC分压以提供参考电压IN_REF。

本实施例中，电压源10进一步包括：第一电阻R1、第二电阻R0、第一晶体管Mn1、第二晶体管Mz1和第一电流源I1。第一电阻R1、第二电阻R0和第一晶体管Mn1依次串联于电源电压VCC输入端与参考地之间，且第一晶体管Mn1的栅极接收读信号EN_READ，第一晶体管Mn1的源极与参考地连接。第二晶体管Mz1的漏极与电源电压VCC输入端连接，第二晶体管Mz1的栅极与第一电阻R1和第二电阻R0的中间节点连接，第二晶体管Mz1的源极通过第一电流源I1与参考地连接。其中，电压源10于第二晶体管Mz1的源极处提供参考电压IN_REF，以及第一晶体管Mn1为NMOS晶体管，第二晶体管Mz1为ZMOS晶体管。

本实施例中，第二晶体管Mz1可作为电压源10中的阻抗器件，其配合第一电流源I1可实现参考电压IN_REF自第一电阻R1和第二电阻R0的中间节点到第二晶体管Mz1的源极的传输，能够避免后级电路的内阻对电压源10中分压准确性的影响。

可以理解的，本公开实施中为通过第一电阻R1和第二电阻R0对电源电压VCC进行分压来产生的参考电压IN_REF，因此有参考电压IN_REF等于电源电压VCC乘以分压系数，即

其中

即为分压系数。进而通过调整电压源10中第一电阻R1和/或第二电阻R0的阻值，可以实现对电源电压VCC分压时分压系数的调整。

进一步地，本公开实施例中，分压系数如设置为0.5±0.2。

第一预充电单元20与电压源10连接，且第一预充电单元20接收有互补的第一预充电信号PRE和第二预充电信号PREb，第一预充电单元20可用于在第一预充电信号PRE和第二预充电信号PREb均有效的情况下将第一节点A预充电至与参考电压IN_REF等电位。

本实施例中，第一预充电单元20包括：第三晶体管Mn2和第四晶体管Mp1。第三晶体管Mn2的栅极接收第一预充电信号PRE，第三晶体管Mn2的源极接收参考电压IN_REF，第三晶体管Mn2的漏极与第一节点A连接。第四晶体管Mp1的栅极接收第二预充电信号PREb，第四晶体管Mp1的源极接收参考电压IN_REF，第四晶体管Mp1的漏极与第一节点A连接。其中，第三晶体管Mn2为NMOS晶体管，第四晶体管Mp1为PMOS晶体管。

读取单元50与存储单元100连接，用于根据参考电流和存储单元电流提供比较电压IN_CELL。

本实施例中，读取单元50包括：参考电流产生子单元51、第五晶体管Mn7和列译码子单元52。参考电流产生子单元51用于提供参考电流。第五晶体管Mn7的漏极与参考电流产生子单元51连接，第五晶体管Mn7的栅极接收钳制电压VCLAMP，第五晶体管Mn7的源极通过列译码子单元52与存储单元100连接。列译码子单元52可用于在导通时提供存储单元电流的流通路径。其中，第五晶体管Mn7为NMOS晶体管。

可选地，参考电流产生子单元51包括电流镜或第二电流源。

进一步地，列译码子单元52可对应为图1中位线选择开关电路200中的至少一部分，也即列译码子单元52中包含有控制开关，当该控制开关基于控制信号导通时，会连通第五晶体管Mn7的源极与存储单元100。在本公开的其中一个实施例中，存储单元100例如为存储晶体管，该存储晶体管接收相应的选通信号CTL导通以向第五晶体管Mn7的源极提供存储单元电流，且相应的，存储单元100中存储的数据不同，其所提供的存储单元电流的大小也不相同。

本实施例中，选通信号CTL为先于读信号EN_READ处于有效状态，列译码子单元52中控制开关的控制信号可为与读信号EN_READ同时切换至有效状态。如此，可实现存储晶体管先于第一晶体管Mn1导通，而列译码子单元52与第一晶体管Mn1的同时导通，进一步的提高对存储单元100中存储数据读取的准确性。

可以理解的，当第五晶体管Mn7基于钳制电压VCLAMP导通时，参考电流和存储单元电流会共同作用在第五晶体管Mn7的漏极，进而根据参考电流和存储单元电流各自的电流值将电源电压VCC下拉，以在第五晶体管Mn7的漏极处产生对应的比较电压IN_CELL。也即是说，读取单元50能够根据不同的参考电流和存储单元电流在第五晶体管Mn7的漏极处对电源电压VCC进行转换，最终得到跟随电源电压VCC变化的比较电压IN_CELL。而另一方面，通过合理的设置第五晶体管Mn7所接收的钳制电压VCLAMP的电压值，能够保证第五晶体管Mn7的漏极处所产生的比较电压IN_CELL处于合适的电压值范围内，便于后续的比较。

示例性的，假设参考电流为10uA，以及当存储单元100中存储的数据为逻辑0时，其所提供的存储单元电流为2uA，此时第五晶体管Mn7的漏极处所产生的比较电压IN_CELL的电压值如为0.8倍的电源电压VCC。而当存储单元100中存储的数据为逻辑1时，其所提供的存储单元电流为8uA，此时第五晶体管Mn7的漏极处所产生的比较电压IN_CELL的电压值如为0.2倍的电源电压VCC。其中，该数字示例仅是为了方便理解，其不应作为对本公开技术方案的限制。

基于上述描述可以理解的是，读取单元50产生比较电压IN_CELL的过程，也可相应看作是对存储单元100中存储数据的读取过程。

第二预充电单元40与读取单元50连接，且第二预充电单元40接收有互补的第一预充电信号PRE和第二预充电信号PREb，第二预充电单元40可用于在第一预充电信号PRE和第二预充电信号PREb均有效的情况下将第二节点B预充电至与比较电压IN_CELL等电位。

本实施例中，第二预充电单元40包括：第六晶体管Mn6和第七晶体管Mp5。第六晶体管Mn6的栅极接收第一预充电信号PRE，第六晶体管Mn6的源极接收比较电压IN_CELL，第六晶体管Mn6的漏极与第二节点B连接。第七晶体管Mp5的栅极接收第二预充电信号PREb，第七晶体管Mp5的源极接收比较电压IN_CELL，第七晶体管Mp5的漏极与第二节点B连接。其中，第六晶体管Mn6为NMOS晶体管，第七晶体管Mp5为PMOS晶体管。

锁存器30与第一预充电单元20连接于第一节点A，与第二预充电单元40连接于第二节点B，且锁存器30接收有互补的第一锁存信号LATCHb和第二锁存信号LATCH，用于在第一锁存信号LATCHb和第二锁存信号LATCH均有效的情况下，根据第一节点A的电压和第二节点B的电压生成表征存储单元100中存储数据的输出信号，并对输出信号进行锁存输出。其中，第一节点A与灵敏放大器300的输出端OUT连接，或者第二节点B通过反相器与灵敏放大器300的输出端OUT连接。

本实施例中，锁存器30为具有对称结构，其包括：第八晶体管Mp2、第九晶体管Mn5、第十晶体管Mp3、第十一晶体管Mn3、第十二晶体管Mp4和第十三晶体管Mn4。其中，第十晶体管Mp3、第十一晶体管Mn3、第十二晶体管Mp4和第十三晶体管Mn4组成交叉耦合结构，能够很好的抑制电源噪声。而第九晶体管Mn5为尾电流晶体管。第八晶体管Mp2的源极与电源电压VCC输入端连接，第八晶体管Mp2栅极接收第一锁存信号LATCHb。第九晶体管Mn5的源极与参考地连接，第九晶体管Mn5的栅极接收第二锁存信号LATCH。第十晶体管Mp3和第十一晶体管Mn3依次串联于第八晶体管Mp2漏极和第九晶体管Mn5的漏极之间，且第十晶体管Mp3的栅极和第十一晶体管Mn3的栅极均与第二节点B连接。第十二晶体管Mp4和第十三晶体管Mn4依次串联于第八晶体管Mp2漏极和第九晶体管Mn5的漏极之间，且第十二晶体管Mp4的栅极和第十三晶体管Mn4的栅极均与第一节点A连接。其中，第十晶体管Mp3和第十一晶体管Mn3的中间节点与第一节点A连接，第十二晶体管Mp4和第十三晶体管Mn4的中间节点与第二节点B连接。以及第八晶体管Mp2、第十晶体管Mp3和第十二晶体管Mp4均为PMOS晶体管，第九晶体管Mn5、第十一晶体管Mn3和第十三晶体管Mn4均为NMOS晶体管。

进一步地，本公开中，第一预充电单元20和第二预充电单元40可在锁存器30工作之前对其第一节点A和第二节点B进行预充电，从而加快灵敏放大器的速度。同时，参考图2，第一预充电单元20和第二预充电单元40可分别设置在锁存器30的两侧，并相对锁存器30相互对称。

下面结合图3和图4对本公开实施例中灵敏放大器300的具体工作原理进行举例说。其中，图4示出根据本公开实施例提供的灵敏放大器中各信号的时序波形图。

示例性地，假设读信号EN_READ、第一预充电信号PRE和第二锁存信号LATCH均为高电平状态时有效，而第二预充电信号PREb和第一锁存信号LATCHb均为低电平状态时有效。

在时间段t1内，读信号EN_READ为高电平，第一晶体管MN1导通，第一电阻R1和第二电阻R0对电源电压VCC分压后于第二晶体管Mz1的源极产生参考电压IN_REF。同时此时间段内，第五晶体管Mn7导通(可选的，可设置第五晶体管Mn7始终处于导通状态)，且列译码子单元52和存储单元100均处于导通状态，进而在第五晶体管Mn7的漏极处产生比较电压IN_CELL。其中，通过钳制电压VCLAMP的钳制，可在当存储单元100中的存储数据为逻辑0时，比较电压IN_CELL大于参考电压IN_REF；而在当存储单元100中的存储数据为逻辑1时，比较电压IN_CELL小于参考电压IN_REF。

此时间段内，第一预充电信号PRE为高电平、第二预充电信号PREb为低电平，使得第一预充电单元20和第二预充电单元40均开启，进而最终将锁存器30上的第一节点A充电至与参考电压IN_REF等电位，以及将锁存器30上的第二节点B充电至与比较电压IN_CELL等电位。

基于前文描述，应当理解的是，在对第一节点A和第二节点B的预充电完成后，第二节点B上的电压值中即包含有表征存储单元100中存储数据的信息，例如，当第二节点B上的电压值大于参考电压IN_REF时，表征存储单元100中的存储数据为逻辑0，而当第二节点B上的电压值小于参考电压IN_REF时，表征存储单元100中的存储数据为逻辑1。也即是说，本公开在时间段t1内，同时完成了对锁存器30的第一节点A和第二节点B的预充电工作和对存储单元100中存储数据的相应读取工作。由于预充电过程和存储数据的读取过程为同时进行，进而极大程度的缩短了灵敏放大器300读取存储数据所需的时间，提高了灵敏放大器300的速度性能。

在时间段t2内，第一预充电信号PRE变为低电平、第二预充电信号PREb变为高电平，使得第一预充电单元20和第二预充电单元40均关闭。同时第一锁存信号EN_LATCHb变为低电平，第二锁存信号EN_LATCH变为高电平，使得锁存器30开启，并进而根据第一节点A和第二节点B上的电压关系锁存数据。

由于在预充电完成后第一节点A上的电压和第二节点B上的电压之间具有一定的电压差，因此在锁存器30开启后，该电压差被迅速放大，最终实现了对存储单元100中存储数据的锁存输出。例如，若预充电完成后第二节点B上的电压值为大于第一节点A上的电压值，锁存器30开启后，第二节点B被迅速拉高至与电源电压VCC等电位，而第一节点A则被迅速拉低至与参考地等电位，进而可在灵敏放大器300的输出端OUT处输出低电平以表示所读取的存储数据为逻辑0。同理，若预充电完成后第二节点B上的电压值为小于第一节点A上的电压值，锁存器30开启后，第二节点B被迅速拉低至与参考地等电位，而第一节点A则被迅速拉高至与电源电压VCC等电位，进而可在灵敏放大器300的输出端OUT处输出高电平以表示所读取的存储数据为逻辑1。

基于前述描述可知，参考电压IN_REF和比较电压IN_CELL均是由电源电压VCC经过不同程度的转换后产生的，因此，当电源电压VCC的电压值发生变化时，在参考电压IN_REF上和在比较电压IN_CELL上均能够随之产生对应的变化。也即是说，本公开的技术方案中，在保持电路中各器件参数一定的情况下，即使受到电源噪声的干扰，参考电压IN_REF的变化量和比较电压IN_CELL的变化量也能够相互抵消来使其二者之间的电压差保持恒定，提高了对电源电压VCC变化的适应能力，增强了灵敏放大器300的抗电源噪声干扰能力。同时电路结构简单，占用面积小，成本也较低。

与此同时，参考电压IN_REF和比较电压IN_CELL的电压值也均会处于大于参考地电位而小于电源电压VCC的状态，因此，在锁存器30开启后，第一节点A和第二节点B能够以更短的时间被拉高至与电源电压VCC等电位，或者被拉低至与参考地等电位，进而更进一步的提高了灵敏放大器300的速度性能。

可以理解的是，基于对本公开中灵敏放大器300的工作原理的理解，可知，电压源10中对电源电压VCC的分压系数越接近0.5，灵敏放大器300的综合性能越好。

应当说明的是，在本文中，所含术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

最后应说明的是：显然，上述实施例仅仅是为清楚地说明本发明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明的保护范围之中。

Claims (10)

1.一种灵敏放大器，其特征在于，包括：

电压源，接收读信号，用于在读信号有效的情况下对电源电压分压以提供参考电压；

第一预充电单元，与所述电压源连接，接收互补的第一预充电信号和第二预充电信号，用于在所述第一预充电信号和所述第二预充电信号均有效的情况下将第一节点预充电至与所述参考电压等电位；

读取单元，与存储单元连接，用于根据参考电流和存储单元电流对电源电压下拉以提供比较电压；

第二预充电单元，与所述读取单元连接，接收互补的第一预充电信号和第二预充电信号，用于在所述第一预充电信号和所述第二预充电信号均有效的情况下将第二节点预充电至与所述比较电压等电位；

锁存器，与所述第一预充电单元连接于所述第一节点，与所述第二预充电单元连接于所述第二节点，接收互补的第一锁存信号和第二锁存信号，用于在所述第一锁存信号和所述第二锁存信号均有效的情况下根据所述第一节点的电压和所述第二节点的电压生成表征所述存储单元中存储数据的输出信号，并对所述输出信号进行锁存输出，

其中，所述第一节点与所述灵敏放大器的输出端连接。

2.根据权利要求1所述的灵敏放大器，其特征在于，所述参考电压等于所述电源电压乘以分压系数，

其中，所述分压系数为0.5±0.2。

3.根据权利要求2所述的灵敏放大器，其特征在于，所述电压源包括：

依次串联于电源电压输入端与参考地之间的第一电阻、第二电阻和第一晶体管，所述第一晶体管的栅极接收所述读信号，所述第一晶体管的源极与参考地连接；

第二晶体管，漏极与电源电压输入端连接，栅极与所述第一电阻和所述第二电阻的中间节点连接，源极通过第一电流源与参考地连接，

其中，所述电压源于所述第二晶体管的源极处提供所述参考电压；

以及所述第一晶体管为NMOS晶体管，所述第二晶体管为ZMOS晶体管。

4.根据权利要求2所述的灵敏放大器，其特征在于，所述第一预充电单元包括：

第三晶体管，栅极接收所述第一预充电信号，源极接收所述参考电压，漏极与所述第一节点连接；

第四晶体管，栅极接收所述第二预充电信号，源极接收所述参考电压，漏极与所述第一节点连接，

其中，所述第三晶体管为NMOS晶体管，所述第四晶体管为PMOS晶体管。

5.根据权利要求2所述的灵敏放大器，其特征在于，所述读取单元包括：

参考电流产生子单元，用于提供所述参考电流；

第五晶体管，漏极与所述参考电流产生子单元连接，栅极接收钳制电压；

列译码子单元，分别与所述第五晶体管的源极和所述存储单元连接，用于在导通时提供所述存储单元电流的流通路径，

其中，所述第五晶体管为NMOS晶体管。

6.根据权利要求5所述的灵敏放大器，其特征在于，所述参考电流产生子单元包括电流镜或第二电流源。

7.根据权利要求2所述的灵敏放大器，其特征在于，所述第二预充电单元包括：

第六晶体管，栅极接收所述第一预充电信号，源极接收所述比较电压，漏极与所述第二节点连接；

第七晶体管，栅极接收所述第二预充电信号，源极接收所述比较电压，漏极与所述第二节点连接，

其中，所述第六晶体管为NMOS晶体管，所述第七晶体管为PMOS晶体管。

8.根据权利要求2所述的灵敏放大器，其特征在于，所述锁存器具有对称结构，且所述第一预充电单元和所述第二预充电单元相对于所述锁存器相互对称。

9.根据权利要求8所述的灵敏放大器，其特征在于，所述锁存器包括：

第八晶体管，源极与电源电压输入端连接，栅极接收所述第一锁存信号；

第九晶体管，源极与参考地连接，栅极接收所述第二锁存信号；

第十晶体管和第十一晶体管，依次串联于所述第八晶体管的漏极和所述第九晶体管的漏极之间，且所述第十晶体管的栅极和所述第十一晶体管的栅极均与所述第二节点连接；

第十二晶体管和第十三晶体管，依次串联于所述第八晶体管的漏极和所述第九晶体管的漏极之间，且所述第十二晶体管的栅极和所述第十三晶体管的栅极均与所述第一节点连接，

其中，所述第十晶体管和所述第十一晶体管的中间节点与所述第一节点连接，所述第十二晶体管和所述第十三晶体管的中间节点与所述第二节点连接；

以及所述第八晶体管、所述第十晶体管和所述第十二晶体管均为PMOS晶体管，所述第九晶体管、所述第十一晶体管和所述第十三晶体管均为NMOS晶体管。

10.一种存储器，其特征在于，包括如权利要求1-9中任一项所述的灵敏放大器。

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