TWI409817B - 快閃記憶體的資料感測模組與感測電路 - Google Patents

Description

快閃記憶體的資料感測模組與感測電路

本發明是有關於一種資料感測模組，且特別是有關於一種用於快閃記憶體的責料感測模組。

儲存於記憶體中的資料大多是二進位位元(binary bit)，而每一位元需有一個元件負責記憶其狀態是0或1，此元件又被稱為記憶胞。在記憶體內，被選中的記憶胞可由控制電路的輸出訊號決定數據的寫入及讀取。在進行寫入操作時，可選取預定的記憶胞，再將欲寫入之資料存入被選定的記憶胞中。相對地，在進行讀取操作時，同樣也可以選取預定的記憶單元，再將其所儲存的位元狀態以電流或電壓方式經由感測電路分辨出來。

快閃記憶體(Flash memory)是一種在即便在斷電的狀態下，仍然能夠保留住所儲存的資料位元的隨機存取記憶體。由於此種特性，因此快閃記憶體與動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)並不相同。另外與硬碟相比，快閃記憶體也有更佳的動態抗震性。

一般來說，快閃記憶體的資料存取時間，決定了一快閃記憶體的效能。由於在一快閃記憶體，中有非常多的記憶胞耦接至一感測電路。因此，往往在感測電路上會產生大量的寄生電容，而導致感測電路的負載過大，而造成資料讀取上的延遲。

本發明提供一種感測電路，可以用於快閃記憶體中，並且增加資料讀取的速度。

本發明提供一種快閃記憶體的資料感測模組，可以增加快閃記憶體在進行讀取操作時的效率。

本發明提供一種快閃記憶體的感測電路，包括第一電晶體、偵測單元和充電電路。第一電晶體的汲極端耦接一工作偏壓，其閘極端接收一反相訊號，而其源極端則接收一資料位元。另外，第一電晶體的汲極端還耦接偵測單元。藉此，偵測單元就可以偵測第一電晶體汲極端的電壓。當汲極端電壓低於一臨界電壓時，偵測單元可以致能一控制訊號。而當控制訊號被致能時，充電電路可以對第一電晶體的源極端充電，直到第一電晶體之汲極端的電位到達臨界電壓為止。

從另一觀點來看，本發明也提供一種快閃記憶體的資料感測模組，包括記憶核心電路、第一電晶體、偵測單元和充電電路。記憶核心電路至少具有一記憶胞，可以以儲存一資料位元。第一電晶體的汲極端耦接一工作偏壓，其閘極端接收一反相訊號，而其源極端則耦接記憶核心電路，以接收資料位元。另外，第一電晶體的汲極端還耦接偵測單元。藉此，偵測單元就可以偵測第一電晶體汲極端的電壓。當汲極端電壓低於一臨界電壓時，偵測單元可以致能一控制訊號。而當控制訊號被致能時，充電電路可以對第一電晶體的源極端充電，直到第一電晶體之汲極端的電位到達臨界電壓為止。

在本發明之一實施例中，還可以包括一一反相器，其輸入端可以耦接第一電晶體的源極端，而輸出端則可以輸出反相訊號至第一電晶體的閘極端。

由於本發明可以在第一電晶體的汲極端電壓低於一臨界電壓時，對其源極端充電。因此，本發明可以增加責料讀取操作的效率。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

為使本領域具有通常知識者可以確實明瞭本發明的精神，因此以下先就快閃記憶體的系統架構作一簡略的陳述。

圖1繪示為一種快閃記憶體之內部感測系統方塊圖。請參照圖1，在一般的快閃記憶體內，可以包括記憶核心電路102和感測電路104。記憶核心電路102可以接收一位址資訊ADD，並且耦接感測電路104。

記憶核心電路102包括列解碼器112、行解碼器114和記憶胞陣列116。其中，記憶胞陣列116具有多個記憶胞，其可以分別透過多個字元線X[0:m]耦接至列解碼器112，並且透過多個位元線Y[0:n]耦接至行解碼器114。而列解碼器112和行解碼器114則可以分別接收位址資訊ADD，並且行解碼器114還可以耦接感測電路104。

當要進行一資料讀取操作時，記憶核心電路102可以先接收位址資訊ADD。而當位址資訊ADD被送至記憶核心電路102後，可以由列解碼器112和行解碼器114分別加以解碼，以依據位址責訊ADD來選定記憶胞陣列116中的其中一記憶胞。藉此，行解碼器114就可以將被選定之記憶胞所記憶之責料位元送至感測電路104。此時，感測電路104可以判斷行解碼器114所輸出之資料位元的狀態為“1”或是“0”，並且將判斷的結果當作輸出資料DOUT輸出，以完成資料讀取的操作。

雖然圖1揭露了一快閃記憶體之內部的系統架構，然而此架構僅是為了幫助本領域具有通常知識者能夠確實明瞭本發明的精神。因此，不同架構的快閃記憶體並不影響本發明的精神。

圖2繪示為依照本發明之一較佳實施例的一種資料感測模組的電路方塊圖。請參照圖2，本實施例所提供的資料感測模組200，包括記憶核心電路202以及感測電路204，並且記憶核心電路202可以耦接感測電路204。

記憶核心電路202包括電晶體212、214和216。其中，電晶體212的汲極端可以耦接感測電路204、閘極端可以接收一位元線訊號YA、而源極端則可以耦接記憶胞218。類似地，電晶體214的閘極端和源極端，可以分別接收位元線訊號YB和耦接記憶胞220，而電晶體214的汲極端則可以耦接電晶體212的源極端。另外，電晶體216的閘極端可以接收字元線訊號XA、源極端可以耦接一共同電壓Vcom(例如是接地)、而汲極端則可以耦接電晶體214的源極端。在本實施例中，電晶體212、214和216都可以利用NMOS電晶體來實現。在一些實施例中，由於電晶體216上串接了電晶體214和212，因此電晶體216可以利用高耐壓的NMOS電晶體來實現。

請繼續參照圖2，感測電路204包括電晶體232、升壓電路234和比較器236。電晶體232的汲極端可以透過電阻238耦接一工作偏壓Vbias，而源極端可以耦接電晶體212的汲極端，並且可以耦接至一反相器240的輸入端。另外，反相器240的輸出端則可以耦接至電晶體232的閘極端。

在本實施例中，電晶體232可以是一NMOS電晶體，並且其汲極端還可以耦接比較器236的輸入端，以及耦接至升壓電路234。同樣地，電晶體232的源極端也可以耦接升壓電路234。而比較器236除了將輸入端的其中之一耦接至電晶體232的汲極端之外，其另一輸入端還可以耦接一參考電壓Vref。

另外，升壓電路234包括偵測單元242和充電電路244。其中，偵測單元242可以耦接電晶體232的汲極端，而充電電路244則可以耦接電晶體232的源極端。

當位元線訊號YA和YB，以及字元線訊號XA被致能時，電晶體212、214和216都會被導通。此時，反相器240之輸入端的電位會在電晶體232導通前先被下拉至共同電壓Vcom的電位。而為了敘述的簡明，以下皆假設共同電壓Vcom的電位為接地電位。然而本領域具有通常知識者當不以此條件來限定本發明。

當電晶體232源極端電位被下拉至接地電位時，反相器240可以輸出具有高電位的反相訊號INT到電晶體232的閘極端，以使得電晶體232被導通。另一方面，偵測單元242可以偵測電晶體232汲極端的電位。當電晶體232汲極端的電位低於一臨界電壓時，偵測單元242可以致能一控制訊號C1。而當充電電路244發現控制訊號C1被致能時，就可以對電晶體232的源極端充電。而上述的過程，可以被稱作一預充電操作。

在預充電操作的週期期間，電晶體232汲極端的電位會隨著充電電路244對電晶體232的源極端充電而上升。當偵測單元242偵測到電晶體232的汲極端電位已經到達臨界電壓時，則控制訊號C1可以被偵測單元242禁能。此時，充電電路244可以停止對電晶體232的源極端充電，代表預充電操作結束。

在預充電操作結束後，電晶體232的汲極端電位還會繼續被上拉至記憶胞218和220所記錄之位元資料的電位。而當電晶體232的汲極端電位穩定後，比較器236就可以將電晶體232汲極端的電位與參考電壓Vref比較。若是電晶體232汲極端的電位小於參考電壓Vref時，則比較器236所輸出的輸出資料DOUT狀態為一第一狀態(例如是“1”)。反之，若是電晶體232汲極端的電位大於參考電壓Vref時，則資料位元DOUT的狀態可以是一第二狀態(例如是“0”)。而以上的操作，可以看作被紀錄於記憶胞218和220的責料位元被讀出一般。至此，資料讀取操作就可以順利完成。

圖3繪示為圖2之電晶體232汲極端電壓對時間的變化圖。請參照圖3，其中縱軸座標為電壓值V，而橫軸座標則為時間t。另外，圖3中實線代表的曲線是有進行預充電操作的汲極端電壓變化，而虛線所代表的曲線則是傳統未進行預充電操作之汲極端電壓的變化。從圖3可以清楚的看出，由於本發明在週期P1(汲極電壓到達臨界電壓Vt所花的時間)期間進行預充電操作，因此本發明在汲極端電壓穩定時所花費的時間(P2)，會比傳統未進行預充電操作所花費的時間(P3)要短。因此，本發明可以增加快閃記憶體在進行資料讀取操作的效率。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102、202．．．記憶核心電路

104、204．．．感測電路

112．．．列解碼器

114．．．行解碼器

116．．．記憶胞陣列

200．．．資料感測模組

212、214、216．．．電晶體

218、220．．．記憶胞

236．．．比較器

238．．．電阻

240．．．反相器

242．．．偵測單元

244．．．充電電路

ADD．．．位址資訊

C1．．．控制訊號

INT．．．反相訊號

Vbias．．．工作偏壓

Vcom．．．共同電壓

Vref．．．參考電壓

Vt．．．臨界電壓

P1、P2、P3．．．時間週期

X[0:m]．．．字元線

XA．．．字元線訊號

Y[0:n]．．．位元線

YA、YB．．．位元線訊號

圖1繪示為一種快閃記憶體之內部系統方塊圖。

圖2繪示為依照本發明之一較佳實施例的一種責料感測模組的電路方塊圖。

圖3繪示為圖2之電晶體232汲極端電壓對時間的變化圖。

200．．．資料感測模組

202．．．記憶核心電路

204．．．感測電路

212、214、216．．．電晶體

218、220．．．記憶胞

236．．．比較器

238．．．電阻

240．．．反相器

242．．．偵測單元

244．．．充電電路

ADD．．．位址資訊

C1．．．控制訊號

INT．．．反相訊號

Vbias．．．工作偏壓

Vcom．．．共同電壓

Vref．．．參考電壓

XA．．．字元線訊號

YA、YB．．．位元線訊號

Claims (12)

1. 一種快閃記憶體的感測電路，包括：一第一電晶體，其汲極端耦接一工作偏壓，其閘極端接收一反相訊號，而其源極端則接收一資料位元；一偵測單元，耦接至該第一電晶體的汲極端，以偵測該汲極端的電壓，並在該汲極端電壓低於一臨界電壓時，則致能一控制訊號，在該汲極端電壓高於等於於該臨界電壓時，則禁能該控制訊號；以及一充電電路，耦接該偵測單元和該第一電晶體的源極端，在該控制訊號被致能時，對該第一電晶體的源極端充電，在該控制訊號被禁能及該第一電晶體之汲極端的電位到達該臨界電壓時，停止對該第一電晶體的源極端充電。
2. 如申請專利範圍第1項所述之感測電路，更包括一反相器，其輸入端耦接該第一電晶體的源極端，而該反相器的輸出端則輸出該反相訊號至該第一電晶體的閘極端。
3. 如申請專利範圍第1項所述之感測電路，其中該第一電晶體的汲極端更透過一電阻耦接至該工作偏壓。
4. 如申請專利範圍第1項所述之感測電路，更包括一比較器，其第一輸入端耦接一參考電壓，而其第二輸入端則耦接該第一電晶體的汲極端，以依據該第一電晶體汲極端的電位而決定該比較器之輸出端的狀態。
5. 如申請專利範圍第1項所述之感測電路，其中該第一電晶體為NMOS電晶體。
6. 一種快閃記憶體的資料感測模組，包括： 一記憶核心電路，至少具有一記憶胞，以儲存一資料位元；一第一電晶體，其汲極端耦接一工作偏壓，其閘極端則接收一反相訊號，而其源極端耦接該記憶核心電路，以接收該資料位元；一偵測單元，耦接至該第一電晶體的汲極端，以偵測該汲極端的電壓，並在該汲極端電壓低於一臨界電壓時，致能一控制訊號，在該汲極端電壓高於等於於該臨界電壓時，則禁能該控制訊號；以及一充電電路，耦接該偵測單元和該第一電晶體的源極端，在該控制訊號被致能時，對該第一電晶體的源極端充電，在該控制訊號被禁能及該第一電晶體之汲極端的電位到達該臨界電壓時，停止對該第一電晶體的源極端充電。
7. 如申請專利範圍第6項所述之資料感測模組，更包括一反相器，其輸入端耦接該第一電晶體的源極端，而該反相器的輸出端則輸出該反相訊號至該第一電晶體的閘極端。
8. 如申請專利範圍第6項所述之資料感測模組，其中該第一電晶體的汲極端更透過一電阻耦接至該工作偏壓。
9. 如申請專利範圍第6項所述之資料感測模組，其中該記憶核心電路包括：一第二電晶體，其閘極端接收一第一位元線訊號，其源極端耦接一第一記憶胞，而其汲極端則耦接該第一電晶體的源極端； 一第三電晶體，其閘極端接收一第二位元線訊號，其源極端耦接一第二記憶胞，而其汲極端則耦接該第二電晶體的源極端；以及一第四電晶體，其閘極端接收一字位元線訊號，其源極端耦接一共同電壓，而其汲極端則耦接該第三電晶體的源極端。
10. 如申請專利範圍第9項所述之資料感測模組，其中該第二電晶體、第三電晶體和第四電晶體皆為NMOS電晶體。
11. 如申請專利範圍第7項所述之資料感測模組，更包括一比較器，其第一輸入端耦接一參考電壓，而其第二輸入端則耦接該第一電晶體的汲極端，以依據該第一電晶體汲極端的電位而決定該比較器之輸出端的狀態。
12. 如申請專利範圍第7項所述之資料感測模組，其中該第一電晶體為NMOS電晶體。