CN101930801B - 快闪存储器的数据感测模块与感测电路 - Google Patents

Abstract

一种快闪存储器的数据感测模块与感测电路。所述感测电路包括第一晶体管、检测单元和充电电路。第一晶体管的漏极端耦接一工作偏压，其栅极端接收一反相信号，而其源极端则接收一数据位。另外，第一晶体管的漏极端还耦接检测单元。藉此，检测单元就可以检测第一晶体管漏极端的电压。当漏极端电压低于一临界电压时，检测单元可以使能一控制信号。而当控制信号被使能时，充电电路可以对第一晶体管的源极端充电，直到第一晶体管的漏极端的电位到达临界电压为止。

Description

快闪存储器的数据感测模块与感测电路

技术领域

本发明是有关于一种数据感测模块，且特别是有关于一种用于快闪存储器的数据感测模块与感测电路。

背景技术

储存于存储器中的数据大多是二进位的位(binary bit)，而每一位需有一个元件负责存储其状态是0或1，此元件又被称为存储单元。在存储器内，被选中的存储单元可由控制电路的输出信号决定数据的写入及读取。在进行写入操作时，可选取预定的存储单元，再将欲写入的数据存入被选定的存储单元中。相对地，在进行读取操作时，同样也可以选取预定的存储单元，再将其所储存的位状态以电流或电压方式经由感测电路分辨出来。

快闪存储器(Flash memory)是一种在即便在断电的状态下，仍然能够保留住所储存的数据位的随机存取存储器。由于此种特性，因此快闪存储器与动态随机存取存储器(Dynamic Random Access Memory，DRAM)并不相同。另外与硬盘相比，快闪存储器也有更佳的动态抗震性。

一般来说，快闪存储器的数据存取时间，决定了一快闪存储器的效能。由于在一快闪存储器中，有非常多的存储单元耦接至一感测电路，因此，往往在感测电路上会产生大量的寄生电容，而导致感测电路的负载过大，而造成数据读取上的延迟。

发明内容

本发明提供一种感测电路，可以用于快闪存储器中，并且增加数据读取的速度。

本发明提供一种快闪存储器的数据感测模块，可以增加快闪存储器在进行读取操作时的效率。

本发明提供一种快闪存储器的感测电路，包括第一晶体管、检测单元和充电电路。第一晶体管的漏极端耦接一工作偏压，其栅极端接收一反相信号，而其源极端则接收一数据位。另外，第一晶体管的漏极端还耦接检测单元。藉此，检测单元就可以检测第一晶体管漏极端的电压。当漏极端电压低于一临界电压时，检测单元可以使能一控制信号。而当控制信号被使能时，充电电路可以对第一晶体管的源极端充电，直到第一晶体管的漏极端的电位到达临界电压为止。

从另一观点来看，本发明也提供一种快闪存储器的数据感测模块，包括存储核心电路、第一晶体管、检测单元和充电电路。存储核心电路至少具有一存储单元，可以以储存一数据位。第一晶体管的漏极端耦接一工作偏压，其栅极端接收一反相信号，而其源极端则耦接存储核心电路，以接收数据位。另外，第一晶体管的漏极端还耦接检测单元。藉此，检测单元就可以检测第一晶体管漏极端的电压。当漏极端电压低于一临界电压时，检测单元可以使能一控制信号。而当控制信号被使能时，充电电路可以对第一晶体管的源极端充电，直到第一晶体管的漏极端的电位到达临界电压为止。

在本发明的一实施例中，还可以包括一一反相器，其输入端可以耦接第一晶体管的源极端，而输出端则可以输出反相信号至第一晶体管的栅极端。

由于本发明可以在第一晶体管的漏极端电压低于一临界电压时，对其源极端充电。因此，本发明可以增加数据读取操作的效率。

附图说明

图1绘示为一种快闪存储器的内部系统方块图。

图2绘示为依照本发明的一较佳实施例的一种数据感测模块的电路方块图。

图3绘示为图2的晶体管232漏极端电压对时间的变化图。

附图标号

102、202：存储核心电路

104、204：感测电路

112：行解码器

114：列解码器

116：存储单元阵列

200：数据感测模块

212、214、216：晶体管

218、220：存储单元

236：比较器

238：电阻

240：反相器

242：检测单元

244：充电电路

ADD：位址信息

C1：控制信号

INT：反相信号

Vbias：工作偏压

Vcom：共同电压

Vref：参考电压

Vt：临界电压

P1、P2、P3：时间周期

X[0:m]：字线

XA：字线信号

Y[0:n]：位线

YA、YB：位线信号

具体实施方式

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。

为使本领域一般技术人员可以确实明了本发明的精神，因此以下先就快闪存储器的系统架构作一简略的陈述。

图1绘示为一种快闪存储器的内部感测系统方块图。请参照图1，在一般的快闪存储器内，可以包括存储核心电路102和感测电路104。存储核心电路102可以接收一位址信息ADD，并且耦接感测电路104。

存储核心电路102包括行解码器112、列解码器114和存储单元阵列116。其中，存储单元阵列116具有多个存储单元，其可以分别通过多个字线X[0:m]耦接至行解码器112，并且通过多个位线Y[0:n]耦接至列解码器114。而行解码器112和列解码器114则可以分别接收位址信息ADD，并且列解码器114还可以耦接感测电路104。

当要进行一数据读取操作时，存储核心电路102可以先接收位址信息ADD。而当位址信息ADD被送至存储核心电路102后，可以由行解码器112和列解码器114分别加以解码，以依据位址信息ADD来选定存储单元阵列116中的其中一存储单元。藉此，列解码器114就可以将被选定的存储单元所存储的数据位送至感测电路104。此时，感测电路104可以判断列解码器114所输出的数据位的状态为“1”或是“0”，并且将判断的结果当作输出数据DOUT输出，以完成数据读取的操作。

虽然图1揭露了一快闪存储器的内部的系统架构，然而此架构仅是为了帮助本领域一般技术人员能够确实明了本发明的精神。因此，不同架构的快闪存储器并不影响本发明的精神。

图2绘示为依照本发明的一较佳实施例的一种数据感测模块的电路方块图。请参照图2，本实施例所提供的数据感测模块200，包括存储核心电路202以及感测电路204，并且存储核心电路202可以耦接感测电路204。

存储核心电路202包括晶体管212、214和216。其中，晶体管212的漏极端可以耦接感测电路204、栅极端可以接收一位线信号YA、而源极端则可以耦接存储单元218。类似地，晶体管214的栅极端和源极端，可以分别接收位线信号YB和耦接存储单元220，而晶体管214的漏极端则可以耦接晶体管212的源极端。另外，晶体管216的栅极端可以接收字线信号XA、源极端可以耦接一共同电压Vcom(例如是接地)、而漏极端则可以耦接晶体管214的源极端。在本实施例中，晶体管212、214和216都可以利用NMOS晶体管来实现。在一些实施例中，由于晶体管216上串接了晶体管214和212，因此晶体管216可以利用高耐压的NMOS晶体管来实现。

请继续参照图2，感测电路204包括晶体管232、升压电路234和比较器236。晶体管232的漏极端可以通过电阻238耦接一工作偏压Vbias，而源极端可以耦接晶体管212的漏极端，并且可以耦接至一反相器240的输入端。另外，反相器240的输出端则可以耦接至晶体管232的栅极端。

在本实施例中，晶体管232可以是一NMOS晶体管，并且其漏极端还可以耦接比较器236的输入端，以及耦接至升压电路234。同样地，晶体管232的源极端也可以耦接升压电路234。而比较器236除了将输入端的其中的一耦接至晶体管232的漏极端之外，其另一输入端还可以耦接一参考电压Vref。

另外，升压电路234包括检测单元242和充电电路244。其中，检测单元242可以耦接晶体管232的漏极端，而充电电路244则可以耦接晶体管232的源极端。

当位线信号YA和YB，以及字线信号XA被使能时，晶体管212、214和216都会被导通。此时，反相器240的输入端的电位会在晶体管232导通前先被下拉至共同电压Vcom的电位。而为了叙述的简明，以下皆假设共同电压Vcom的电位为接地电位。然而本领域一般技术人员当不以此条件来限定本发明。

当晶体管232源极端电位被下拉至接地电位时，反相器240可以输出具有高电位的反相信号INT到晶体管232的栅极端，以使得晶体管232被导通。另一方面，检测单元242可以检测晶体管232漏极端的电位。当晶体管232漏极端的电位低于一临界电压时，检测单元242可以使能一控制信号C1。而当充电电路244发现控制信号C1被使能时，就可以对晶体管232的源极端充电。而上述的过程，可以被称作一预充电操作。

在预充电操作的周期期间，晶体管232漏极端的电位会随着充电电路244对晶体管232的源极端充电而上升。当检测单元242检测到晶体管232的漏极端电位已经到达临界电压时，则控制信号C1可以被检测单元242禁能。此时，充电电路244可以停止对晶体管232的源极端充电，代表预充电操作结束。

在预充电操作结束后，晶体管232的漏极端电位还会继续被上拉至存储单元218和220所记录的位数据的电位。而当晶体管232的漏极端电位稳定后，比较器236就可以将晶体管232漏极端的电位与参考电压Vref比较。若是晶体管232漏极端的电位小于参考电压Vref时，则比较器236所输出的输出数据DOUT状态为一第一状态(例如是“1”)。反之，若是晶体管232漏极端的电位大于参考电压Vref时，则数据位DOUT的状态可以是一第二状态(例如是“0”)。而以上的操作，可以看作被纪录于存储单元218和220的数据位被读出一般。至此，数据读取操作就可以顺利完成。

图3绘示为图2的晶体管232漏极端电压对时间的变化图。请参照图3，其中纵轴座标为电压值V，而横轴座标则为时间t。另外，图3中实线代表的曲线是有进行预充电操作的漏极端电压变化，而虚线所代表的曲线则是传统未进行预充电操作的漏极端电压的变化。从图3可以清楚的看出，由于本发明在周期P1(漏极电压到达临界电压Vt所花的时间)期间进行预充电操作，因此本发明在漏极端电压稳定时所花费的时间(P2)，会比传统未进行预充电操作所花费的时间(P3)要短。其中，在图3中描述的时间（P3）后的稳定电压可以被称作设定电压。因此，本发明可以增加快闪存储器在进行数据读取操作的效率。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的一般技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求范围所界定为准。

Claims (6)

1.一种快闪存储器的数据感测模块，其特征在于，所述模块包括：

一存储核心电路，至少具有一存储单元，以储存一数据位；

一第一晶体管，其漏极端耦接一工作偏压，其栅极端则接收一反相信号，而其源极端耦接所述存储核心电路，以接收所述数据位；

一检测单元，耦接至所述第一晶体管的漏极端，以检测所述漏极端的电压，其中，

当所述漏极端电压低于一临界电压时，通过所述检测单元直接使能一控制信号；以及

当所述漏极端电压到达所述临界电压时，通过所述检测单元直接禁能所述控制信号；以及

一充电电路，耦接所述检测单元和所述第一晶体管的源极端，其中，当所述控制信号被使能时，所述充电电路对所述第一晶体管的源极端充电，并且当所述控制信号被禁能时停止对所述第一晶体管的源极端充电；以及

当所述漏极端电压到达所述临界电压时，停止对所述第一晶体管的源极端充电；

其中，所述存储核心电路包括：

一第二晶体管，其栅极端接收一第一位线信号，其源极端耦接一第一存储单元，而其漏极端则耦接所述第一晶体管的源极端；

一第三晶体管，其栅极端接收一第二位线信号，其源极端耦接一第二存储单元，而其漏极端则耦接所述第二晶体管的源极端；以及

一第四晶体管，其栅极端接收一字线信号，其源极端耦接一共同电压，而其漏极端则耦接所述第三晶体管的源极端。

2.如权利要求1所述的数据感测模块，其特征在于，所述模块更包括一反相器，其输入端耦接所述第一晶体管的源极端，而所述反相器的输出端则输出所述反相信号至所述第一晶体管的栅极端。

3.如权利要求1所述的数据感测模块，其特征在于，所述第一晶体管的漏极端更通过一电阻耦接至所述工作偏压。

4.如权利要求1所述的数据感测模块，其特征在于，所述第二晶体管、第三晶体管和第四晶体管皆为NMOS晶体管。

5.如权利要求2所述的数据感测模块，其特征在于，所述模块更包括一比较器，其第一输入端耦接一参考电压，而其第二输入端则耦接所述第一晶体管的漏极端，以依据所述第一晶体管漏极端的电位而决定所述比较器的输出端的状态。

6.如权利要求2所述的数据感测模块，其特征在于，所述第一晶体管为NMOS晶体管。

Images