TWI733706B - 於規劃記憶體裝置時減少驗證檢查之技術 - Google Patents

於規劃記憶體裝置時減少驗證檢查之技術 Download PDF

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Abstract

用於一設備之技術被說明。該設備可以包括一具有電路之記憶體控制器，該電路被組配以啟動一規劃驗證序列以驗證被寫入至一非依電性記憶體(NVM)之資料。該規劃驗證序列具有各對應至其寫入資料將被驗證之該NVM中之記憶胞的一個或多個規劃驗證位準。該記憶體控制器可以檢測對於各規劃驗證位準資料被成功寫入的記憶胞之一近似百分比。該記憶體控制器可以當資料被成功寫入之記憶胞的近似百分比是較小於一界定之臨界值時，則判定跳過於一個或多個規劃驗證位準之後續規劃脈衝驗證檢查。

Description

於規劃記憶體裝置時減少驗證檢查之技術
本揭示係有關於於規劃記憶體裝置時減少驗證檢查之技術。
記憶體裝置一般被提供作為電腦或其他電子裝置中之內部半導體積體電路。有許多不同型式的記憶體，其包括依電性記憶體(例如，動態隨機存取記憶體(DRAM)和同步動態隨機存取記憶體(SDRAM))、以及非依電性記憶體，例如，快閃記憶體。
快閃記憶體裝置一般使用一單一電晶體記憶胞而允許高記憶體密度、高可靠度、以及低電力消耗。記憶胞之臨界電壓中的改變，透過一電荷儲存節點(例如，一浮動閘或電荷陷阱)之規劃，判定各記憶胞之資料狀態。其他非依電性記憶體，例如，相變記憶體(PCM)，使用其他物理現象，例如，一物理材料改變或極化，以判定各記憶胞之資料狀態。對於快閃和其他固態記憶體之一般使用包括個人電腦、個人數位助理(PDA)、數位攝影機、數位媒體播放器、數位記錄器、遊戲、電器、車輛、無線裝置、行動電話、以及可移動式輕便型記憶體模組等等。對於此記憶體之使用繼續擴大中。
依據本發明之一實施例，係特地提出一種設備，包含：一具有電路之記憶體控制器，該電路被組配用以：啟動一規劃驗證序列以驗證被寫入至一非依電性記憶體(NVM)之資料，該規劃驗證序列具有一個或多個規劃驗證位準各對應至正在對其驗證寫入資料之該NVM中之記憶胞；檢測對於各規劃驗證位準資料被成功寫入其中的記憶胞之一近似百分比；以及當資料被成功寫入其中之記憶胞的近似百分比是小於一界定之臨界值時，則判定跳過一個或多個規劃驗證位準中之後續規劃脈衝驗證檢查。
在所揭示之本發明實施例被說明之前，應了解這揭示是不受限定於此處所揭示之特別結構、處理步驟、或材料，但是被延伸至如將藉由那些通常熟習有關技術者所確認之等效者。同時也應了解，此處所採用之術語僅被使用於描述特別範例或實施例之目的並且不是意欲作為限定。於不同圖形中之相同參考號碼代表相同元件。為清楚起見，於流程圖和處理程序中所提供之數碼被提供於例示之步驟和操作中並且不必定得是表明一特別的順序或序列。
更進一步地，上述特點、結構、或特性可以任何適當的方式被組合於一個或多個實施例中。在下面之說明中，許多特定細節被提供，例如，佈局範例、距離、網路範例、等等，以提供對各種發明實施例之透徹了解。但是，一熟習有關技術者應明白，此等詳細實施例不是用以限制此處所記載之整體發明概念技術，而卻僅是其之表示。
如於這說明文和附加申請專利範圍中被使用，除非本文脈絡另有明確地規定，否則單數形式“一”、“一個”以及“該”包括複數個提及之事物、概念。因此，例如，所提及之“一位元線”包括複數條此等位元線。
這整體說明文所提及之“一範例”意指配合包括於本發明至少一實施例中之範例所說明之一特別的特點、結構、或特性。因此，這整體說明文中各處之詞語“於一範例中”或其類似者的出現不必定得皆是指相同實施例。
如此處之使用，為方便起見，複數個項目、結構元件、構成元件、及/或材料可以一常見列表被呈現。但是，這些列表應被視為該列表之各部件是分別地被標識為單獨的和獨特的部件。因此，沒有此列表之分別部件是僅基於它們在一共同族群中的呈現而無相對之指示而將被視為相同列表之任何其他部件的一實際之等效者。此外，本發明各種實施例和範例可以配合對於各種構件之替代者一起提及。應了解，此等實施例、範例、以及替代者將不被視為彼此的實際等效者，但卻是將被認為是在本揭示之下之單獨的和自主的表示。
更進一步地，上述特點、結構、或特性可以任何適當的方式被組合於一個或多個實施例中。在下面的說明中，許多特定細節被提供，例如，佈局範例、距離、網路範例、等等，以提供本發明實施例之透徹了解。但是，一熟習有關技術者應明白，該技術可以被實行而無需一個或多個特定細節、或其他方法、構件、佈局、等等。在其他實例中，習知的結構、材料、或操作可能不被展示或詳細地被說明以避免混淆本揭示之論點。
於這揭示中，“包含”、“包含著”、“含有”和“具有”以及其類似者可以具有它們於美國專利法中所述之含意且可以表示“包括”、“包括著”、以及其類似者，並且通常被解釋為開放式之字詞。字詞“由…所組成”或“由…組成”是封閉式字詞，並且僅包括配合此等字詞、以及依據美國專利法而特定地列出之構件、結構、步驟、或其類似者。“實質上由…所組成”或“實質上由…組成”具有依美國專利法歸屬於它們的含意。尤其是，此等字詞通常是封閉式字詞，特例地允許包括附加項目、材料、構件、步驟、或元件，其不會實質地影響配合其所使用之字詞的基本和新穎特點或功能。例如，跡線元件呈現於一結構中，但是如果在“實質上由…所組成”語言之下出現，將是可允許不影響結構性質或特性，即使沒有明確地記述在遵循此術語之項目的一列表中。當於這說明中使用一開放式字詞時，例如“包含”或“包括”，應了解，如同明確地說明並且反之亦然，其是指示對於“實質上由…所組成”語言以及“由…所組成”語言之足夠直接地支援。
說明文中和申請專利範圍中之字詞“第一”、“第二”、“第三”、“第四”、以及其類似者，如果有的話，是被使用於在相似元件之間的辨認並且不必定得是用於描述一特別連續的或按照年月編排的順序。應了解，因此被使用之任何字詞在適當環境之下是可互換的，以至於除了那些所例示者或於此處以不同方式所述者之外，此處所述之實施例，例如，是可以依序地操作。相似地，如果一方法於此處被說明如包含一系列的步驟，如呈現於此處之此等步驟之排序不必定得是僅有此等步驟可以於其中被進行之順序，並且某些所述之步驟或許可能被省略及/或可能未於此處說明之某些其他步驟或許可能被添加至該方法。
如此處所使用地，比較性字詞，例如“增加”、“減少”、“較佳”、“較差”、“較高”、“較低”、“提升”、“改進”以及其類似者係涉及一裝置、構件、或活動之一性質，其是可測量地不同於在一周圍或鄰接區域中、在一單一裝置中或在複數個可比較裝置中、在一族群或等級中、在複數個族群或類別中、或如比較至習知技術之其他裝置、構件、或活動。例如，提供“改進”效率之處理程序是一種處理程序，其比進行相同或一相似技術狀態之處理程序需要較少時間或能量以進行該處理程序。一些因素可能導致此增加的風險，如包括位置、製造處理程序、被施加至區域的規劃脈衝之數目、等等。
如此處所使用地，字詞“實質上”是指一動作、特性、性質、狀態、結構、項目、或結果之完全或接近完全的限度或程度。例如，一物件其是“實質上”被封閉，將意味著該物件是完全地被封閉或接近完全被封閉。來自絕對完整性之確切可允許的偏差程度於一些情況中可以是取決於特定之脈絡。但是，一般而言，完全之接近因此將具有猶如絕對和總計之完全被得到之相同的總體結果。當被使用於消極含義以涉及完全或缺少一動作、特性、性質、狀態、結構、項目、或結果之接近完全時，該“實質上”之使用是等效地可應用。例如，一構成，其是“實質上沒有”粒子將是完全地沒有粒子，或如此接近完全地沒有粒子以至於其效應將如同完全地沒有粒子。換言之，一構成，其是“實質上沒有”一內含物或元件可能仍然實際上含有此項目，只要沒有其之可量測效應。
如此處所使用地，字詞“大約”被使用以藉由提供一所給予的數值可能是“稍微高於”或“稍微低於”一端點而提供彈性至一數值範圍端點。但是，應了解，即使當字詞“大約”配合一特定數值被使用於本說明時，除了“大約”字詞被提供之外，其同時也支援確切數值。
數值數量和資料可以在此處用範圍格式被表示或呈現。應了解，此一範圍格式僅因便利性和簡要性被使用，並且因此應該靈活地被解讀為不僅包括範圍限制所明確引用之數值，同時也包括猶如各數值和子範圍被明確引用範圍之內的所有個別的數值或子範圍。作為例示，“大約1至大約5”之數值範圍應該被解讀為不僅包括大約1至大約5明確引用之數值，同時也包括在該表明範圍之內的個別數值和子範圍。因此，包括於這數值範圍有個別的數值，例如2、3、和4以及子範圍，例如個別地自1-3、自2-4、以及自3-5、等等，以及1、1.5、2、2.3、3、3.8、4、4.6、5、以及5.1。
這相同原理適用於僅引用一數值為一最小值或一最大值之範圍。更進一步地，此一解讀應該適用而無視於被說明之範圍或特性的廣度。 實施範例
技術實施例之一初步概觀被提供在下面並且接著特定技術實施例稍後更詳細被說明。這啟始概要意欲協助讀者更快速地了解本技術，但是不意欲指認主要或必要之技術特點也不意欲限制所請求主題事項之範疇。除非另外界定，否則此處被使用之所有的技術性和科學性字詞具有如同這揭示所屬技術之一般熟習者所普遍地了解之相同意義。
固態驅動器(SSD)是固態儲存裝置，其使用積體電路組件作為記憶體以永久地儲存資料。SSD不具有移動部件(亦即，沒有移動式機械構件)並且可以無需電力地保留資料。SSD採用非依電性記憶體(NVM)，例如，非依電性NAND-為基礎之快閃記憶體。NAND可以是每記憶胞編碼一單一位元之資訊的單一位準記憶胞(SLC)NAND，或複數個位準記憶胞(MLC)NAND，而每記憶胞編碼多於一個位元的資訊。例如，在TLC NAND中，每記憶胞有三位元的資訊被儲存於NAND中。
非依電性記憶體(NVM)之其他範例包括，但是並不受限定於，相位改變記憶體(PCM)、一三維相交點(3D XPoint)記憶體、使用硫化物相變材料(例如，硫化物玻璃)之記憶體裝置、一電阻式記憶體、奈米線記憶體、鐵電式電晶體隨機存取記憶體(FeTRAM)、除了NAND之外的快閃記憶體，例如，NOR、包含憶阻器技術之磁阻式隨機存取記憶體(MRAM)記憶體、及/或自旋轉移力矩(STT)-MRAM。
圖1例示用以將資料寫入至一非依電性記憶體(NVM)，例如，平面的NAND(或一維NAND)之一範例規劃脈衝序列100。該NVM可以包括於一資料儲存裝置中。此外，該資料儲存裝置可以包括一記憶體控制器，該記憶體控制器被組配以執行該規劃脈衝序列100以便規劃或將資料寫入至該NVM。換言之，藉由執行該規劃脈衝序列100，該記憶體控制器可以規劃或將資料寫入至該NVM中之複數個記憶胞。
於一範例中，該NVM可以是快閃記憶體並且可以包括一快閃-陣列，該快閃-陣列具有浮動閘金屬氧化物半導體場效電晶體(FGMOS)記憶胞之行和列的一網柵。於NAND記憶體中，該等記憶胞可以串列地且類似一NAND閘地被連接。串列地連接避免該等記憶胞分別地被規劃。反而，該NAND記憶體中之記憶胞是串列地被讀取。此外，該NAND記憶體中的記憶胞之一水平線被稱為字線，並且該NAND記憶體中的記憶胞之一垂直線被稱為位元線。該等記憶胞之控制閘被連接到一特別的字線。該等記憶胞之汲極被連接以代表一資料匯流排。該等記憶胞之源極線被連接到一共同接地線。被施加至該等字線及/或該等位元線之電壓組合界定讀取、消除或規劃操作。
於一範例中，規劃脈衝序列100可以是與NVM中之一選擇的字線140相關聯。此外，該規劃脈衝序列100可以包括一界定數目的規劃脈衝位準。各規劃脈衝位準可以對應至該NVM中之一界定的記憶胞族群，資料是在該規劃脈衝序列的期間被規劃於其中。換言之，在該規劃脈衝序列100中之各規劃脈衝位準的期間，對應至特別的規劃脈衝位準之記憶胞族群可以被規劃。該規劃脈衝序列100中之規劃脈衝位準數目可以取決於NVM中所採用之每記憶胞的位元數目。例如，當該NVM採用每記憶胞二位元之技術時，該規劃脈衝序列100可以包括三個規劃脈衝位準，或當該NVM採用每記憶胞三位元之技術時，該規劃驗證序列100包括七個規劃驗證位準。
於一範例中，規劃脈衝序列100可以包括用以驗證資料是否被成功寫入至該NVM之一些驗證檢查。該等驗證檢查可以被稱為通過/失敗檢查並且可以作用以分別判定在該規劃脈衝序列100期間資料被寫入至該NVM中是否成功或不成功。更明確地說，該規劃脈衝序列100可以包括一分佈規劃檢查(DPC)、一DPC精化檢查、以及一計數失敗位元組(CFBYTE)檢查以驗證在該規劃脈衝序列100的期間該資料是否被成功寫入至該NVM。除了該規劃脈衝序列100中的一最後規劃脈衝位準之外，該DPC檢查以及該DPC精化檢查可以被進行於該規劃脈衝序列100的各規劃脈衝位準中。因此，該DPC檢查和該DPC精化檢查是與一特別的規劃脈衝位準相關聯。另一方面，該CFBYTE檢查可以被進行於該規劃脈衝序列100之最後規劃脈衝位準，以至於該CFBYTE檢查是供用於該規劃脈衝序列100之所有的規劃脈衝位準。
如於圖1之展示，規劃脈衝序列100可以包括一規劃恢復或重設序列110、一規劃脈衝120以及一種子操作130。於一範例中，該DPC檢查可以在該規劃脈衝序列中之該規劃恢復或該重設序列110的期間被進行。該DPC檢查可以被進行大約3微秒(µs)並且可以被“隱藏”於該規劃恢復或該重設序列110中。換言之，該DPC檢查可以在該規劃恢復或該重設序列110之內被進行，以至於進行該DPC檢查不增加或提供附加的經常性支出(例如，附加之規劃時間或延遲)至該規劃脈衝序列100。於一範例中，該DPC精化檢查可以在該規劃脈衝序列100中之規劃脈衝120的期間被進行大約11µs。此外，該CFBYTE檢查可以在該規劃脈衝序列100中之種子操作130的期間被進行大約3µs。相似於該DPC檢查，DPC精化檢查和CFBYTE檢查兩者可以分別地被“隱藏”於規劃脈衝120和種子操作130中，以至於既非DPC精化檢查或非CFBYTE檢查會增加附加的經常性支出(例如，附加之規劃時間)至該規劃脈衝序列100。換言之，該DPC檢查、DPC精化檢查以及CFBYTE檢查各可以分別地在該規劃脈衝序列的規劃恢復或重設序列110、規劃脈衝120以及種子操作130之內被進行。
取決於NVM(例如，NAND)之各種記憶胞特性，於規劃脈衝序列中之一種子操作可以不被使用。因而，CFBYTE檢查可以不再被“隱藏”於該種子操作中，並且進行該CFBYTE檢查可能增加附加的經常性支出(或附加規劃時間)至規劃脈衝序列。此外，取決於記憶胞特性，規劃脈衝序列中之規劃脈衝可以是大約為4至5µs。因而，該DPC精化檢查，其可能需要大約11µs以進行，不能被“隱藏”在規劃脈衝中。因此，進行該DPC精化檢查可能增加附加的經常性支出(或附加之規劃時間)至該規劃脈衝序列。此外，當該NAND中之位元線因為衝擊至一讀取窗口預算(RWB)而不能被浮動時，該DPC精化檢查可能無法在規劃脈衝的時間週期之內被進行。在一些情況中，即使當該NAND中之位元線是浮動時，該DPC精化檢查也不能完全地被包含或隱藏在規劃脈衝序列之規劃脈衝之內，因而增加附加之經常性支出至該規劃脈衝序列。
如下面進一步細節中之說明，在跟隨規劃脈衝序列之後的一規劃驗證序列之期間，一記憶體控制器可以檢測對於各規劃驗證位準之通過記憶胞及/或失敗記憶胞的百分比。規劃驗證序列中之規劃驗證位準可以對應至該規劃脈衝序列中之該等規劃脈衝位準。當資料已被成功寫入至記憶胞時，記憶胞可以是通過，或當資料不是已被成功寫入至該等記憶胞時，記憶胞可能是失敗的。當對於一特別規劃驗證位準之通過記憶胞的百分比是較小於一界定之臨界值時，則在相關於一對應的規劃脈衝位準之一後續的規劃脈衝序列期間，驗證檢查可以被跳過。換言之，於該後續的規劃脈衝序列中，當通過的記憶胞之百分比是較小於所界定之臨界值時，對於對應的規劃脈衝位準之DPC、DPC精化及/或CFBYTE檢查可以被跳過。因為進行該等驗證檢查可能增加附加的經常性支出，跳過後續的規劃脈衝序列之該等驗證檢查可以節省規劃時間(或tprog)。替代地，當對於一特別規劃驗證位準之通過的記憶胞百分比是較大於所界定之臨界值時，則驗證檢查可以在相關於一對應的規劃脈衝位準之一後續的規劃脈衝序列之期間被進行。
圖2例示用以驗證被寫入至一非依電性記憶體(NVM)，例如NAND，之資料的一範例之規劃驗證序列200。該NVM可以包括於一資料儲存裝置中。此外，該資料儲存裝置可以包括一記憶體控制器，該記憶體控制器被組配以執行該規劃驗證序列200以便驗證被寫入至該NVM中之複數個記憶胞的資料。該記憶體控制器可以在一規劃脈衝序列被進行之後進行規劃驗證序列200。該規劃驗證序列200可以是與該NVM中之一選擇字線230相關聯。於一些實施例中，記憶體控制器可以是在與包括該NVM之裝置分離的一分離裝置中。
於一範例中，規劃驗證序列200可以包括複數個規劃驗證位準。各規劃驗證位準可以是與寫入之資料被驗證的一記憶胞族群相關聯。規劃驗證序列200中之規劃驗證位準可以對應至規劃脈衝序列中之規劃脈衝位準。例如，對應至位準1、2和3的記憶胞可以在規劃脈衝序列的期間被規劃，並且被寫入至對應至位準1、2和3之記憶胞的資料可以在一後續的規劃驗證序列之期間被驗證。
相似於先前所述地，規劃驗證序列200中之規劃驗證位準數目可以取決於在NVM中每記憶胞所採用之位元數目。例如，當該NVM採用每記憶胞二位元之技術時，該規劃驗證序列200可以包括三個規劃驗證位準或當該NVM採用每記憶胞三位元之技術時，該規劃驗證序列200可以包括七個規劃驗證位準。另外地，幾乎任何其他數目之規劃驗證位準可以被使用以便達成一特定所需的結果，或容納一特定機構或系統，例如，以容納一特定記憶體型式、記憶體組配、或每記憶胞之位元密度。
於一範例中，規劃驗證序列200可以包括對於各規劃驗證位準之一僅目標驗證序列210。在該僅目標驗證序列210的期間，僅有關於特別的規劃驗證位準之記憶胞可以被驗證。如一範例，在規劃驗證序列200的期間，對應至一第一規劃驗證位準的記憶胞可以在一僅第一目標驗證序列的期間被驗證，且接著對應至一第二規劃驗證位準之記憶胞可以在一僅第二目標驗證序列的期間被驗證，並且接著對應至一第三規劃驗證位準之記憶胞可以在一僅第三目標驗證序列的期間被驗證，以及等等。基於對於各規劃驗證位準之僅目標驗證序列，其資料被成功寫入(或未被成功寫入)之記憶胞的一百分比可以被檢測。換言之，對於各規劃驗證位準，通過的記憶胞的一百分比(例如，資料是被成功寫入)或失敗的記憶胞(例如，資料未被成功寫入)可以相關於該規劃驗證位準而被檢測。
於一範例中，規劃驗證序列200可以包括在各僅目標驗證序列之間的一暖機序列220。在該暖機序列220的期間，所選擇之字線230可以被備妥以供用於下一個僅目標驗證序列。對於規劃驗證序列200中之一最後的僅目標驗證序列，在該最後僅目標驗證序列之前的一暖機序列可以包含放電所選擇之字線230，其可以作用以備妥供用於一即將到來的規劃脈衝序列。
於一組配中，在對於各規劃驗證位準之通過的記憶胞之百分比被檢測之後，該等百分比可以被比較至一界定之臨界值。相關於一特別的規劃驗證位準，如果通過的記憶胞之百分比是較小於該界定之臨界值，則驗證檢查可以於一後續的規劃脈衝序列中之一對應的規劃脈衝位準中被跳過。換言之，當通過的記憶胞之百分比是較小於該界定之臨界值時，對於後續的規劃脈衝序列中之對應的規劃脈衝位準，DPC檢查、DPC精化檢查、及/或CFBYTE檢查可以被跳過。因為進行該等驗證檢查可能增加附加的經常性支出，跳過該後續的規劃脈衝序列中之該等驗證檢查可以節省規劃時間(tprog)。
另一方面，相關於一特別的規劃驗證位準，如果通過的記憶胞之百分比是較大於所界定之臨界值，則一後續的規劃脈衝序列中之一對應的規劃脈衝位準中之驗證檢查不被跳過。換言之，當通過的記憶胞之百分比是較大於所界定之臨界值時，對於後續的規劃脈衝序列中之對應的規劃脈衝位準，DPC檢查、DPC精化檢查、及/或CFBYTE檢查可能不被跳過。即使進行該等驗證檢查可能增加附加的經常性支出，通過的記憶胞之百分比是較低於所界定之臨界值可能迫使該等驗證檢查被進行。換言之，於這情節中，藉由進行該等驗證檢查所獲得的利益可以強過於因該等驗證檢查所引起之附加的經常性支出。
如於範例圖2中之展示，規劃驗證序列可以包括相關於所選擇的字線230之規劃驗證位準Pv_L1、Pv_L2、和Pv_L3。在對於Pv_L1之一僅目標驗證序列210的期間，僅關於Pv_L1之記憶胞被驗證。在對於Pv_L1之記憶胞被驗證之後，對於Pv_L2和Pv_L3之記憶胞被驗證。如一非受限定之範例，基於對於Pv_L1、Pv_L2、和Pv_L3之各者的僅目標驗證序列，對於Pv_L1、Pv_L2、和Pv_L3之通過的記憶胞之百分比分別地可以是20%、80%以及60%。該等百分比可以被比較至一界定之臨界值，並且基於該比較，對於Pv_L1和Pv_L3之通過的記憶胞之百分比(例如，分別地為20%和60%)可以是較小於所界定之臨界值並且對於Pv_L2之通過的記憶胞之百分比(例如，80%)可以是較大於所界定之臨界值。於此情況中，於一後續的規劃脈衝序列中，相關於PV_L1和Pv_L3之DPC檢查、DPC精化檢查、及/或CFBYTE檢查可以被跳過因而節省在後續的規劃脈衝序列之期間的規劃時間(tprog)。此外，相關於Pv_L2，DPC檢查、DPC精化檢查、及/或CFBYTE檢查不能被跳過。
圖3例示一範例非依電性記憶體(NVM)，其包括用以檢測對於資料未被成功寫入之失敗的記憶胞數目之各種構件。在各規劃驗證序列之後，失敗的記憶胞(例如，資料未被成功寫入之記憶胞)之百分比可以相關於一特別的規劃驗證位準(例如，位準1、位準2、位準3、以及等等)被檢測。失敗的記憶胞之百分比可以部份地使用NVM中之一記憶體控制器被檢測。如在下面更詳細之說明，失敗的記憶胞之百分比可以透過來自一拉升路徑之電壓感測被檢測。
於一範例中，NVM可以包括複數個頁緩衝器，並且各頁緩衝器(例如，頁緩衝器330)可以包括一位元線。該頁緩衝器330可以包括一P-型金屬氧化物半導體(PMOS)裝置。該PMOS裝置是一電流限制裝置，並且在PMOS之一閘極上的一偏壓可以被控制以設定一電流限制。該頁緩衝器330可以是與一位元線電阻(‘rbl’)以及一位元線電容(‘cbl’)相關聯。
此外，頁緩衝器330可以包括用以儲存對於對應的記憶胞之通過/失敗資訊的一sa_out_鎖定器。換言之，在一位準為基礎之驗證被進行之後，對於用於規劃驗證位準之記憶胞的通過/失敗資訊可以被儲存於該等sa_out_鎖定器中。例如，在用於規劃驗證位準1的一位準為基礎之驗證被進行之後，對於對應的記憶胞之通過/失敗資訊可以被儲存於該等sa_out_鎖定器中。於一範例中，當一對應的記憶胞是失敗時，一sa_out_鎖定器中之數值可以被設定為‘0’。換言之，當資料未被成功寫入至該對應的記憶胞時，該sa_out_鎖定器中之數值可以被設定為‘0’。
於一範例中，多數個頁緩衝器可以被連接到一上方PMOS 310，並且一電阻(rpwr)320可以被安置在上方PMOS 310以及多數個頁緩衝器之間。在上方PMOS 310之一端點的一電壓可以被界定作為Vcc。在電阻(rpwr)320之一第一端點上的一第一電壓可以藉由Va被表示，並且該電阻(rpwr)320之一第二端點上的一第二電壓可以藉由Vb被表示。
在位準為基礎之驗證之後(例如，在規劃驗證位準1結束之後)，對應的失敗記憶胞之數目可以用sa_out_鎖定器中之“0”來表明。此外，跨越電阻(rpwr)320之一電壓降可以藉由Va–Vb被表示。相關於一界定的規劃驗證位準(例如，位準1)，該電壓降(Va–Vb)可以是等於透過上方PMOS 310及電阻(rpwr)320之一電流限制(Ilimit )乘以在所界定的規劃驗證位準中對於資料未被成功寫入之記憶胞數目(no_of_fail)乘以電阻(rpwr)320。該等no_of_fail(或失敗的記憶胞數目)可以是基於該等sa_out_鎖定器中的“0”之數目。換言之，失敗的記憶胞之數目(或失敗的記憶胞之百分比)可以基於跨越電阻(rpwr)320之電壓降(Va–Vb)被判定。如一範例，如果有5個失敗的記憶胞，則流過上方PMOS 310和電阻(rpwr)320之電流可以是等於5乘以電流限制(Ilimit )，並且(5xIlimit )xrpwr可以是等於該電壓降(Va–Vb)。
於一組配中，相關於所界定之規劃驗證位準，跨越電阻(rpwr)320之電壓降(Va-Vb)可以被比較至一預定臨界值。於一範例中，當跨越該電阻(rpwr)320之電壓降(Va-Vb)是較大於一預定臨界值時，一個或多個驗證檢查可以於一後續的規劃脈衝序列中之一界定的規劃脈衝位準被跳過。該等規劃脈衝位準可以對應至該等規劃驗證位準。於後續的規劃脈衝序列之界定的規劃脈衝位準中被跳過之該一個或多個驗證檢查可以包括一計數失敗位元組(CFBYTE)檢查、一分佈規劃檢查(DPC)及/或一DPC精化檢查。替代地，相關於所界定的規劃驗證位準，當跨越該電阻(rpwr)320之電壓降(Va-Vb)是較小於該預定臨界值時，一個或多個驗證檢查不能於該後續的規劃脈衝序列之界定的規劃脈衝位準中被跳過。於此情況中，當跨越該電阻(rpwr)320之電壓降(Va-Vb)是較小於該預定臨界值時，該CFBYTE檢查、該DPC檢查以及該DPC精化檢查可以於該後續的規劃脈衝之界定的規劃脈衝位準中被進行。
於一組配中，對於一特定的規劃驗證位準是否通過或失敗的記憶胞百分比可以對於各規劃驗證序列被判定。換言之，一後續的規劃脈衝序列可能會或可能不會包括相關於特別的位準之驗證檢查。但是，在該後續的規劃脈衝序列之後的一後續規劃驗證中，對於該等規劃驗證位準之各者之通過/失敗記憶胞的百分比可以再次被判定。
如一非限定之範例，基於跨越電阻(rpwr)之電壓降(Va-Vb)以比較至所界定之臨界值，對於一第一位準之驗證檢查可以於一後續的規劃脈衝序列中被跳過，並且對於一第二位準以及一第三位準之驗證檢查不能於後續的規劃脈衝序列中被跳過。 圖4例示用以判定是否於一後續的規劃脈衝序列中跳過驗證檢查之一比較範例。一比較器400可以接收一第一電壓(Va_Vb)和一第二電壓(V_target)，並且產生一輸出電壓(Vout)。此外，該比較器400可以被連接到一電壓Vcc。於一範例中，如果Vout實質上是等於Vcc，則該等驗證檢查可能不於後續的規劃脈衝序列中被跳過(例如，該等驗證檢查可以於該後續的規劃脈衝序列中被進行)。替代地，如果Vout是不等於Vcc，則該等驗證檢查可以於該後續的規劃脈衝序列中被跳過。換言之，Va_Vb是較大於V_target意指通過的記憶胞之數目是較小於一界定之目標，因此該等驗證檢查於該後續的規劃脈衝序列中被跳過。
圖5例示一非依電性記憶體(NVM)之範例，其包括用以檢測資料被成功寫入之通過的記憶胞之一百分比的各種構件。於一範例中，該NVM可以包括複數條位元線，其可以包括一位元線電阻(‘rbl’)以及一位元線電容(‘cbl’)。通過的記憶胞之百分比可以部份地使用在NVM中之一記憶體控制器被檢測。此外，該NVM可以包括一屏蔽位元線結構，於其中僅偶數位元線或奇數位元線在一給予的時間被感測。如在下面更詳細之說明，通過的記憶胞之百分比可以透過經由一電流限制拉降路徑之電容性負載感測被檢測。
於一範例中，各位元線可以耦合至用以儲存對於對應的記憶胞之通過/失敗資訊的一sa_out_鎖定器。換言之，在一特別的位準(例如，一規劃驗證位準)被驗證之後，對於對應至該位準之記憶胞的通過/失敗資訊可以被儲存於該等sa_out_鎖定器中。例如，在用於規劃驗證位準1之一位準為基礎的驗證被進行之後，用於對應的記憶胞之通過/失敗資訊可以被儲存於該等sa_out_鎖定器中。於一範例中，當一對應的記憶胞是通過時，於該sa_out_鎖定器中之數值可以被設定為‘1’。換言之，當資料已被成功寫入至記憶胞時，於該sa_out_鎖定器中之數值可以被設定為‘1’。
於一範例中，複數個位元線可以透過一拉降NMOS電晶體被連接，其中該NMOS電晶體之一閘極被連接到一節點510。該節點510可以是與一電壓Vreg0相關聯。該節點510可以被連接到另一電晶體，其被稱為biasn。
在位準為基礎的驗證之後(例如，在規劃驗證位準1結束之後)，對應的通過記憶胞之數目可以於sa_out_鎖定器中被表明如“1”。因為位元線被連接到節點510，Vreg0之一放電率可以被判定。通過的記憶胞之數目(或通過記憶胞之百分比)可以基於Vreg0之放電率被判定。於一範例中，在Vreg0之放電率可以是透過NMOS電晶體之一電流限制(Ilimit )以及通過記憶胞之數目的一函數。當通過的記憶胞之數目增加時，該放電率將成為更緩慢。換言之，當增加數目之sa_out_鎖定器儲存“1”時，該放電率將成為更緩慢。
於一組配中，相關於所界定之規劃驗證位準，Vreg0之放電率可以被比較至一預定臨界值。於一範例中，當Vreg0之放電率是較大於(或更快於)該預定臨界值時，一個或多個驗證檢查可以於一後續的規劃脈衝序列之一界定規劃脈衝位準中被跳過。該等規劃脈衝位準可以對應至該等規劃驗證位準。於後續的規劃脈衝序列之界定的規劃脈衝位準中被跳過的該一個或多個驗證檢查可以包括一計數失敗位元組(CFBYTE)檢查、一分佈規劃檢查(DPC)及/或一DPC精化檢查。替代地，相關於所界定之規劃驗證位準，當在Vreg0之放電率是較少於(或更緩慢)該預定臨界值時，一個或多個驗證檢查不能於後續的規劃脈衝序列之界定的規劃脈衝位準中被跳過。於此情況中，當在Vreg0之放電率是較少於(或更緩慢)該預定臨界值時，CFBYTE檢查、DPC檢查以及DPC精化檢查可以於後續的規劃脈衝之界定的規劃脈衝位準中被進行。
如一非限定之範例，基於比較至界定之臨界值之Vreg0的放電率，用於一第三位準之驗證檢查可以於一後續的規劃脈衝序列中被跳過，並且用於一第一位準和一第二位準之驗證檢查不能於後續的規劃脈衝序列中被跳過。
圖6例示作為一非依電性記憶體(NVM)中通過的記憶胞之數目的一函數之一放電率範例。該放電率可以藉由Vreg0被表示，其中Vreg0是與連接到複數個位元線之一節點相關聯。於一範例中，Vreg0之放電率可以是一電流限制(Ilimit)以及通過記憶胞之數目的一函數。當通過的記憶胞之數目增加時，放電率將成為更緩慢。換言之，當增加數目之sa_out_鎖定器儲存“1”時，該放電率將成為更緩慢。
圖7和8例示用以檢測跨越一電阻器(rpwr)之一電壓降(Va–Vb)的電路範例。如於圖7之展示，一電壓Vb可以被取樣。跨越一NMOS源極跟隨器(SF)之一電壓可以藉由(Vb–Vth)被表示。儲存於一電容器(C1)上之一啟始電荷可以藉由C1_i被表示，其中C1_i=C1(Vb–Vth–Vref)。如於圖8之展示，一電壓Va可以被取樣。跨越NMOSSF之一電壓可以藉由Va–Vth被表示。儲存於電容器(C1)上之一新的電荷可以藉由C1_f被表示，其中C1_f=C1(Va–Vth–Vref)。如於圖7和圖8之展示，用以檢測電壓降之範例電路可以是與一作用相位相關聯。此外，在該作用相位之前，該電路可以是與一自動歸零相位相關聯。在該自動歸零相位完成之後，電壓Vb和Va可以被取樣(於該作用相位中)並且跨越電阻器(rpwr)之電壓降(Va–Vb)可以被判定。
此外，C1_i=C1(Vb–Vth–Vboost_ref)並且C1_f=C1(Va–Vth–Vboost_ref)。在Q中之一改變(∆Q)=C1_i–C1_f=C1(Va–Vb)。Vth是一共同模式並且可以被移除。在一SF階段上之臨界值錯配可以被忽略並且不需要補償。在Q中之改變(∆Q)=Q2=C2(Vout–Vref)。因為共同於C1和C2之節點是一隔離節點，自C1移開之任何電荷被儲存至C2上。接著，C1(Va–Vb)=C2(Vout–Vref)，並且Vout=(C1/C2)x(Va–Vb)+Vref。基於上面之所述，Va–Vb可以被解決。如先前之討論，(Va–Vb)可以被比較至一預定臨界值，並且基於(Va–Vb)與該預定臨界值之關係，驗證檢查可能或不能於一後續的規劃脈衝序列中被跳過。
圖9例示用以判定是否於一後續的規劃脈衝序列中跳過驗證檢查之一比較範例。一比較器900可以接收Vref+臨界值之一第一電壓以及V_ref+(c1/c2)x∆之一第二電壓，其中∆=Va-Vb，並且產生一輸出電壓Vout。此外，該比較器900可以被連接到一電壓Vcc。於一範例中，如果Vout實質上是等於Vcc，則驗證檢查可以於該後續的規劃脈衝序列中被跳過。替代地，如果Vout不是等於Vcc，則驗證檢查不能於後續的規劃脈衝序列中被跳過(例如，該等驗證檢查可以於該後續的規劃脈衝序列中被進行)。
圖10例示一資料儲存裝置1000範例，其被組配以當寫入資料至一非依電性記憶體(NVM)1010時減少規劃時間。該資料儲存裝置1000可以包含NVM 1010以及一記憶體控制器1020。該記憶體控制器1020可以啟動一規劃脈衝以寫入資料至該NVM 1010。該記憶體控制器1020可以啟動一規劃驗證序列以驗證被寫入至該NVM 1010之資料，其中該規劃驗證序列包括一個或多個規劃驗證位準，該等位準各對應至所寫入之資料將被驗證的NVM 1010中之記憶胞。該記憶體控制器1020可以檢測對於規劃驗證序列中各規劃驗證位準資料被成功寫入的記憶胞之一近似百分比。當對於該規劃驗證序列中之一個或多個規劃驗證位準的資料被成功寫入之記憶胞的近似百分比是較小於一界定之臨界值時，記憶體控制器1020可以判定以跳過一後續的規劃脈衝之一個或多個規劃驗證位準之一個或多個驗證檢查，其中跳過該後續的規劃脈衝之該一個或多個驗證檢查減少在資料寫入至該NVM 1010的期間之規劃時間。
另一範例提供一種用以減少在一非依電性記憶體(NVM)中之規劃時間的方法1100，如於圖11中之流程圖的展示。該方法可以作為在一機器上之指令而被執行，其中該等指令是包括在至少一電腦可讀取媒體或一非暫態機器可讀取儲存媒體上。該方法可以包括下列之操作：在一記憶體控制器，啟動一規劃脈衝以將資料寫入至該NVM，如於方塊1110中。該方法可以包括下列之操作：在該記憶體控制器，啟動一規劃驗證序列以驗證寫入至該NVM的該資料，其中該規劃驗證序列包括一個或多個規劃驗證位準，該等位準各對應至所寫入之資料將被驗證的NVM中之記憶胞，如於方塊1120中。該方法可以包括下列之操作：在該記憶體控制器，檢測對於規劃驗證序列中各規劃驗證位準資料被成功寫入其中的記憶胞之一近似百分比，如於方塊1130中。該方法可以包括下列之操作：在該記憶體控制器，當對於該規劃驗證序列中之一個或多個規劃驗證位準的資料被成功寫入之記憶胞的近似百分比是較小於一界定之臨界值時，則判定以跳過一後續的規劃脈衝之一個或多個規劃驗證位準之一個或多個驗證檢查，其中跳過該後續的規劃脈衝之該一個或多個驗證檢查減少在資料寫入至該NVM的期間之規劃時間，如於方塊1140中。
圖12是依據本發明一實施例之一記憶體裝置1200的簡化方塊圖，並且各種方法可以被實行於其上。記憶體裝置1200包括以列和行方式被配置之記憶胞1204的一陣列。雖然各種實施例將主要參考NAND記憶體陣列被說明，但各種實施例是不受限定於記憶體陣列1204之一特定結構。特定陣列結構之一些範例包括NOR陣列、AND陣列、PCM陣列、以及虛擬接地陣列。但是，一般而言，此處所述之實施例是可適用於允許一記憶胞狀態之一資料信號表示的產生，例如，透過一臨界值電壓，之任何陣列結構。
一列解碼電路1208和一行解碼電路1210被提供以解碼被提供至記憶體裝置1200之位址信號。位址信號被接收且被解碼以存取記憶體陣列1204。記憶體裝置1200也包括輸入/輸出(I/O)控制電路1212以管理至該記憶體裝置1200之位址和資料之命令的輸入、以及自該記憶體裝置1200之資料和狀態資訊的輸出。一位址暫存器1214被耦合在I/O控制電路1212和列解碼電路1208以及行解碼電路1210之間以在解碼之前鎖定該等位址信號。一命令暫存器1224被耦合在I/O控制電路1212和控制邏輯1216之間以鎖定進入的命令。控制邏輯1216響應於該等命令而控制存取該記憶體陣列1204並且產生對於一外部處理器1230(同時也習知如先前所述之一記憶體控制器)之狀態資訊。控制邏輯1216被耦合至列解碼電路1208以及行解碼電路1210以響應於該等位址而控制該列解碼電路1208以及行解碼電路1210。
控制邏輯1216可以被耦合至一取樣和保持電路1218。該取樣和保持電路1218鎖定以類比資料信號形式之進入的或出去的任何資料。例如，該取樣和保持電路可含有電容器或其他類比儲存裝置而用以取樣表示將被寫入至一記憶胞的資料之一進入的資料信號或表示自一記憶胞所感測的臨界電壓之一出去的資料信號。該取樣和保持電路1218可以進一步地提供所取樣的信號之放大及/或緩衝以提供一較強之資料信號至一外部裝置。
類比資料信號之處置可以採取一方法，於其中所產生之電荷位準被儲存於電容器上。一電荷可以響應於提交其至一記憶胞之一實際的或目標臨界電壓的一資料信號表示而被儲存於一電容器上，以供分別地讀取或規劃該記憶胞。這電荷接著可使用具有一接地輸入或其他參考信號作為一第二輸入之一差分放大器被轉換至一類比資料信號。於一讀取操作、或當規劃該記憶體裝置之一個或多個驗證操作的期間之被使用於比較的情況中，差分放大器之輸出接著可被傳送至I/O控制電路1212以供自該記憶體裝置輸出。應注意到，I/O控制電路1212可選擇地包括類比-至-數位轉換功能以及數位-至-類比轉換(DAC)功能以將讀取資料自一類比資料信號轉換至一數位位元樣型並且用以將寫入資料自一數位位元樣型轉換至一類比信號，以至於記憶體裝置1200可以適用於與任何的類比或數位資料介面通訊。
在一規劃操作期間，記憶體陣列1204之目標記憶胞被規劃直至它們的Vt位準之電壓表示匹配被保持於取樣和保持電路1218中之位準為止。如一範例，這可以使用差動感測裝置以比較該保持電壓位準與該目標記憶胞之一臨界電壓而被達成。更類似於傳統之記憶體規劃，規劃脈衝可以被施加至一目標記憶胞以增加其之臨界電壓直至達到或超出所需的數值為止。於一讀取操作中，目標記憶胞之Vt位準被傳送至該取樣和保持電路1218以供取決於ADC/DAC功能是否被提供於記憶體裝置外部，或在記憶體裝置之內而轉移至一外部處理器(其未展示於圖12中)直接地作為類比信號或作為類比信號之數位化表示。
記憶胞之臨界電壓可以多種方式被判定。例如，一存取線，例如，那些一般被稱為字線者，當目標記憶胞成為致動時，電壓可以在該點被取樣。替代地，一提升之電壓可以被施加至一目標記憶胞之一第一源極/汲極端，並且該臨界電壓可以被採用作為在其之控制閘電壓以及在其之另一源極/汲極端的電壓之間的一差量。藉由耦合電壓至一電容器，電荷將與該電容器共用以儲存該取樣之電壓。注意到，該取樣電壓不需要是等於該臨界電壓，而僅是該電壓之表示。例如，於施加一提升電壓至記憶胞之一第一源極/汲極端以及一已知的電壓至其之控制閘之情況中，在記憶胞之第二源極/汲極端產生之電壓可以被採用作為資料信號，因所產生之電壓是記憶胞之臨界電壓的表示。
取樣和保持電路1218可以包括快取，例如，對於各資料數值之複數個儲存位置，以至於記憶體裝置1200當傳送一第一資料數值至外部處理器時可以讀取下一個資料數值，或當寫入一第一資料數值至記憶體陣列1204時可以接收下一個資料數值。一狀態暫存器1222被耦合在I/O控制電路1212和控制邏輯1216之間以鎖定供輸出至外部處理器之狀態資訊。
記憶體裝置1200經由一控制鏈路1232在控制邏輯1216接收控制信號。該等控制信號可以包括一晶片致能CE#、一命令鎖定致能CLE、一位址鎖定致能ALE、以及一寫入致能WE#。記憶體裝置1200可以在一多工化輸入/輸出(I/O)匯流排1234之上自一外部處理器接收命令(以命令信號之形式)、位址(以位址信號之形式)、以及資料(以資料信號之形式)並且在I/O匯流排1234之上輸出資料至外部處理器。
於一特定範例中，命令經由在I/O控制電路1212之I/O匯流排1234的輸入/輸出(I/O)接腳[7：0]被接收並且被寫進入命令暫存器1224中。位址經由在I/O控制電路1212之匯流排1234的輸入/輸出(I/O)接腳[7：0]被接收並且被寫進入位址暫存器1214。資料可以在I/O控制電路1212，對於能夠接收八個併行信號之一裝置的輸入/輸出(I/O)接腳[7：0]、或對於能夠接收十六個併行信號之一裝置的輸入/輸出(I/O)接腳[15：0]之上被接收，並且被轉移至取樣和保持電路1218。同時對於能夠發送八個併行的信號之一裝置資料也可在輸入/輸出(I/O)接腳[7：0]之上被輸出或對於能夠發送十六個併行信號之一裝置資料也可在輸入/輸出(I/O)接腳[15：0]被輸出。那些熟習本技術者應明白，附加電路和信號可以被提供，並且圖12之記憶體裝置已被簡化以協助專注於本揭示之實施例。
雖然圖12已相關於取樣和保持電路1218被說明，應了解，控制邏輯1216可被耦合至取代取樣和保持電路1218之資料鎖定器而不脫離本揭示之範疇。在一寫入操作期間，記憶體陣列1204之目標記憶胞被規劃，例如，如上所述地使用二組規劃脈衝，直至它們的Vt位準之電壓表示匹配保持於資料鎖定器中之資料為止。如一範例，這可以使用差動感測裝置被達成以比較所保持之資料與目標記憶胞之一臨界電壓。
另外地，雖然圖12之記憶體裝置已依據用於各種信號之接收和輸出的普遍約定被說明，應注意到，各種實施例是不受限定於上述之特定信號以及I/O組配。例如，命令和位址信號可與那些接收資料信號分離之輸入被接收，或資料信號可在I/O匯流排1234的一單一I/O線之上連續地被發送。因為資料信號代表取代分別位元之位元樣型，一8-位元資料信號之串列通訊可以是如代表分別位元之八個信號的併行通訊般地有效。
圖13例示可以被採用於本技術中之一般計算系統或裝置1300。該計算系統1300可以包括與一記憶體1304通訊之一處理器1302。該記憶體1304可以包括能夠儲存、存取、組織及/或取回資料之任何裝置、裝置之組合、電路、以及其類似者。非限定性之範例包括SAN(儲存區域網路)、雲端儲存網路、依電性或非依電性RAM、相變記憶體、光學媒體、硬碟驅動型式媒體、以及包括其組合之類似者。
計算系統或裝置1300另外地包括用於在系統各種構件之間的連接之一局域性通訊介面1306。例如，局域性通訊介面1306可以是依所需的一局域性資料匯流排及/或任何相關位址或控制匯流排。
計算系統或裝置1300同時也可包括用以控制系統之I/O功能、以及用於至計算系統1300外之裝置的I/O連接之一I/O(輸入/輸出)介面1308。一網路介面1310也可以被包括以用於網路連接。該網路介面1310可以控制在系統之內和在系統之外兩者之網路通訊。該網路介面可以包括一有線介面、一無線介面、一藍牙介面、光學介面、以及其類似者，包括其之適當組合。更進一步地，計算系統1300可以另外地包括一使用者介面1312、一顯示裝置1314、以及將有益於此一系統之各種其他構件。
處理器1302可以是一單一或複數個處理器，並且記憶體1304可以是一單一或複數個記憶體。局域性通訊介面1306可以被使用作為一路徑以便利以任何有用的組合在任何的一單一處理器、複數個處理器、一單一記憶體、複數個記憶體、各種介面、以及其類似者之間的通訊。
於一些情況中，所揭示之實施例可以硬體、韌體、軟體、或其任何組合被實行。所揭示之實施例也可以被實行如藉由一暫態或非暫態機器可讀取(例如，電腦可讀取)儲存媒體被攜帶或被儲存於其上之指令，該等指令可以藉由一個或多個處理器被讀取且被執行。一機器可讀取儲存媒體可以被實施如用以藉由一機器(例如，一依電性或非依電性記憶體、一媒體光碟、或其他媒體裝置)被讀取之一形式而儲存或發送資訊之任何儲存裝置、機構、或其他實體結構。當一程式碼被裝載進入一機器且藉由該機器(例如，一電腦)被執行時，該機器成為用以實行各種技術之一設備。
電路可以包括硬體、韌體、程式碼、可執行數碼、電腦指令、及/或軟體。一非暫態電腦可讀取儲存媒體可以是不包括信號之一電腦可讀取儲存媒體。於可規劃電腦上之程式碼執行的情況中，計算裝置可以包括一處理器、一藉由處理器可讀取之儲存媒體(包括依電性和非依電性記憶體及/或儲存元件)、至少一輸入裝置、以及至少一輸出裝置。依電性和非依電性記憶體及/或儲存元件可以是一RAM、EPROM、快閃驅動器、光學驅動器、磁式硬碟驅動器、固態驅動器、或用以儲存電子資料之其他媒體。任何節點和無線裝置同時也可以包括一收發器模組、一計算器模組、一處理模組、及/或一時脈模組或定時器模組。可以實行或採用此處所述之各種技術的一個或多個程式可以使用一應用規劃介面(API)、可重新使用的控制以及其類似者。此等程式可以一高階步驟性或物件導向之程式語言被實行以與一電腦系統通訊。但是，如果需要的話，程式可以組合或機器語言被實行。在任何情況中，該語言可以是一編譯或釋譯語言，並且與硬體實行例組合。系統或裝置的範例可以包括但不受限定於，膝上型電腦、平板電腦、桌上型電腦、智慧型手機、電腦終端機及伺服器、儲存資料庫、以及採用電路和可規劃記憶體之其他電器，例如，家用電器、智慧型電視、數位視訊光碟(DVD)播放器、加熱、通風、和空調(HVAC)控制器、電燈開關、以及其類似者。 範例
下面之範例係關於特定之發明實施例並且指出可以被使用或以實現此等實施例的不同方式被組合之特定的特點、元件、或步驟。
於一範例中提供一設備，該設備包含： 一具有電路之記憶體控制器，該電路被組配以進行： 啟動一規劃驗證序列以驗證被寫入至一非依電性記憶體(NVM)之資料，該規劃驗證序列具有各對應至其寫入資料將被驗證之該NVM中之記憶胞的一個或多個規劃驗證位準； 檢測對於各規劃驗證位準資料被成功寫入其中的記憶胞之一近似百分比；以及 當資料被成功寫入之記憶胞的近似百分比是較小於一界定之臨界值時，則判定以跳過於一個或多個規劃驗證位準之後續的規劃脈衝驗證檢查。
於一設備之一範例中，當對於一規劃驗證位準之資料被成功寫入於記憶胞中的近似百分比是較小於該界定之臨界值時，則該界定的規劃驗證位準之後續的規劃脈衝驗證檢查被跳過。
於一設備之一範例中，該記憶體控制器係跳過該後續的規劃脈衝之該等驗證檢查以減少在資料寫入至該NVM的期間之規劃時間。
於一設備之一範例中，對於一個或多個規劃驗證位準之將在後續的規劃脈衝被跳過的該等驗證檢查包括下列之至少一者：一計數失敗位元組(CFBYTE)檢查、一分佈規劃檢查(DPC)或一DPC精化。
於一設備之一範例中，該規劃驗證序列中之該一個或多個規劃驗證位準是與該NVM中之一選擇字線相關聯。
於一設備之一範例中，該記憶體控制器包含邏輯，該邏輯進一步地被組配以在該規劃驗證序列之一暖機序列期間檢測對於各規劃驗證位準資料被成功寫入其中的記憶胞之近似百分比。
於一設備之一範例中，該記憶體控制器包含邏輯，該邏輯進一步地被組配用以： 識別在一NVM儲存裝置中跨越一電阻(rpwr)之一電壓降(Va-Vb)，其中該電壓降(Va-Vb)藉由一電流限制(Ilimit )乘以對於資料未被成功寫入之一界定規劃驗證位準的記憶胞數目(no_of_fails)乘以該電阻(rpwr)而被表示； 比較跨越該電阻(rpwr)之該電壓降(Va-Vb)與一預定臨界值；以及 當跨越該電阻(rpwr)之該電壓降(Va-Vb)是較大於該預定臨界值時，判定以跳過該後續的規劃脈衝之該界定規劃驗證位準的該一個或多個驗證檢查；或 當跨越該電阻(rpwr)之該電壓降(Va-Vb)是較小於該預定臨界值時，判定以不跳過該後續的規劃脈衝之該界定規劃驗證位準的該一個或多個驗證檢查。
於一設備之一範例中，該記憶體控制器包含邏輯，該邏輯進一步地被組配用以： 透過一NVM儲存裝置之一電流限制下拉路徑而識別一電壓(Vreg0 )之一放電率，其中一屏蔽位元線結構被採用於該NVM儲存裝置中；以及 基於該電壓(Vreg0 )之該放電率以及一電流限制(Ilimi )而檢測資料被成功寫入之一界定規劃驗證位準的記憶胞之近似百分比。
於一設備之一範例中，該記憶體控制器包含邏輯，該邏輯進一步地被組配用以： 在各規劃驗證序列中，檢測對於各規劃驗證位準資料被成功寫入其中的記憶胞之一近似百分比；以及 基於有關該界定的臨界值之記憶胞的近似百分比，判定是否跳過即時地在各規劃驗證序列之後的一規劃脈衝之一個或多個驗證檢查。
於一設備之一範例中，該規劃驗證序列包括依據該NVM中所採用之每記憶胞之一界定位元數目之一界定規劃驗證位準數目。
於一設備之一範例中： 當該NVM採用每記憶胞二位元之技術時，該規劃驗證序列包括三個規劃驗證位準；或 當該NVM採用每記憶胞三位元之技術時，該規劃驗證序列包括七個規劃驗證位準。
於一設備之一範例中，進一步地包含該NVM，該NVM通訊地耦合至該記憶體控制器，該NVM包括一維或多維NAND。
於一設備之一範例中，進一步地包含下列之一者或多者： NVM，該NVM是通訊地耦合至該記憶體控制器； 一處理器，其通訊地耦合至該記憶體控制器； 一網路介面，其通訊地耦合至一處理器； 一顯示器，其通訊地耦合至一處理器；或 一電池，其耦合至一處理器。
於一範例中，其提供一資料儲存系統，其可操作以在資料寫入至記憶體的期間減少規劃時間，該資料儲存系統包含： 一記憶體控制器，其包含邏輯用以： 啟動一規劃脈衝以將資料寫入至一非依電性記憶體(NVM)； 啟動一規劃驗證序列以驗證寫入至該NVM之該資料，其中該規劃驗證序列包括一個或多個規劃驗證位準，該等位準各對應至所寫入之資料將被驗證的NVM中之記憶胞； 檢測對於規劃驗證序列中之各規劃驗證位準資料被成功寫入的記憶胞之一近似百分比；以及 當對於該規劃驗證序列中之一個或多個規劃驗證位準的資料被成功寫入之記憶胞的近似百分比是較小於一界定之臨界值時，則判定以跳過一後續的規劃脈衝之一個或多個規劃驗證位準之一個或多個驗證檢查，其中跳過該後續的規劃脈衝之該一個或多個驗證檢查減少在資料寫入至該NVM的期間之規劃時間。
於一資料儲存系統之一範例中，對於一個或多個驗證位準之將在後續的規劃脈衝被跳過的該一個或多個驗證檢查包括下列之至少一者：一計數失敗位元組(CFBYTE)檢查、一分佈規劃檢查(DPC)或一DPC精化。
於一資料儲存系統之一範例中，該規劃驗證序列中之該一個或多個規劃驗證位準是與該NVM中之一選擇字線相關聯。
於一資料儲存系統之一範例中，該記憶體控制器包含邏輯，該邏輯被組配以在該規劃驗證序列之一暖機序列期間檢測對於各規劃驗證位準資料被成功寫入其中的記憶胞之近似百分比。
於一資料儲存系統之一範例中，該記憶體控制器包含邏輯，該邏輯進一步地被組配用以： 識別在一NVM儲存裝置中跨越一電阻(rpwr)之一電壓降(Va-Vb)，其中該電壓降(Va-Vb)藉由一電流限制(Ilimit )乘以對於資料未被成功寫入之一界定規劃驗證位準的記憶胞數目(no_of_fails)乘以該電阻(rpwr)而被表示； 比較跨越該電阻(rpwr)之該電壓降(Va-Vb)與一預定臨界值；以及 當跨越該電阻(rpwr)之該電壓降(Va-Vb)是較大於該預定臨界值時，判定以跳過該後續的規劃脈衝之該界定規劃驗證位準的該一個或多個驗證檢查；或 當跨越該電阻(rpwr)之該電壓降(Va-Vb)是較小於該預定臨界值時，判定以不跳過該後續的規劃脈衝之該界定規劃驗證位準的該一個或多個驗證檢查。
於一資料儲存系統之一範例中，該記憶體控制器包含邏輯，該邏輯進一步地被組配用以： 透過一NVM儲存裝置之一電流限制下拉路徑而識別一電壓(Vreg0 )之一放電率，其中一屏蔽位元線結構被採用於該NVM儲存裝置中；以及 基於該電壓(Vreg0 )之該放電率以及一電流限制(Ilimi )而檢測資料被成功寫入之一界定規劃驗證位準中的記憶胞之近似百分比。
於一資料儲存系統之一範例中，該記憶體控制器包含邏輯，該邏輯進一步地被組配用以： 在各規劃驗證序列中，檢測對於各規劃驗證位準資料被成功寫入其中的記憶胞之一近似百分比；以及 基於有關該界定的臨界值之記憶胞的近似百分比，判定是否跳過即時地在各規劃驗證序列之後的一規劃脈衝之一個或多個驗證檢查。
於一資料儲存系統之一範例中，該規劃驗證序列包括取決於該NVM中所採用之每記憶胞之一界定位元數目之一界定規劃驗證位準數目。
於一資料儲存系統之一範例中，該NVM通訊地耦合至該記憶體控制器，該NVM包括一維或多維NAND。
於一資料儲存系統之一範例中，其進一步地包含下列之一者或多者： NVM，該NVM是通訊地耦合至該記憶體控制器； 一處理器，其通訊地耦合至該記憶體控制器； 一網路介面，其通訊地耦合至一處理器； 一顯示器，其通訊地耦合至一處理器；或 一電池，其耦合至一處理器。
於一範例中，其提供一種用以減少一非依電性記憶體(NVM)中規劃時間之方法，該方法包含下列步驟： 在一記憶體控制器，啟動一規劃脈衝以將資料寫入至該NVM； 在該記憶體控制器，啟動一規劃驗證序列以驗證寫入至該NVM的該資料，其中該規劃驗證序列包括一個或多個規劃驗證位準，該等位準各對應至所寫入之資料將被驗證的NVM中之記憶胞； 在該記憶體控制器，檢測對於規劃驗證序列中各規劃驗證位準資料被成功寫入其中的記憶胞之一近似百分比；以及 在該記憶體控制器，當對於該規劃驗證序列中之一個或多個規劃驗證位準的資料被成功寫入之記憶胞的近似百分比是較小於一界定之臨界值時，則判定以跳過一後續的規劃脈衝之一個或多個規劃驗證位準之一個或多個驗證檢查，其中跳過該後續的規劃脈衝之該一個或多個驗證檢查減少在資料寫入至該NVM的期間之規劃時間。
於用以減少規劃時間之一方法的一範例中，對於一個或多個驗證位準之將在後續的規劃脈衝被跳過的該一個或多個驗證檢查包括下列之至少一者：一計數失敗位元組(CFBYTE)檢查、一分佈規劃檢查(DPC)或一DPC精化。
於用以減少規劃時間之一方法的一範例中，該規劃驗證序列中之該一個或多個規劃驗證位準是與該NVM中之一選擇字線相關聯。
於用以減少規劃時間之一方法的一範例中，該方法進一步地包含下列步驟： 識別在一NVM儲存裝置中跨越一電阻(rpwr)之一電壓降(Va-Vb)，其中該電壓降(Va-Vb)藉由一電流限制(Ilimit )乘以對於資料未被成功寫入之一界定規劃驗證位準的記憶胞數目(no_of_fails)乘以該電阻(rpwr)而被表示； 比較跨越該電阻(rpwr)之該電壓降(Va-Vb)與一預定臨界值；以及 當跨越該電阻(rpwr)之該電壓降(Va-Vb)是較大於該預定臨界值時，判定以跳過該後續的規劃脈衝之該界定規劃驗證位準中的該一個或多個驗證檢查；或 當跨越該電阻(rpwr)之該電壓降(Va-Vb)是較小於該預定臨界值時，判定以不跳過該後續的規劃脈衝之該界定規劃驗證位準的該一個或多個驗證檢查。
於用以減少規劃時間之一方法的一範例中，該方法進一步地包含下列步驟： 透過一NVM儲存裝置之一電流限制下拉路徑而識別一電壓(Vreg0 )之一放電率，其中一屏蔽位元線結構被採用於該NVM儲存裝置中；以及 基於該電壓(Vreg0 )之該放電率以及一電流限制(Ilimi )而檢測資料被成功寫入之一界定規劃驗證位準的記憶胞之近似百分比。
於用以減少規劃時間之一方法的一範例中： 當該NVM採用每記憶胞二位元之技術時，該規劃驗證序列包括三個規劃驗證位準；或 當該NVM採用每記憶胞三位元之技術時，該規劃驗證序列包括七個規劃驗證位準。
於用以減少規劃時間之一方法的一範例中，該NVM和該記憶體控制器是包括在一NVM儲存裝置中。
於用以減少規劃時間之一方法的一範例中，該NVM通訊地耦合至該記憶體控制器，該NVM包括一維或多維NAND。
雖然上述範例是本發明實施例之一個或多個特定應用中之原理的例示，那些一般熟習本技術者應明白，實行例之形式、使用以及細節中可以有許多的修改而不需本發明能力之實行，並且不脫離本揭示之原理和概念。
100‧‧‧規劃脈衝序列 110‧‧‧規劃恢復或重設序列 120‧‧‧規劃脈衝 130‧‧‧種子操作 140‧‧‧選擇的字線 200‧‧‧驗證序列 210‧‧‧僅目標驗證序列 220‧‧‧暖機序列 230‧‧‧選擇字線 310‧‧‧P-型金屬氧化物半導體(PMOS) 320‧‧‧電阻(rpwr) 330‧‧‧頁緩衝器 400‧‧‧比較器 510‧‧‧節點 900‧‧‧比較器 1000‧‧‧資料儲存裝置 1010‧‧‧非依電性記憶體(NVM) 1020‧‧‧記憶體控制器 1100‧‧‧減少NVM規劃時間之方法 1120-1140‧‧‧方法流程步驟 1200‧‧‧記憶體裝置 1204‧‧‧記憶胞陣列 1208‧‧‧列解碼電路 1210‧‧‧行解碼電路 1212‧‧‧輸入/輸出(I/O)控制電路 1214‧‧‧位址暫存器 1216‧‧‧控制邏輯 1218‧‧‧取樣和保持電路 1222‧‧‧狀態暫存器 1224‧‧‧命令暫存器 1232‧‧‧控制鏈路 1234‧‧‧多工化輸入/輸出(I/O)匯流排 1300‧‧‧計算系統或裝置 1302‧‧‧處理器 1304‧‧‧記憶體 1306‧‧‧局域性通訊介面 1308‧‧‧I/O(輸入/輸出)介面 1310‧‧‧網路介面 1312‧‧‧使用者介面 1314‧‧‧顯示裝置
本發明實施例之特點和優點將自詳細說明、配合隨後的附圖而更明顯，其藉由範例一起例示本發明之特點；並且，於其中： 圖1例示依據一實施範例用以將資料寫入至一非依電性記憶體(NVM)之一規劃脈衝序列； 圖2例示依據一實施範例用以驗證被寫入至一非依電性記憶體(NVM)之資料的一規劃驗證序列； 圖3例示依據一實施範例之一非依電性記憶體(NVM)，其包括用以檢測資料未被成功寫入之失敗記憶胞的數目之各種構件； 圖4例示依據一實施範例，用以判定是否跳過一後續的規劃脈衝序列中之驗證檢查的一比較； 圖5例示依據一實施範例之一非依電性記憶體(NVM)，其包括用以檢測資料被成功寫入之通過記憶胞的數目之各種構件； 圖6例示依據一實施範例，作為一非依電性記憶體(NVM)中通過記憶胞的數目之一函數的一放電率； 圖7例示依據一實施範例，用以檢測跨越一電阻器之一電壓降的電路； 圖8例示依據一實施範例，用以檢測跨越一電阻器之一電壓降的電路； 圖9例示依據一實施範例，用以判定是否跳過一後續規劃脈衝序列中的驗證檢查之一比較； 圖10例示依據一實施範例，包含一非依電性記憶體(NVM)以及一記憶體控制器之一資料儲存裝置，該資料儲存裝置被組配以當將資料寫入至該NVM時減少規劃時間； 圖11展示依據一實施範例，用以減少一非依電性記憶體(NVM)中之規劃時間的一方法之流程圖； 圖12例示依據一實施範例之一記憶體系統圖；以及 圖13例示依據一實施範例，包括一資料儲存裝置之一計算系統。
接著將參考所例示之實施範例，並且特定語言將於此處被使用以便說明。仍然應了解，本發明範疇因而是意欲不受此限制。
200‧‧‧驗證序列
210‧‧‧僅目標驗證序列
220‧‧‧暖機序列
230‧‧‧選擇字線

Claims (26)

  1. 一種設備，包含：一記憶體控制器，其具有被組配來進行下列作業的電路；啟動一規劃驗證序列以驗證被寫入一非依電性記憶體(NVM)的資料，該規劃驗證序列具有一或多個規劃驗證位準，該一或多個規劃驗證位準各對應於在正被作寫入資料驗證的該NVM中的數個記憶胞；檢測針對各規劃驗證位準之已成功寫入資料的記憶胞之近似百分比；及在已成功寫入資料的記憶胞之近似百分比小於一受界定臨界值時，決定跳過在一或多個規劃驗證位準中的後續規劃脈衝驗證檢查；以及下列其中一或多者：與該記憶體控制器通訊式耦接的該NVM、與該記憶體控制器通訊式耦接的一處理器、與一處理器通訊式耦接的一網路介面、與一處理器通訊式耦接的一顯示器、和與一處理器耦接的一電池。
  2. 如請求項1之設備，其中，當針對一受界定規劃驗證位準的已成功寫入資料之記憶胞之近似百分比小於該受界定臨界值時，在該受界定規劃驗證位準中的後續規劃脈衝驗證檢查會被跳過。
  3. 如請求項1之設備，其中，該記憶體控制 器受組配成可進行下列作業：跳過在該後續規劃脈衝中的該等驗證檢查，以減少在將資料寫入該NVM中時的規劃時間。
  4. 如請求項1之設備，其中，要針對一或多個規劃驗證位準而在該後續規劃脈衝中被跳過的該等驗證檢查包括下列其中至少一者：計數失效位元組(CFBYTE)檢查、分佈規劃檢查(DPC)和DPC精化。
  5. 如請求項1之設備，其中，在該規劃驗證序列中的該一或多個規劃驗證位準係與在該NVM中的一受選擇字線相關聯。
  6. 如請求項1之設備，其中，該記憶體控制器包含進一步受組配來進行下列作業的邏輯：在該規劃驗證序列之一暖機序列期間當中檢測針對各規劃驗證位準之已成功寫入資料的記憶胞之近似百分比。
  7. 如請求項1之設備，其中，該記憶體控制器包含進一步受組配來進行下列作業的邏輯：識別在一NVM儲存裝置中之跨越一電阻(rpwr)的電壓降(Va-Vb)，該電壓降(Va-Vb)可被表示成一電流限制(Ilimit)乘上在一受界定規劃驗證位準中之未成功寫入資料的記憶胞之數目(no_of_fails)再乘上該電阻(rpwr)；將跨越該電阻(rpwr)的該電壓降(Va-Vb)與一預定臨界值作比較；以及在跨越該電阻(rpwr)的該電壓降(Va-Vb)大於該預定臨界值時，決定跳過在該後續規劃脈衝之該受界定規劃驗 證位準中的該一或多個驗證檢查、或在跨越該電阻(rpwr)的該電壓降(Va-Vb)小於該預定臨界值時，決定不跳過在該後續規劃脈衝之該受界定規劃驗證位準中的該一或多個驗證檢查。
  8. 如請求項1之設備，其中，該記憶體控制器包含受組配來進行下列作業的邏輯：透過一NVM儲存裝置的一電流限制下拉路徑來識別一電壓(Vreg0)之放電率，在該NVM儲存裝置中有使用一屏蔽位元線結構；以及根據該電壓(Vreg0)之放電率及一電流限制(Ilimi)，而檢測在一受界定規劃驗證位準中之已成功寫入資料的記憶胞之近似百分比。
  9. 如請求項1之設備，其中，該記憶體控制器包含進一步受組配來進行下列作業的邏輯：於各規劃驗證序列中檢測針對各規劃驗證位準之已成功寫入資料的記憶胞之近似百分比；以及根據記憶胞之近似百分比與該受界定臨界值的關係，而決定是否要跳過在緊接在各規劃驗證序列之後的一規劃脈衝中的一或多個驗證檢查。
  10. 如請求項1之設備，其中，該規劃驗證序列所包含的規劃驗證位準之數量取決於在該NVM中所使用的每記憶胞位元之受界定數量。
  11. 如請求項1之設備，其中：當該NVM採用每記憶胞二位元技術時，該規劃驗證序 列包含三個規劃驗證位準；或當該NVM利用每記憶胞三位元技術時，該規劃驗證序列包含七個規劃驗證位準。
  12. 如請求項1之設備，進一步包含與該記憶體控制器通訊式耦接的該NVM，該NVM包括一維或多維NAND。
  13. 一種資料儲存系統，其可受操作來在將資料寫入記憶體時減少規劃時間，該資料儲存系統包含：一記憶體控制器，其含有被組配來進行下列作業的邏輯：啟動一規劃脈衝以將資料寫入一非依電性記憶體(NVM)；啟動一規劃驗證序列以驗證被寫入該NVM的該資料，該規劃驗證序列包含一或多個規劃驗證位準，該一或多個位準各對應於在正被作寫入資料驗證的該NVM中的數個記憶胞；檢測針對該規劃驗證序列中之各規劃驗證位準之已成功寫入資料的記憶胞之近似百分比；及在針對該規劃驗證序列中之一或多個規劃驗證位準的已成功寫入資料的記憶胞之近似百分比小於一受界定臨界值時，決定跳過在一後續規劃脈衝之一或多個規劃驗證位準中的一或多個驗證檢查，其中，跳過在該後續規劃脈衝中的該一或多個驗證檢查可減少在將資料寫入該NVM中時的規劃時間；以及 下列其中一或多者：與該記憶體控制器通訊式耦接的該NVM、與該記憶體控制器通訊式耦接的一處理器、與一處理器通訊式耦接的一網路介面、與一處理器通訊式耦接的一顯示器、和與一處理器耦接的一電池。
  14. 如請求項13之資料儲存系統，其中，要針對一或多個驗證位準而在該後續規劃脈衝中被跳過的該一或多個驗證檢查包括下列其中至少一者：計數失效位元組(CFBYTE)檢查、分佈規劃檢查(DPC)和DPC精化。
  15. 如請求項13之資料儲存系統，其中，在該規劃驗證序列中的該一或多個規劃驗證位準係與在該NVM中的一受選擇字線相關聯。
  16. 如請求項13之資料儲存系統，其中，該記憶體控制器包含受組配來進行下列作業的邏輯：在該規劃驗證序列之一暖機序列期間當中檢測針對各規劃驗證位準之已成功寫入資料的記憶胞之近似百分比。
  17. 如請求項13之資料儲存系統，其中，該記憶體控制器包含進一步受組配來進行下列作業的邏輯：識別在一NVM儲存裝置中之跨越一電阻(rpwr)的電壓降(Va-Vb)，該電壓降(Va-Vb)可被表示成一電流限制(Ilimit)乘上在一受界定規劃驗證位準中之未成功寫入資料的記憶胞之數目(no_of_fails)再乘上該電阻(rpwr)；將跨越該電阻(rpwr)的該電壓降(Va-Vb)與一預定臨 界值作比較；以及在跨越該電阻(rpwr)的該電壓降(Va-Vb)大於該預定臨界值時，決定跳過在該後續規劃脈衝之該受界定規劃驗證位準中的該一或多個驗證檢查、或在跨越該電阻(rpwr)的該電壓降(Va-Vb)小於該預定臨界值時，決定不跳過在該後續規劃脈衝之該受界定規劃驗證位準中的該一或多個驗證檢查。
  18. 如請求項13之資料儲存系統，其中，該記憶體控制器包含進一步受組配來進行下列作業的邏輯：透過NVM儲存裝置的一電流限制下拉路徑來識別一電壓(Vreg0)之放電率，在該NVM儲存裝置中有使用一屏蔽位元線結構；以及根據該電壓(Vreg0)之放電率及一電流限制(Ilimi)，而檢測在一受界定規劃驗證位準中之已成功寫入資料的記憶胞之近似百分比。
  19. 如請求項13之資料儲存系統，其中，該記憶體控制器包含進一步受組配來進行下列作業的邏輯：於各規劃驗證序列中檢測針對各規劃驗證位準之已成功寫入資料的記憶胞之近似百分比；以及根據記憶胞之近似百分比與該受界定臨界值的關係，而決定是否要跳過在緊接在各規劃驗證序列之後的一規劃脈衝中的一或多個驗證檢查。
  20. 如請求項13之資料儲存系統，其中，該規劃驗證序列所包含的規劃驗證位準之數量取決於在該 NVM中所使用的每記憶胞位元之受界定數量。
  21. 如請求項13之資料儲存系統，其中，該NVM與該記憶體控制器通訊式耦接，該NVM包括一維或多維NAND。
  22. 一種用於減少非依電性記憶體(NVM)中之規劃時間的方法，該方法包含：於一記憶體控制器，啟動一規劃脈衝以將資料寫入該NVM；於該記憶體控制器，啟動一規劃驗證序列以驗證被寫入該NVM的該資料，該規劃驗證序列包含一或多個規劃驗證位準，該一或多個位準各對應於在正被作寫入資料驗證的該NVM中的數個記憶胞；於該記憶體控制器，檢測針對該規劃驗證序列中之各規劃驗證位準的已成功寫入資料的記憶胞之近似百分比；以及於該記憶體控制器，在針對該規劃驗證序列中之一或多個規劃驗證位準的已成功寫入資料的記憶胞之近似百分比小於一受界定臨界值時，決定跳過在一後續規劃脈衝之一或多個規劃驗證位準中的一或多個驗證檢查，其中，跳過在該後續規劃脈衝中的該一或多個驗證檢查可減少在將資料寫入該NVM中時的規劃時間，其中，在該規劃驗證序列中的該一或多個規劃驗證位準係與該NVM中的一受選擇字線相關聯。
  23. 如請求項22之方法，其中，要針對一或多 個驗證位準而在該後續規劃脈衝中被跳過的該一或多個驗證檢查包括下列其中至少一者：計數失效位元組(CFBYTE)檢查、分佈規劃檢查(DPC)和DPC精化。
  24. 如請求項22之方法，進一步包含：識別在一NVM儲存裝置中之跨越一電阻(rpwr)的電壓降(Va-Vb)，該電壓降(Va-Vb)可被表示成一電流限制(Ilimit)乘上在一受界定規劃驗證位準中之未成功寫入資料的記憶胞之數目(no_of_fails)再乘上該電阻(rpwr)；將跨越該電阻(rpwr)的該電壓降(Va-Vb)與一預定臨界值作比較；以及在跨越該電阻(rpwr)的該電壓降(Va-Vb)大於該預定臨界值時，決定跳過在該後續規劃脈衝之該受界定規劃驗證位準中的該一或多個驗證檢查、或在跨越該電阻(rpwr)的該電壓降(Va-Vb)小於該預定臨界值時，決定不跳過在該後續規劃脈衝之該受界定規劃驗證位準中的該一或多個驗證檢查。
  25. 如請求項22之方法，進一步包含：透過一NVM儲存裝置的一電流限制下拉路徑來識別一電壓(Vreg0)之放電率，在該NVM儲存裝置中有使用一屏蔽位元線結構；以及根據該電壓(Vreg0)之放電率及一電流限制(Ilimi)，而檢測在一受界定規劃驗證位準中之已成功寫入資料的記憶胞之近似百分比。
  26. 如請求項22之方法，其中，該NVM與該 記憶體控制器通訊式耦接，該NVM包括一維或多維NAND。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018163727A (ja) * 2017-03-27 2018-10-18 東芝メモリ株式会社 半導体記憶装置
US10354738B2 (en) 2017-09-27 2019-07-16 Micron Technology, Inc. One check fail byte (CFBYTE) scheme
KR102277652B1 (ko) 2017-10-26 2021-07-14 삼성전자주식회사 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법
US10460816B2 (en) 2017-12-08 2019-10-29 Sandisk Technologies Llc Systems and methods for high-performance write operations
US10535412B2 (en) 2018-02-09 2020-01-14 Sandisk Technologies Llc Single pulse verification of memory cells
KR102528274B1 (ko) 2018-11-06 2023-05-02 삼성전자주식회사 비휘발성 메모리 장치 및 그 구동 방법
US11468950B1 (en) 2021-04-15 2022-10-11 Sandisk Technologies Llc Memory programming with selectively skipped bitscans and fewer verify pulses for performance improvement
CN113409864B (zh) * 2021-06-29 2024-02-06 芯天下技术股份有限公司 加快nor flash编程速度的方法、装置、电子设备
JP2023093187A (ja) * 2021-12-22 2023-07-04 キオクシア株式会社 半導体記憶装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW408332B (en) * 1997-07-29 2000-10-11 Toshiba Corp Semiconductor memory and method for controlling programming the same
US20090016104A1 (en) * 2007-07-09 2009-01-15 Kim Moo-Sung Nonvolatile semiconductor memory device and programming method thereof
US20120224423A1 (en) * 2011-01-27 2012-09-06 Anobit Technologies Ltd. Programming and erasure schemes for analog memory cells
TWI484493B (zh) * 2010-02-11 2015-05-11 Samsung Electronics Co Ltd 使用適應性程式驗證方法的快閃記憶體元件以及其操作方法
US20150206593A1 (en) * 2014-01-20 2015-07-23 Sandisk Technologies Inc. Programming and verifying for non-volatile storage

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7073103B2 (en) 2002-12-05 2006-07-04 Sandisk Corporation Smart verify for multi-state memories
JP4170952B2 (ja) * 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
US7301817B2 (en) 2005-10-27 2007-11-27 Sandisk Corporation Method for programming of multi-state non-volatile memory using smart verify
US7349264B2 (en) 2005-12-28 2008-03-25 Sandisk Corporation Alternate sensing techniques for non-volatile memories
US8174895B2 (en) 2009-12-15 2012-05-08 Sandisk Technologies Inc. Programming non-volatile storage with fast bit detection and verify skip
KR20110131648A (ko) 2010-05-31 2011-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함한 메모리 시스템 및 메모리 카드 및 그것의 프로그램 방법
KR101772578B1 (ko) * 2011-04-19 2017-08-30 삼성전자주식회사 불휘발성 메모리 장치의 프로그램 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW408332B (en) * 1997-07-29 2000-10-11 Toshiba Corp Semiconductor memory and method for controlling programming the same
US20090016104A1 (en) * 2007-07-09 2009-01-15 Kim Moo-Sung Nonvolatile semiconductor memory device and programming method thereof
TWI484493B (zh) * 2010-02-11 2015-05-11 Samsung Electronics Co Ltd 使用適應性程式驗證方法的快閃記憶體元件以及其操作方法
US20120224423A1 (en) * 2011-01-27 2012-09-06 Anobit Technologies Ltd. Programming and erasure schemes for analog memory cells
US20150206593A1 (en) * 2014-01-20 2015-07-23 Sandisk Technologies Inc. Programming and verifying for non-volatile storage

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