CN1637951A - 半导体读出电路 - Google Patents

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Abstract

本发明的半导体读出电路配备：在读出存储于存储单元中的信息之前，将连接在存储单元中的位线BL充电到规定的预充电电压的预充电电路(5)；控制位线BL的电压，使之成为规定电压的反馈型偏置电路(2)；通过反馈型偏置电路(2)的传输门(20)，放大并检测连接在位线(BL)上的读出输入节点(N1)的电压变化的读出放大器(4)；以及对读出输入节点(N1)充电的负载电路(3)。该负载电路(3)在预充电电路(5)被激活的预充电期间的至少结束之前的预定期间的期间未被激活，在预充电期间结束后被激活。

Description

半导体读出电路
技术领域
本发明涉及半导体器件，特别是涉及半导体存储器件，更详细地说，涉及能够高速读出半导体器件的存储单元内的数据的半导体读出电路。
背景技术
历来，作为可电改写的非易失性存储器，存在EEPROM、闪速EEPROM(以下，称为闪速存储器)及存储单元在控制栅的侧面配备了电荷保持区的SW存储器(侧壁存储器)等各种非易失性存储器并被提出。这些非易失性存储器在使数据存储在存储单元中并进行读出这一点上是相互共同的。存储单元的结构是各种各样的，例如，在闪速存储器中将配备浮置栅的MOSFET作为存储单元。闪速存储器根据该存储单元的浮置栅的电荷蓄积状态改变晶体管的阈值电压，将该阈值电压的大小作为数据存储。为了从存储单元读出数据，通过位线向由连接在存储单元的控制栅上的字线和连接在存储单元的漏上的位线所选择的存储单元的漏施加规定的读出电压，用读出放大器等电路检测并放大因存储单元晶体管的阈值电压的大小之差引起的存储单元电流的变化，即连接在存储单元中的位线电流变化，来进行数据的读出。
在图15中示出了现有的存储单元读出电路100。在图15的电路中，为了从存储单元被排列为阵列状而成的存储器阵列104中选择读出对象的存储单元，使用位线选择晶体管105和输入到存储器阵列104中的字线WL以进行选择。在图15的电路中，读出电路100对存储器阵列104配备反馈型偏置电路101、负载电路102和比较电路103而构成。
现简单说明图15所示的读出电路100的工作。现在，在存储器阵列104用闪速存储器单元构成的情况下，通过字线WL和位线BL选择存储器阵列104内的读出对象存储单元。在该选择工作之前，假定位线电压位于GND电平(接地电压)。此外，在图15中，字线WL和位线BL仅仅简略地示出各1条。
当读出对象存储单元的字线WL被选择，由位线选择晶体管105选择读出对象存储单元的位线BL时，被选择的位线BL的充电由负载电路102通过节点N2的充电而开始。当位线BL的充电进行到某一电压时，由于通过反馈型偏置电路101，位线电压保持在规定电压，按照存储单元的流动电流和负载电路102的电压-电流特性决定读出输入节点N1的电压。当负载电路102相同时，读出输入节点N1的电压就随存储单元的流动电流而变化。由于在闪速存储器的情况下，流过存储单元的电流随阈值电压而变化，使读出输入节点N1的电压随闪速存储器的阈值电压而变化。
在比较电路103的输入内，对读出输入节点N1的电压的基准电压Vref准备了能够用比较电路103判别读出输入节点N1的电压变化的电压。例如，用读出输入节点N1的电压将存储单元的阈值电压高的情况和低的情况的各电压的中间电压定为基准电压Vref。
在阈值电压低、流过存储单元电流的情况下，读出输入节点N1输出比基准电压Vref低的电压，在阈值电压高、不流过存储单元电流的情况下，读出输入节点N1输出比基准电压高的电压。其结果是，通过比较电路103判断读出输入节点N1的电压是比基准电压高还是低的电压，进行存储单元的阈值电压的大小判别。
在考虑上述那样的读出输入节点N1的工作中，当负载电路102对存储单元电流，即对位线电流的电流供给能力大时，在存储单元电流大的情况和小的情况下，输出到读出输入节点N1上的电压差变小，高速读出变得困难。
因此，负载电路的电流供给能力不能太大。这意味着当位线电容大时，对读出达到良好的位线电压需要时间，结果是存储单元读出时间增大。但是，从半导体存储器件的大容量化和制造成本的制约考虑，由于通过抑制在存储器阵列的位线方向的分割，位线增长，与此相应位线电容增大，故要求即使在位线电容大的情况下也能够高速地进行存储单元读出工作的读出电路。为了解决该问题，提出了位线充电电路(以下，称为预充电电路)。
图16表示在特开2000-311493号公报中公布的包含预充电电路的存储单元读出电路的一例。在图16中，存储单元读出电路110配备反馈型偏置电路111、负载电路112和预充电电路113而被构成。此外，为了简化说明，仅仅表示存储器阵列中的一个存储单元115。
存储单元读出电路110的工作原理是：通过具有比负载电路112的电流供给能力足够大的电流供给能力的预充电电路113，高速地进行位线BL的充电，当充电到某一电压时，预充电电路113停止工作，用负载电路112和反馈型偏置电路111，将存储单元电流的变化转换成读出输入节点N1中的电压变化，用比较电路114与基准电压Vref比较，进行读出工作。在图16的电路实例中，通过以用地址迁移检测电路生成的定时信号为基础而生成的脉冲信号(ATDP信号)决定预充电电路113的激活期间(预充电期间)，同时通过反馈型偏置电路111决定位线BL的保持电压。在图17中表示生成ATDP信号的电路实例。
在图18中表示与图16同样原理的读出电路的一例。图18的读出电路120有对图15的读出电路100而言配备了仅仅在规定的预充电期间工作的预充电电路121的电路结构。与图16的读出电路110的不同点在于反馈型偏置电路101的电路特性不同，对用N型MOSFET构成的传输门106的栅电压的节点N2的电压的输出变化率以图18的反馈型偏置电路101这一方为大。因此，传输门117对图16的读出电路110中的节点N2的电压的行为成为在图18的读出电路120中传输门106对节点N2的电压的行为。图18的读出电路120也与图16的读出电路110同样，直到由反馈型偏置电路101决定的位线保持电压为止，预充电电路121的预充电信号PRC在“H”(高)电平期间(预充电期间)进行充电工作。
现在，参照图18，考虑反馈型偏置电路101的传输门106的N型MOSFET的工作。考虑通过预充电电路121，充电到位线保持电压的状态。通过预充电电路121充电到位线保持电压后，在预充电信号PRC继续维持“H”电平的情况下，预充电电路121不进行位线BL的充电工作。为什么呢？当位线BL和同电位的节点N2被充电到位线保持电压时，反馈型偏置电路101的节点N3的电压成为某一电平，该电平成为使预充电电路121的N型MOSFET122成为关断状态的电压。其结果是，虽然预充电信号PRC是“H”电平，预充电电路121的位线BL的充电工作停止，位线BL不被充电到位线保持电压以上。由于节点N3连接在传输门106的栅电极上，传输门106也变为关断。严格地说，由于在预充电电路121的充电路径上存在预充电信号PRC输入到栅极上的N型MOSFET123的导通电阻部分，由于预充电电路121的N型MOSFET122的栅-源间电压与反馈型偏置电路101的传输门106的栅-源间电压不同，虽然在N型MOSFET122的关断状态与传输门的关断状态下有微妙的条件不同，但传输门106仍是关断状态。
这种状态是位线BL的充电结束了的状态，当使预充电电路121的工作停止时，在用位线选择晶体管105所选择的存储单元的阈值电压低的情况下，并且在连接在该存储单元中的字线是选择状态的情况下，成为通过存储单元电流使位线BL的充电电平下降的动向。即，节点N2的电压降低。当节点N2的电压降低时，作为传输门106的栅输入的节点N3的电压上升，传输门106从关断状态迁移到导通状态。其结果是，当传输门106成为导通状态流过电流时，读出输入节点N1向用负载电路102所流过的负载电流决定的电压变化。作为负载电路102的一例，如图19所示，存在一种利用了以规定的偏置电压作为栅电压的P型MOSFET的负载电路。
接着，参照图20，说明用随存储单元的阈值电压的不同而变化的单元电流和负载电路102的负载电流决定读出输入节点N1的电压。在图20中，分别表示为(a)利用了P型MOSFET的负载电路的电流-电压特性，(b)传输门106为导通状态(存储单元的阈值电压低、单元电流大的状态)的电流-电压特性，(c)传输门106大致为关断状态(存储单元的阈值电压高、单元电流小的状态)的电流-电压特性。用特性(a)和特性(b)所决定的存储单元的阈值电压低的情况的读出输入节点N1的DC性的电压VN1L用在特性(a)和特性(b)的交点处的电压值赋予。因此，在被选择的存储单元的阈值电压低的情况下，读出输入节点N1从位线BL的预充电结束时的电平迁移到电压VN1L。
另一方面，在被选择的存储单元的阈值电压高的情况下，从位线BL流向存储单元的电流少，节点N2的电压电平几乎不降低，传输门106几乎成为关断状态(或者些微导通状态)。用特性(a)和特性(c)所决定的存储单元的阈值电压高的情况的读出输入节点N1的DC性的电压VN1H用在特性(a)和特性(c)的交点处的电压值赋予。因此，在被选择的存储单元的阈值电压高的情况下，读出输入节点N1从位线BL的预充电结束时的电平向电压VN1H迁移。以上，如图20所示，当使负载电路102的电流-电压特性成为图20中的(a)所示的特性时，读出输入节点N1随存储单元的阈值电压而适当地变化。
在利用了图19例示那样的P型MOSFET的DC性的负载电路的情况下，在位线充电结束的状态下，当预充电电路121的工作继续时，位线BL的电压虽然保持在位线保持电压，但由于反馈型偏置电路101的传输门106大致为关断状态，读出输入节点N1由负载电路充电，电压比位线充电结束时更上升。当预充电电路121工作，位线充电结束以后的传输门106的关断状态长时，读出输入节点N1的电压上升到最大电源电压。当然，然后在使预充电电路的工作停止，在被选择的存储单元的阈值电压低的情况下，当位线电流根据存储单元的状态流出时，向电压VN1L变化。但是，一旦读出输入节点N1的电压上升到电源电压附近时，读出输入节点N1的电压往往不能向电压VN1L急速地变化。例如，在大容量存储器中，为了减小芯片尺寸，位线长度变长，其结果是位线电阻和位线电容变大。因此，即使传输门106成为导通状态，由于位线电阻和位线电容变大，向电压VN1L的迁移需要花费时间。
在图21、图22中示出比较电路103的一例。在图21中将N型MOSFET作为输入器件使用的差动放大器作成比较电路，在图22中是将P型MOSFET作为输入器件使用的差动放大器作成比较电路。当输入电压以接近电源电压的电压输入时，图21、图22的比较电路即使在基准电压Vref与读出输入节点N1的电压方面存在电压差，也不能高速输出。例如，在图21的情况下，由于输入级的N型MOSFET的栅-源间电压过大，放大率降低。另外，在图22的情况下，输入级的P型MOSFET的栅-源间电压为阈值电压以下，P型MOSFET成为关断状态。此外，图21、图22中的偏置的电压值不一定相同，另外，也与图19的负载电路的偏置的电压值不同。
为了使图18所示的比较电路103的输出成为高速，需要使比较电路103的输入电压成为在各自的比较电路中高速工作的最佳电压。但是，在图18的读出电路120中，当位线BL充电结束后，当继续比较电路103的工作时，读出输入节点N1就通过负载电路102而使电压上升。为了使读出输入节点N1对比较电路103而言成为最佳电压，考虑在位线充电结束后，在读出输入节点N1成为最佳电压时，停止预充电电路121的工作，例如，以用图17所示的地址迁移检测电路等生成的信号为基础，用使用倒相器延迟电路而生成的脉冲信号ATDP使预充电电路121的工作定时停止的方式的情况下，在考虑工作电压范围、工作温度范围以及制造工艺的分散性的情况下，恰当的定时难以实现。是什么原因呢？这是由于读出输入节点N1的电压上升与图17所示的倒相延迟电路的脉冲信号ATDP相互间没有因果关系，该脉冲信号ATDP虽说成为了读出输入节点N1所希望的电压，但不是使充电电路121的工作停止的信号的缘故。
在特开2000-311493号公报的图3中，公布了解决上述问题的一种方法。图23表示它的电路。图23所示的存储单元读出电路130对图16的存储单元读出电路110而言，配备了由使读出输入节点N1与反馈型偏置电路111的传输门117的栅节点N3之间短路的N型MOSFET构成的第2传输门131。在位线充电结束后，即使读出输入节点N1的电压开始上升的情况下，EQL信号为“H”电平期间，通过第2传输门131强制性地使传输门117的栅节点N3的电压上升，通过使传输门117成为导通状态，防止读出输入节点N1的不必要的电压上升。但是，当EQL信号的脉冲宽度太短时，使用该EQL信号的方法既有考虑通过布线等的电阻及电容而脉冲自身消失了的情况的可能性，也有脉冲宽度长时，读出时间也与其对应地加长的可能性。
发明内容
因此，本发明是鉴于上述问题而进行的，其目的在于：提供即使在位线的电容、电阻大的情况下，也能够有效地进行存储单元数据的高速读出工作的半导体读出电路。
本发明的半导体读出电路的第1特征在于，配备：在读出存储于存储单元中的信息之前，将连接在上述存储单元中的位线充电到规定的预充电电压的预充电电路；控制上述位线的电压使之成为规定电压的反馈型偏置电路；通过上述反馈型偏置电路的传输门，放大并检测连接在上述位线上的读出输入节点的电压变化的读出放大器；以及对上述读出输入节点充电的负载电路，上述负载电路在上述预充电电路激活的预充电期间的至少结束之前的预定期间的期间内不被激活，在上述预充电期间结束后被激活。
这里，上述预充电电路及上述反馈型偏置电路没有必要直接连接在位线上。例如，在与上述预充电电路及上述反馈型偏置电路直接连接的节点通过用于从多条位线中选择1条位线的位线选择用的多个MOSFET与该多条位线连接的结构中，第1特征的电路结构还包含：上述预充电电路通过该节点及位线选择用MOSFET对上述位线充电，上述反馈型偏置电路通过该节点及位线选择用MOSFET控制上述位线的电压。因此，在第1特征的电路结构中，当然也包含上述反馈型偏置电路的传输门的一端是上述读出输入节点，另一端是上述预充电电路直接充电的节点，该节点通过上述位线选择用MOSFET连接在位线上的结构。
按照本发明的半导体读出电路，即使在预充电期间在位线的充电结束后还继续，其结束延迟了的情况下，通过将负载电路未被激活期间的开始至迟设定在在位线的充电结束时或者在其附近，能够防止读出输入节点从位线充电结束时的电平向不必要高的电压充电，如果在字线选择读出对象的存储单元，通过被选择的位线，该存储单元的单元电流，即位线电流流出的定时前后，预充电期间结束，由于在相同的定时下负载电路被激活，能够高速地进行向与存储单元的存储状态对应的单元电流的大小对应的读出输入节点的电压的迁移。
本发明的半导体读出电路的第2特征在于：上述读出放大器用将上述读出输入节点的电压和规定的基准电压作为差动输入的比较电路构成，进而，配备了发生上述基准电压的基准电压发生电路，上述基准电压发生电路配备：与上述负载电路有相同电路结构的基准负载电路；与上述预充电电路有相同电路结构的基准预充电电路；与上述反馈型偏置电路有相同电路结构的基准反馈型偏置电路；以及与上述存储单元有相同元件结构的基准单元。
按照该第2结构，通过使基准单元的设定成为存储单元的单元电流的变动范围的中间的设定，能够将基准电压设定在读出输入节点的电压的变动范围的中间的电压值，将该基准电压和读出输入节点的电压作为差动输入，通过用比较电路进行比较，能够可靠且高速地行行与存储单元的单元电流的大小对应的存储单元数据的读出。特别是，通过使基准电压发生电路的结构与从充电电路到存储单元的读出系统的各电路结构相同，由于对工作电压、工作温度、制造工艺的分散性等的变动，基准电压和读出输入节点的电压同样地变动，从而能够广阔地维持工作容限。
更具体地说，在上述第2特征的半导体读出电路中，理想的结构是：上述基准电压发生电路用一对基准电压发生电路构成，其中包括：上述基准单元的单元电流被设定为与上述存储单元的1个存储状态对应的单元电流的第1基准电压发生电路和上述基准单元的单元电流被设定为与上述存储单元的另一存储状态对应的单元电流的第2基准电压发生电路，上述第1基准电压发生电路所发生的第1基准电压和上述第2基准电压发生电路所发生的第2基准电压被并联输入到上述比较电路的上述差动输入的一方。按照该结构，由于第1基准电压和第2基准电压反映与存储单元的存储状态对应的2个电压值，通过将两个基准电压并联输入到比较电路的差动输入的一方，实质上能够将基准单元的设定定为存储单元的单元电流的变动范围的中间的设定，能够起到上述第2特征中的作用效果。另外，由于能够将2个基准单元的单元电流与各自存储单元的各单元电流同样地设定，能够使基准单元的设定条件与通常的存储单元的写入条件等相同，没有必要设置特别的设定条件。
另外，本发明的第3特征在于：在上述其一特征的半导体读出电路中，配备至少在上述负载电路未被激活的期间中，将上述读出输入节点的电压保持为规定的保持电压的保持电路。按照该第3特征，由于能够将在位线充电结束后，到位线电流流出、存储单元的读出开始为止的读出输入节点的电压设定为对其后级的读出放大器的工作最佳的电平，在位线电流流出后，对于与单元电流的大小对应的读出输入节点的电压变化，读出放大器能够高速地输出。
另外，在上述第3特征的本发明的半导体读出电路中，上述保持电路最好配备其源连接在上述读出输入节点上，其漏连接在电源电压上，其栅连接在决定上述保持电压的规定的中间电压上的N型MOSFET而被构成。进而，上述中间电压从上述反馈型偏置电路内的内部节点提供，或者上述中间电压从上述反馈型偏置电路内的内部节点作为上述传输门的栅电压和上述电源电压的中间的电压，由上述反馈型偏置电路内的电路常数决定。按照该结构，能够调整该中间电压，调整读出输入节点的保持电压。
进而，本发明的第4特征在于：上述其一特征的半导体读出电路采用上述负载电路能够由输入到栅上的偏置电压来控制上述负载电路所供给的电流量的P型MOSFET构成，调整上述偏置电压，使上述P型MOSFET的电流量进入随上述存储单元的上述存储了的信息而变化的存储单元电流的范围内。
按照该第4结构，由于P型MOSFET的电流量进入存储单元电流的范围内，在位线电流流动、负载电路被激活的状态下，负载电路的负载电流对存储单元电流既不过大也不过小，读出输入节点的电压能够迅速地迁移到与存储单元电流的大小对应的电压值，对读出放大器的高速读出工作作出贡献。
这里，在上述第4特征的本发明的半导体读出电路中，配备发生上述偏置电压的偏置电压发生电路，上述偏置电压发生电路配备：偏置电压发生用基准单元和流过与上述偏置电压发生用基准单元的单元电流相同的负载电流量，能够根据该负载电流量而控制上述负载电路的负载电流量的第2负载电路，上述偏置电压发生用基准单元的单元电流最好设定在与上述存储单元的2个存储状态对应的2个单元电流的中间。按照该结构，调整上述偏置电压，使得上述P型MOSFET的电流量进入随上述存储单元的上述所存储的信息而变化的存储单元电流的范围内，能够具体地起到上述第4特征的作用效果。
进而，本发明的第5特征在于：上述其一特征的半导体读出电路配备了发生使上述预充电电路激活的预充电信号的预充电信号发生电路，上述预充电信号发生电路配备：模拟上述位线的伪位线；能够以与上述预充电电路相同的充电电流，将上述伪位线充电到相同的充电电压的伪预充电电路；与控制上述伪位线的电压使之成为规定电压的上述反馈型偏置电路相同电路结构的伪反馈型偏置电路；以及能够通过上述伪反馈型偏置电路的传输门，用与上述负载电路相同的充电电流对连接在上述伪位线上的伪读出输入节点充电的伪负载电路，基于上述伪读出输入节点的电压，检测上述伪位线的充电状态，停止上述预充电信号的发生。
按照该第5结构，通过适当地模拟位线的寄生电容和寄生电阻来构成伪位线，由于能够通过伪位线的电压变化监视位线充电，由于能够与位线的充电结束定时一致地自动设定预充电电路被激活的预充电期间的结束，由于能够从位线的充电结束迅速地转移到存储单元的读出工作，能够促进读出放大器的读出输入节点的电压的高速读出工作。此外，伪位线的根本是，准备与位线的寄生电容和寄生电阻的等价物，但在需要调整预充电期间的定时的情况下，通过调整伪位线的寄生电容和寄生电阻，即通过调整伪位线的长度和所连接的伪存储单元数，能够调整该定时。
附图说明
图1是表示本发明的半导体读出电路的一个实施例的电路结构的电路图。
图2是表示本发明的半导体读出电路的预充电信号及各种控制信号的定时关系的时序图。
图3是表示本发明的半导体读出电路的内部节点的电压变化的时序图。
图4是表示本发明的半导体读出电路的另一实施例的电路结构的电路图。
图5是表示本发明的半导体读出电路的负载电路的另一电路结构的电路图。
图6是表示本发明的半导体读出电路的负载电路的另一电路结构的电路图。
图7是表示本发明的半导体读出电路的基准电压发生电路的电路结构例的电路图。
图8是表示本发明的半导体读出电路的预充电信号发生电路的电路结构例的电路图。
图9是表示本发明的半导体读出电路的预充电信号发生电路的输入信号、输出信号和内部节点的电压变化的定时关系的时序图。
图10是表示本发明的半导体读出电路的预充电信号发生电路的输入信号和地址信号的定时关系的时序图。
图11是表示本发明的半导体读出电路的反馈型偏置电路的另一电路结构例的电路图。
图12是表示本发明的半导体读出电路的偏置电压发生电路的电路结构例的电路图。
图13是表示本发明的半导体读出电路的偏置电压发生电路的另一电路结构例的电路图。
图14是表示本发明的半导体读出电路的另一实施例中的预充电信号及各种控制信号的定时关系的时序图。
图15是表示现有的半导体读出电路的电路结构例的方框电路图。
图16是表示现有的半导体读出电路的另一电路结构例的电路图。
图17是表示决定现有的半导体读出电路中的预充电期间的脉冲信号发生电路例的电路图。
图18是表示现有的半导体读出电路的另一电路结构例的电路图。
图19是表示现有的半导体读出电路的负载电路的电路结构例的电路图。
图20是说明存储单元的电流-电压特性和负载电路的电流-电压特性的图。
图21是表示比较电路的一种电路结构的电路图。
图22是表示比较电路的另一电路结构的电路图。
图23是表示现有的半导体读出电路的另一电路结构例的电路图。
具体实施方式
现参照附图，说明本发明的半导体读出电路(以下，适当地称为「本发明电路」)的一个实施例。
图1是表示本发明电路1的电路结构的电路图。本发明电路1配备反馈型偏置电路2、负载电路3、比较电路4、预充电电路5、读出输入节点N1的保持电路6。在本实施例中，假定存储器阵列7是将闪速存储单元排列为阵列状而构成。但是，在图1中仅仅简略地表示了用于选择存储器阵列7内的读出对象存储单元的字线WL和位线BL各一条。因此，本发明电路1能够应用于存储器阵列7内的存储单元是闪速存储单元的闪速存储器，假定闪速存储器为包含本发明电路1的半导体器件。
以下，说明各电路的结构和功能。
反馈型偏置电路2被如此构成：通过由N型MOSFET(以下，略称为NMOS)构成的位线选择晶体管8进行控制，使连接在位线BL上的节点N2成为规定电压，间接地进行控制使被选择的位线BL的电压成为该规定电压。具体地说，配备：由漏连接在与比较电路4的差动输入的一方连接的读出输入节点N1上、源连接在节点N2上、栅连接在内部节点N3上的NMOS构成的传输门20；在电源电压(电源线)与内部节点N3之间2个P型MOSFET(以下，略称为PMOS)21、22的串联电路；以及在内部节点N3与GND电压(接地线)之间2个NMOS23、24的串联电路。PMOS21的源连接在电源电压上，漏连接在另一方的PMOS22的源上，栅连接在节点N2上，PMOS22的源连接在PMOS21的漏上，漏连接在内部节点N3上，栅连接在控制信号FBBOFF上，NMOS23的漏连接在内部节点N3上，源连接在另一方的NMOS24的漏上，栅连接在控制信号SAEN上，另一方的NMOS24的漏连接在NMOS23的源上，源连接在GND电压(接地线)上，栅连接在节点N2上。进而，设置其栅连接在控制信号FBBOFF上的NMOS25，用于在反馈型偏置电路2关断时，将内部节点N3固定在GND电压。
负载电路3是用规定的负载电流(充电电流)对读出输入节点N1充电的电路，在电源电压(电源线)与读出输入节点N1之间配备2个PMOS31、32的串联电路而被构成。一方的PMOS31的源连接在电源电压(电源线)上，漏连接在另一方的PMOS32的源上，栅连接在后述的预充电信号PRC上，另一方的PMOS32的源连接在PMOS31的漏上，漏连接在读出输入节点N1上，栅连接在规定的偏置电压VBIAS上。
比较电路4具有将读出输入节点N1的电压与规定的基准电压Vref进行比较，作为放大并检测读出输入节点N1的电压变化的读出放大器的功能。具体的电路结构能够使用例如图21、图22等所示的已知的电路结构。
预充电电路5被如此构成：通过位线选择晶体管8进行控制使连接在位线BL上的节点N2成为规定电压，间接地进行控制使被选择的位线BL的电压成为该规定电压。具体地说，在电源电压(电源线)与节点N2之间设置2个NMOS51、52的串联电路，一方的NMOS51的漏连接在电源电压上，源连接在另一方的NMOS52的漏上，栅连接在反馈型偏置电路2的内部节点N3上，另一方的NMOS52的漏连接在NMOS51的源上，源连接在节点N2上，栅连接在预充电信号PRC上。
保持电路6是负载电路3通过预充电信号PRC在未被激活的期间中，将读出输入节点N1的电压保持在规定的保持电压的电路，用2个NMOS61、62和1个PMOS63构成。NMOS61的漏连接在电源电压上，源连接在读出输入节点N1上，栅连接在内部节点N4上，另一方的NMOS62的漏连接在内部节点N4上，源连接在GND电压(接地线)上，栅连接在预充电信号PRC的电平反转了的控制信号PRVB上，PMOS63的源连接在反馈型偏置电路2的内部节点N5(PMOS21的漏与PMOS22的源的连接点)上，漏连接在内部节点N4上，栅连接在上述控制信号PRCB上。
以下，详细说明图1所示的本发明电路1的电路工作。读出对象存储单元的选择与图16、图18等所示的现有的读出电路例同样，通过字线WL和位线BL进行，通过预充电电路5对被选择的位线BL充电的工作也与现有的电路例相同，在充电开始前，使位线BL处于GND电平。
通过预充电电路5的位线BL的充电由预充电信号PRC的上升沿开始。作为预充电电路5被激活的期间的预充电期间由预充电信号PRC的“H”电平期间决定。预充电信号PRC与图16的现有例中的ATDP信号同样，用地址迁移检测电路等所生成的信号为基础生成的脉冲信号例如是与图17所示的ATDP信号同样的信号。预充电信号PRC与其他的输入信号的关系假定为图2所示的时序图的关系。在反馈型偏置电路2的输入信号FBBOFF是“L”电平，另一输入信号SAEN是“H”电平期间中，反馈型偏置电路2被激活，进行存储单元的读出，即进行与存储单元的存储状态对应的阈值电压的大小判定。
在位线BL的充电开始前，由于位线BL是GND电平，电压电平追踪位线而变化的节点N2的电压也同样是GND电平。因此，反馈型偏置电路2的内部节点N3成为“H”电平。其结果是，预充电电路5的NMOS51是导通状态。与预充电信号PRC从“L”电平向“H”电平变化的同时，图2所示的各控制信号也发生变化。预充电电路5的NMOS52成为导通状态，位线BL的充电开始。在充电开始时，反馈型偏置电路2的传输门20也是导通状态。由于负载电路3是非激活的状态，不进行从负载电路3向读出输入节点N1的充电。至于读出输入节点N1，虽然节点N5的电压高，进行来自保持电路6的充电，但在节点N2比读出输入节点N1的电压低的期间，由于传输门20是导通状态，没有从保持电路6向读出输入节点N1的充电的影响，读出输入节点N1不会不必要地有电压上升。
接着，考虑位线BL充电结束的状态。通过预充电电路5进行位线BL的快速充电，在位线BL充电到存储单元的读出所必要的电压电平时，在预充电信号PRC的“H”电平继续的情况下，预充电电路5继续被激活的状态。但是，当通过反馈型偏置电路2，位线BL的充电达到存储单元的读出所必要的电压电平时，节点N3的电平降低，传输门20和NMOS51成为关断状态，即使预充电电路5是激活状态，位线BL的充电也不进行。另一方面，读出输入节点N1随着节点N2的上升，节点N5的电压比充电开始时降低，其结果是，保持在用保持电路6的节点N4的电压和NMOS61所决定的电压上。NMOS61是NMOS，节点N4的电压被输入到其栅，不将通过保持电路6的充电进行至由这些关系决定的电压以上。另外，由于负载电路3在预充电信号PRC为“H”电平的期间是非激活的状态，不进行由负载电路向读出输入节点N1的充电。其结果是，读出输入节点N1保持在用保持电路6决定的电压上。在位线的充电结束后，即使预充电信号PRC维持“H”电平，该状态也不变化。
接着，考虑预充电信号PRC从“H”电平变化向“L”电平变化的情况。这时，由于控制信号PRCB从“L”电平向“H”电平变化，保持电路6成为非激活状态，停止向读出输入节点N1的充电。同时，预充电电路5也成为非激活状态。另一方面，反馈型偏置电路2维持激活状态，负载电路3成为激活状态，开始向读出输入节点N1的充电。
在读出对象的被选择的存储单元的阈值电压低的情况下，形成通过存储单元使位线BL的充电电平下降的动向，其结果是，节点N2的电压电平降低，从反馈型偏置电路2的电路特性可知，节点N3的电压上升，传输门20从关断状态向导通状态迁移，电流流动。读出输入节点N1的电压电平开始向用来自负载电路3的电流和流过传输门20的电流所决定的电压迁移。另一方面，在存储单元的阈值电压高的情况下，存储单元所流动的单元电流也少，另外，由于位线的电容及电阻也大，节点N2的电压电平与充电结束电平几乎没有变化。其结果是，几乎不发生节点N3的电压上升，传输门20维持在关断状态，传输门20几乎不流过电流。据此，来自负载电路3的电流成为专门向读出输入节点N1的充电电流，负载电路3用PMOS构成，另外，由于读出输入节点N1与位线BL比较，其布线电容及电阻均小，读出输入节点N1的电压急速地上升到电源电压附近。在该存储单元的阈值电压高的情况和阈值电压低的情况下，读出输入节点N1的行为发生变化，其变化的开始点成为用保持电路6决定的保持电压。读出输入节点N1随着时间的推移，从用该保持电路6决定的保持电压，向随阈值电压变化的单元电流和通过负载电路3所流动的负载电流而决定的电压变化下去。通过使以读出输入节点N1的保持电路6设定的保持电压与比较电路4最稳定地高速工作的输入电压电平一致，即使在位线BL的充电结束后，预充电信号PRC维持“H”电平，当预充电信号PRC向“L”电平变化时，比较电路能够稳定地高速工作，比较电路4的读出速度的提高成为可能。将读出输入节点N1的电压变化与预充电信号PRC及节点N2的电压一起表示在图3的时序波形图中。可是，通过调整反馈型偏置电路2的PMOS21、22的特性(沟道宽度和沟道长度)，变更两PMOS的导通电阻比，能够调整用读出输入节点N1的保持电路6设定的保持电压。
在图4中表示本发明电路1的另一实施例的电路结构。图4成为对图1的电路结构省略了保持电路6的电路结构。作为图4所示的另一实施例的电路工作，除了不进行通过保持电路6的向读出输入节点N1的比较电路4的适当的输入电压的充电外，有相同的工作。即，读出输入节点N1在位线充电期间(预充电期间)中，不上升至超过节点2的电压，在位线充电结束后，即使预充电信号PRC维持“H”电平，节点N1的电压也不上升至超过节点N2的电压。与图1的电路结构相比，不能使读出输入节点N1成为任意的电压电平，但例如如果是图21例示那样的NMOS输入级的比较电路，凭借节点N2的电压，高速工作是可能的。即使是图4的电路结构，在位线充电结束后，即使预充电信号PRC维持“H”电平，也不会发生图18所示的现有的读出电路那样的妨碍比较电路4高速工作的比较电路4的输入电压的不必要的电压上升。
此外，在图1及图4所示的本发明电路1中，负载电路3作为一例，使用以栅输入作为偏置电压VBIAS的PMOS32构成，如图5、图6所示，也可以用NMOS或者电阻元件等代替PMOS32而构成。
接着，说明发生在本发明电路1的输入到比较电路4中的基准电压Vref的基准电压发生电路。在图7中表示基准电压发生电路70的电路结构例。作为基准电压发生电路70，准备2个以上(在图7中是2个)与图1的电路结构同样的电路结构，分别作为第1基准电压发生电路70a、第2基准电压发生电路70b。各基准电压发生电路70a、70b分别配备：与图1的反馈型偏置电路2有相同电路结构的基准反馈型偏置电路2a、2b；与图1的负载电路3有相同电路结构的基准负载电路3a、3b；与图1的预充电电路5有相同电路结构的基准预充电电路5a、5b；与图1的保持电路6有相同电路结构的基准保持电路6a、6b；与存储器阵列7内的存储单元有相同元件结构的基准单元7a、7b；以及与位线选择晶体管8相同的NMOS8a、8b，构成与图1所示的电路结构相同的电路结构。另外，如图7所示，向各电路的输入信号也使用与向图1的各电路的输入信号相同的信号。
这里，第1基准电压发生电路70a和第2基准电压发生电路70b的不同点在于：将一方的基准单元7a的阈值电压设定为与存储单元的阈值电压高的一方一致，将另一方的基准单元7b的阈值电压设定为与存储单元的阈值电压低的一方一致。因此，第1基准电压发生电路70a所发生的第1基准电压Vref1在图1或者图4的读出电路中，在相同的定时等于存储单元的阈值电压高的情况的读出输入节点N1的电压，另外，第2基准电压发生电路70b所发生的第2基准电压Vref2在图1或者图4的读出电路中，在相同的定时等于存储单元的阈值电压低的情况的读出输入节点N1的电压。
如图7所示，比较电路4将差动输入的各输入级的NMOS分别作为2个NMOS的并联电路构成，在一方的差动输入的各NMOS的栅上，分开输入第1基准电压Vref1和第2基准电压Vref2，在另一方的差动输入的各NMOS的栅上，输入读出输入节点N1的电压。进而，为了使基准电压侧与存储单元(读出输入节点N1)侧的栅电容一致，在各基准电压的节点上添加伪MOSFET或者也兼作另外的比较电路4的基准电压输入。
作为图1的电路结构中的电路工作点，虽然说明了传输门20的导通状态和关断状态，但为了实现与此同样的工作，通过准备与连接在读出对象存储单元上的电路同样的电路作为基准电压发生电路70，即使在工作电压、工作温度变动的情况下，在基准侧也能够实现与读出对象存储单元同样的工作，能够稳定地高速读出。
接着，说明决定本发明电路1中的预充电电路5的激活期间(预充电期间)的预充电信号发生电路80。在图8中表示预充电信号发生电路80的一个电路结构例。预充电信号发生电路80配备：其寄生电容及寄生电阻与连接在图1的存储器阵列7上的位线BL等效的伪位线DBL；能够用与图1的预充电电路5相同的充电电流将伪位线DBL充电到相同充电电压的伪预充电电路5c；与控制伪位线DBL的电压使之成为规定电压的图1的反馈型偏置电路2有相同电路结构的伪反馈型偏置电路2c；以与图1的负载电路3相同的充电电流，通过伪反馈型偏置电路2c的传输门20c，对连接在伪位线DBL上的伪读出输入节点DN1充电的伪负载电路3c；从伪读出输入节点DN1的电压变化，生成预充电信号PRC的逻辑电路部81。这里，伪读出输入节点DN1与图1的本发明电路1中的读出输入节点N1相对应，通过检测伪读出输入节点DN1的电压变化，成为检测本发明电路1中的位线BL的充电结束定时的结构。此外，伪负载电路3c与图1的负载电路3不同，由于GND电压被输入到电源电压侧的PMOS31c的栅上，在本发明电路1的预充电期间中也是常通状态，随着伪位线DBL的电压上升，伪读出输入节点DN1的电压也上升。
在图9中表示输入到伪预充电电路5c和逻辑电路部81的控制信号PRCIN、预充电信号发生电路80所输出的预充电信号PRC、伪读出输入节点DN1以及逻辑电路部81的内部节点N6的电压波形。控制信号PRCIN是以用地址迁移检测电路等生成的信号为基础、使用倒相延迟电路生成的信号，“H”电平期间对预充电期间是十分长的信号。用该控制信号PRCIN的上升沿，决定预充电信号PRC的上升沿，预充电信号PRC的下降沿，即决定本发明电路1的预充电期间的定时，用伪读出输入节点DN1的电压变化决定。据此，即使工作电压和工作温度等变化，本发明电路1的预充电期间也能够由预充电信号PRC确保必要的足够的期间。
在图10中表示控制信号PRCIN、用地址迁移检测电路生成的信号以及输入到配备了本发明电路1的半导体器件的地址信号的定时关系。在图10例示的定时中，表示接受地址迁移检测信号ATDP的下降沿，控制信号PRCIN上升的例子。另外，为了调整预充电信号PRC的下降沿定时，例如，可以向逻辑电路部81添加倒相延迟电路，也可以使伪位线DBL的长度成为与连接在存储单元阵列7上的位线BL不同的长度，调整伪位线DBL的寄生电容、寄生电阻。
接着，说明本发明电路1的反馈型偏置电路2的另一实施例。在图11中表示另一实施例的反馈型偏置电路26的电路例。图11的反馈型偏置电路26用与图1的反馈型偏置电路2相同的传输门20和将基准电压Vr及节点N2的电压作为输入的比较电路27构成。在节点N2的电压比基准电压Vr低的情况下，内部节点N3向“H”电平迁移，在节点N2的电压高的情况下，向“L”电平迁移。据此，在存储单元的阈值电压高和低的情况下，在传输门20的导通/关断工作中产生差异，读出输入节点N1的电压变化变为更高速。其结果是，能够实现稳定的高速读出。
接着，说明发生输入到本发明电路1的负载电路3的PMOS32的栅上的偏置电压VBIAS的偏置电压发生电路。在图12中表示偏置电压发生电路90的一个电路结构例。
如图12所示，偏置电压发生电路90配备：与图1的反馈型偏置电路2有相同电路结构的基准反馈型偏置电路92；与图1的负载电路3同样用2个PMOS的串联电路形成的基准负载电路93；与位线选择晶体管8有相同特性的NMOS94；例如与存储器阵列7内的存储单元有相同元件结构的偏置电压发生用基准单元91而被构成。偏置电压VBIAS是由基准负载电路93和偏置电压发生用基准单元91的电流决定的规定的电压，成为负载电路3的PMOS32的栅输入。偏置电压VBIAS能够通过偏置电压发生用基准单元91的阈值电压自由地调整。另外，基准负载电路93的电流供给能力例如能够通过调整PMOS31、32的栅宽度或者栅长度自由地调整。另外，偏置电压发生电路90的内部节点N7与连接在存储器阵列7内的存储单元上的位线BL不同，是非常短的布线，另外，输入到偏置电压发生用基准单元91中的栅电压也可以输入连接在存储单元上的字线电压。由于像存储器阵列7内的存储单元那样，没有在内部节点N7上连接多个存储单元，偏置电压发生用基准单元91的栅电压也能够高速迁移。因此，能够以非常短的时间输出上述规定的电压作为偏置电压VBIAS，对于负载电路3使偏置电压VBIAS成为必要的时间，能够无问题地发生上述规定的电压。基准反馈型偏置电路92是用于固定偏置电压发生用基准单元91的漏电压(节点N7的电压)的电路，如果没有因该电压的变动引起对输入到负载电路3的PMOS32的栅上的偏置电压VBIAS特性的影响问题，不一定必须设置。
在图13中表示偏置电压发生电路的另一电路结构例。图13所示的电路结构例，是在将偏置电压VBIAS共同地供给多个本发明电路1的负载电路的情况下，与由于偏置电压VBIAS所驱动的负载电容增大，要稳定在规定的输出电压需要花费时间的情况对应的结构。如图13所示，将图12的偏置电压发生电路90的输出VBIAS连接在放大电路95的节点VBIAS上，将放大电路95的节点VBIAS2作为负载电路2的PMOS32的栅输入。流过偏置电压发生电路90的节点N7的电流用放大电路95放大，能够缩短节点VBIAS2的输出电压达到稳定所需的时间。
在上述实施例中，虽然说明了将输入到预充电电路5中的预充电信号PRC输入到本发明电路1的负载电路3的PMOS31的栅上的结构，但负载电路3的PMOS31的栅输入不一定是预充电信号PRC也没有关系。例如，如图14所示，预充电信号PRC的后半部至少从位线BL充电结束定时之前到预充电期间结束为止的期间，只要是成为“H”电平的控制信号即可。通过将该控制信号作为栅输入，在位线BL的充电结束后，利用负载电路3能够防止读出输入节点N1的电压被不必要地充电。另外，PMOS31的栅输入从预充电期间的开始前是“H”电平也没有关系。
此外，如上述实施例那样，本发明电路1能够应用于存储器阵列7内的存储单元是闪速存储单元的闪速存储器中，除闪速存储器阵列以外，也能够应用于以存储单元电流的大小存储数据的用存储器元件构成的存储器阵列。例如，也能够应用于配备了用将电荷保持区配备在控制栅的侧方的侧壁型非易失存储单元(称为侧壁存储器的存储器元件)构成的存储器阵列的半导体存储器件。
以上，如详细说明过的那样，通过采用本发明电路，能够高速进行存储单元读出工作，实现半导体存储器件的性能提高。另外，即使在位线电容和电阻大的情况下，也能够有效地进行高速读出工作，通过延长位线长度、减少存储器阵列的块分割，能够实现芯片尺寸缩小，对降低制造成本也有贡献。
虽然已用优选的示例对本发明进行了叙述，但须知，在不脱离本发明的宗旨与范围的情况下，允许由专业技术人员作各种修改和变更。因此，本发明应该用所附的权利要求量度。

Claims (15)

1、一种半导体读出电路，其特征在于：
配备：
在读出存储于存储单元中的信息前，将连接在上述存储单元中的位线充电到规定的预充电电压的预充电电路；
进行控制使上述位线的电压成为规定电压的反馈型偏置电路；
通过上述反馈型偏置电路的传输门，放大并检测连接在上述位线上的读出输入节点的电压变化的读出放大器；以及
对上述读出输入节点充电的负载电路，
上述负载电路在上述预充电电路激活的预充电期间的至少结束之前的一定期间的期间不被激活，在上述预充电期间结束后被激活。
2、如权利要求1所述的半导体读出电路，其特征在于：
上述读出放大器用将上述读出输入节点的电压与规定的基准电压作为差动输入的比较电路构成。
3、如权利要求2所述的半导体读出电路，其特征在于：
配备了发生上述基准电压的基准电压发生电路，
上述基准电压发生电路配备：
与上述负载电路有相同电路结构的基准负载电路；
与上述预充电电路有相同电路结构的基准预充电电路；
与上述反馈型偏置电路有相同电路结构的基准反馈型偏置电路；以及
与上述存储单元有相同元件结构的基准单元。
4、如权利要求3所述的半导体读出电路，其特征在于：
上述基准电压发生电路用一对基准电压发生电路构成，其中包括：上述基准单元的单元电流被设定为与上述存储单元的1个存储状态对应的单元电流的第1基准电压发生电路和上述基准单元的单元电流被设定为与上述存储单元的另一存储状态对应的单元电流的第2基准电压发生电路。
上述第1基准电压发生电路所发生的第1基准电压和上述第2基准电压发生电路所发生的第2基准电压被并联输入到上述比较电路的上述差动输入的一方。
5、如权利要求1所述的半导体读出电路，其特征在于：
配备至少在上述负载电路未被激活的期间中，将上述读出输入节点的电压保持为规定的保持电压的保持电路。
6、如权利要求5所述的半导体读出电路，其特征在于：
上述保持电路配备其源连接在上述读出输入节点上、其漏连接在电源电压上、其栅连接在决定上述保持电压的规定的中间电压上的N型MOSFET而被构成。
7、如权利要求6所述的半导体读出电路，其特征在于：
上述中间电压从上述反馈型偏置电路内的内部节点提供。
8、如权利要求7所述的半导体读出电路，其特征在于：
上述中间电压作为上述反馈型偏置电路内的上述传输门的栅电压和上述电源电压的中间的电压，由上述反馈型偏置电路内的电路常数决定。
9、如权利要求1所述的半导体读出电路，其特征在于：
上述负载电路使用能够通过将上述负载电路所供给的电流量输入到栅上的偏置电压控制的P型MOSFET构成，
调整上述偏置电压，使上述P型MOSFET的电流量进入随上述存储了单元的上述存储的信息而变化的存储单元电流的范围内。
10、如权利要求9所述的半导体读出电路，其特征在于：
配备发生上述偏置电压的偏置电压发生电路，
上述偏置电压发生电路配备：
偏置电压发生用基准单元；以及
流过与上述偏置电压发生用基准单元的单元电流相同的负载电流量，能够根据该负载电流量而控制上述负载电路的负载电流量的第2负载电路，
上述偏置电压发生用基准单元的单元电流被设定在与上述存储单元的2个存储状态对应的2个单元电流的中间。
11、如权利要求1所述的半导体读出电路，其特征在于：
配备了发生使上述预充电电路激活的预充电信号的预充电信号发生电路，
上述预充电信号发生电路配备：
模拟上述位线的伪位线；
能够以与上述预充电电路相同的充电电流，将上述伪位线充电到相同的充电电压的伪预充电电路；
与控制上述伪位线的电压使之成为规定电压的上述反馈型偏置电路相同电路结构的伪反馈型偏置电路；以及
能够通过上述伪反馈型偏置电路的传输门，用与上述负载电路相同的充电电流对连接在上述伪位线上的伪读出输入节点充电的伪负载电路，
基于上述伪读出输入节点的电压，检测上述伪位线的充电状态，停止上述预充电信号的发生。
12、如权利要求1所述的半导体读出电路，其特征在于：
上述反馈型偏置电路配备将规定的基准电压与上述位线的电压作为差动输入的比较电路，该比较电路的输出作为上述传输门的栅输入而被构成。
13、一种半导体存储器件，其特征在于：
配备权利要求1所述的半导体读出电路而成。
14、如权利要求13所述的半导体存储器件，其特征在于：
上述半导体读出电路中的上述存储单元是浮置栅结构的非易失性存储单元。
15、如权利要求13所述的半导体存储器件，其特征在于：
上述半导体读出电路中的上述存储单元是将电荷保持区配备在控制栅的侧方的侧壁型非易失性存储单元。
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