CN101136241B - 半导体存储装置 - Google Patents

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Abstract

半导体存储装置，具备：具有栅极、源极和漏极，借助于在上述源极和上述漏极之间流动的电流写入数据的多个存储单元；连接到上述存储单元的栅极上的多条字线；连接到上述存储单元的漏极上的多条位线；通过上述位线检测上述存储单元的数据，通过上述位线向上述存储单元写入数据，并锁存所读出的数据或应当写入的数据的多个读出放大器；从上述读出放大器连接或切断上述位线的多个传输门电路，在向连接到上述字线中被激活的字线的多个上述存储单元连续地写入数据的串行存取的期间内，在与该多个存储单元对应的多个上述读出放大器锁存了数据之后，上述多个传输门电路把该多个读出放大器与该多个读出放大器所对应的多条位线连接起来。

Description

半导体存储装置
相关申请的交叉引用
本申请基于并要求在先日本专利申请2006-231181(2006年8月28日提交)的优先权，其全部内容通过引用结合于此。
技术领域
本发明涉及半导体存储装置，例如，涉及使电流在源极和漏极之间流动来写入数据的半导体存储装置。
背景技术
近年来，作为被人们期待为取代DRAM(动态随机存取存储器：Dynamic Random Access Memory)的存储器的半导体存储装置，有FBC(浮体单元：Floating Body Cell)存储器、MRAM(磁随机存取存储器：Magnetic Random Access Memory)、PRAM(相变随机存取存储器：Phase Change Random Access Memory)等等。DRAM虽然在数据写入时在存储单元中没有电流流动，但是，FBC存储器、MRAM和PRAM则要采用使电流在存储单元中流动的办法写入数据。例如，FBC存储器形成在SOI(绝缘体上的硅)衬底上具备浮体(以下，也叫做体)的FET(场效应晶体管)，使电流在该体内流动。借助于此，FBC存储器控制要贮存于体内的多数载流子的个数，并根据多数载流子的个数的多少存储数据‘1’或‘0’。
这样，在数据写入时，FBC要消耗电流。在现有的FBC存储器中，在要进行脉冲串模式等的串行存取的情况下，在正在进行该串行存取的期间内，读出放大器就要根据锁存数据连续给存储单元施加写入偏置电压。为此，在现有的FBC存储器的情况下，就存在着消耗电流大的问题。
为了解决该问题，有仅仅把在数据写入时所选择的列的位线连接到读出放大器上，使电流仅仅在已连接到该位线上的选择存储单元中流动的方式。但是，在该方式中存在着这样的问题：为了仅仅把选择位线连接到读出放大器上而需要追加电路，使得读出放大器的电路规模变大。
发明内容
本发明的实施形态的半导体存储装置，具备：具有栅极、源极和漏极，借助于在上述源极和上述漏极之间流动的电流写入数据的多个存储单元；连接到上述存储单元的栅极上的多条字线；连接到上述存储单元的漏极上的多条位线；通过上述位线检测上述存储单元的数据，通过上述位线向上述存储单元写入数据，并锁存所读出的数据或应当写入的数据的多个读出放大器；从上述读出放大器连接或切断上述位线的多个传输门电路，在向连接到上述字线中被激活的字线的多个上述存储单元连续地写入数据的串行存取的期间内，在与该多个存储单元对应的多个上述读出放大器锁存了数据之后，上述多个传输门电路把该多个读出放大器与该多个读出放大器所对应的多条位线连接起来。
附图说明
图1的框图示出了本发明的实施形态的FBC存储装置的构成。
图2的电路图示出了存储单元阵列MCAL、MCAR的内部构成。
图3的剖面图示出了存储单元MC和虚设单元DC的构造。
图4的电路图示出了读出放大器S/Ai的构成。
图5的电路图示出了脉冲串长度计数器BLC的内部构成。
图6的电路图示出了脉冲串长度计数器BLC的内部构成。
图7示出了熔丝fj的构成。
图8示出了半加器HA的内部构成。
图9的定时图示出了实施形态1的FBC存储装置的数据写入时的动作。
图10的定时图示出了脉冲串模式的脉冲串长度计数器BLC的动作。
图11的定时图示出了实施形态2的FBC存储装置的数据写入时的动作。
图12是本发明的实施形态3的读出放大器S/A的电路图。
图13的定时图示出了实施形态3的FBC存储装置的数据写入时的动作。
图14的定时图示出了实施形态4的FBC存储装置的数据写入时的动作。
图15的电路图示出了实施形态5的存储单元阵列MCAL、MCAR的内部构成。
图16的电路图示出了实施形态5的读出放大器S/A的构成。
图17的电路图示出了实施形态6的FBC存储器的构成。
图18的定时图示出了实施形态6的FBC存储装置的动作。
图19的电路图示出了实施形态7的FBC存储器的构成。
图20的电路图示出了实施形态7的读出放大器S/Ai的构成。
图21的电路图示出了实施形态8的FBC存储装置的构成。
体实施方式
以下，参看图面说明本发明的实施形态。本实施形态，并不是对本发明进行限定。
实施形态1
图1的框图示出了本发明的实施形态的FBC存储装置的构成。FBC存储装置，具备读出放大器S/A，设置在读出放大器S/A的两侧的存储单元阵列MCAL、MCAR。行译码器RD选择存储单元阵列MCA的字线，列译码器CD选择存储单元阵列MCA的位线。行地址缓冲器RAB从外部接受行地址，并将之暂时存放起来，向行译码器RD输出。列地址缓冲器CAB从外部接受列地址，将之暂时存放起来，向列译码器CD输出。DQ缓冲器DQB被连接到读出放大器SA和输入输出部之间。DQ缓冲器DQB，为了把来自读出放大器SA的读出数据当作输入输出数据I/O向外部输出而暂时存放该数据，或者，为了向读出放大器SA发送来自外部的数据而暂时存放该数据。读出放大器控制器SAC控制读出放大器S/A。存储器控制器MC接受来自外部的指令信号，控制FBC存储装置内的各个部分。
本实施形态的FBC存储装置，在读出放大器控制器SAC与存储单元控制器MC之间，还具备脉冲串长度计数器BLC。脉冲串长度计数器BLC，被构成为使得对脉冲串模式中的列的存取次数进行计数。在这里，脉冲串模式，是采用指定某一行地址的办法，从该地址开始对连续的多个列地址进行存取，串行地读出/写入数据的模式。在脉冲串模式中，把对连接到激活后的字线上的多个的存储单元(多个列)连续进行存取叫做串行存取。脉冲串长度，是在某一脉冲串模式中，要连续地向读出放大器S/A写入的数据的个数，或要从读出放大器连续地读出的数据的个数。
脉冲串长度计数器BLC，在变成为与预先设定了存取次数的脉冲串长度相等的情况下，使作为第1信号的最终列信号LASTCOL激活化。换句话说，脉冲串长度计数器BLC，在连续地向与连续的列对应的读出放大器S/A写入的次数，或者，从读出放大器S/A连续地读出的次数，变成为与脉冲串长度相等的情况下，使最终列信号LASTCOL激活化。
在最终列信号LASTCOL为非激活性的时候，数据被锁存到与所选择的列对应的读出放大器S/A内。这时，所选择的列的位线还从读出放大器S/A断开。一直到存取次数变成为脉冲串长度为止，位线都从读出放大器S/A断开，而且，读出放大器S/A维持锁存着数据的状态。
当最终列信号LASTCOL变成为激活性后，脉冲串长度计数器BLC就控制读出放大器控制器SAC，借助于串行存取把包括与所选择的列对应的多条位线的位线，连接到与它们对应的多个读出放大器S/A上。借助于此，可以借助于串行存取把包括所锁存的数据的数据写入或者回写到与这些列对应的多个存储单元内。
AND门电路G10，输入脉冲串开始信号BST和时钟信号CLK，并将这些信号的逻辑与作为脉冲串时钟BCLK输出。脉冲串模式开始后，脉冲串开始信号BST上升，AND门电路G10将时钟信号CLK作为脉冲串时钟通过脉冲串长度计数器BLC。脉冲串长度计数器BLC采用对某一脉冲串模式下的脉冲串时钟BCLK进行计数的办法，可以知道串行存取的次数。至于脉冲串长度计数器BLC的构成，将在后边参照图5详细地进行说明。
另外，所谓激活化意味着开启或驱动元件或电路，所谓非激活化意味着关闭或停止元件或电路。因此，请注意有时候HIGH(高电位电平)的信号是激活化信号，有时候LOW(低电位电平)的信号是激活化信号。例如，NMOS晶体管要采用使栅极变成为HIGH的办法进行激活化。另一方面，PMOS晶体管则要采用使栅极变成为LOW的办法进行激活化。
图2的电路图示出了存储单元阵列MCAL、MCAR的内部构成。FBC存储装置，具备：存储单元MC；第1虚设单元DC0；第2虚设单元DC1；字线WLLi、WLRi(i是整数)(以下，也叫做WL)；虚设字线DWLL、DWLR(以下，也叫做DWL)；位线BLLi、BLRi(以下，也叫做BL)；读出放大器S/Ai(以下，也叫做S/A)；平衡线EQLL、EQLR(以下，也叫做EQL)；平衡晶体管TEQL、TEQR(以下，也叫做TEQ)；平均化线AVGL、AVGR(以下，也叫做AVG)；平均化晶体管TAVL、TAVR(以下，也叫做TAV)。
存储单元MC，排列成矩阵状，构成存储单元阵列MCAL、MCAR(以下，也叫做MCA)。字线WL在行方向上延伸，连接到存储单元MC的栅极上。字线WL在读出放大器S/A的左右各设置256条，在图2中，用WLL0～WLL255和WLR0～WLR255表示。位线BL在列方向上延伸，连接到存储单元MC的源极或漏极上。位线BL，在读出放大器S/A的左右各设置1024条。在图2中，用BLL0～BLL1023和BLR0～BLR1023表示。字线WL和位线BL彼此垂直相交，在其各个交点上设置存储单元MC。这些单元被叫做交叉点型单元。另外，行方向和列方向也可以互相交换。
在数据的读出/写入动作之前，先分别把极性彼此相反的数据‘0’和数据‘1’存储到虚设单元DC0和DC1内。向虚设单元DC0、DC1进行的数据写入，通常紧接在电源投入之后进行。作为极性，表示数据的逻辑值‘0’或‘1’。虚设单元DC0、DC1，用来在检测存储单元MC的数据时产生基准电位Vref。基准电位Vref是数据‘0’的检测电位与数据‘1’的检测电位之间的大体上中间的电位。读出放大器S/A内的电流镜像电路(参看图4)通过位线BL使电流流向存储单元MC。借助于此，存储单元MC的数据就被传达给读出放大器S/A内的读出结点。读出放大器S/A根据读出放大器S/A内的读出结点电位比基准电位Vref高还是低，识别数据的逻辑值‘0’或‘1’。
虚设单元DC0和虚设单元DC1朝向字线WL的延伸方向(行方向)交互地进行排列。虚设单元DC0和虚设单元DC1的个数被设置为相同。
虚设字线DWL在行方向上延伸，连接到虚设单元DC的栅极上。虚设字线DWL在读出放大器S/A的左右各设置1条，在图2中，用DWLL和DWLR表示。
平衡线EQL连接到平衡晶体管TEQ的栅极上。平衡晶体管TEQ连接在位线BL与地之间。在平衡晶体管中，采用把位线BL连接到地的办法，使各条位线BL的电位变成为与接地电位相等。
平均化线AVG，连接到平均化晶体管TAV的栅极上。平均化晶体管TAV连接到彼此相邻的2条位线BL间，彼此串联地进行连接。平均化晶体管TAV，在数据读出时，采用使同数的虚设单元DC0和虚设单元DC1短路的办法，使流向虚设单元DC0和DC1的电流平均化，产生基准电位Vref。采用使用基准电位Vref的办法，电流镜像电路可以精度良好地产生数据‘1’的电流和数据‘0’的电流之间的中间电流。
图3的剖面图示出了存储单元MC和虚设单元DC的构造。另外，虚设单元DC具有与存储单元MC同样的构成。存储单元MC，设置在包括支持衬底10、BOX层20和SOI层30的SOI衬底上。在SOI层30内，设置有源区60和漏区40。浮体50形成于源区60和漏区40之间的SOI层30。体50是与源区60和漏区40相反导电类型的半导体。在本实施形态中，存储单元MC是N型FET。体50采用把其一部分或全部用源区60、漏区40、BOX层20、栅极绝缘膜70和STI(浅沟隔离)(未图示)包围起来的办法变成为电浮置状态的。FBC存储器，可以根据体50内的多数载流子的个数存储数据。
例如，设存储单元MC是N型MIFET。此外，把贮存在体50内的空穴多的状态定义为数据‘1’，把空穴少的状态定义为数据‘0’。
为了把数据‘1’写入到存储单元MC内，在饱和状态下使存储单元MC动作。例如，把字线WL偏置为1.5V，把位线BL偏置为1.5V。源极是地GND(0V)。借助于此，在漏区附近就会产生碰撞离子化，大量地产生电子-空穴对。因碰撞离子化而产生的电子流向漏区，空穴则贮存在电位低的体内。在用碰撞离子化产生空穴时流动的电流与体-源区间的pn结处的正向电流平衡时，体电压达到平衡状态。该体电压约为0.7V。
在写入数据‘0’时，就要使位线BL降低成负的电压。例如，使位线BL的电位降低到-1.5V。借助于该动作，可以在正方向上把体50-漏40间的pn结偏置得大。贮存在体50内的空穴向漏40排出，把数据‘0’存储到存储单元MC内。
在数据的读出动作中，虽然要使字线WL与数据写入时同样变成为激活，但是，与数据‘1’的写入时相比，要把位线BL设定得低。例如，要把字线WL设定为1.5V，把位线BL设定为0.2V。使存储单元MC在线性区域动作。存储数据‘0’的存储单元MC和存储数据‘1’的存储单元MC，由于贮存在体50内的空穴数的不同，在存储单元MC的阈值电压中不相同。采用检测该阈值电压的差的办法，识别数据‘1’和数据‘0’。在读出时使位线BL为低电压的理由在于，如果使位线BL的电压为高而把存储单元MC偏置成饱和状态，则在读出数据‘0’的情况下，就存在着数据‘0’因碰撞离子化而变成数据‘1’的危险性。
图4的电路图示出了读出放大器S/Ai(以下，也叫做S/A)的构成。读出放大器S/A，连接到设置在左右的每边各1条的位线BLLi和BLRi(以下，也叫做BL)上，被设置为与各个位线对BLLi和BLRi相对应。这样，在本实施形态中，采用的是开放位线构成。因此，在数据的读出时，位线对BLLi和位线对BLRi中的一方传达数据，另一方则传达基准电位。
读出放大器S/A，包括一对读出结点SNLi(以下，也叫做SNL)和SNRi(以下，也叫做SNR)。读出结点SNL通过传输门电路TGL1连接到位线BLLi上，通过传输门电路TGL2连接到位线BLRi上。读出结点SNR通过传输门电路TGL2连接到位线BLL上，通过传输门电路TGR1连接到位线BLR上。
传输门电路TGL1、TGR1，由信号Φt进行ON/OFF控制。传输门电路TGL2，由信号FBL和BFBL进行ON/OFF控制。传输门电路TGR2，由信号FBR和BFBR进行ON/OFF控制。
例如，在数据读出动作的情况下，读出放大器S/A读出存储单元MC的数据，通过DQ缓冲器DQB向外部输出该数据，同时，把该数据回写到存储单元MC。在读出位线BLL上的数据‘1’的情况下，由于N型存储单元MC的阈值电压变得比基准电位更低，故读出结点SNL的电位也变得比基准电位SNR的电位更低。另一方面，为了向存储单元MC回写数据‘1’，就必须向位线BLL供给高电位。于是，就要采用使传输门电路TGL2变成为ON的办法，把本身为高电位的读出结点SNR连接到位线BLL上。
读出放大器S/A，包括交叉耦合型动态锁存电路(以下，叫做锁存电路)RC1和RC2。锁存电路RC1由串联在读出结点SNL和SNR之间的2个p型晶体管TP1和TP2构成。晶体管TP1的栅极连接到读出结点SNR上。晶体管TP2的栅极连接到读出结点SNL上。就是说，晶体管TP1和TP2的各个栅极，对于读出结点SNL和SNR进行交叉耦合。锁存电路RC2，由串联连接到读出结点SNL和SNR之间的2个n型晶体管TN1、TN2构成。晶体管TN1的栅极连接到读出结点SNR上，晶体管TN2的栅极连接到读出结点SNL上。就是说，晶体管TN1和TN2的各个栅极也对于读出结点SNL和SNR进行交叉耦合。锁存电路RC1和RC2分别借助于信号SAP和BSAN的激活化进行驱动。
读出放大器S/A，还包括P型晶体管TP3～TP8。晶体管TP3～TP8，构成电流镜像型电流负载电路，被构成为使得在读出结点SNL和SNR中流动相等的电流。晶体管TP3和TP4由负载信号BLOADON进行控制，起着在电源VBLH和上述电流镜像电路之间进行开关的开关元件的作用。在这里，VBLH表示在向存储单元MC写入数据‘1’时施加给位线BL的高电位。晶体管TP7和TP8分别由信号CML和CMR进行控制，分别把晶体管TP5和TP6的栅极连接到读出结点SNL和SNR上。借助于此，晶体管TP5和TP6就可以使基于基准电位的电流相等地流向读出结点SNL和SNR。
n型晶体管TN3，连接到读出结点SNL和SNR之间，由信号SHORT进行控制。晶体管TN3，采用在读出/写入动作之前使读出结点SNL和SNR短路的办法使读出结点SNL和SNR得到平衡。
n型晶体管TN4连接到DQ线和读出结点SNL之间，n型晶体管TN5连接到BDQ线和读出结点SNR之间。晶体管TN4和TN5的各个栅极连接到列选择线CSLi(以下，也叫做CSL)。DQ线和BDQ线，连接到DQ缓冲器DQB上。DQ缓冲器DQB，就像在图1中所说明的那样，与I/O焊盘连接，在数据的读出时为了向外部输出，暂时存放来自存储单元MC的数据。此外，在数据的写入时，为了向读出放大器S/A传达，要暂时存放来自外部的数据。因此，列选择线CSL在向外部读出数据或从外部读入数据时被激活化，使得可以把读出结点SNL和SNR连接到DQ缓冲器上。在刷新时，列选择线CSL维持非激活性状态。
图5和图6的电路图示出了脉冲串长度计数器BLC的内部构成。图5所示的加法运算电路AC对脉冲串时钟信号BCLK的上升次数(脉冲数)进行计数。加法运算电路AC由图8所示的多个半加器HA连接而成。加法运算电路AC，把来自各个半加器HA的进位Ck(k＝2，4，6，16，32，64)作为信号ACTi输出。上电复位信号BPRST，在电源投入之初是低电平(LOW)，把所有的半加器HA和进位Ci初始化成低电平。在电源投入后过了一会，上电复位信号BPRST变成为高电平(HIGH)，使半加器HA内的锁存功能变成为激活状态。
示于图6的门电路GC，被构成为使之借助于来自加法运算电路AC的信号ACTi输出最终列信号LASTCOL。门电路GC具有设定脉冲串长度的功能。
由AND门电路构成的门电路群GG1，输入信号ACTi，输出信号BLj(j＝4，8，16，32，64)。信号ACTi和信号BLj之间的关系如下。在ACT2和ACT4为1(高电平)的情况，BL4变成为1(高电平)。在ACT2～ACT8为1(高电平)的情况下，BL4和BL8变成为(高电平)，在ACT2～ACT16为1(高电平)的情况下，BL4～BL16变成为(高电平)。在ACT2～ACT32为1(高电平)的情况下，BL4～BL32变成为(高电平)。在ACT2～ACT64为1(高电平)的情况下，BL4～BL64变成为(高电平)。
由AND门电路构成的门电路群GG2，输入信号BLj和信号BLjSEL，输出它们的逻辑与。信号BLjSEL是由熔丝fj产生的信号。熔丝fj的构成示于图7。结点Nf通过高电阻元件连接到电源VBLH上，并通过光学熔丝接地。光学熔丝的电阻，与高电阻元件的电阻相比非常低。为此，在熔丝fj熔断之前，信号BLiSEL是低电平。另一方面，当熔丝fj熔断后，信号BLjSEL就变成为高电平。由于信号BLjSEL变成为高电平，故与每一者对应的信号BLj就变成为有效。例如，在熔丝16熔断了的情况下，信号BL16SEL就将变成为高电平，除此之外的信号BLjSEL则维持原有的低电平不变。因此，信号BL16变成为有效，信号BL4、BL8、BL32和BL64则变成为无效。这意味着把脉冲串长度设定成了‘16(4位)’。在该情况下，在列存取数不足16时，门电路群GG2就都输出低电平。当列存取数达到了16时，在门电路群GG2中，只有输入信号BL16的AND门电路输出高电平信号。借助于此，OR门电路G20输出高电平信号，AND门电路G30使信号BCLK变成为有效。这时，从门电路G30输出的信号BCLK就变成为最终列信号LASTCOL。
图5和图6所示的脉冲串长度计数器BLC，可把脉冲串长度设定为‘2(1位)～64位(6位)’。但是，采用增加图5所示的半加器HA的个数且同时增加图6所示的门电路群GG1、GG2内的门电路个数和熔丝个数的办法，可把脉冲串长度设定为128(7位)以上。
图8示出了半加器HA的内部构成。NAND门电路G40，在电源投入后，上电复位信号BPRST变成为高电平后，起着反相器的作用。半加器HA在来自前一级的进位Ci-1变成为高电平时不动作。半加器HA在来自前一级的进位Ci-1变成了低电平时，进位Ci上升或下降。进位BCi是进位Ci的反相信号。
图9的定时图示出了实施形态1的FBC存储装置的数据写入时的动作。在本实施形态中，用脉冲串模式，对于4个列0～3的读出放大器S/A0～S/A3连续地写入数据。因此，脉冲串长度的设定，是‘4(2位)’，所以，仅仅图6的熔丝F4被熔断。脉冲串长度的设定在FBC存储装置的制造时预先进行。也可以不使用由图7所示的熔丝进行的编程方式而代之以使用由非易失性存储器或易失性存储器进行的编程方式。得益于此，脉冲串长度的设定就可以在向产品组装FBC存储装置时或者在使用这样的产品前进行设定。
在数据写入动作中，把存储单元MC的数据读入读出放大器S/A，把该数据更新成来自DQ缓冲器DQB的写入数据，然后，再从读出放大器S/A向存储单元MC写入该写入数据。在本实施形态中，假定为字线WLL0被激活化。设读出放大器S/A通过位线BLL向存储单元MC写入写入数据。
首先，采用使行激活信号BRAS变成为激活(LOW)的办法，结束预充电，使字线WLL的虚设字线DWLR的选择成为可能。在t1处，采用使信号EQLL和EQLR为LOW的办法，关闭图2所示的平衡晶体管TEQL和TEQR。借助于此，使短路到地(VSL)的位线BLLi和BLRi都变成为高阻抗状态。与此同时，采用使信号SHORT为LOW的办法，在读出放大器对SNLi和SNRi间切断。然后，在t1处，采用使信号AVGL下降成LOW的办法，使图2所示的平均化晶体管TAVL变成为OFF。借助于此，存储单元阵列MCAL内的位线BLLi就可以彼此分离。另一方面，信号AVGR由于维持着HIGH，故平均化晶体管TAVR是ON状态。得益于此，存储单元阵列MCAR内的位线BLRi就保持连接着的状态不变。
采用使信号CML为高电平的办法，晶体管TP7变成为OFF。采用使信号CMR为维持低电平不变的办法，维持读出结点SNRi和晶体管TP6的栅极之间的连接。
在t1处，信号FBL、FBR是LOW。因此，传输门电路TGL2、TGR2成为OFF。位线BLLi和读出结点SNRi被切断，位线BLRi、读出结点SNLi也被切断。但是，信号Φt由于是HIGH，故位线BLLi和读出结点SNLi维持连接，位线BLRi和读出结点SNRi也维持连接。
由于信号BLOADON是LOW，电流镜像电路就要经由读出结点SNLi、SNRi和位线BLLi、BLRi，从电源VBLH向存储单元MC和虚设单元DC流入相等的电流。借助于该电流，就可以在读出结点对SNLi和SNRi之间呈现电位差(信号差)。
在该信号的电位超过了某一恒定值的时候(t2)，使信号Φt成为LOW。借助于此，就可以切断位线BLLi、BLRi和SNLi、SNRi。
在t2处，信号SAP和BSAN被激活化。借助于此，锁存电路RC1和RC2放大传达给读出结点SNLi和SNRi的信号，把该放大后的信号锁存于读出结点SNLi和SNRi。这样，数据的读出对于列0～3同时执行。
在t3处，在锁存结束后，紧接着在列0中使列选择线CSL0被激活化。借助于此，在t3～t4处，向读出放大器S/A0传达写入数据，更新锁存在读出放大器S/A0内的数据。例如，在列0中，选择存储单元MC存放有数据‘0’，写入数据是‘1’。因此，在t3～t4处，读出放大器SNL0的信号电平和读出结点SNR0的信号电平就逆转过来。读出放大器S/A0在锁存了写入数据后，在t4处，列选择线CSL0成为非激活。
在t4～t5处，列1被选择，与t3～t4处的列0同样，读出放大器S/A1锁存写入数据。在t5～t6处，列2被选择，读出放大器S/A2锁存写入数据。此外，在t6～t8处，列3被选择，读出放大器S/A3锁存写入数据。
在这里，要注意一直到列3被选为止，信号FBL和BFBL都维持非激活状态这一点。在信号FBL和BFBL维持着非激活状态的期间之内，读出放大器S/A0～S/A3，分别不与位线BLL0～BLL3连接，维持锁存着写入数据的状态。
在t7～t8处，信号FBL和BFBL被激活化。借助于此，读出放大器S/A0～S/A3与它们所对应的位线BL连接，向存储单元MC写入写入数据。
采用使来自图1的脉冲串长度计数器BLC的最终列信号LASTCOL被激活化的办法，读出放大器控制器SAC使信号FBL和BFBL激活化。
在现有的FBC存储装置的情况下，在脉冲串模式中，从列0的选择时(t3)到列3的选择时(t8)为止，信号FBL和BFBL被激活化。在该情况下，在所有的列中，在t3～t8期间之内，电流继续从读出放大器S/A向位线流动。
另一方面，在本实施形态中，仅仅在选择了列3后紧接着的t7～t8中，信号FBL和BFBL才被激活化。就是说，在读出放大器S/A0～S/A3保持了写入数据后，传输门电路TGL2才分别把读出放大器S/A0～S/A3和位线BLL0～BLL3连接起来。因此，在数据的写入时使用的偏置电流，只要仅仅在t7～t8的期间内从所有的列的读出放大器流向位线即可。其结果是，采用本实施形态，可以减小在脉冲串模式的数据写入时的消耗电流。
图10的定时图示出了脉冲串模式的脉冲串长度计数器BLC的动作。参看图10，对于对向列0～3进行的串行存取的次数进行计数的手法进行说明。时钟信号CLK，确定FBL存储装置的存取动作的定时。在脉冲串模式中，脉冲串开始信号BST被激活化。当脉冲串开始信号被激活化后，图1的AND门电路G10把时钟信号CLK变成为时钟BCLK向脉冲串长度计数器BLC送出。脉冲串长度计数器BLC，对时钟信号BCLK的脉冲数进行计数。在本实施形态中，由于脉冲串长度是‘4(2位)’，故脉冲串长度计数器BLC在计数到了时钟信号BCLK的第4个脉冲时，使最终列信号CASTCOL激活化。
当最终列信号CASTCOL激活化后，读出放大器控制器SAC控制读出放大器S/A，使信号FBL、BFBL激活化。借助于此，图4的传输门电路TGL2把所有的列的位线全都连接到与它们对应的读出结点上。这时，已锁存在读出结点上的数据向连接到位线上的存储单元MC写入。
另外，在最终列信号LASTCOL被激活化之后，一直到信号FBL和BFBL被激活化为止的期间，可采用在脉冲串长度计数器BLC和读出放大器控制器SAC之间设置延迟电路的办法加以改变。借助于此，就可以在与列3的数据写入同时，使传输门电路TGL2变成为ON状态。其结果是，可以同时向列0～列3的存储单元MC写入数据而不会消耗无用的功率。
这样，在本实施形态的情况下，在脉冲串模式中，读出放大器的传输门电路TGL2，把读出结点和位线连接起来不过是非常短的时间。因此，本实施形态的FBC存储装置，可以减小脉冲串模式的数据写入时的消耗电流。此外，在本实施形态中，由于不需要用来把选择位线连接到读出放大器上的电路，故可以抑制读出放大器S/A的电路规模。
在本实施形态中，可采用使用图6所示的熔丝2和门电路群GG2的办法对脉冲串长度进行编程。在脉冲串长度已知的产品中，也可以采用省略熔丝2和门电路群GG2的办法来固定脉冲串长度。在该情况下，脉冲串长度由门电路群GG1的门电路个数确定。
该脉冲串长度的编程方式，也可以使用非易失性或易失性的存储元件。在该情况下，也可以在把FBC存储装置组装到产品时，或者，在刚刚投入了存储器的电源之后产品使用前，使所希望的脉冲串长度存储在该非易失性的存储元件内。
实施形态2
在实施形态1中，在串行存取的次数达到了规定值时，就使传输门电路TGL2激活化。实施形态2，则在向读出放大器S/A的数据的写入结束的时刻使传输门电路TGL2激活化而与在脉冲串模式下的串行存取的次数无关。数据的写入结束的时刻，就是作为第2信号的信号BRAS变成为非激活的时刻，读出放大器控制器SAC，也可以在信号BRAS变成了非激活时，使信号FBL、BFBL激活化。因此，实施形态2的FBC存储装置，不需要图1的脉冲串长度计数器BLC和门电路G10。
图11的定时图示出了实施形态2的FBC存储装置的数据写入时的动作。在实施形态2中，由于在信号BRAS变成了非激活时，使信号FBL、BFBL激活化，故脉冲串长度可以是任意的。再有，脉冲串长度也可以在每一个读出/写入动作的周期中进行更新。信号BRAS的非激活化，意味着数据的读出/写入结束，变成为预充电状态。
实施形态2中的t1～t6的动作，可以与实施形态1中的t1～t6的动作同样。其次，在t17中，最后的列3的读出放大器S/A3锁存了写入数据后，行地址信号BRAS就被非激活化。
在t18处，伴随着行地址信号BRAS的非激活化，信号FBL、BFBL被激活化。借助于此，在脉冲串模式中，所有的列的读出放大器的传输门电路TGL2，可分别同时把所有的列的读出结点和所有的列的位线连接起来。因此，实施形态2可以得到与实施形态1同样的效果。此外，在实施形态2中，由于不再需要脉冲串长度计数器BLC和门电路G10，故可以减小FBC存储装置全体的尺寸。
另外，信号BRAS非激活化后到信号FBL、BFBL激活化之前的期间，可采用在存储器控制器MC内设置延迟电路的办法进行变更。
实施形态2，可以在信号BRAS非激活化后，不立即使字线WLL0非激活化，在向存储单元MC进行的数据写入结束后再使字线WLL0非激活化的装置中使用。
实施形态3
图12是本发明的实施形态3的读出放大器S/A的电路图。实施形态3的读出放大器S/Ai，不具备锁存电路RC1而代之以具备由PMOS晶体管TP10～TP13构成的第1锁存电路RC10和第2锁存电路RC11，不具备锁存电路RC2而代之以具备由NMOS晶体管TN10～TN13构成的第3锁存电路RC12和第4锁存电路RC13。实施形态3的读出放大器S/A的除此之外的构成，可以与实施形态1的读出放大器S/A的构成同样。
晶体管TP10和TP11，串联地连接到读出结点SNL与SNR之间。晶体管TP12和TP13，串联地连接到读出结点SNL与SNR之间。晶体管TP10和TP12的栅极共通地连接到读出结点SNR上。晶体管TP11和TP13的栅极则共通地连接到读出结点SNL上。就是说，晶体管TP10、TP12和TP11、TP13的各个栅极，对于读出结点SNL和SNR进行交叉耦合。
晶体管TP10、TP11的各个栅极，串联地连接到读出结点SNL和SNR之间。晶体管TN12和TN13串联地连接到读出结点SNL和SNR之间。晶体管TN10和TN12的栅极，共通地连接到读出结点SNR上。晶体管TN11和N13的栅极共通地连接到读出结点SNL上。就是说，晶体管TN10、TN12和晶体管TN11、TN13的各个栅极对于读出结点SNL、SNR进行交叉耦合。
向晶体管TP10和TP11之间的结点，输入信号SAP_READ。向晶体管TP12和TP13之间的结点，输入信号SAP_WRITE。向晶体管TN10和TN11之间的结点，输入信号BSAN_READ。向晶体管TN12和TP13之间的结点，输入信号BSAN_WRITE。
通常，已锁存到读出结点上的数据电压，在用锁存电路内的晶体管进行电压下降后再向存储单元MC传达。为了避免所锁存的数据的电压下降，就必须加大锁存电路内的晶体管的尺寸(W/L)。锁存电路内的晶体管的尺寸(W/L)越大，则该晶体管的电流驱动能力就会变得越大。但是，另一方面，当锁存电路内的晶体管的尺寸(W/L)大时，锁存来自存储单元MC的读出数据的时间和来自DQ缓冲器的写入数据的时间就要变长。这会使读出/写入动作的周期时间长期化。此外，读出数据的锁存时间长期化，意味着流向存储单元MC的贯通电流增多。在这里，W和L分别表示沟道宽度和沟道长度。
于是，在实施形态3中，在读出放大器S/A锁存数据时，就仅仅使用锁存电路RC10(或RC12)。在这里，读出放大器S/A，在读出动作中锁存来自存储单元MC的数据，在写入动作中，锁存来自DQ缓冲器DQB的数据。借助于此，在数据的锁存时，就可以缩短周期时间，而且，可以把贯通电流抑制得低。此外，在写入动作中，读出放大器S/A就可以高速锁存数据。此外，还可以减小晶体管TN4、TN5的尺寸(W/L)。由于向读出放大器S/A进行的写入速度提高，故FBC存储装置可以应对高速脉冲串模式。
另一方面，在读出放大器S/A向存储单元MC写入数据时，使用作为写入电路的锁存电路RC10和RC11这两方(或者RC12、RC13这两方)。借助于此，在进行向存储单元MC的数据写入时，读出放大器S/A，就可以以充分大的电流驱动能力向存储单元MC写入数据，而且，还可以缩短周期时间。
另外，晶体管TP10和TP11的尺寸相等，晶体管TP12和TP13的尺寸也相等。另一方面，虽然晶体管TP10、TP11和TP12、TP13的尺寸也相等，但是，即便是不同也没有什么问题。为了提高上述效果，理想的是晶体管TP12和TP13的尺寸(W/L)比晶体管TP10和TP11的尺寸(W/L)更大一些。此外，晶体管TN10和TN11的尺寸相等，晶体管TN12和TN13的尺寸也相等。另外，虽然晶体管TN10、TN11和TN12、TN13的尺寸也可以相等，但是，即便是不同也没有问题。为了提高上述效果，理想的是晶体管TN12和TN13的尺寸比晶体管TN10和TN11的尺寸(W/L)更大一些。
图13的定时图示出了实施形态3的FBC存储装置的数据写入时的动作。在实施形态3中，已预先设定了脉冲串长度。
在向读出放大器S/A读出数据时，使信号SAP_READ和BSAN_READ激活化(t22)。借助于此，数据就可以仅仅借助于锁存电路RC10和RC12进行锁存。在t23～t24中，在向读出放大器S/A写入来自DQ缓冲器DQB的数据时，仅仅锁存电路RC10和RC12锁存数据。借助于此，读出放大器S/A就可以以小的消耗电流高速地写入数据。
在t27处，在从读出放大器S/A向存储单元MC写入数据时，不仅使信号SAP_READ和BSAN_READ，还使信号SAP_WRITE和BSAN_WRITE激活化。借助于此，不仅通过锁存电路RC10和RC12，还可以通过锁存电路RC11和RC13写入数据。借助于此，读出放大器S/A就可以以充分地大的电流驱动能力向存储单元MC写入数据。
实施形态3的除此之外的动作，与实施形态1的除此之外的动作是同样的，所以省略其说明。
另外，信号SAP_WRITE和BSAN_WRITE，与信号FBL和BFBL同样，可根据最终列信号LASTCOL的激活化进行动作。
实施形态4
实施形态4是实施形态2和实施形态3的组合。实施形态4，与实施形态2同样，在向读出放大器S/A进行的数据写入结束的时刻(信号BRAS变成为非激活性的时刻)使传输门电路TGL2激活化而与在脉冲串模式下的串行存取的次数无关。因此，实施形态4的FBC存储装置不需要脉冲串长度计数器BLC和门电路G10。实施形态4的除此之外的构成，可以与实施形态3的构成同样。信号SAP_WRITE和BSAN_WRITE，与信号FBL和BFBL同样，在信号BRAS变成了非激活时被激活化。
图14的定时图示出了实施形态4的FBC存储装置的数据写入时的动作。在实施形态4中，由于信号FBL、BFBL在信号BRAS变成了非激活时被激活化，故脉冲串长度是任意的。再有，脉冲串长度也可以逐个读出/写入动作周期地进行变更。
实施形态4的t21～t26的动作，可以与实施形态3的t21～t26的动作相同。其次，在t27处，在最后的列3的读出放大器S/A3锁存了写入数据后，行地址信号BRAS被非激活化。
在t38处，伴随着行地址信号BRAS的非激活化，信号FBL、BFBL和信号SAP_WRITE、BSAN_WRITE被激活化。借助于此，由于可以变更锁存电路内的晶体管的尺寸，故实施形态4可以得到与实施形态3同样的效果。
实施形态5
实施形态1～4使用虚设单元和电流镜像电路产生基准电位和基于它们的电流。实施形态5是没有虚设单元和电流镜像电路的实施形态。基准电位由存储单元阵列的外部供给。
图15的电路图示出了实施形态5的存储单元阵列MCAL、MCAR的内部构成。在实施形态5中，去掉了平均化晶体管TAVL、TAVR、信号线AVGL、AVGR、虚设单元DC1和DC0，追加了基准晶体管TREF和信号线VFEF。实施形态5的除此之外的构成，与图2所示的实施形态1的构成是同样的。
信号线VREF，传播在存储单元阵列的外部所产生的基准电位Vref。基准晶体管TREF，连接到信号线VREF和位线BL之间，可向位线BL传达基准电位Vref。
图16的电路图示出了实施形态5的读出放大器S/A的构成。实施形态5在读出放大器S/A内省略了电流镜像电路。实施形态5的除此之外的构成，可与图4所示的实施形态1的构成是同样的。
实施形态5的FBC存储装置的动作，与实施形态1的FBC存储装置的动作大体上是同样的。但是，在实施形态5中，由于没有电流镜像电路，故没有信号BLOADON。此外，也没有使平均化晶体管动作的信号AVGL和AVGR。
实施形态5可以容易地应用于实施形态2～4。这时，只要省略平均化晶体管TAVL、TAVR、信号线AVGL、AVGR、虚设单元DC1、DC0，追加基准晶体管TREF、信号线VFEF即可。
实施形态5，采用与实施形态1～4中的任何一方进行组合的办法，就可以得到其每一者的效果。再有，实施形态5，由于不具有电流镜像电路和虚设单元DC，故可以减小存储装置的尺寸。
实施形态6
实施形态6，是把所谓的双单元方式应用于实施形态1的实施形态。双单元方式，也被称之为2单元/位方式。该方式是在成对的存储单元MC中存放极性相反的数据，借助于此存储1位的数据的方式。读出放大器S/A以极性彼此相反的数据的一方为基准，检测另一方的数据。因此，在该方式中，不需要虚设单元DC、基准电位线VREF和基准晶体管TREF。在本实施形态中，如图17所示，在读出放大器S/A的两侧设置有存放数据‘1’的存储单元MC和存放数据‘0’的存储单元MC。
实施形态6的读出放大器S/A的构成，与图16所示的构成是同样的，故省略其说明。但是，就如用图16的括弧所示的那样，在双单元方式中，要变更位线和读出结点的叫法。
图18的定时图示出了实施形态6的FBC存储装置的动作。在实施形态6中，在读出/写入时，为了读出极性彼此相反的数据，在t41后紧接着使字线WLL0、WLR0都上升。此外，在写入时，必须向位线BLi和BBLi传达极性彼此相反的数据。因此，信号FBL、BFBL和信号FBR、BFBR都在t47～t48处激活化。
实施形态6，可以得到与实施形态1同样的效果。可以把实施形态6所示的双单元方式照原样应用于实施形态2～4。因此，实施形态6，可采用与实施形态2～4中的任何一者进行组合的办法，得到其各自的效果。
实施形态7
图19的电路图示出了实施形态7的FBC存储器的构成。实施形态7是双单元方式的另一实施形态，是折叠位线型的实施形态。在折叠位线型的情况下，就如用虚线圆所示的那样，成对的存储单元MC被构成为彼此相邻。
图20的电路图示出了实施形态7的读出放大器S/Ai的构成。在折叠位线型的情况下，传输门电路在左右各增加2个。传输门电路TGL10、TGR10，分别连接到读出结点SN和位线BLLi、BLRi之间。传输门电路TGL11、TGR11，分别连接到读出结点BSN和位线BBLLi、BBLRi之间。传输门电路TGL12、TGR12，分别连接到读出结点BSN和位线BLLi、BLRi之间。传输门电路TGL13、TGR13分别连接到读出结点SN和位线BBLLi、BBLRi之间。位线BLLi和BBLLi的一方变成为另一方的基准，位线BLRi和BBLRi的一方变成为另一方的基准。
在实施形态7中，成对的存储单元MC，可以构成为彼此相邻。成对的存储单元MC的距离越近，则它们的电特性就越一致。所以可以更为正确地读出数据。实施形态7可以应用于实施形态1～4。因此，实施形态7可采用与实施形态1～4进行组合的办法，得到其各自的效果。
实施形态8
图21的电路图示出了实施形态8的FBC存储装置的构成。实施形态8也是折叠位线型的存储装置。但是，读出放大器S/Ai，在每1个位线对(1列)上在存储单元阵列的左右交互地配置。该构成被称之为所谓的双端型读出放大器。
在实施形态8中，由于相邻的读出放大器之间的间隔宽，故易于设计读出放大器电路的布局。
上述实施形态，不仅应用于数据写入时的动作，在数据读出时执行的从读出放大器S/A向存储单元MC的回写动作中也可以同样地应用。另外，还规定数据的‘写入’，不仅包括数据写入时的‘写入’，也包括数据读出时的‘回写’。
在上述实施形态中，对电荷抽运现象的对策，在脉冲串模式中的最后的列选择时视在性地进行。借助于此，就不再需要用来应付在数据的读出后紧接着进行的电荷抽运现象的空穴的补给。
电荷抽运现象，是在读出/写入时贮存在非选择存储单元内的空穴慢慢地减少的现象。若电荷抽运现象反复进行，则非选择存储单元的数据‘1’的状态就会变成数据‘0’的状态。为了应付该现象，给数据‘1’的非选择存储单元补给空穴的动作，就是必不可少的。
在上述实施形态中，作为电荷抽运对策的空穴补给，要在脉冲串模式的最后的列的选择时，对在整个脉冲串模式中所被选择的所有的列同时进行。因此，上述实施形态比起在数据读出时也进行电荷抽运对策的方式比较，将减少消耗电流。
上述实施形态，不仅在FBC存储装置中，在那些数据的写入时，采用使电流在源-漏间流动的办法向存储单元写入数据的存储装置中，也可以应用。例如，也可在MRAM、PRAM中应用。
另外，为了使高速的列存取变成为可能，在MRAM等中必须把沿着字线的存储单元的数据锁存到读出放大器中。这被称之为所谓的读出放大器高速缓存。读出放大器高速缓存，可使对某一页内的数据进行的存取(列地址的变更)变成为高速。在读出放大器高速缓存中打开页的期间，如果已把存储单元和读出放大器连接了起来，则继续向存储单元内流入DC电流。因此，在向读出放大器转送了某一行(页)的数据之后，为了减小消耗电流，理想的是切断存储单元和读出放大器。
在读出动作的情况下，即便是一旦页被读出之后，存储单元和读出放大器保持被切断的状态不变也没有什么问题。但是，在写入动作的情况下，就需要将各个周期中所选择的列的存储单元和读出放大器连接起来，或者是每当进行这种连接时，把数据写入到存储单元内(方案1)，或者，就如上述实施形态那样，在脉冲串模式的串行存取时，仅仅改写读出放大器，在串行存取结束后，再把所有的列的存储单元和读出放大器连接起来(方案2)。为了降低功耗和高速动作，方案2是理想的。

Claims (13)

1.一种半导体存储装置，具备：
具有栅极、源极和漏极，借助于在上述源极和上述漏极之间流动的电流来写入数据的多个存储单元；
连接到上述存储单元的栅极上的多条字线；
连接到上述存储单元的漏极上的多条位线；
通过上述位线检测上述存储单元的数据，通过上述位线向上述存储单元写入数据，并锁存所读出的数据或应当写入的数据的多个读出放大器；以及
从上述读出放大器连接或切断上述位线的多个传输门电路，其中，在向连接到上述字线中被激活的字线的多个上述存储单元连续地写入数据的串行存取的期间内，上述多个传输门电路将上述读出放大器和上述位线切断直到在串行存取中要选择的所有上述读出放大器锁存了上述数据，并在选择的所有上述读出放大器锁存了上述数据之后，上述多个传输门电路将选择的上述读出放大器和上述位线连接起来。
2.根据权利要求1所述的半导体存储装置，其特征在于：
还具备计数器，其对写入上述串行存取期间中的上述多个读出放大器的数据的写入次数进行计数，在该写入次数达到规定值时，使第1信号激活化，上述规定值设定为预先设定了存取次数的脉冲串长度，
根据上述第1信号的激活化，上述传输门电路成为ON状态。
3.根据权利要求2所述的半导体存储装置，其特征在于：
上述计数器通过从上述串行存取的期间的开始对控制读出动作和写入动作的时钟信号的脉冲进行计数，来对写入上述多个读出放大器的数据的写入次数进行计数。
4.根据权利要求2所述的半导体存储装置，其特征在于：
上述计数器，包括：
对上述写入次数进行计数的加法运算电路；以及
设定上述规定值，从上述加法运算电路接受上述写入次数，在该写入次数达到上述规定值时，使上述第1信号激活化的门电路。
5.根据权利要求4所述的半导体存储装置，其特征在于：
上述门电路，包括：
具有通过电阻连接到电源、通过熔丝接地的结点的多个熔丝电路，其通过熔断或不熔断该多个熔丝电路的上述熔丝来确定上述规定值；以及
对上述写入次数和上述多个熔丝电路的各个结点的信号进行运算，输出上述第1信号的门电路群。
6.根据权利要求1所述的半导体存储装置，其特征在于：根据表示数据写入动作或读出动作的结束的第2信号，上述传输门电路成为ON状态。
7.根据权利要求1所述的半导体存储装置，其特征在于：
上述各读出放大器，都具备：
与连接到上述读出放大器上的成对的位线相对应地设置的读出结点对；
连接到上述读出结点对之间的锁存电路；以及
对上述读出结点对供给电流的电流负载电路；
上述锁存电路包括第1锁存部和第2锁存部，其中，第1锁存部在把数据锁存到上述读出放大器时及在从上述读出放大器向上述存储单元写入数据时动作；第2锁存部在把数据锁存到上述读出放大器内时不动作，在从上述读出放大器向上述存储单元写入数据时动作。
8.根据权利要求2所述的半导体存储装置，其特征在于：
上述各读出放大器，都具备：
与连接到上述读出放大器上的成对的位线相对应地设置的读出结点对；
连接到上述读出结点对之间的锁存电路；以及
对上述读出结点对供给电流的电流负载电路；
上述锁存电路包括第1锁存部和第2锁存部，其中，第1锁存部在把数据锁存到上述读出放大器时及在从上述读出放大器向上述存储单元写入数据时动作；第2锁存部在把数据锁存到上述读出放大器内时不动作，在从上述读出放大器向上述存储单元写入数据时动作。
9.根据权利要求3所述的半导体存储装置，其特征在于：
上述各读出放大器，都具备：
与连接到上述读出放大器上的成对的位线相对应地设置的读出结点对；
连接到上述读出结点对之间的锁存电路；以及
对上述读出结点对供给电流的电流负载电路；
上述锁存电路包括第1锁存部和第2锁存部，其中，第1锁存部在把数据锁存到上述读出放大器时及在从上述读出放大器向上述存储单元写入数据时动作；第2锁存部在把数据锁存到上述读出放大器内时不动作，在从上述读出放大器向上述存储单元写入数据时动作。
10.根据权利要求6所述的半导体存储装置，其特征在于：
上述各读出放大器，都具备：
与连接到上述读出放大器上的成对的位线相对应地设置的读出结点对；
连接到上述读出结点对之间的锁存电路；以及
对上述读出结点对供给电流的电流负载电路；
上述锁存电路包括第1锁存部和第2锁存部，其中，第1锁存部在把数据锁存到上述读出放大器时及在从上述读出放大器向上述存储单元写入数据时动作；第2锁存部在把数据锁存到上述读出放大器内时不动作，在从上述读出放大器向上述存储单元写入数据时动作。
11.根据权利要求1所述的半导体存储装置，其特征在于：在检测上述存储单元的数据时供给上述读出放大器的电流，基于外部的基准电位产生。
12.根据权利要求1所述的半导体存储装置，其特征在于：上述读出放大器，以极性彼此相反的数据的一方为基准，检测另一方的数据。
13.根据权利要求1所述的半导体存储装置，其特征在于：上述读出放大器，对于每一个位线对交互地配置在存储单元阵列的左右。
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