JP2004319007A - 不揮発性半導体記憶装置及びこれを用いた電子装置 - Google Patents
不揮発性半導体記憶装置及びこれを用いた電子装置 Download PDFInfo
- Publication number
- JP2004319007A JP2004319007A JP2003111960A JP2003111960A JP2004319007A JP 2004319007 A JP2004319007 A JP 2004319007A JP 2003111960 A JP2003111960 A JP 2003111960A JP 2003111960 A JP2003111960 A JP 2003111960A JP 2004319007 A JP2004319007 A JP 2004319007A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cell
- read
- bit
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 230000015654 memory Effects 0.000 claims abstract description 116
- 238000012546 transfer Methods 0.000 claims description 40
- 238000003491 array Methods 0.000 claims description 15
- 210000004027 cell Anatomy 0.000 description 163
- 210000001744 T-lymphocyte Anatomy 0.000 description 35
- 210000003771 C cell Anatomy 0.000 description 33
- 238000010586 diagram Methods 0.000 description 26
- 230000000295 complement effect Effects 0.000 description 18
- 238000000034 method Methods 0.000 description 14
- 238000012545 processing Methods 0.000 description 14
- 208000006359 hepatoblastoma Diseases 0.000 description 12
- 238000009826 distribution Methods 0.000 description 8
- 238000002347 injection Methods 0.000 description 6
- 239000007924 injection Substances 0.000 description 6
- 238000012795 verification Methods 0.000 description 5
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 238000003384 imaging method Methods 0.000 description 4
- 238000012544 monitoring process Methods 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 description 2
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 description 2
- 230000006837 decompression Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000000707 layer-by-layer assembly Methods 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000001454 recorded image Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5642—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
- G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
- G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
- G11C2211/562—Multilevel memory programming aspects
- G11C2211/5621—Multilevel programming verification
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Read Only Memory (AREA)
Abstract
【課題】大きな記憶容量を持って高速読み出しを可能とした不揮発性半導体記憶装置とこれを用いた電子装置を提供する。
【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能で不揮発性の複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのビット線対に接続されて同時に選択される第１及び第２のメモリセルにより構成されるペアセルに、各メモリセルが設定されるべきＭ個のしきい値レベルのなかで第１及び第２のメモリセルの間の異なる二つのしきい値レベルの組として定義されるＭ値データ（但し、Ｍは４以上の整数）を書き込み、前記第１及び第２のメモリセルのセル電流差を検出して前記ペアセルのＭ値データを読み出すセンスアンプ回路と、前記メモリセルアレイの書き込み及び読み出しの制御を行うコントローラとを有する。
【選択図】 図１
【解決手段】不揮発性半導体記憶装置は、電気的書き換え可能で不揮発性の複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのビット線対に接続されて同時に選択される第１及び第２のメモリセルにより構成されるペアセルに、各メモリセルが設定されるべきＭ個のしきい値レベルのなかで第１及び第２のメモリセルの間の異なる二つのしきい値レベルの組として定義されるＭ値データ（但し、Ｍは４以上の整数）を書き込み、前記第１及び第２のメモリセルのセル電流差を検出して前記ペアセルのＭ値データを読み出すセンスアンプ回路と、前記メモリセルアレイの書き込み及び読み出しの制御を行うコントローラとを有する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とこれを用いた電子装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭフラッシュメモリには、大きく分けてＮＡＮＤ型とＮＯＲ型がある。ＮＡＮＤ型フラッシュメモリは、隣接セルでソース、ドレイン拡散層を共有して複数セルを直列接続したＮＡＮＤストリング（ＮＡＮＤセルユニット）を用いるため、ＮＯＲ型に比べてセル密度が高い。またＮＡＮＤ型フラッシュメモリは、ＦＮトンネル電流による複数セルの一括書き込みが可能で消費電流が少ない。これらの特徴から、ＮＡＮＤ型フラッシュメモリは主として、大規模容量のファイルメモリに応用されている。一方ＮＯＲ型フラッシュメモリは、ホットエレクトロン注入を利用した書き込みを行うため、消費電流は大きいが高速アクセスが可能なことから主としてモバイル機器へ応用されてきた。
【０００３】
しかし最近は、モバイル機器でも大きなデータ量の画像データ等を扱うようになり、高速でしかもファイルメモリ並みの容量を持つフラッシュメモリが必要とされるようになってきた。ＮＡＮＤ型フラッシュメモリは、前述のようにＮＡＮＤストリング構造を用いるために読み出し時のセル電流が小さく、高速なランダムアクセスには向かない。そこで、ＮＡＮＤ型フラッシュメモリをＤＲＡＭ等のバッファメモリを持つ高速システムに対応させるために、例えばデータをページバッファに読み出し、これをシリアルに転送出力することでデータ転送レートを上げる手法が用いられている。
【０００４】
しかしそれでも、ＮＡＮＤ型フラッシュメモリの高速化には限界がある。ＮＡＮＤ型フラッシュメモリのセル電流は、ＮＯＲ型のそれの数十分の一であり、参照レベルを用いた高速のセンスができないからである。ＮＡＮＤ型フラッシュメモリのセンスアンプは、セルのオン／オフによってセンスアンプ内ラッチの電荷が放電されるか否かを利用して、セルデータを読み出しており、読み出しにマイクロ秒単位の時間が必要である。これに比べてＮＯＲ型フラッシュメモリでは、セルデータ読み出しが数十ナノ秒の時間ですむ。
ＮＡＮＤ型フラッシュメモリのセル電流を増加させるには、セル寸法（チャネル幅）を大きくすればよいが、これは、ＮＡＮＤ型フラッシュメモリの小さい単位セル面積という特徴を減殺する。
【０００５】
ＤＲＡＭでは５０ｍＶの電位差を１００ｆＦ程度のビット線につけてセンスするのに５ｎｓ程度の時間である。このとき電流量は１μＡ程度に相当する。ＮＡＮＤストリングのセル電流は１μＡ程度であるが、セルアレイが大きくビット線容量が１ｐＦ程度あるとすると、５０ｎｓ程度でのセンスは可能である。このセンス時間を実現するためには、ＤＲＡＭの様にビット線ペアを使った安定したレファレンスレベルが必要である。しかしＮＡＮＤ型フラッシュメモリは、セルのオン状態とオフ状態とでデータを判別するため、オン状態のセル電流の半分くらいの参照電流を安定してビット線ペアごとに作ることは、現実的ではない。
【０００６】
フラッシュメモリにおいて、より大きなデータ量記憶を可能とするため多値記憶を利用することは、既に提案されている。また、多値記憶を利用したときのデータ読み出し回数を減らして、読み出し時間を短縮する手法も提案されている（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開２００１−９３２８８号公報
【０００８】
【発明が解決しようとする課題】
以上のように従来は、ＮＡＮＤ型フラッシュメモリは大きなデータ量記憶を必要とする用途に、ＮＯＲ型フラッシュメモリは高速性が要求される用途に、使い分けられている。これに対して最近は、ＮＡＮＤ型フラッシュメモリの特徴とＮＯＲ型フラッシュメモリの特徴を共に活かすことができるフラッシュメモリ技術が要求されている。
この発明は、大きな記憶容量を持って高速読み出しを可能とした不揮発性半導体記憶装置とこれを用いた電子装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明による不揮発性半導体記憶装置は、電気的書き換え可能で不揮発性の複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのビット線対に接続されて同時に選択される第１及び第２のメモリセルにより構成されるペアセルに、各メモリセルが設定されるべきＭ個のしきい値レベルのなかで第１及び第２のメモリセルの間の異なる二つのしきい値レベルの組として定義されるＭ値データ（但し、Ｍは４以上の整数）を書き込み、前記第１及び第２のメモリセルのセル電流差を検出して前記ペアセルのＭ値データを読み出すセンスアンプ回路と、前記メモリセルアレイの書き込み及び読み出しの制御を行うコントローラとを有する。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態のＮＡＮＤ型フラッシュメモリを説明する。この実施の形態のフラッシュメモリでは、多値記憶方式と、二つのセルをペアとして用いてこれらに相補的データを記憶するペアセル方式とを組み合わせる。このような二つの方式の組み合わせにより、ビット密度を維持して高速センス動作が可能なＮＡＮＤメモリシステムを構成できる。すなわちペアセル方式では１ビット／２セルになるが、多値記憶方式により１セルで例えば４値記憶を行えば、結局１ビット／１セルと同じことになる。そして、ペアセル方式を採用して、二つのセル電流の比較によりデータを判別することにより、セル電流が小さくても確実で高速の読み出しが可能になる。
【００１１】
この発明は一般に、一つのセルが取り得るＭ個のしきい値を利用したＭ値記憶メモリ（但しＭは４以上の整数）に適用することが可能である。多値データのしきい値レベルを４以上増やせば、２セルに設定できるビット数は２以上になるが、読み出しや書き込みが複雑になるので、以下の実施の形態では４値の場合のみ説明する。
【００１２】
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１は、センスアンプ回路３を共有する二つのセルアレイ１ｔ，１ｃにより構成される。セルアレイ１ｔ，１ｃの同時に選択される、対応するビット線ＴＢＬ，ＣＢＬがペアを構成するオープンビット線方式が用いられる。このビット線ペアＴＢＬ，ＣＢＬと、セルアレイ１ｔ，１ｃ内で同時に選択されるワード線ＴＷＬ，ＣＷＬにより選択される二つのメモリセル、真値セルＴ−ｃｅｌｌと相補セルＣ−ｃｅｌｌが相補的データを記憶するペアセル（相補的セル）を構成する。
【００１３】
この実施の形態においてオープンビット線方式を採用する理由は、後に説明するように、データ書き込み及び読み出し時に同時に選択されるワード線ＴＷＬ，ＣＷＬに対して異なる電圧を与える必要があるためである。セルアレイ１ｔ，１ｃのビット線対ＴＢＬ，ＣＢＬは、それぞれカラムゲート２ｔ，２ｃにより選択されてセンスアンプ回路３に接続される。センスアンプ回路３の領域に配置されたデータ線ＤＬと外部入出力端子の間のデータ授受は、データバッファ１１を介して行われる。
【００１４】
各セルアレイ１ｔ，１ｃとセンスアンプ回路３の間には、ビット線選択を行うカラムゲート２ｔ，２ｃが配置される。カラムゲート２ｔ，２ｃはそれぞれカラムデコーダ５ｔ，５ｃにより制御される。セルアレイ１ｔ，１ｃのワード線はそれぞれロウデコーダ４ｔ，４ｃにより選択駆動される。アドレス信号Ａｄｄは、アドレスバッファ６を介し、アドレスレジスタ７を介して、ロウデコーダ４ｔ，４ｃ及びカラムデコーダ２ｔ，２ｃに供給される。
【００１５】
動作モードを決定するコマンドＣＭＤは、コマンドデコーダ８でデコードされて、コントローラ９に供給される。コントローラ９は、データ読み出し、書き込み及び消去のシーケンス制御を行う。セルアレイ１ｔ，１ｃやロウデコーダ４ｔ，４ｃには、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ，ベリファイ電圧Ｖｒ，パス電圧Ｖｐａｓｓ，Ｖｒｅａｄ等）が必要である。これらの高電圧Ｖｐｐを発生する高電圧発生回路１０も、コントローラ９により制御される。
【００１６】
図２は、各セルアレイ１ｔ，１ｃの内部構成を示している。互いに交差する複数本ずつのビット線ＢＬとワード線ＷＬの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態によりデータ記憶を行う。この実施の形態では、１６個のメモリセルＭＣ０〜ＭＣ１５が直列接続されてＮＡＮＤストリング（ＮＡＮＤセルユニット）ＮＵを構成する。ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＧ２を介して共通ソース線ＳＬに接続される。
【００１７】
メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ１５に接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＤＳに接続される。通常、一つのワード線ＷＬに沿うメモリセルの範囲が、データ書き込み及び読み出しの単位となる１ページを構成する。ワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲が、データ一括消去の単位となるブロックＢＬＫｉを構成し、通常ビット線方向に複数のブロックＢＬＫｉが配置される。図１に示したように、相補セルアレイ１ｔ，１ｃのなかで同時に選択される二つのメモリセル、真値セルＴ−ｃｅｌｌと補セルＣ−ｃｅｌｌがペアセルを構成する。
【００１８】
データ読み出しは、プリチャージされたビット線が選択セルにより放電されるか否かを検出することにより行われる。このとき、選択されたＮＡＮＤセルユニットでは、その中の選択ワード線に読み出し電圧を、残りの非選択ワード線にはセルのデータ状態によらずオンするパス電圧を与える。選択ゲート線ＳＧＤ，ＳＧＳには選択トランジスタＳＧ１，ＳＧ２がオンする電圧を与える。これにより、選択セルのデータ状態に応じて、ビット線から共通ソース線に放電パスが形成されるか否かが決まるから、ビット線の放電の有無を検出することでデータをセンスすることができる。
【００１９】
図３は、ペアを構成するセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの多値データとビット情報の関係を示すしきい値分布である。この実施の形態では、メモリセルは、４つのしきい値分布により定義されるしきい値レベルＬ０，Ｌ１，Ｌ２，Ｌ３（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）により４値データ記憶を行う。４値データを構成する２ビットデータの４つのしきい値レベルに対する割付は、Ｔ−ｃｅｌｌとＣ−ｃｅｌｌが異なるしきい値レベルを記憶するように、図３に示すように設定される。
【００２０】
即ち、４値データを、上位ビットＸと下位ビットＹにより、“ＸＹ”で表すものとして、Ｔ−ｃｅｌｌではレベルＬ０，Ｌ１，Ｌ２，Ｌ３を、データ“１１”，“１０”，“０１”，“００”に対応させる。Ｔ−ｃｅｌｌでは、多値データのビット情報の“１”は、読み出し時ワード線に所定の読み出し電圧を与えたときにセルがオンする状態（低しきい値）であり、“０”はオフの状態（高しきい値）である。Ｃ−ｃｅｌｌではそのしきい値レベルとビット情報の関係がＴ−ｃｅｌｌとは逆になる。具体的に説明すれば、Ｔ−ｃｅｌｌがレベルＬ０を記憶し、対応するＣ−ｃｅｌｌがレベルＬ３を記憶して、この状態の組み合わせをデータ“１１”とする。Ｔ−ｃｅｌｌがレベルＬ１を記憶し、対応するＣ−ｃｅｌｌがレベルＬ２を記憶して、この状態の組み合わせをデータ“１０”とする。Ｔ−ｃｅｌｌがレベルＬ２を記憶し、対応するＣ−ｃｅｌｌがレベルＬ１を記憶して、この状態の組み合わせをデータ“０１”とする。Ｔ−ｃｅｌｌがレベルＬ３を記憶し、対応するＣ−ｃｅｌｌがレベルＬ０を記憶して、この状態の組み合わせをデータ“００”とする。
【００２１】
図３では、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの間の相補的データ状態の間を直線で結んでいる。これにより、２セルでの４値データ記憶を利用して、１セル当たり１ビットの情報記憶が実質的に実現される。多値データのしきい値レベルを４つ以上に増やせば２セルに設定できるビット数は２以上になるが読み出しや書き込みが複雑になるのでここでは４値の場合のみを説明する。
図３において、Ｒ１、Ｒ２、Ｒ３はセルの各多値データの読み出しの際のワード線に与えられる読み出し電圧である。Ｐ１、Ｐ２、Ｐ３は各多値データについて書き込みサイクルでベリファイ読み出しする際にワード線に与えられるベリファイ電圧である。
【００２２】
このようなペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのデータの読み出し及び書き込みの動作原理を以下に説明する。図４は、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌにつながる一対のビット線ＴＢＬ，ＣＢＬに着目して、センスアンプ回路３の基本的な読み出し回路系の構成を示している。ビット線対ＴＢＬ，ＣＢＬに接続されるセンスアンプ３１は、ビット線対ＴＢＬ，ＣＢＬに流れるペアセルのセル電流差をセンス増幅するアクティブな電流検出型の差動センスアンプである。この様な電流検出型の差動センスアンプ３１を用いることにより、セル電流が小さくても高速な動作が可能となる。このセンス方式によれば、参照レベルを設定する必要がなく、データビット“１”と“０”との間でセル電流差があればデータを検知できるので、セルのしきい値レベルの劣化、セル特性ばらつき等に対して強い安定した情報記憶と高速読み出しを達成できる。
【００２３】
４値データの読み出しには、３ステップを必要とする。第１の読み出しステップでは、選択された全ペアセルについて、しきい値レベルＬ１，Ｌ２の間に設定された読み出し電圧Ｒ２を用いて、上位ビットＨＢの“１”，“０”を判定する。第２及び第３の読み出しステップではそれぞれ、上位ビットが“０”及び“１”のペアセルについて、下位ビットＬＢの判定が行われる。即ち上位ビットＨＢが“０”のペアセルについては、Ｔ−ｃｅｌｌではしきい値レベルＬ２，Ｌ３の間に設定された読み出し電圧Ｒ３、Ｃ−ｃｅｌｌではしきい値レベルＬ０，Ｌ１の間に設定された読み出し電圧Ｒ１を与えて、下位ビットＬＢの“１”，“０”を判定する。上位ビットＨＢが“０”のペアセルについては、Ｔ−ｃｅｌｌでは読み出し電圧Ｒ１、Ｃ−ｃｅｌｌでは読み出し電圧Ｒ３を与えて、下位ビットＬＢの“１”，“０”を判定する。
【００２４】
この様な読み出しシーケンスを適用するために、センスアンプ３１に加えて、４値データの上位ビット（ＨＢ）と下位ビット（ＬＢ）をそれぞれ記憶するデータラッチ３２ａ，３２ｂが設けられている。これらのデータラッチ３２ａ，３２ｂは、タイミング信号Ｔ１，ＳＨにより制御される転送ゲートＴＧ１，ＴＧ２を含む転送回路３３を介してセンスアンプ３１に選択的に接続される。上位ビットＨＢを判定するセンス結果を、データラッチ３２ａに転送するためのタイミング信号がＴ１である。下位ビットを判定するには、上述のように２ステップの読み出しが必要であり、そのタイミング信号がＴ２，Ｔ３である。データラッチ３２ｂは、先にデータラッチ３２ａに読み出された上位ビットに応じて、タイミング信号Ｔ２，Ｔ３のいずれかで活性となるタイミング信号ＳＨにより制御される転送ゲートＴＧ２を介して、センスアンプ３１に接続される。
【００２５】
ペアセルの４値データを読み出すには上述のように３ステップが必要であるが、データラッチ３２ａ，３２ｂに転送された読み出しデータは、別々にアクセス可能である。即ち最初のステップでデータラッチ３２ａに読み出された上位ビットＨＢは、転送信号ＳＳＬｉにより制御される転送ゲートＴＧ３を介して、データバスＤＬに転送され、チップ外部に出力される。このデータ出力動作を行っている間に第２、第３のステップで下位ビットＬＢがデータラッチ３２ｂに読み出される。この下位ビットＬＢは、転送信号ＳＳＨｉにより制御される転送ゲートＴＧ４を介してデータバスＤＬに転送され、チップ外部に出力される。
【００２６】
次に、書き込み動作を説明する。図５は、一つのセルブロックＢＬＫｉに着目して、書き込み時のバイアス条件を示している。ここでは、セルブロックＢＬＫｉのワード線ＷＬ１とビット線ＢＬｍにより選択されるセルに、そのしきい値を上昇させる書き込み（狭義の書き込み）を行う場合（Ｔ−ｃｅｌｌにビットデータ“０”を書き込む場合、或いはＣ−ｃｅｌｌにビットデータ“１”を書き込む場合）を示している。この書き込み動作は、セルのチャネルからフローティングゲートに電子をＦＮトンネル電流で注入して、しきい値を高くするものである。そのため、選択ワード線には昇圧された書き込みパルス電圧Ｖｐｇｍが与えられ、チャンネルには０Ｖがかかるようにする。
【００２７】
非選択ワード線には、セルをデータによらずオンさせるパス電圧Ｖｐａｓｓが、ビット線側の選択ゲート線ＳＧＤにはＶｄｄが与えられる。ソース側の選択ゲート線ＳＧＳは０Ｖである。ビット線ＢＬｍにつながるＮＡＮＤセルユニットのチャネルを０Ｖにするためには、ビット線ＢＬｍに０Ｖを与える。書き込みを行わないビット線ＢＬｍ−１，ＢＬｍ＋１には、Ｖｄｄを与えて、ＮＡＮＤセルチャネルを高レベルのフローティング状態に保持し、セルのフローティングゲートに電子が注入されないようにする。
【００２８】
データ書き込みの際、特に多値データ書き込みの際は、しきい値の分布をできるだけシャープにする必要がある。そのためには、ベリファイ書き込みが用いられる。即ち図６に示すように、書き込みパルス電圧印加動作とその後のベリファイ読み出し動作を含む複数の書き込みサイクルが繰り返される。書き込みパルス電圧Ｖｐｇｍは、好ましくは各サイクル毎にΔＶｐｇｍずつステップアップさせる。但し、書き込みパルス電圧のステップアップは、必須ではない。ステップアップさせなくても、サイクル数が増えるにつれて書き込みパルス幅を増やすことにより、注入電子量を増やすという方法を用いることもできる。
【００２９】
図７に示すように、しきい値レベルＬ０の初期状態（消去状態）のセルのしきい値分布は、ブロードな正規分布である。書き込みパルス印加動作のみでセルのしきい値を上昇させると、そのしきい値分布は、しきい値の高い側へ平行移動するだけである。これに対して、ベリファイ書き込み方式では、書き込みパルス電圧印加毎に、選択ワード線にベリファイ電圧Ｖｒを与えてベリファイ読み出しを行い、しきい値がそのベリファイ電圧Ｖｒに達したセルについてはその後の書き込みを行わないようにする。この様なベリファイ書き込みを行うことにより、シャープな書き込みしきい値状態を得ることができる。
【００３０】
図５にはベリファイ読み出し時のバイアス条件を併せて示している。選択ワード線に与えるベリファイ電圧Ｖｒは、如何なるビットデータを書き込みむかに応じて、図３に示すＰ１，Ｐ２，Ｐ３のいずれかが用いられる。非選択ワード線には、セルをデータによらずオンさせるパス電圧Ｖｒｅａｄが与えられる。
この様なベリファイ書き込みを行うことによって、全てのセルの書き込みが終了したときのデータ状態は、図７に示すように、ベリファイ電圧Ｖｒの近くに鋭いピークを持つしきい値分布となる。
【００３１】
図８は、以上のようなベリファイ書き込み動作を行うに必要な、センスアンプ回路３の基本的な書き込み回路系の構成を、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌにつながるビット線対ＴＢＬ，ＣＢＬについて示している。データラッチ３２は、図４に示す上位ビット用、下位ビット用のデータラッチ３２ａ，３２ｂをまとめて示している。データラッチ３２には、転送信号ＳＳにより制御される転送ゲートＴＧ１５を介して、データバスＤＬから予め書き込みデータが格納される。データラッチ３２のノードＮ１，Ｎ２の書き込みデータは、書き込みタイミング信号Ｔにより制御される転送ゲートＴＧ１３，ＴＧ１４を介してセンスアンプ３１に転送される。この書き込みデータ転送によって、センスアンプ３１のビット線ＴＢＬ，ＣＢＬにつながるべきセンスノードＮ３，Ｎ４は、一方が０Ｖ、他方がＶｄｄになる。
【００３２】
また、ノードＮ３，Ｎ４とビット線ＴＢＬ，ＣＢＬの間には、それぞれノードＮ２，Ｎ１によりゲートが制御される、選択ゲートとしてのＮＭＯＳトランジスタＭＮ３，ＭＮ４が配置されている。例えば書き込みデータにより、ノードＮ１，Ｎ３が“Ｈ”、ノードＮ２，Ｎ４が“Ｌ”となる場合には、これらのＮＭＯＳトランジスタＭＮ３，ＭＮ４は、ＭＮ３がオフ、ＭＮ４がオンとなる。ビット線ＴＢＬ，ＣＢＬは、予め電源電圧Ｖｄｄにプリチャージされる。上述のように書き込みデータがセンスアンプ３１に転送されると、一方のＮＭＯＳトランジスタＭＮ４のみがオンになり、これによりビット線ＣＢＬが放電されて、０Ｖになる。従って、選択ワード線に書き込みパルス電圧Ｖｐｇｍを与えたとき、ビット線ＣＢＬにつながるセルＣ−ｃｅｌｌに対してしきい値を上昇させる書き込み動作条件が与えられる。このときビット線ＴＢＬはフローティングであり、またこのビット線ＴＢＬにつながるＴ−ｃｅｌｌのチャネルもフローティングとなり、Ｔ−ｃｅｌｌではしきい値を上昇させる書き込み（狭義の書き込み）は行われない。
【００３３】
ベリファイ読み出しにより書き込み終了を判定するために、参照電流源回路３６が設けられている。参照電流源回路３６は、しきい値を所望の値まで上昇させたセルのセル電流よりは大きい微小定電流Ｉ０を流す電流源である。参照電流源回路３６は、ベリファイ判定用信号ＶＥＲＩにより制御されるスイッチＳＷを介し、ＰＭＯＳトランジスタＭＰ０，ＭＰ１を介して選択的にセンスノードＮ３，Ｎ４に接続される。ＰＭＯＳトランジスタＭＰ０，ＭＰ１はそれぞれデータラッチ３２のノードＮ２，Ｎ１によりゲートが制御される。従って、先に例示した書き込みデータの場合、即ちＮ１＝“Ｈ”，Ｎ２＝“Ｌ”のとき、ＰＭＯＳトランジスタＭＰ０がオンになり、ベリファイ時、参照電流源Ｉ０はノードＮ３に接続される。
【００３４】
ビット線ペアＴＢＬ，ＣＢＬとセンスアンプ３１のセンスノードＮ３，Ｎ４の接続は、前述のようにデータラッチ３２の書き込みデータにより自動的になされる。上の書き込み動作例では、ＮＭＯＳトランジスタＭＮ４がオンであり、ビット線ＣＢＬがノードＮ４に接続される。即ちベリファイ読み出し時には、しきい値を上昇させる書き込みを行ったセル側のビット線のみがセンスアンプ３１に接続され、この状態で選択ワード線にベリファイ電圧が与えられる。そして、ベリファイ読み出しにより、書き込みセルのしきい値が十分に高くなっていれば、そのセル電流は、参照電流源Ｉ０より小さくなる。これにより、センスノードＮ３，Ｎ４の“Ｈ”，“Ｌ”は反転する。即ちセンスアンプ１のデータが反転する。以後、そのセルについて書き込み動作は行われない。しきい値上昇が十分でない場合には、センスアンプ３１のデータ反転はなく、次の書き込みサイクルで再度の書き込みが行われる。
この様にベリファイ読み出しと書き込みパルス印加を繰り返して、書き込みを行う全てのセンスアンプのデータが反転したら、書き込みが終了する。
【００３５】
図９は、図４の読み出し回路系及び、図８の書き込み回路系を含んで、センスアンプ回路３の構成をより具体的に示したものである。読み出し及び書き込みに用いられる差動センスアンプ３１は、ソースがセンスノードＮ３，Ｎ４に接続されたＰＭＯＳトランジスタＭＰ８，ＭＰ９と、これらのドレインと接地端子の間に介在させたＮＭＯＳトランジスタＭＮ１，ＭＮ２とを備えたＣＭＯＳフリップフロップである。このフリップフロップのノードＮ５，Ｎ６は、活性化信号ＳＥが“Ｌ”の間オンするＰＭＯＳトランジスタＭＰ１０により短絡されている。センスノードＮ３，Ｎ４にはそれぞれ、制御信号／ＬＤによりゲートが制御される、定常状態でオンである電流源負荷ＰＭＯＳトランジスタＰＭＯＳトランジスタＭＰ４，ＭＰ５が接続されている。センスノードＮ３，Ｎ４の間にはまた、イコライズ信号／ＥＱにより制御されるイコライズ用ＰＭＯＳトランジスタＭＰ１１が設けられている。／ＥＱ＝“Ｌ”の定常状態でイコライズ用ＰＭＯＳトランジスタＭＰ１１はオンであり、ノードＮ３，Ｎ４は短絡されている。
【００３６】
データラッチ３２は、上位ビット用データラッチ（ＨＢＬ）３２ａと下位ビット用データラッチ（ＬＢＬ）３２ｂにより構成される。データラッチ３２ａのノードＮ１１，Ｎ１２はそれぞれ、選択信号ＣＳＬでゲートが制御されるＮＭＯＳトランジスタＭＮ３１，ＭＮ３２を介して、データバスＤＬの相補読み出しデータ線ＲＤ，／ＲＤに接続される。この実施の形態の場合、読み出しデータと書き込みデータは極性反転されるので、相補読み出しデータ線ＲＤ，／ＲＤは、相補書き込みデータ線／ＷＤ，ＷＤとなる。データラッチ３２ｂのノードＮ２１，Ｎ２２はそれぞれ、選択信号ＣＳＨでゲートが制御されるＮＭＯＳトランジスタＭＮ３３，ＭＮ３４を介して、データ線ＲＤ，／ＲＤに接続される。
【００３７】
データラッチ３２ａ，３２ｂとセンスアンプ３１の間のデータ転送を行う転送回路３３は、前述した３ステップの読み出しに用いられるタイミング信号Ｔ１，Ｔ２，Ｔ３と、データラッチ３２ａが保持するデータによって制御される。具体的に説明すれば、データラッチ３２ａのノードＮ１１，Ｎ１２は、タイミング信号Ｔ１により制御されるＮＭＯＳトランジスタＭＮ１２，ＭＮ１１からなる転送ゲートを介して、ノードＮ６，Ｎ５に接続される。
【００３８】
データラッチ３２ｂのノードＮ２１，Ｎ２２は、データラッチ３２ａのデータがＮ１１＝“Ｌ”，Ｎ１２＝“Ｈ”のときにオンになるＮＭＯＳトランジスタＭＮ１６，ＭＮ１５及び、タイミング信号Ｔ２によりオンになるＮＭＯＳトランジスタＭＮ１４，ＭＮ１３を有する転送ゲートを介して、ノードＮ６，Ｎ５に接続される。データラッチ３２ｂのノードＮ２１，Ｎ２２はまた、データラッチ３２ａのデータがＮ１１＝“Ｈ”，Ｎ１２＝“Ｌ”のときにオンになるＮＭＯＳトランジスタＭＮ２０，ＭＮ２１及び、タイミング信号Ｔ３によりオンになるＮＭＯＳトランジスタＭＮ１８，ＭＮ１７を有する転送ゲートを介して、ノードＮ６，Ｎ５に接続される。なおタイミング信号Ｔ１−Ｔ３は、読み出し時のみならず、後に説明する書き込み時の３ステップの書き込み用タイミング信号としても用いられる。
【００３９】
書き込み時、データラッチ３２ａ，３２ｂからセンスアンプ３１側に転送される相補ビットデータは、インバータ３４ａ，３４ｂを介して、センスノードＮ３，Ｎ４に伝えられる。即ち、インバータ３４ａ，３４ｂのうち、“Ｈ”レベルが転送される側が“Ｌ”出力を出し、これにより予めＶｄｄにプリチャージされているノードＮ３，Ｎ４の一方を０Ｖに放電させる動作が行われる。
【００４０】
センスノードＮ３，Ｎ４は、図８に示したように、ＮＭＯＳトランジスタＭＮ３，ＭＮ４を介して対のビット線ＴＢＬ，ＣＢＬに接続される。センスノードＮ３，Ｎ４には、参照電流源回路３６が接続されている。参照電流源回路３６は、ＮＭＯＳトランジスタＭＮ３，ＭＮ４と共通接続されたゲートＧ１，Ｇ２を有するＰＭＯＳトランジスタＭＰ０，ＭＰ１を介してセンスノードＮ３，Ｎ４に選択的に接続される電流源ＮＭＯＳトランジスタＭＮ０を有する。ＮＭＯＳトランジスタＭＮ０は、ゲートがＶｂｉａｓによりバイアスされて定電流Ｉ０を流す。
【００４１】
ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ０の共通ゲートＧ１及び、ＮＭＯＳトランジスタＭＮ４とＰＭＯＳトランジスタＭＰ１の共通ゲートＧ２は、読み出し時及び書き込み時には“Ｌ”である制御信号ＶＥＲＩにより制御されるＰＭＯＳトランジスタＭＰ２，ＭＰ３を介して電源Ｖｄｄに接続されている。これにより、読み出し時及び書き込み時に、ビット線ＴＢＬ，ＣＢＬはＮＭＯＳトランジスタＭＮ３，ＭＮ４を介してセンスノードＮ３，Ｎ４に接続される。
【００４２】
書き込みサイクルでは、初期書き込み動作が終わると、以後制御信号ＶＥＲＩが“Ｈ”となる。引き続くベリファイ読み出しと再書き込み動作の間は、選択ゲートＮＭＯＳトランジスタＭＮ３，ＭＮ４の一方のみがオンとなるように制御される。即ち、ビット線ＴＢＬ，ＣＢＬのうち、書き込みパルス印加を行ってその書き込み状態を確認する必要があるセル側のビット線のみをセンスノードＮ３，Ｎ４に接続するように、制御される。このＮＭＯＳトランジスタＭＮ３，ＭＮ４のオンオフ制御は、上位ビットＨＢ及び下位ビットＬＢの書き込みベリファイ毎に行われる。このために、ベリファイ用タイミング信号ＶＴ１−ＶＴ３，ＶＴ３１と、上位ビットＨＢ及び下位ビットＬＢの状態との組み合わせ論理によりゲートＧ１，Ｇ２を選択的に“Ｈ”に設定するための制御論理回路３５ａ，３５ｂが設けられている。
【００４３】
センスノードＮ３，Ｎ４は、書き込み終了判定を行うためのＮＭＯＳトランジスタＭＮ６１，ＭＮ６２を介して、初期状態が“Ｌ”である終了モニタ用ノードＴｍ，Ｃｍに接続されている。このＮＭＯＳトランジスタＭＮ６１，ＭＮ６２のゲートは、選択ゲートであるＮＭＯＳトランジスタＭＮ３，ＭＮ４のゲートＧ１，Ｇ２に接続されている。従って、ＮＭＯＳトランジスタＭＮ６１，ＭＮ６２は、制御論理回路３５ａ，３５ｂにより、ＮＭＯＳトランジスタＭＮ３，ＭＮ４と同時に制御される。そしてベリファイ読み出し動作でビット線につながって書き込みが完了したセンスノードＮ３，Ｎ４のいずれか一方が“Ｈ”になると、これを受けて、モニタ用ノードＴｍ，Ｃｍのいずれか一方に“Ｈ”出力が得られる。
【００４４】
この様なセンスアンプ回路を用いたデータ読み出し及び書き込みの動作を次に詳細に説明する。データ読み出し及び書き込みには前述のようにそれぞれ、３ステップのタイミング制御が必要である。またデータ書き込み時には前述のように、書き込みパルス印加とベリファイ読み出し動作が繰り返される。これらのシーケンス制御は、コントローラ９により行われる。
【００４５】
図１１は、読み出し動作のタイミング図である。ＴＷＬ，ＣＷＬは、図１に示すように相補セルアレイ１ｔ，１ｃ側の対応するワード線である。読み出し時、制御信号ＶＥＲＩ，タイミング信号ＶＴ１−ＶＴ３，ＶＴ３１は全て“Ｌ”である。従って、ＰＭＯＳトランジスタＭＰ２，ＭＰ３によりゲートＧ１，Ｇ２は“Ｈ”となり、ビット線ペアＴＢＬ，ＣＢＬはＮＭＯＳトランジスタＭＮ３，ＭＮ４を介してセンスノードＮ３，Ｎ４に接続される。即ち選択セルのデータがセンスノードＮ３，Ｎ４に伝達され得る状態である。
【００４６】
センスアンプ回路が非活性状態では、活性化信号ＳＥ、イコライズ信号／ＥＱ、プリチャージ信号／ＬＤが“Ｌ”であり、センスノードＮ３，Ｎ４及びビット線ペアＴＢＬ，ＣＢＬはイコライズされて、Ｖｄｄレベル近くに設定されている。センスアンプ内部ノードＮ５，Ｎ６も短絡されて同電位を保つ。最初に、上位ビットＨＢの読み出しを行ために、／ＥＱを“Ｈ”にしてイコライズを解除する（時刻ｔ１）。そして、選択ワード線ＴＷＬ，ＣＷＬに、図３に示す上位ビット読み出し用電圧Ｒ２を与える。読み出し電圧Ｒ２は、しきい値レベルＬ１とＬ２の間に設定される。これは、４値データが、“１１”，“１０”にあるか、“０１”，“００”にあるかを判定する読み出し条件である。
【００４７】
上位ビットＨＢが“１”ならＴ−ｃｅｌｌがオン、“０”ならＣ−ｃｅｌｌがオンとなる。そして、ペアビット線ＴＢＬ，ＣＢＬ間のセル電流差をセンスするために活性化信号ＳＥを“Ｈ”にすると、センスアンプ３１内のノードＮ５，Ｎ６には、セル電流差に対応した電位差が発生する。このノードＮ５，Ｎ６の電位差は、ビット線ＴＢＬ，ＣＢＬにフィードバックされる。ノードＮ５，Ｎ６の電位差が十分に大きくなった後、制御信号／ＬＤを“Ｈ”にすると、センスアンプ３１の読み出しビットデータが確定する。
【００４８】
センスアンプ３１でデータのセンスが開始されれば、ワード線ＴＷＬ，ＣＷＬを立ち下げることが出来る。センスアンプ３１により確定した上位ビットデータは、タイミング信号Ｔ１を“Ｈ”、従って転送回路３３のＮＭＯＳトランジスタＭＮ１１，ＭＮ１２をオンにしすることで、データラッチ３２ａに転送される（時刻ｔ２）。これにより、上位ビットＨＢの読み出しステップが終了する。データラッチ３２ａに上位ビットＨＢが転送されれば、その後選択信号ＣＳＬを“Ｈ”にすることにより、その上位ビットデータはアクセス可能となる。
【００４９】
次に、ビット線ペアＴＢＬ，ＣＢＬを再びイコライズして初期状態に設定した後、イコライズを解除する（時刻ｔ３）。そして、Ｔ−ｃｅｌｌ側のワード線ＴＷＬに読み出し電圧Ｒ３を、Ｃ−ｃｅｌｌ側のワード線ＣＷＬに、読み出し電圧Ｒ１を与える。図３に示すように、読み出し電圧Ｒ３は、しきい値レベルＬ２とＬ３の間に設定される。読み出し電圧Ｒ１は、しきい値レベルＬ０とＬ１の間に設定される。これは上位ビットＨＢ＝“０”のときの、下位ビットＬＢを判定する読み出し条件である。上位ビットＨＢが“０”のセルに注目すると、Ｔ−ｃｅｌｌでは下位ビットＬＢが“１”ならばオンし、Ｃ−ｃｅｌｌでは下位ビットＬＢが“０”ならばオンする。従って、上位ビット読み出しステップと同様にセンス動作を行えば、このときの下位ビットＬＢがセンスアンプ３１で確定する。上位ビットＨＢが“１”であった場合は、このときの下位ビットの状態がセンスアンプの確定値には反映しない。
【００５０】
時刻ｔ４でタイミング信号Ｔ２を立ち上げて、読み出した下位ビットＬＢをデータラッチ３２ｂに転送する。このデータ転送の際、データラッチ３２ａに読み出されている上位ビットＨＢのデータを利用する。即ち、上位ビットＨＢが“０”の場合（ノードＮ１１，Ｎ１２のデータがＨＢ＝“Ｌ”，／ＨＢ＝“Ｈ”の場合）、ＮＭＯＳトランジスタＭＮ１５，ＭＮ１６がオンになる。従ってタイミング信号Ｔ２によりＮＭＯＳトランジスタＭＮ１３，ＭＮ１４がオンになると、センスノードＮ５，Ｎ６のデータがデータラッチ３２ｂに転送される。これより、ＨＢ＝“０”のときの下位ビット読み出しステップが終了する。
【００５１】
次に、ビット線ペアＴＢＬ，ＣＢＬを再びイコライズして初期状態に設定した後、イコライズを解除する（時刻ｔ５）。そして、Ｃ−ｃｅｌｌ側のワード線ＣＷＬに図３に示す読み出し電圧Ｒ３を、Ｔ−ｃｅｌｌ側のワード線ＴＷＬに、読み出し電圧Ｒ１を与える。これは上位ビットＨＢ＝“１”のときの、下位ビットＬＢを判定する読み出し条件である。上位ビットＨＢが“１”のセルに注目すると、Ｔ−ｃｅｌｌでは下位ビットＬＢが“１”ならばオンし、Ｃ−ｃｅｌｌでは下位ビットＬＢが“０”ならばオンする。従って、上位ビット読み出しステップと同様にセンス動作を行えば、このときの下位ビットＬＢがセンスアンプ３１で確定する。上位ビットＨＢが“０”であった場合は、このときの下位ビットの状態がセンスアンプの確定値には反映しない。
【００５２】
時刻ｔ６でタイミング信号Ｔ３を立ち上げて、読み出した下位ビットＬＢをデータラッチ３２ｂに転送する。このデータ転送の際にも、先の下位ビット読み出しのときと同様に、データラッチ３２ａの上位ビットＨＢのデータを利用する。上位ビットＨＢが“１”の場合（ノードＮ１１，Ｎ１２のデータがＨＢ＝“Ｈ”，／ＨＢ＝“Ｌ”の場合）、ＮＭＯＳトランジスタＭＮ１９，ＭＮ２０がオンになる。従ってタイミング信号Ｔ３によりＮＭＯＳトランジスタＭＮ１７，ＭＮ１８がオンになると、センスノードＮ５，Ｎ６のデータがデータラッチ３２ｂに転送される。これより、ＨＢ＝“１”のときの下位ビット読み出しステップが終了する。
以上の３ステップ読み出しにより、データ読み出しは終了する。これ以降、転送信号ＣＳＨを立ち上げて、データラッチ３２ｂの下位ビットデータはアクセス可能となる。
【００５３】
次に、データ書き込みの動作を説明する。図１０は、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのデータ状態を用いて、書き込み動作の手順を示している。データ書き込みに際しては、書き込みを行うセルブロックの全セルのデータを一括消去する。この消去動作は、セルブロックが形成されたウェルに昇圧された消去電圧Ｖｅｒａを与え、セルブロック内の全ワード線を０Ｖとして、全セルのフローティングゲートの電子をチャネルに放出させる。これにより、全セルは、しきい値がもっとも低いレベルＬ０に設定される。これが図１０に示す初期状態である。
【００５４】
この初期状態から、３ステップの書き込みを行う。図１のセンスアンプ回路３は例えば１ページ分のセンスアンプを備える。データ書き込みは、１ページ分の書き込みデータをセンスアンプ回路３にロードして、１ページ分が同時に行われる。第１の書き込みステップ（１）では、上位ビットＨＢの“０”，“１”を書き込む。この書き込みステップ（１）では、上位ビットＨＢが“０”の４値データを書き込むべきペアセルについて、Ｃ−ｃｅｌｌをしきい値レベルＬ０に維持して、Ｔ−ｃｅｌｌをしきい値レベルＬ２に設定する書き込み動作と、上位ビットＨＢが“１”の４値データを書き込むべきペアセルについて、Ｔ−ｃｅｌｌをしきい値レベルＬ０に維持して、Ｃ−ｃｅｌｌをしきい値レベルＬ２に設定する書き込み動作とが同時に行われる。ベリファイ電圧は、しきい値レベルＬ１，Ｌ２の間の電圧Ｐ２が用いられる。この段階では下位ビットの状態は縮退したままであり、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌに相補的データは設定されていない。
【００５５】
第２の書き込みステップ（２）では、上位ビットＨＢが“１”であるペアセルに対してのみ、下位ビットＬＢの“０”と“１”を書き込む。即ち、上位ビットＨＢが“１”であり、下位ビットＬＢが“０”となるＴ−ｃｅｌｌのデータ“１０”（しきい値レベルＬ１）を書き込む動作と、上位ビットＨＢが“１”であり、下位ビットＬＢが“１”となるＣ−ｃｅｌｌのデータ“１１”（しきい値レベルＬ３）を書き込む動作とが同時に行われる。従ってこの書き込みステップ（２）のベリファイ読み出しでは、ベリファイ電圧Ｐ１，Ｐ３が用いられる。これにより、上位ビットＨＢが“１”であるペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌについてはデータが確定する。
【００５６】
第３の書き込みステップ（３）では、上位ビットＨＢが“０”であるペアセルに対してのみ、下位ビットＬＢの“０”と“１”を書き込む。即ち、上位ビットＨＢが“０”であり、下位ビットＬＢが“０”となるＴ−ｃｅｌｌのデータ“００”（しきい値レベルＬ３）を書き込む動作と、上位ビットＨＢが“０”であり、下位ビットＬＢが“１”となるＣ−ｃｅｌｌのデータ“０１”（しきい値レベルＬ１）を書き込む動作とが同時に行われる。この書き込みステップ（３）のベリファイ読み出しでも、ベリファイ電圧Ｐ１，Ｐ３が用いられる。これにより、上位ビットＨＢが“０”であるペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌについてはデータが確定する。
【００５７】
図１２〜図１４は、以上の書き込みステップ（１），（２），（３）の動作タイミングを示している。以下、これらの書き込みステップの詳細な動作を説明する。
図１２は、書き込みステップ（１）の動作タイミング図であり、“初期書き込み（ｉｎｉｔｉａｌ ｐｒｏｇｒａｍ）”の後、“ベリファイ（ｖｅｒｉｆｙ）”と“書き込み（ｐｒｏｇｒａｍ）”が、全データの書き込み終了が判定されるまで繰り返される。“初期書き込み”において、データラッチ３２ａが保持する上位ビットデータがセンスアンプ３１に転送されて、ペアセルに対する書き込みを開始する。従ってこの時点までに、データラッチ３２ａには、データバスＤＬから書き込むべき４値データの上位ビットデータが転送される。データバスＤＬに乗せるデータのロジックは読み出しで期待するものとは反転させる。即ち書き込むデータのレベルを反転させてデータバスＤＬに乗せる。
【００５８】
デーラッチ３２ａからセンスアンプ３１にデータ転送する前に、センスノードＮ３，Ｎ４はＶｄｄにプリチャージ／イコライズされている。制御信号ＶＥＲＩも“Ｌ”であって、センスノードＮ３，Ｎ４とビット線ＴＢＬ，ＣＢＬを接続するＮＭＯＳトランジスタＭＮ３，ＭＮ４は共にオン状態を保ち、ビット線ＴＢＬ，ＣＢＬまでＶｄｄにプリチャージされている。
【００５９】
タイミング信号Ｔ１を立ち上げる前に、イコライズを解除し（／ＥＱ＝“Ｈ”）、プリチャージ動作を停止し（／ＬＤ＝“Ｈ”）、センスアンプ３１を活性化する（ＳＥ＝“Ｈ”）。そして、タイミング信号Ｔ１を立ち上げて、データラッチ３２ａのデータをセンスアンプ３１に転送して、書き込みを開始する。センスアンプ３１にデータが転送されると、そのデータに応じて、センスノードＮ３，Ｎ４の一方、従ってそれらにつながるビット線ＴＢＬ，ＣＢＬの一方が放電される。その後相補セルアレイ１ｔ，１ｃの選択ワード線ＴＷＬ，ＣＷＬに書き込みパルス電圧Ｖｐｇｍを与えて、書き込み動作が行われる。センスアンプ３１の“Ｌ”レベル側ノードにつながったビット線のセルのみ、フローティングゲートに電子注入がなされ、しきい値の上昇が始まる。図１０で説明したように、複数のビット線対について見ると、データに応じて、ビット線ＴＢＬ側のＴ−ｃｅｌｌ又はビット線ＣＢＬ側のＣ−ｃｅｌｌで同時に電子注入動作が行われる。
【００６０】
一定時間の書き込みパルス印加動作の後、所望のしきい値になったか否かを確認するのが次の“ベリファイ”である。ベリファイ動作のためにセンスアンプ内は再度プリチャージ／イコライズが行われる。以下の動作では、制御信号ＶＥＲＩを“Ｈ”にしてゲートＧ１，Ｇ２の同時駆動状態を止める。代わって、ビット線対ＴＢＬ，ＣＢＬのうち、狭義の書き込み（即ち電子注入動作）を行う側のビット線のみがセンスアンプ３１に接続されるように、論理制御回路３５ａ，３５ｂによりゲートＧ１，Ｇ２が制御される。具体的にこの書き込みステップ（１）では、タイミン信号ＶＴ１が“Ｈ”、従ってＮＭＯＳトランジスタＭＮ４３，ＭＮ４４がオンになり、データラッチ３２ａが保持する上位ビットデータＨＢ，／ＨＢに応じて、ＮＭＯＳトランジスタＭＮ３，ＭＮ４の一方がオンになる。また、Ｖｂｉａｓが“Ｈ”になり、電流源トランジスタＭＮ０が書き込み判定用の参照電流を流す。
【００６１】
そして、図１０で説明したように、選択ワード線ＴＷＬ，ＣＷＬに共に、ベリファイ電圧Ｐ２を与えて、読み出し動作を行う。この条件でセンスアンプ３１による読み出しを行うと、充分なしきい値上昇が達成されていれば、ビット線につながった方のセンスノードは放電されず、他方のセンスノードは参照電流源ＮＭＯＳトランジスタＭＮ０によって放電されるので、センスアンプ３１は初期書き込みの状態から反転する。参照電流源との電流の比較において不十分にしかしきい値上昇が生じていないセルに関してはこの状態反転は生じない。参照電流源の電流値の設定はどのベリファイのワード線レベルに対してセル電流のどのくらいの値をセルのプログラム完了と見なすかで決まり、メモリの信頼性マージンなどで決まるパラメータである。
【００６２】
ベリファイ読み出しが終了したらセンスアンプ３１の状態を保持したまま次の書き込み動作を行う。センスアンプ３１にロードされたデータがベリファイ読み出しで反転されると、そのセンスアンプ３１は以後、ビット線に０Ｖを与えるプリチャージ動作を行わない。従って書き込みが不十分だったセルについてのみ、以後の書き込み動作が行われる。即ち選択ワード線ＴＷＬとＣＷＬに書き込みパルス電圧Ｖｐｇｍを与えて、書き込みが不十分だったセルに対して追加の電子注入が行われる。この後更にベリファイ動作を行う。以下、全てのセンスアンプのデータが反転するまで、ベリファイと書き込みを繰り返す。
【００６３】
なお、各ベリファイ動作の最後に、書き込み終了判定信号“ＯＫ”をセンスアンプ系列に流し全てのセンスアンプ３１の書き込みが完了したかどうかの判定を行う。その詳細については後ほど説明する。
以上により、図１０に示す書き込みステップ（１）のしきい値分布状態が実現される。
【００６４】
図１３の書き込みステップ（２）では、上位ビットＨＢに“１”が書かれたペアセルについて、書き込みおよびベリファイ書き込みを行う。この書き込みステップ（２）に入ると、タイミング信号ＶＴ１は“Ｌ”になり、代わってタイミング信号ＶＴ２が“Ｈ”になる。“初期書き込み”で、センスアンプ３１にデータラッチ３２ｂの下位ビットデータを転送して、ペアセルに対する書き込みを開始する。従ってこの時点までに、データラッチ３２ｂにはデータバスＤＬから書き込むべきデータが転送されていることが必要である。書き込みデータを読み出し期待値とロジック反転させることは、上位ビット書き込みの場合と同様である。
【００６５】
センスアンプ３１は書き込みステップ（１）の確定した状態を維持する。このセンスアンプ３１に、タイミング信号Ｔ２を立ち上げることによって、データラッチ３２ｂのデータを転送する。但し、転送回路３３は、データラッチ３２ａのノードＮ１２が“Ｈ”（従って、／ＨＢ＝“Ｈ”）の状態にあるセンスアンプ３１にのみデータ転送するように制御される。この書き込みステップ（２）は、図１０で説明したように、上位ビットＨＢが“１”であるセルに対してのみ、下位ビットの書き込みを行うものだからである。
【００６６】
タイミング信号ＶＴ２が“Ｈ”になると、論理制御回路３５ａ，３５ｂでは、ＮＭＯＳトランジスタＭＮ４５，ＭＮ５２がオンになる。また、これらのトランジスタＭＮ４５，ＭＮ５２とそれぞれ下位ビットデータＬＢ，／ＬＢが与えられた端子の間に接続されたＮＭＯＳトランジスタＭＮ４８，ＭＮ５５がそれぞれ、／ＨＢ＝“Ｈ”により駆動されてオンになる。即ちデータラッチ３２ｂが保持する下位ビットデータＬＢ，／ＬＢに応じて、ゲートＧ１，Ｇ２が選択的に“Ｈ”になる。従って、選択ワード線ＴＷＬ，ＣＷＬに書き込みパルス電圧Ｖｐｇｍを印加すると、下位ビットデータ書き込みが開始される。具体的にセンスアンプ３１の“Ｌ”側ノードに接続されたビット線のセルについて、電子注入動作が行われる。
【００６７】
上位ビットＨＢが“０”であるセンスアンプでは、書き込みステップ（１）での書き込み完了の状態を維持する。一定時間の書き込み動作の後、所望のしきい値になったか否かを確認するのが、次の“ベリファイ”である。電子注入を行う側のビット線のみがすでにセンスアンプ３１につながっているので、書き込みステップ（１）におけると同様に、Ｖｂｉａｓを立ち上げて、電流源３６を活性化し、ビット線対の一方のみセンスアンプに接続され、他方が電流源３６に接続された状態とする。選択ワード線ＴＷＬとＣＷＬには、図１０で説明したように、異なるベリファイ電圧Ｐ１，Ｐ３を与える。
【００６８】
このベリファイ読み出しで、セルのしきい値が充分上昇していれば、ビット線につながったセンスアンプノードは放電されず、他方のノードは定電流源によって放電されるので、センスアンプ３１は初期書き込みの状態からは反転する。定電流源との電流の比較において不十分にしかしきい値上昇が生じていないセルに関してはこの反転は生じない。
【００６９】
ベリファイ読み出しが終了したらセンスアンプ３１の状態を保持したまま、次の“書き込み”動作を行う。即ち、選択ワード線ＴＷＬとＣＷＬに書き込みパルスＶｐｇｍを与えて、不十分なしきい値上昇のセルに対してのみ追加の電子注入をおこなう。以下、この書き込みステップ（２）に供される全てのセンスアンプ３１が反転するまで、ベリファイと書き込みを繰り返す。この書き込みステップ（２）の完了により、図１０に示したデータ“１０”，“１１”の書き込みが完了する。各ベリファイ動作の後に、書き込み終了判定信号“ＯＫ”によって、全てのセンスアンプ３１の書き込みが完了したかどうかの判定を行うことは、書き込みステップ（１）と同様である。
【００７０】
図１４の書き込みステップ（３）では、上位ビットＨＢに“０”が書かれたペアセルについて、書き込みおよびベリファイ書き込みを行う。この書き込みステップ（３）に入ると、タイミング信号ＶＴ２は“Ｌ”になる。“初期書き込み”では、データラッチ３２ｂが保持する必要な下位ビットデータをセンスアンプ３１に転送して、ペアセルへのデータ書き込みを開始する。即ちタイミング信号Ｔ３を立ち上げることで、データラッチ３２ａのノードＮ１１が“Ｈ”（ＨＢ＝“Ｈ”）の状態のセンスアンプ３１のみに、下位ビットデータ転送が行われる。同時にタイミング信号ＶＴ３１を立ち上げることにより、論理制御回路３５ａ，３５ｂではＮＭＯＳトランジスタＭＮ４１，ＭＮ４２がオンになり、下位ビットデータＬＢ，／ＬＢに応じてゲートＧ１，Ｇ２が制御されて、ＮＭＯＳトランジスタＭＮ３，ＭＮ４の一方のみがオンになる。
【００７１】
即ち、下位ビットデータに応じて、ビット線対の一方がセンスノードに接続され、下位ビットデータの書き込みが可能になる。上位ビットが“１”のセンスアンプでは、書き込みステップ（２）での接続状態を維持するので、書き込み完了と同じになる。この状態で書き込むべきペアセルのワード線ＴＷＬ，ＣＷＬに書き込みパルス電圧Ｖｐｇｍを印加することにより、センスアンプ３１の“Ｌ”側ノードにつながったビット線のセルのみが電子注入されてしきい値の上昇をはじめる。
【００７２】
一定時間の電子注入動作後、所望のしきい値になったか否かを確認するのが次の“ベリファイ”である。以下、タイミング信号ＶＴ３を“Ｈ”とする。これにより論理制御回路３５ａ，３５ｂは、上位ビットＨＢが“０”で下位ビットＬＢが“０”となるべきペアセルについては、Ｔ−ｃｅｌｌ側のビット線Ｂｔのみセンスアンプ３１につながるように、上位ビットＨＢが“０”で下位ビットＬＢが“１”となるべきペアセルについては、Ｃ−ｃｅｌｌ側のビット線ＣＢＬがセンスアンプ３１につながるように、ＮＭＯＳトランジスタＭＮ３，ＭＮ４を制御する。
【００７３】
そして、Ｖｂｉａｓを立ち上げて電流源ＮＭＯＳトランジスタＭＮ０を活性化し、選択ワード線ＴＷＬ，ＣＷＬをそれぞれベリファイ電圧Ｐ１，Ｐ３に設定して、ベリファイ読み出しを行う。充分なしきい値上昇が達成されていればビット線につながったセンスアンプノードは放電されず、他のノードは参照電流源によって放電される。従って上位ビットが“０”であるセンスアンプは初期書き込み状態から反転する。
【００７４】
上位ビットが“１”であるセンスアンプは、しきい値がすでに充分高いビット線に接続されるので、書き込み完了状態としてセンスアンプ状態が確定する。ベリファイ読み出しが終了したらセンスアンプ３１の状態を保持したまま、次の書き込み動作、即ちしきい値上昇が不十分なセルに対してのみの追加の電子注入動作を行う。以下、この書き込みステップ（３）に供される全てのセンスアンプが状態反転するまで、ベリファイと書き込みを繰り返す。この様にして書き込みステップ（３）の動作が終了すると、図１０に示すデータ“００”，“０１”の書き込みが完了する。各ベリファイ動作の後に、書き込み終了判定信号“ＯＫ”によって、全てのセンスアンプ３１の書き込みが完了したかどうかの判定を行うことは、書き込みステップ（１），（２）と同様である。
【００７５】
次に、書き込み終了判定信号ＯＫによる書き込み終了判定回路とその動作を具体的に説明する。図１５は、センスアンプ回路３に接続される書き込み終了判定回路４０の構成を示している。センスアンプ回路３内の各センスアンプ３１には、図９に示したように、書き込み終了モニタノードＴｍ，Ｃｍが用意されている。このモニタノードＴｍ，Ｃｍは、前述のように、書き込みベリファイ読み出しで書き込み終了が確認されると、一方が“Ｈ”になる。
【００７６】
終了判定回路４０には、各センスアンプのモニタノードＴｍ，Ｃｍをそれぞれ２入力端子に接続したＮＯＲゲートアレイ４１が配置される。更にこのＮＯＲゲートアレイ４１の各出力で制御される電源スイッチ４４を備えたインバータを含むインバータチェーン４２が設けられる。インバータチェーン４２の入力端子には、判定用信号ＯＫを入力する。これにより、全てのセンスアンプで書き込みが完了し、モニタノードＴｍ又はＣｍが“Ｈ”になると、判定信号ＯＫはインバータチェーン４２を通り、出力端子には終了判定信号ＦＩＮが得られる。
【００７７】
図１５の終了判定回路４０では、インバータチェーン４２と入力端子を共有する別のインバータチェーン４３が設けられている。このインバータチェーン４３の出力端子には、判定信号ＯＫを入力する毎に、タイミング信号ＮＸＴが発生される。このタイミング信号ＮＸＴを用いれば、これと同期して得られる終了信号ＦＩＮにより、書き込みサイクルを終了して、次のステップに移るという制御が可能になる。
【００７８】
次に、前述したデータ読み出し動作が１ページ分のセルデータの並列読み出しを行うものである場合の読み出しデータのシリアル転送出力動作について説明する。シリアルアクセスを、通常のアクセスと同様に上位アドレス側から行うとすると、データラッチ３２ａに読み出された上位ビットＨＢが先に出力される。４値データは、先に説明したように、上位，下位ビットをそれぞれＸ，Ｙとして、“ＸＹ”で表す。上位，下位ビットの読み出し順序とそのビットデータの組み合わせによっては、多値データが誤って“ＹＸ”となる可能性があるので、注意が必要である。
【００７９】
セルアレイのビット線はほぼ最小加工寸法でレイアウトされるが、各ビット線ピッチにセンスアンプを配置することは難しい。そこで実際には、複数のビット線に共通にセンスアンプを設けることになる。このとき各センスアンプを共有する複数のビット線のなかで同時に選択されるビット線のグループをカラムバンクと定義する。このカラムバンク構成は、模式的に図１６のように表すことができる。
【００８０】
カラムバンクは、図１に示したように、相補セルアレイ１ｔ，１ｃによって構成される。図１６ではセルアレイ１ｔ，１ｃが８つのカラムバンクＣＢ０〜ＣＢ７を構成する場合を示している。各カラムバンクで共有される複数のセンスアンプのデータラッチ群を、上位ビット用のデータラッチ（ＨＢＬ）３２ａのグループ５１と下位ビット用のデータラッチ（ＬＢＬ）３２ｂのグループ５２に分けて示している。これらのデータラッチ群５１，５２に対して、シリアルアクセスは、矢印Ａで示すように、ＨＢＬグループ５１内を順次アクセスし、続いてＬＢＬグループ５２内を順次アクセスする。以上の一巡で一つのカラムバンク内のアクセスが終わり、以下、矢印Ｂで示すようにＨＢＬグループ５１の先頭に戻って、次のカラムバンク内を同様にシリアルアクセスする。
【００８１】
カラムバンクＣＢ０〜ＣＢ７の読み出しデータの途切れることのないシリアル出力を可能とするためには、バンクアドレス選択と、シリアル出力動作とセルアレイからの読み出し動作とのタイミング制御が必要である。具体的には、次のようにすればよい。カラムバンクＣＢ０の読み出しデータについて、ＨＢＬグループ５１のデータのシリアル出力が終わり、ＬＢＬグループ５２が保持する読み出しデータのシリアル出力中に、次のカラムバンクＣＢ１の上位ビットデータについて、セルからＨＢＬグループ５１へのデータ読み出し動作を行う。そして、カラムバンクＣＢ１の上位ビットデータについてＨＢＬグループ５１が保持する読み出しデータのシリアル出力動作中に、同じカラムバンクＣＢ１の下位ビットデータについて、セルからＬＢＬグループ５２への読み出し動作を行う。以下、同様の繰り返しにより、読み出しデータのシリアル出力は途切れることなく行われる。
【００８２】
図１６の矢印Ｃは、あるカラムバンクについてシリアル出力動作中に次のカラムバンクが選択可能なタイミング範囲を示している。即ち、ＨＢＬグループ５１のシリアルアクセスを行っている間に、次のカラムバンク選択を行うことによって、シリアル出力が途切れることなく、セルアレイのデータ読み出しができる。この範囲を超えてからカラムバンク選択を行うと、ビット線データのＨＢＬグループ５１への読み出しが、ＬＢＬグループ５２のデータのシリアル出力中に完了せず、シリアルアクセスにギャップが生じる可能性がある。
【００８３】
図１７は、図１６の構成をより具体的に示したものである。但しここでは、説明を簡略化するため、ビット線対を一つの直線で示している。カラムゲート回路２ｔ，２ｃも実際には図１に示したように、相補セルアレイ１ｔ，１ｃ毎に設けられるが、ここではまとめて示している。データ線ＲＤ（／ＷＤ）も実際には、図９に示したように、相補データ線により構成される。図１６に示す８つのカラムバンクＣＢ０〜ＣＢ７を選択するためのバンク選択線ＢＳ０〜ＢＳ７が配設される。
【００８４】
センスアンプ回路３のＨＢＬ３２ａ，ＬＢＬ３２ｂとデータ線ＲＤ（／ＷＤ）の間の転送ゲートＴＧ３，ＴＧ４を制御してシリアル出力を行うための転送制御回路として、シフトレジスタ６０を用いている。シフトレジスタ６０はリング接続され、スタートレジスタに“１”がセットされてこれが順次シフトされるようになっている。このシフトレジスタ６０の各段の“１”出力により、ＨＢＬグループの転送ゲートＴＧ３が順次駆動され、続いてＬＢＬグループの転送ゲートＴＧ４が順次駆動される。これにより、ＨＢＬ３２ａが順次データ線ＲＤ（／ＷＤ）に接続され、続いてＬＢＬ３２ａが順次データ線ＲＤ（／ＷＤ）に接続される。
【００８５】
転送ゲートＴＧ３，ＴＧ４のシリアルアクセス制御のために、アドレスバスやこれを駆動するアドレスデコーダ、アドレスカウンタを用いることも考えられる。しかしこの方式では、アドレスデコーダの負荷容量が大きくなる。上述したシフトレジスタを用いたシリアル転送制御方式は、高速化と低消費電力化にとって好ましい。
【００８６】
以上説明したように、この実施の形態によるＮＡＮＤ型フラッシュメモリは、多値記憶を行うと共に、二つのメモリセルで相補的データを記憶するペアセルを構成する。従って、通常のＮＡＮＤ型フラッシュメモリと同様の記憶容量を得ることができる。データ読み出しには、ペアセルのセル電流差を検出する電流センシング差動センスアンプを用いるから、ＮＯＲ型フラッシュメモリのように大きなセル電流を流すことなく、高速のデータセンスが可能である。従ってまた、高速化のためにセルサイズを大きくする必要がなく、従来のＮＡＮＤ型フラッシュメモリの小さい単位セル面積という特徴を維持することができる。
【００８７】
次に、上記実施の形態によるフラッシュメモリを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図１８は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の実施の形態で説明したＮＡＮＤ型フラッシュメモリが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００８８】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００８９】
図１９は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００９０】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００９１】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００９２】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００９３】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００９４】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００９５】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００９６】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図２０Ａ−２０Ｊに示すような他の各種電子機器に適用することができる。即ち、図２０Ａに示すビデオカメラ、図２０Ｂに示すテレビジョン、図２０Ｃに示すオーディオ機器、図２０Ｄに示すゲーム機器、図２０Ｅに示す電子楽器、図２０Ｆに示す携帯電話、図２０Ｇに示すパーソナルコンピュータ、図２０Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図２０Ｉに示すヴォイスレコーダ、図２０Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００９７】
この発明は、上記実施の形態に限られない。例えば実施の形態ではＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型やＤＩＮＯＲ型フラッシュメモリにもこの発明を適用することが可能である。その他この発明はその趣旨を逸脱しない範囲で種々変形して実施することができる。
【００９８】
【発明の効果】
以上述べたようにこの発明によれば、大きな記憶容量を保って高速読み出しを可能とした不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図３】同フラッシュメモリのペアセルが記憶するデータ状態を示す図である。
【図４】同フラッシュメモリのセンスアンプ回路のデータ読み出し回路系の基本構成を示す図である。
【図５】同フラッシュメモリの書き込みサイクルにおけるセルアレイのバイアス条件を示す図である。
【図６】同フラッシュメモリの書き込みサイクルを説明するための図である。
【図７】同フラッシュメモリの書き込み動作によるしきい値変化を示す図である。
【図８】同フラッシュメモリのセンスアンプ回路のデータ書き込み回路系の基本構成を示す図である。
【図９】同フラッシュメモリのセンスアンプ回路の具体構成を示す図である。
【図１０】同フラッシュメモリのデータ書き込み手順を示す図である。
【図１１】同フラッシュメモリのデータ読み出し動作のタイミング図である。
【図１２】同フラッシュメモリのデータ書き込み動作の書き込みステップ（１）のタイミング図である。
【図１３】同フラッシュメモリのデータ書き込み動作の書き込みステップ（２）のタイミング図である。
【図１４】同フラッシュメモリのデータ書き込み動作の書き込みステップ（３）のタイミング図である。
【図１５】同フラッシュメモリの書き込み終了判定回路の構成を示す図である。
【図１６】同フラッシュメモリのカラムバンク構成を示す図である。
【図１７】同フラッシュメモリのシリアル出力を行う転送制御回路構成を示す図である。
【図１８】この発明をディジタルスチルカメラに適用した実施の形態を示す図である。
【図１９】同ディジタルスチルカメラの内部構成を示す図である。
【図２０Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図２０Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図２０Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図２０Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図２０Ｅ】電子楽器に適用した実施の形態を示す図である。
【図２０Ｆ】携帯電話に適用した実施の形態を示す図である。
【図２０Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図２０Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図２０Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図２０Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
１ｔ，１ｃ…セルアレイ、２ｔ，２ｃ…カラムゲート、３…センスアンプ回路、４ｔ，４ｃ…ロウデコーダ、５ｔ，５ｃ…カラムデコーダ、６…アドレスバッファ、７…アドレスレジスタ、８…コマンドデコーダ、９…コントローラ、１０…高電圧発生回路、１１…データバッファ、３１…センスアンプ、３２ａ…上位ビット用データラッチ、３２ｂ…下位ビット用デーラッチ、３３…転送回路、３４ａ，３４ｂ…インバータ、３５ａ，３５ｂ…論理制御回路、３６…参照電流源回路、４０…書き込み終了判定回路、６０…シフトレジスタ、６１…メモリカード、ＭＮ３，ＭＮ４…選択ゲート、ＴＢＬ，ＣＢＬ…ビット線、ＴＷＬ，ＣＷＬ…ワード線，Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ…ペアセル。
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）とこれを用いた電子装置に関する。
【０００２】
【従来の技術】
ＥＥＰＲＯＭフラッシュメモリには、大きく分けてＮＡＮＤ型とＮＯＲ型がある。ＮＡＮＤ型フラッシュメモリは、隣接セルでソース、ドレイン拡散層を共有して複数セルを直列接続したＮＡＮＤストリング（ＮＡＮＤセルユニット）を用いるため、ＮＯＲ型に比べてセル密度が高い。またＮＡＮＤ型フラッシュメモリは、ＦＮトンネル電流による複数セルの一括書き込みが可能で消費電流が少ない。これらの特徴から、ＮＡＮＤ型フラッシュメモリは主として、大規模容量のファイルメモリに応用されている。一方ＮＯＲ型フラッシュメモリは、ホットエレクトロン注入を利用した書き込みを行うため、消費電流は大きいが高速アクセスが可能なことから主としてモバイル機器へ応用されてきた。
【０００３】
しかし最近は、モバイル機器でも大きなデータ量の画像データ等を扱うようになり、高速でしかもファイルメモリ並みの容量を持つフラッシュメモリが必要とされるようになってきた。ＮＡＮＤ型フラッシュメモリは、前述のようにＮＡＮＤストリング構造を用いるために読み出し時のセル電流が小さく、高速なランダムアクセスには向かない。そこで、ＮＡＮＤ型フラッシュメモリをＤＲＡＭ等のバッファメモリを持つ高速システムに対応させるために、例えばデータをページバッファに読み出し、これをシリアルに転送出力することでデータ転送レートを上げる手法が用いられている。
【０００４】
しかしそれでも、ＮＡＮＤ型フラッシュメモリの高速化には限界がある。ＮＡＮＤ型フラッシュメモリのセル電流は、ＮＯＲ型のそれの数十分の一であり、参照レベルを用いた高速のセンスができないからである。ＮＡＮＤ型フラッシュメモリのセンスアンプは、セルのオン／オフによってセンスアンプ内ラッチの電荷が放電されるか否かを利用して、セルデータを読み出しており、読み出しにマイクロ秒単位の時間が必要である。これに比べてＮＯＲ型フラッシュメモリでは、セルデータ読み出しが数十ナノ秒の時間ですむ。
ＮＡＮＤ型フラッシュメモリのセル電流を増加させるには、セル寸法（チャネル幅）を大きくすればよいが、これは、ＮＡＮＤ型フラッシュメモリの小さい単位セル面積という特徴を減殺する。
【０００５】
ＤＲＡＭでは５０ｍＶの電位差を１００ｆＦ程度のビット線につけてセンスするのに５ｎｓ程度の時間である。このとき電流量は１μＡ程度に相当する。ＮＡＮＤストリングのセル電流は１μＡ程度であるが、セルアレイが大きくビット線容量が１ｐＦ程度あるとすると、５０ｎｓ程度でのセンスは可能である。このセンス時間を実現するためには、ＤＲＡＭの様にビット線ペアを使った安定したレファレンスレベルが必要である。しかしＮＡＮＤ型フラッシュメモリは、セルのオン状態とオフ状態とでデータを判別するため、オン状態のセル電流の半分くらいの参照電流を安定してビット線ペアごとに作ることは、現実的ではない。
【０００６】
フラッシュメモリにおいて、より大きなデータ量記憶を可能とするため多値記憶を利用することは、既に提案されている。また、多値記憶を利用したときのデータ読み出し回数を減らして、読み出し時間を短縮する手法も提案されている（例えば、特許文献１参照）。
【０００７】
【特許文献１】
特開２００１−９３２８８号公報
【０００８】
【発明が解決しようとする課題】
以上のように従来は、ＮＡＮＤ型フラッシュメモリは大きなデータ量記憶を必要とする用途に、ＮＯＲ型フラッシュメモリは高速性が要求される用途に、使い分けられている。これに対して最近は、ＮＡＮＤ型フラッシュメモリの特徴とＮＯＲ型フラッシュメモリの特徴を共に活かすことができるフラッシュメモリ技術が要求されている。
この発明は、大きな記憶容量を持って高速読み出しを可能とした不揮発性半導体記憶装置とこれを用いた電子装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
この発明による不揮発性半導体記憶装置は、電気的書き換え可能で不揮発性の複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイのビット線対に接続されて同時に選択される第１及び第２のメモリセルにより構成されるペアセルに、各メモリセルが設定されるべきＭ個のしきい値レベルのなかで第１及び第２のメモリセルの間の異なる二つのしきい値レベルの組として定義されるＭ値データ（但し、Ｍは４以上の整数）を書き込み、前記第１及び第２のメモリセルのセル電流差を検出して前記ペアセルのＭ値データを読み出すセンスアンプ回路と、前記メモリセルアレイの書き込み及び読み出しの制御を行うコントローラとを有する。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態のＮＡＮＤ型フラッシュメモリを説明する。この実施の形態のフラッシュメモリでは、多値記憶方式と、二つのセルをペアとして用いてこれらに相補的データを記憶するペアセル方式とを組み合わせる。このような二つの方式の組み合わせにより、ビット密度を維持して高速センス動作が可能なＮＡＮＤメモリシステムを構成できる。すなわちペアセル方式では１ビット／２セルになるが、多値記憶方式により１セルで例えば４値記憶を行えば、結局１ビット／１セルと同じことになる。そして、ペアセル方式を採用して、二つのセル電流の比較によりデータを判別することにより、セル電流が小さくても確実で高速の読み出しが可能になる。
【００１１】
この発明は一般に、一つのセルが取り得るＭ個のしきい値を利用したＭ値記憶メモリ（但しＭは４以上の整数）に適用することが可能である。多値データのしきい値レベルを４以上増やせば、２セルに設定できるビット数は２以上になるが、読み出しや書き込みが複雑になるので、以下の実施の形態では４値の場合のみ説明する。
【００１２】
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１は、センスアンプ回路３を共有する二つのセルアレイ１ｔ，１ｃにより構成される。セルアレイ１ｔ，１ｃの同時に選択される、対応するビット線ＴＢＬ，ＣＢＬがペアを構成するオープンビット線方式が用いられる。このビット線ペアＴＢＬ，ＣＢＬと、セルアレイ１ｔ，１ｃ内で同時に選択されるワード線ＴＷＬ，ＣＷＬにより選択される二つのメモリセル、真値セルＴ−ｃｅｌｌと相補セルＣ−ｃｅｌｌが相補的データを記憶するペアセル（相補的セル）を構成する。
【００１３】
この実施の形態においてオープンビット線方式を採用する理由は、後に説明するように、データ書き込み及び読み出し時に同時に選択されるワード線ＴＷＬ，ＣＷＬに対して異なる電圧を与える必要があるためである。セルアレイ１ｔ，１ｃのビット線対ＴＢＬ，ＣＢＬは、それぞれカラムゲート２ｔ，２ｃにより選択されてセンスアンプ回路３に接続される。センスアンプ回路３の領域に配置されたデータ線ＤＬと外部入出力端子の間のデータ授受は、データバッファ１１を介して行われる。
【００１４】
各セルアレイ１ｔ，１ｃとセンスアンプ回路３の間には、ビット線選択を行うカラムゲート２ｔ，２ｃが配置される。カラムゲート２ｔ，２ｃはそれぞれカラムデコーダ５ｔ，５ｃにより制御される。セルアレイ１ｔ，１ｃのワード線はそれぞれロウデコーダ４ｔ，４ｃにより選択駆動される。アドレス信号Ａｄｄは、アドレスバッファ６を介し、アドレスレジスタ７を介して、ロウデコーダ４ｔ，４ｃ及びカラムデコーダ２ｔ，２ｃに供給される。
【００１５】
動作モードを決定するコマンドＣＭＤは、コマンドデコーダ８でデコードされて、コントローラ９に供給される。コントローラ９は、データ読み出し、書き込み及び消去のシーケンス制御を行う。セルアレイ１ｔ，１ｃやロウデコーダ４ｔ，４ｃには、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ，ベリファイ電圧Ｖｒ，パス電圧Ｖｐａｓｓ，Ｖｒｅａｄ等）が必要である。これらの高電圧Ｖｐｐを発生する高電圧発生回路１０も、コントローラ９により制御される。
【００１６】
図２は、各セルアレイ１ｔ，１ｃの内部構成を示している。互いに交差する複数本ずつのビット線ＢＬとワード線ＷＬの各交差部にメモリセルＭＣが配置される。メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態によりデータ記憶を行う。この実施の形態では、１６個のメモリセルＭＣ０〜ＭＣ１５が直列接続されてＮＡＮＤストリング（ＮＡＮＤセルユニット）ＮＵを構成する。ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＧ２を介して共通ソース線ＳＬに接続される。
【００１７】
メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ１５に接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＤＳに接続される。通常、一つのワード線ＷＬに沿うメモリセルの範囲が、データ書き込み及び読み出しの単位となる１ページを構成する。ワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲が、データ一括消去の単位となるブロックＢＬＫｉを構成し、通常ビット線方向に複数のブロックＢＬＫｉが配置される。図１に示したように、相補セルアレイ１ｔ，１ｃのなかで同時に選択される二つのメモリセル、真値セルＴ−ｃｅｌｌと補セルＣ−ｃｅｌｌがペアセルを構成する。
【００１８】
データ読み出しは、プリチャージされたビット線が選択セルにより放電されるか否かを検出することにより行われる。このとき、選択されたＮＡＮＤセルユニットでは、その中の選択ワード線に読み出し電圧を、残りの非選択ワード線にはセルのデータ状態によらずオンするパス電圧を与える。選択ゲート線ＳＧＤ，ＳＧＳには選択トランジスタＳＧ１，ＳＧ２がオンする電圧を与える。これにより、選択セルのデータ状態に応じて、ビット線から共通ソース線に放電パスが形成されるか否かが決まるから、ビット線の放電の有無を検出することでデータをセンスすることができる。
【００１９】
図３は、ペアを構成するセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの多値データとビット情報の関係を示すしきい値分布である。この実施の形態では、メモリセルは、４つのしきい値分布により定義されるしきい値レベルＬ０，Ｌ１，Ｌ２，Ｌ３（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）により４値データ記憶を行う。４値データを構成する２ビットデータの４つのしきい値レベルに対する割付は、Ｔ−ｃｅｌｌとＣ−ｃｅｌｌが異なるしきい値レベルを記憶するように、図３に示すように設定される。
【００２０】
即ち、４値データを、上位ビットＸと下位ビットＹにより、“ＸＹ”で表すものとして、Ｔ−ｃｅｌｌではレベルＬ０，Ｌ１，Ｌ２，Ｌ３を、データ“１１”，“１０”，“０１”，“００”に対応させる。Ｔ−ｃｅｌｌでは、多値データのビット情報の“１”は、読み出し時ワード線に所定の読み出し電圧を与えたときにセルがオンする状態（低しきい値）であり、“０”はオフの状態（高しきい値）である。Ｃ−ｃｅｌｌではそのしきい値レベルとビット情報の関係がＴ−ｃｅｌｌとは逆になる。具体的に説明すれば、Ｔ−ｃｅｌｌがレベルＬ０を記憶し、対応するＣ−ｃｅｌｌがレベルＬ３を記憶して、この状態の組み合わせをデータ“１１”とする。Ｔ−ｃｅｌｌがレベルＬ１を記憶し、対応するＣ−ｃｅｌｌがレベルＬ２を記憶して、この状態の組み合わせをデータ“１０”とする。Ｔ−ｃｅｌｌがレベルＬ２を記憶し、対応するＣ−ｃｅｌｌがレベルＬ１を記憶して、この状態の組み合わせをデータ“０１”とする。Ｔ−ｃｅｌｌがレベルＬ３を記憶し、対応するＣ−ｃｅｌｌがレベルＬ０を記憶して、この状態の組み合わせをデータ“００”とする。
【００２１】
図３では、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの間の相補的データ状態の間を直線で結んでいる。これにより、２セルでの４値データ記憶を利用して、１セル当たり１ビットの情報記憶が実質的に実現される。多値データのしきい値レベルを４つ以上に増やせば２セルに設定できるビット数は２以上になるが読み出しや書き込みが複雑になるのでここでは４値の場合のみを説明する。
図３において、Ｒ１、Ｒ２、Ｒ３はセルの各多値データの読み出しの際のワード線に与えられる読み出し電圧である。Ｐ１、Ｐ２、Ｐ３は各多値データについて書き込みサイクルでベリファイ読み出しする際にワード線に与えられるベリファイ電圧である。
【００２２】
このようなペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのデータの読み出し及び書き込みの動作原理を以下に説明する。図４は、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌにつながる一対のビット線ＴＢＬ，ＣＢＬに着目して、センスアンプ回路３の基本的な読み出し回路系の構成を示している。ビット線対ＴＢＬ，ＣＢＬに接続されるセンスアンプ３１は、ビット線対ＴＢＬ，ＣＢＬに流れるペアセルのセル電流差をセンス増幅するアクティブな電流検出型の差動センスアンプである。この様な電流検出型の差動センスアンプ３１を用いることにより、セル電流が小さくても高速な動作が可能となる。このセンス方式によれば、参照レベルを設定する必要がなく、データビット“１”と“０”との間でセル電流差があればデータを検知できるので、セルのしきい値レベルの劣化、セル特性ばらつき等に対して強い安定した情報記憶と高速読み出しを達成できる。
【００２３】
４値データの読み出しには、３ステップを必要とする。第１の読み出しステップでは、選択された全ペアセルについて、しきい値レベルＬ１，Ｌ２の間に設定された読み出し電圧Ｒ２を用いて、上位ビットＨＢの“１”，“０”を判定する。第２及び第３の読み出しステップではそれぞれ、上位ビットが“０”及び“１”のペアセルについて、下位ビットＬＢの判定が行われる。即ち上位ビットＨＢが“０”のペアセルについては、Ｔ−ｃｅｌｌではしきい値レベルＬ２，Ｌ３の間に設定された読み出し電圧Ｒ３、Ｃ−ｃｅｌｌではしきい値レベルＬ０，Ｌ１の間に設定された読み出し電圧Ｒ１を与えて、下位ビットＬＢの“１”，“０”を判定する。上位ビットＨＢが“０”のペアセルについては、Ｔ−ｃｅｌｌでは読み出し電圧Ｒ１、Ｃ−ｃｅｌｌでは読み出し電圧Ｒ３を与えて、下位ビットＬＢの“１”，“０”を判定する。
【００２４】
この様な読み出しシーケンスを適用するために、センスアンプ３１に加えて、４値データの上位ビット（ＨＢ）と下位ビット（ＬＢ）をそれぞれ記憶するデータラッチ３２ａ，３２ｂが設けられている。これらのデータラッチ３２ａ，３２ｂは、タイミング信号Ｔ１，ＳＨにより制御される転送ゲートＴＧ１，ＴＧ２を含む転送回路３３を介してセンスアンプ３１に選択的に接続される。上位ビットＨＢを判定するセンス結果を、データラッチ３２ａに転送するためのタイミング信号がＴ１である。下位ビットを判定するには、上述のように２ステップの読み出しが必要であり、そのタイミング信号がＴ２，Ｔ３である。データラッチ３２ｂは、先にデータラッチ３２ａに読み出された上位ビットに応じて、タイミング信号Ｔ２，Ｔ３のいずれかで活性となるタイミング信号ＳＨにより制御される転送ゲートＴＧ２を介して、センスアンプ３１に接続される。
【００２５】
ペアセルの４値データを読み出すには上述のように３ステップが必要であるが、データラッチ３２ａ，３２ｂに転送された読み出しデータは、別々にアクセス可能である。即ち最初のステップでデータラッチ３２ａに読み出された上位ビットＨＢは、転送信号ＳＳＬｉにより制御される転送ゲートＴＧ３を介して、データバスＤＬに転送され、チップ外部に出力される。このデータ出力動作を行っている間に第２、第３のステップで下位ビットＬＢがデータラッチ３２ｂに読み出される。この下位ビットＬＢは、転送信号ＳＳＨｉにより制御される転送ゲートＴＧ４を介してデータバスＤＬに転送され、チップ外部に出力される。
【００２６】
次に、書き込み動作を説明する。図５は、一つのセルブロックＢＬＫｉに着目して、書き込み時のバイアス条件を示している。ここでは、セルブロックＢＬＫｉのワード線ＷＬ１とビット線ＢＬｍにより選択されるセルに、そのしきい値を上昇させる書き込み（狭義の書き込み）を行う場合（Ｔ−ｃｅｌｌにビットデータ“０”を書き込む場合、或いはＣ−ｃｅｌｌにビットデータ“１”を書き込む場合）を示している。この書き込み動作は、セルのチャネルからフローティングゲートに電子をＦＮトンネル電流で注入して、しきい値を高くするものである。そのため、選択ワード線には昇圧された書き込みパルス電圧Ｖｐｇｍが与えられ、チャンネルには０Ｖがかかるようにする。
【００２７】
非選択ワード線には、セルをデータによらずオンさせるパス電圧Ｖｐａｓｓが、ビット線側の選択ゲート線ＳＧＤにはＶｄｄが与えられる。ソース側の選択ゲート線ＳＧＳは０Ｖである。ビット線ＢＬｍにつながるＮＡＮＤセルユニットのチャネルを０Ｖにするためには、ビット線ＢＬｍに０Ｖを与える。書き込みを行わないビット線ＢＬｍ−１，ＢＬｍ＋１には、Ｖｄｄを与えて、ＮＡＮＤセルチャネルを高レベルのフローティング状態に保持し、セルのフローティングゲートに電子が注入されないようにする。
【００２８】
データ書き込みの際、特に多値データ書き込みの際は、しきい値の分布をできるだけシャープにする必要がある。そのためには、ベリファイ書き込みが用いられる。即ち図６に示すように、書き込みパルス電圧印加動作とその後のベリファイ読み出し動作を含む複数の書き込みサイクルが繰り返される。書き込みパルス電圧Ｖｐｇｍは、好ましくは各サイクル毎にΔＶｐｇｍずつステップアップさせる。但し、書き込みパルス電圧のステップアップは、必須ではない。ステップアップさせなくても、サイクル数が増えるにつれて書き込みパルス幅を増やすことにより、注入電子量を増やすという方法を用いることもできる。
【００２９】
図７に示すように、しきい値レベルＬ０の初期状態（消去状態）のセルのしきい値分布は、ブロードな正規分布である。書き込みパルス印加動作のみでセルのしきい値を上昇させると、そのしきい値分布は、しきい値の高い側へ平行移動するだけである。これに対して、ベリファイ書き込み方式では、書き込みパルス電圧印加毎に、選択ワード線にベリファイ電圧Ｖｒを与えてベリファイ読み出しを行い、しきい値がそのベリファイ電圧Ｖｒに達したセルについてはその後の書き込みを行わないようにする。この様なベリファイ書き込みを行うことにより、シャープな書き込みしきい値状態を得ることができる。
【００３０】
図５にはベリファイ読み出し時のバイアス条件を併せて示している。選択ワード線に与えるベリファイ電圧Ｖｒは、如何なるビットデータを書き込みむかに応じて、図３に示すＰ１，Ｐ２，Ｐ３のいずれかが用いられる。非選択ワード線には、セルをデータによらずオンさせるパス電圧Ｖｒｅａｄが与えられる。
この様なベリファイ書き込みを行うことによって、全てのセルの書き込みが終了したときのデータ状態は、図７に示すように、ベリファイ電圧Ｖｒの近くに鋭いピークを持つしきい値分布となる。
【００３１】
図８は、以上のようなベリファイ書き込み動作を行うに必要な、センスアンプ回路３の基本的な書き込み回路系の構成を、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌにつながるビット線対ＴＢＬ，ＣＢＬについて示している。データラッチ３２は、図４に示す上位ビット用、下位ビット用のデータラッチ３２ａ，３２ｂをまとめて示している。データラッチ３２には、転送信号ＳＳにより制御される転送ゲートＴＧ１５を介して、データバスＤＬから予め書き込みデータが格納される。データラッチ３２のノードＮ１，Ｎ２の書き込みデータは、書き込みタイミング信号Ｔにより制御される転送ゲートＴＧ１３，ＴＧ１４を介してセンスアンプ３１に転送される。この書き込みデータ転送によって、センスアンプ３１のビット線ＴＢＬ，ＣＢＬにつながるべきセンスノードＮ３，Ｎ４は、一方が０Ｖ、他方がＶｄｄになる。
【００３２】
また、ノードＮ３，Ｎ４とビット線ＴＢＬ，ＣＢＬの間には、それぞれノードＮ２，Ｎ１によりゲートが制御される、選択ゲートとしてのＮＭＯＳトランジスタＭＮ３，ＭＮ４が配置されている。例えば書き込みデータにより、ノードＮ１，Ｎ３が“Ｈ”、ノードＮ２，Ｎ４が“Ｌ”となる場合には、これらのＮＭＯＳトランジスタＭＮ３，ＭＮ４は、ＭＮ３がオフ、ＭＮ４がオンとなる。ビット線ＴＢＬ，ＣＢＬは、予め電源電圧Ｖｄｄにプリチャージされる。上述のように書き込みデータがセンスアンプ３１に転送されると、一方のＮＭＯＳトランジスタＭＮ４のみがオンになり、これによりビット線ＣＢＬが放電されて、０Ｖになる。従って、選択ワード線に書き込みパルス電圧Ｖｐｇｍを与えたとき、ビット線ＣＢＬにつながるセルＣ−ｃｅｌｌに対してしきい値を上昇させる書き込み動作条件が与えられる。このときビット線ＴＢＬはフローティングであり、またこのビット線ＴＢＬにつながるＴ−ｃｅｌｌのチャネルもフローティングとなり、Ｔ−ｃｅｌｌではしきい値を上昇させる書き込み（狭義の書き込み）は行われない。
【００３３】
ベリファイ読み出しにより書き込み終了を判定するために、参照電流源回路３６が設けられている。参照電流源回路３６は、しきい値を所望の値まで上昇させたセルのセル電流よりは大きい微小定電流Ｉ０を流す電流源である。参照電流源回路３６は、ベリファイ判定用信号ＶＥＲＩにより制御されるスイッチＳＷを介し、ＰＭＯＳトランジスタＭＰ０，ＭＰ１を介して選択的にセンスノードＮ３，Ｎ４に接続される。ＰＭＯＳトランジスタＭＰ０，ＭＰ１はそれぞれデータラッチ３２のノードＮ２，Ｎ１によりゲートが制御される。従って、先に例示した書き込みデータの場合、即ちＮ１＝“Ｈ”，Ｎ２＝“Ｌ”のとき、ＰＭＯＳトランジスタＭＰ０がオンになり、ベリファイ時、参照電流源Ｉ０はノードＮ３に接続される。
【００３４】
ビット線ペアＴＢＬ，ＣＢＬとセンスアンプ３１のセンスノードＮ３，Ｎ４の接続は、前述のようにデータラッチ３２の書き込みデータにより自動的になされる。上の書き込み動作例では、ＮＭＯＳトランジスタＭＮ４がオンであり、ビット線ＣＢＬがノードＮ４に接続される。即ちベリファイ読み出し時には、しきい値を上昇させる書き込みを行ったセル側のビット線のみがセンスアンプ３１に接続され、この状態で選択ワード線にベリファイ電圧が与えられる。そして、ベリファイ読み出しにより、書き込みセルのしきい値が十分に高くなっていれば、そのセル電流は、参照電流源Ｉ０より小さくなる。これにより、センスノードＮ３，Ｎ４の“Ｈ”，“Ｌ”は反転する。即ちセンスアンプ１のデータが反転する。以後、そのセルについて書き込み動作は行われない。しきい値上昇が十分でない場合には、センスアンプ３１のデータ反転はなく、次の書き込みサイクルで再度の書き込みが行われる。
この様にベリファイ読み出しと書き込みパルス印加を繰り返して、書き込みを行う全てのセンスアンプのデータが反転したら、書き込みが終了する。
【００３５】
図９は、図４の読み出し回路系及び、図８の書き込み回路系を含んで、センスアンプ回路３の構成をより具体的に示したものである。読み出し及び書き込みに用いられる差動センスアンプ３１は、ソースがセンスノードＮ３，Ｎ４に接続されたＰＭＯＳトランジスタＭＰ８，ＭＰ９と、これらのドレインと接地端子の間に介在させたＮＭＯＳトランジスタＭＮ１，ＭＮ２とを備えたＣＭＯＳフリップフロップである。このフリップフロップのノードＮ５，Ｎ６は、活性化信号ＳＥが“Ｌ”の間オンするＰＭＯＳトランジスタＭＰ１０により短絡されている。センスノードＮ３，Ｎ４にはそれぞれ、制御信号／ＬＤによりゲートが制御される、定常状態でオンである電流源負荷ＰＭＯＳトランジスタＰＭＯＳトランジスタＭＰ４，ＭＰ５が接続されている。センスノードＮ３，Ｎ４の間にはまた、イコライズ信号／ＥＱにより制御されるイコライズ用ＰＭＯＳトランジスタＭＰ１１が設けられている。／ＥＱ＝“Ｌ”の定常状態でイコライズ用ＰＭＯＳトランジスタＭＰ１１はオンであり、ノードＮ３，Ｎ４は短絡されている。
【００３６】
データラッチ３２は、上位ビット用データラッチ（ＨＢＬ）３２ａと下位ビット用データラッチ（ＬＢＬ）３２ｂにより構成される。データラッチ３２ａのノードＮ１１，Ｎ１２はそれぞれ、選択信号ＣＳＬでゲートが制御されるＮＭＯＳトランジスタＭＮ３１，ＭＮ３２を介して、データバスＤＬの相補読み出しデータ線ＲＤ，／ＲＤに接続される。この実施の形態の場合、読み出しデータと書き込みデータは極性反転されるので、相補読み出しデータ線ＲＤ，／ＲＤは、相補書き込みデータ線／ＷＤ，ＷＤとなる。データラッチ３２ｂのノードＮ２１，Ｎ２２はそれぞれ、選択信号ＣＳＨでゲートが制御されるＮＭＯＳトランジスタＭＮ３３，ＭＮ３４を介して、データ線ＲＤ，／ＲＤに接続される。
【００３７】
データラッチ３２ａ，３２ｂとセンスアンプ３１の間のデータ転送を行う転送回路３３は、前述した３ステップの読み出しに用いられるタイミング信号Ｔ１，Ｔ２，Ｔ３と、データラッチ３２ａが保持するデータによって制御される。具体的に説明すれば、データラッチ３２ａのノードＮ１１，Ｎ１２は、タイミング信号Ｔ１により制御されるＮＭＯＳトランジスタＭＮ１２，ＭＮ１１からなる転送ゲートを介して、ノードＮ６，Ｎ５に接続される。
【００３８】
データラッチ３２ｂのノードＮ２１，Ｎ２２は、データラッチ３２ａのデータがＮ１１＝“Ｌ”，Ｎ１２＝“Ｈ”のときにオンになるＮＭＯＳトランジスタＭＮ１６，ＭＮ１５及び、タイミング信号Ｔ２によりオンになるＮＭＯＳトランジスタＭＮ１４，ＭＮ１３を有する転送ゲートを介して、ノードＮ６，Ｎ５に接続される。データラッチ３２ｂのノードＮ２１，Ｎ２２はまた、データラッチ３２ａのデータがＮ１１＝“Ｈ”，Ｎ１２＝“Ｌ”のときにオンになるＮＭＯＳトランジスタＭＮ２０，ＭＮ２１及び、タイミング信号Ｔ３によりオンになるＮＭＯＳトランジスタＭＮ１８，ＭＮ１７を有する転送ゲートを介して、ノードＮ６，Ｎ５に接続される。なおタイミング信号Ｔ１−Ｔ３は、読み出し時のみならず、後に説明する書き込み時の３ステップの書き込み用タイミング信号としても用いられる。
【００３９】
書き込み時、データラッチ３２ａ，３２ｂからセンスアンプ３１側に転送される相補ビットデータは、インバータ３４ａ，３４ｂを介して、センスノードＮ３，Ｎ４に伝えられる。即ち、インバータ３４ａ，３４ｂのうち、“Ｈ”レベルが転送される側が“Ｌ”出力を出し、これにより予めＶｄｄにプリチャージされているノードＮ３，Ｎ４の一方を０Ｖに放電させる動作が行われる。
【００４０】
センスノードＮ３，Ｎ４は、図８に示したように、ＮＭＯＳトランジスタＭＮ３，ＭＮ４を介して対のビット線ＴＢＬ，ＣＢＬに接続される。センスノードＮ３，Ｎ４には、参照電流源回路３６が接続されている。参照電流源回路３６は、ＮＭＯＳトランジスタＭＮ３，ＭＮ４と共通接続されたゲートＧ１，Ｇ２を有するＰＭＯＳトランジスタＭＰ０，ＭＰ１を介してセンスノードＮ３，Ｎ４に選択的に接続される電流源ＮＭＯＳトランジスタＭＮ０を有する。ＮＭＯＳトランジスタＭＮ０は、ゲートがＶｂｉａｓによりバイアスされて定電流Ｉ０を流す。
【００４１】
ＮＭＯＳトランジスタＭＮ３とＰＭＯＳトランジスタＭＰ０の共通ゲートＧ１及び、ＮＭＯＳトランジスタＭＮ４とＰＭＯＳトランジスタＭＰ１の共通ゲートＧ２は、読み出し時及び書き込み時には“Ｌ”である制御信号ＶＥＲＩにより制御されるＰＭＯＳトランジスタＭＰ２，ＭＰ３を介して電源Ｖｄｄに接続されている。これにより、読み出し時及び書き込み時に、ビット線ＴＢＬ，ＣＢＬはＮＭＯＳトランジスタＭＮ３，ＭＮ４を介してセンスノードＮ３，Ｎ４に接続される。
【００４２】
書き込みサイクルでは、初期書き込み動作が終わると、以後制御信号ＶＥＲＩが“Ｈ”となる。引き続くベリファイ読み出しと再書き込み動作の間は、選択ゲートＮＭＯＳトランジスタＭＮ３，ＭＮ４の一方のみがオンとなるように制御される。即ち、ビット線ＴＢＬ，ＣＢＬのうち、書き込みパルス印加を行ってその書き込み状態を確認する必要があるセル側のビット線のみをセンスノードＮ３，Ｎ４に接続するように、制御される。このＮＭＯＳトランジスタＭＮ３，ＭＮ４のオンオフ制御は、上位ビットＨＢ及び下位ビットＬＢの書き込みベリファイ毎に行われる。このために、ベリファイ用タイミング信号ＶＴ１−ＶＴ３，ＶＴ３１と、上位ビットＨＢ及び下位ビットＬＢの状態との組み合わせ論理によりゲートＧ１，Ｇ２を選択的に“Ｈ”に設定するための制御論理回路３５ａ，３５ｂが設けられている。
【００４３】
センスノードＮ３，Ｎ４は、書き込み終了判定を行うためのＮＭＯＳトランジスタＭＮ６１，ＭＮ６２を介して、初期状態が“Ｌ”である終了モニタ用ノードＴｍ，Ｃｍに接続されている。このＮＭＯＳトランジスタＭＮ６１，ＭＮ６２のゲートは、選択ゲートであるＮＭＯＳトランジスタＭＮ３，ＭＮ４のゲートＧ１，Ｇ２に接続されている。従って、ＮＭＯＳトランジスタＭＮ６１，ＭＮ６２は、制御論理回路３５ａ，３５ｂにより、ＮＭＯＳトランジスタＭＮ３，ＭＮ４と同時に制御される。そしてベリファイ読み出し動作でビット線につながって書き込みが完了したセンスノードＮ３，Ｎ４のいずれか一方が“Ｈ”になると、これを受けて、モニタ用ノードＴｍ，Ｃｍのいずれか一方に“Ｈ”出力が得られる。
【００４４】
この様なセンスアンプ回路を用いたデータ読み出し及び書き込みの動作を次に詳細に説明する。データ読み出し及び書き込みには前述のようにそれぞれ、３ステップのタイミング制御が必要である。またデータ書き込み時には前述のように、書き込みパルス印加とベリファイ読み出し動作が繰り返される。これらのシーケンス制御は、コントローラ９により行われる。
【００４５】
図１１は、読み出し動作のタイミング図である。ＴＷＬ，ＣＷＬは、図１に示すように相補セルアレイ１ｔ，１ｃ側の対応するワード線である。読み出し時、制御信号ＶＥＲＩ，タイミング信号ＶＴ１−ＶＴ３，ＶＴ３１は全て“Ｌ”である。従って、ＰＭＯＳトランジスタＭＰ２，ＭＰ３によりゲートＧ１，Ｇ２は“Ｈ”となり、ビット線ペアＴＢＬ，ＣＢＬはＮＭＯＳトランジスタＭＮ３，ＭＮ４を介してセンスノードＮ３，Ｎ４に接続される。即ち選択セルのデータがセンスノードＮ３，Ｎ４に伝達され得る状態である。
【００４６】
センスアンプ回路が非活性状態では、活性化信号ＳＥ、イコライズ信号／ＥＱ、プリチャージ信号／ＬＤが“Ｌ”であり、センスノードＮ３，Ｎ４及びビット線ペアＴＢＬ，ＣＢＬはイコライズされて、Ｖｄｄレベル近くに設定されている。センスアンプ内部ノードＮ５，Ｎ６も短絡されて同電位を保つ。最初に、上位ビットＨＢの読み出しを行ために、／ＥＱを“Ｈ”にしてイコライズを解除する（時刻ｔ１）。そして、選択ワード線ＴＷＬ，ＣＷＬに、図３に示す上位ビット読み出し用電圧Ｒ２を与える。読み出し電圧Ｒ２は、しきい値レベルＬ１とＬ２の間に設定される。これは、４値データが、“１１”，“１０”にあるか、“０１”，“００”にあるかを判定する読み出し条件である。
【００４７】
上位ビットＨＢが“１”ならＴ−ｃｅｌｌがオン、“０”ならＣ−ｃｅｌｌがオンとなる。そして、ペアビット線ＴＢＬ，ＣＢＬ間のセル電流差をセンスするために活性化信号ＳＥを“Ｈ”にすると、センスアンプ３１内のノードＮ５，Ｎ６には、セル電流差に対応した電位差が発生する。このノードＮ５，Ｎ６の電位差は、ビット線ＴＢＬ，ＣＢＬにフィードバックされる。ノードＮ５，Ｎ６の電位差が十分に大きくなった後、制御信号／ＬＤを“Ｈ”にすると、センスアンプ３１の読み出しビットデータが確定する。
【００４８】
センスアンプ３１でデータのセンスが開始されれば、ワード線ＴＷＬ，ＣＷＬを立ち下げることが出来る。センスアンプ３１により確定した上位ビットデータは、タイミング信号Ｔ１を“Ｈ”、従って転送回路３３のＮＭＯＳトランジスタＭＮ１１，ＭＮ１２をオンにしすることで、データラッチ３２ａに転送される（時刻ｔ２）。これにより、上位ビットＨＢの読み出しステップが終了する。データラッチ３２ａに上位ビットＨＢが転送されれば、その後選択信号ＣＳＬを“Ｈ”にすることにより、その上位ビットデータはアクセス可能となる。
【００４９】
次に、ビット線ペアＴＢＬ，ＣＢＬを再びイコライズして初期状態に設定した後、イコライズを解除する（時刻ｔ３）。そして、Ｔ−ｃｅｌｌ側のワード線ＴＷＬに読み出し電圧Ｒ３を、Ｃ−ｃｅｌｌ側のワード線ＣＷＬに、読み出し電圧Ｒ１を与える。図３に示すように、読み出し電圧Ｒ３は、しきい値レベルＬ２とＬ３の間に設定される。読み出し電圧Ｒ１は、しきい値レベルＬ０とＬ１の間に設定される。これは上位ビットＨＢ＝“０”のときの、下位ビットＬＢを判定する読み出し条件である。上位ビットＨＢが“０”のセルに注目すると、Ｔ−ｃｅｌｌでは下位ビットＬＢが“１”ならばオンし、Ｃ−ｃｅｌｌでは下位ビットＬＢが“０”ならばオンする。従って、上位ビット読み出しステップと同様にセンス動作を行えば、このときの下位ビットＬＢがセンスアンプ３１で確定する。上位ビットＨＢが“１”であった場合は、このときの下位ビットの状態がセンスアンプの確定値には反映しない。
【００５０】
時刻ｔ４でタイミング信号Ｔ２を立ち上げて、読み出した下位ビットＬＢをデータラッチ３２ｂに転送する。このデータ転送の際、データラッチ３２ａに読み出されている上位ビットＨＢのデータを利用する。即ち、上位ビットＨＢが“０”の場合（ノードＮ１１，Ｎ１２のデータがＨＢ＝“Ｌ”，／ＨＢ＝“Ｈ”の場合）、ＮＭＯＳトランジスタＭＮ１５，ＭＮ１６がオンになる。従ってタイミング信号Ｔ２によりＮＭＯＳトランジスタＭＮ１３，ＭＮ１４がオンになると、センスノードＮ５，Ｎ６のデータがデータラッチ３２ｂに転送される。これより、ＨＢ＝“０”のときの下位ビット読み出しステップが終了する。
【００５１】
次に、ビット線ペアＴＢＬ，ＣＢＬを再びイコライズして初期状態に設定した後、イコライズを解除する（時刻ｔ５）。そして、Ｃ−ｃｅｌｌ側のワード線ＣＷＬに図３に示す読み出し電圧Ｒ３を、Ｔ−ｃｅｌｌ側のワード線ＴＷＬに、読み出し電圧Ｒ１を与える。これは上位ビットＨＢ＝“１”のときの、下位ビットＬＢを判定する読み出し条件である。上位ビットＨＢが“１”のセルに注目すると、Ｔ−ｃｅｌｌでは下位ビットＬＢが“１”ならばオンし、Ｃ−ｃｅｌｌでは下位ビットＬＢが“０”ならばオンする。従って、上位ビット読み出しステップと同様にセンス動作を行えば、このときの下位ビットＬＢがセンスアンプ３１で確定する。上位ビットＨＢが“０”であった場合は、このときの下位ビットの状態がセンスアンプの確定値には反映しない。
【００５２】
時刻ｔ６でタイミング信号Ｔ３を立ち上げて、読み出した下位ビットＬＢをデータラッチ３２ｂに転送する。このデータ転送の際にも、先の下位ビット読み出しのときと同様に、データラッチ３２ａの上位ビットＨＢのデータを利用する。上位ビットＨＢが“１”の場合（ノードＮ１１，Ｎ１２のデータがＨＢ＝“Ｈ”，／ＨＢ＝“Ｌ”の場合）、ＮＭＯＳトランジスタＭＮ１９，ＭＮ２０がオンになる。従ってタイミング信号Ｔ３によりＮＭＯＳトランジスタＭＮ１７，ＭＮ１８がオンになると、センスノードＮ５，Ｎ６のデータがデータラッチ３２ｂに転送される。これより、ＨＢ＝“１”のときの下位ビット読み出しステップが終了する。
以上の３ステップ読み出しにより、データ読み出しは終了する。これ以降、転送信号ＣＳＨを立ち上げて、データラッチ３２ｂの下位ビットデータはアクセス可能となる。
【００５３】
次に、データ書き込みの動作を説明する。図１０は、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのデータ状態を用いて、書き込み動作の手順を示している。データ書き込みに際しては、書き込みを行うセルブロックの全セルのデータを一括消去する。この消去動作は、セルブロックが形成されたウェルに昇圧された消去電圧Ｖｅｒａを与え、セルブロック内の全ワード線を０Ｖとして、全セルのフローティングゲートの電子をチャネルに放出させる。これにより、全セルは、しきい値がもっとも低いレベルＬ０に設定される。これが図１０に示す初期状態である。
【００５４】
この初期状態から、３ステップの書き込みを行う。図１のセンスアンプ回路３は例えば１ページ分のセンスアンプを備える。データ書き込みは、１ページ分の書き込みデータをセンスアンプ回路３にロードして、１ページ分が同時に行われる。第１の書き込みステップ（１）では、上位ビットＨＢの“０”，“１”を書き込む。この書き込みステップ（１）では、上位ビットＨＢが“０”の４値データを書き込むべきペアセルについて、Ｃ−ｃｅｌｌをしきい値レベルＬ０に維持して、Ｔ−ｃｅｌｌをしきい値レベルＬ２に設定する書き込み動作と、上位ビットＨＢが“１”の４値データを書き込むべきペアセルについて、Ｔ−ｃｅｌｌをしきい値レベルＬ０に維持して、Ｃ−ｃｅｌｌをしきい値レベルＬ２に設定する書き込み動作とが同時に行われる。ベリファイ電圧は、しきい値レベルＬ１，Ｌ２の間の電圧Ｐ２が用いられる。この段階では下位ビットの状態は縮退したままであり、ペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌに相補的データは設定されていない。
【００５５】
第２の書き込みステップ（２）では、上位ビットＨＢが“１”であるペアセルに対してのみ、下位ビットＬＢの“０”と“１”を書き込む。即ち、上位ビットＨＢが“１”であり、下位ビットＬＢが“０”となるＴ−ｃｅｌｌのデータ“１０”（しきい値レベルＬ１）を書き込む動作と、上位ビットＨＢが“１”であり、下位ビットＬＢが“１”となるＣ−ｃｅｌｌのデータ“１１”（しきい値レベルＬ３）を書き込む動作とが同時に行われる。従ってこの書き込みステップ（２）のベリファイ読み出しでは、ベリファイ電圧Ｐ１，Ｐ３が用いられる。これにより、上位ビットＨＢが“１”であるペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌについてはデータが確定する。
【００５６】
第３の書き込みステップ（３）では、上位ビットＨＢが“０”であるペアセルに対してのみ、下位ビットＬＢの“０”と“１”を書き込む。即ち、上位ビットＨＢが“０”であり、下位ビットＬＢが“０”となるＴ−ｃｅｌｌのデータ“００”（しきい値レベルＬ３）を書き込む動作と、上位ビットＨＢが“０”であり、下位ビットＬＢが“１”となるＣ−ｃｅｌｌのデータ“０１”（しきい値レベルＬ１）を書き込む動作とが同時に行われる。この書き込みステップ（３）のベリファイ読み出しでも、ベリファイ電圧Ｐ１，Ｐ３が用いられる。これにより、上位ビットＨＢが“０”であるペアセルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌについてはデータが確定する。
【００５７】
図１２〜図１４は、以上の書き込みステップ（１），（２），（３）の動作タイミングを示している。以下、これらの書き込みステップの詳細な動作を説明する。
図１２は、書き込みステップ（１）の動作タイミング図であり、“初期書き込み（ｉｎｉｔｉａｌ ｐｒｏｇｒａｍ）”の後、“ベリファイ（ｖｅｒｉｆｙ）”と“書き込み（ｐｒｏｇｒａｍ）”が、全データの書き込み終了が判定されるまで繰り返される。“初期書き込み”において、データラッチ３２ａが保持する上位ビットデータがセンスアンプ３１に転送されて、ペアセルに対する書き込みを開始する。従ってこの時点までに、データラッチ３２ａには、データバスＤＬから書き込むべき４値データの上位ビットデータが転送される。データバスＤＬに乗せるデータのロジックは読み出しで期待するものとは反転させる。即ち書き込むデータのレベルを反転させてデータバスＤＬに乗せる。
【００５８】
デーラッチ３２ａからセンスアンプ３１にデータ転送する前に、センスノードＮ３，Ｎ４はＶｄｄにプリチャージ／イコライズされている。制御信号ＶＥＲＩも“Ｌ”であって、センスノードＮ３，Ｎ４とビット線ＴＢＬ，ＣＢＬを接続するＮＭＯＳトランジスタＭＮ３，ＭＮ４は共にオン状態を保ち、ビット線ＴＢＬ，ＣＢＬまでＶｄｄにプリチャージされている。
【００５９】
タイミング信号Ｔ１を立ち上げる前に、イコライズを解除し（／ＥＱ＝“Ｈ”）、プリチャージ動作を停止し（／ＬＤ＝“Ｈ”）、センスアンプ３１を活性化する（ＳＥ＝“Ｈ”）。そして、タイミング信号Ｔ１を立ち上げて、データラッチ３２ａのデータをセンスアンプ３１に転送して、書き込みを開始する。センスアンプ３１にデータが転送されると、そのデータに応じて、センスノードＮ３，Ｎ４の一方、従ってそれらにつながるビット線ＴＢＬ，ＣＢＬの一方が放電される。その後相補セルアレイ１ｔ，１ｃの選択ワード線ＴＷＬ，ＣＷＬに書き込みパルス電圧Ｖｐｇｍを与えて、書き込み動作が行われる。センスアンプ３１の“Ｌ”レベル側ノードにつながったビット線のセルのみ、フローティングゲートに電子注入がなされ、しきい値の上昇が始まる。図１０で説明したように、複数のビット線対について見ると、データに応じて、ビット線ＴＢＬ側のＴ−ｃｅｌｌ又はビット線ＣＢＬ側のＣ−ｃｅｌｌで同時に電子注入動作が行われる。
【００６０】
一定時間の書き込みパルス印加動作の後、所望のしきい値になったか否かを確認するのが次の“ベリファイ”である。ベリファイ動作のためにセンスアンプ内は再度プリチャージ／イコライズが行われる。以下の動作では、制御信号ＶＥＲＩを“Ｈ”にしてゲートＧ１，Ｇ２の同時駆動状態を止める。代わって、ビット線対ＴＢＬ，ＣＢＬのうち、狭義の書き込み（即ち電子注入動作）を行う側のビット線のみがセンスアンプ３１に接続されるように、論理制御回路３５ａ，３５ｂによりゲートＧ１，Ｇ２が制御される。具体的にこの書き込みステップ（１）では、タイミン信号ＶＴ１が“Ｈ”、従ってＮＭＯＳトランジスタＭＮ４３，ＭＮ４４がオンになり、データラッチ３２ａが保持する上位ビットデータＨＢ，／ＨＢに応じて、ＮＭＯＳトランジスタＭＮ３，ＭＮ４の一方がオンになる。また、Ｖｂｉａｓが“Ｈ”になり、電流源トランジスタＭＮ０が書き込み判定用の参照電流を流す。
【００６１】
そして、図１０で説明したように、選択ワード線ＴＷＬ，ＣＷＬに共に、ベリファイ電圧Ｐ２を与えて、読み出し動作を行う。この条件でセンスアンプ３１による読み出しを行うと、充分なしきい値上昇が達成されていれば、ビット線につながった方のセンスノードは放電されず、他方のセンスノードは参照電流源ＮＭＯＳトランジスタＭＮ０によって放電されるので、センスアンプ３１は初期書き込みの状態から反転する。参照電流源との電流の比較において不十分にしかしきい値上昇が生じていないセルに関してはこの状態反転は生じない。参照電流源の電流値の設定はどのベリファイのワード線レベルに対してセル電流のどのくらいの値をセルのプログラム完了と見なすかで決まり、メモリの信頼性マージンなどで決まるパラメータである。
【００６２】
ベリファイ読み出しが終了したらセンスアンプ３１の状態を保持したまま次の書き込み動作を行う。センスアンプ３１にロードされたデータがベリファイ読み出しで反転されると、そのセンスアンプ３１は以後、ビット線に０Ｖを与えるプリチャージ動作を行わない。従って書き込みが不十分だったセルについてのみ、以後の書き込み動作が行われる。即ち選択ワード線ＴＷＬとＣＷＬに書き込みパルス電圧Ｖｐｇｍを与えて、書き込みが不十分だったセルに対して追加の電子注入が行われる。この後更にベリファイ動作を行う。以下、全てのセンスアンプのデータが反転するまで、ベリファイと書き込みを繰り返す。
【００６３】
なお、各ベリファイ動作の最後に、書き込み終了判定信号“ＯＫ”をセンスアンプ系列に流し全てのセンスアンプ３１の書き込みが完了したかどうかの判定を行う。その詳細については後ほど説明する。
以上により、図１０に示す書き込みステップ（１）のしきい値分布状態が実現される。
【００６４】
図１３の書き込みステップ（２）では、上位ビットＨＢに“１”が書かれたペアセルについて、書き込みおよびベリファイ書き込みを行う。この書き込みステップ（２）に入ると、タイミング信号ＶＴ１は“Ｌ”になり、代わってタイミング信号ＶＴ２が“Ｈ”になる。“初期書き込み”で、センスアンプ３１にデータラッチ３２ｂの下位ビットデータを転送して、ペアセルに対する書き込みを開始する。従ってこの時点までに、データラッチ３２ｂにはデータバスＤＬから書き込むべきデータが転送されていることが必要である。書き込みデータを読み出し期待値とロジック反転させることは、上位ビット書き込みの場合と同様である。
【００６５】
センスアンプ３１は書き込みステップ（１）の確定した状態を維持する。このセンスアンプ３１に、タイミング信号Ｔ２を立ち上げることによって、データラッチ３２ｂのデータを転送する。但し、転送回路３３は、データラッチ３２ａのノードＮ１２が“Ｈ”（従って、／ＨＢ＝“Ｈ”）の状態にあるセンスアンプ３１にのみデータ転送するように制御される。この書き込みステップ（２）は、図１０で説明したように、上位ビットＨＢが“１”であるセルに対してのみ、下位ビットの書き込みを行うものだからである。
【００６６】
タイミング信号ＶＴ２が“Ｈ”になると、論理制御回路３５ａ，３５ｂでは、ＮＭＯＳトランジスタＭＮ４５，ＭＮ５２がオンになる。また、これらのトランジスタＭＮ４５，ＭＮ５２とそれぞれ下位ビットデータＬＢ，／ＬＢが与えられた端子の間に接続されたＮＭＯＳトランジスタＭＮ４８，ＭＮ５５がそれぞれ、／ＨＢ＝“Ｈ”により駆動されてオンになる。即ちデータラッチ３２ｂが保持する下位ビットデータＬＢ，／ＬＢに応じて、ゲートＧ１，Ｇ２が選択的に“Ｈ”になる。従って、選択ワード線ＴＷＬ，ＣＷＬに書き込みパルス電圧Ｖｐｇｍを印加すると、下位ビットデータ書き込みが開始される。具体的にセンスアンプ３１の“Ｌ”側ノードに接続されたビット線のセルについて、電子注入動作が行われる。
【００６７】
上位ビットＨＢが“０”であるセンスアンプでは、書き込みステップ（１）での書き込み完了の状態を維持する。一定時間の書き込み動作の後、所望のしきい値になったか否かを確認するのが、次の“ベリファイ”である。電子注入を行う側のビット線のみがすでにセンスアンプ３１につながっているので、書き込みステップ（１）におけると同様に、Ｖｂｉａｓを立ち上げて、電流源３６を活性化し、ビット線対の一方のみセンスアンプに接続され、他方が電流源３６に接続された状態とする。選択ワード線ＴＷＬとＣＷＬには、図１０で説明したように、異なるベリファイ電圧Ｐ１，Ｐ３を与える。
【００６８】
このベリファイ読み出しで、セルのしきい値が充分上昇していれば、ビット線につながったセンスアンプノードは放電されず、他方のノードは定電流源によって放電されるので、センスアンプ３１は初期書き込みの状態からは反転する。定電流源との電流の比較において不十分にしかしきい値上昇が生じていないセルに関してはこの反転は生じない。
【００６９】
ベリファイ読み出しが終了したらセンスアンプ３１の状態を保持したまま、次の“書き込み”動作を行う。即ち、選択ワード線ＴＷＬとＣＷＬに書き込みパルスＶｐｇｍを与えて、不十分なしきい値上昇のセルに対してのみ追加の電子注入をおこなう。以下、この書き込みステップ（２）に供される全てのセンスアンプ３１が反転するまで、ベリファイと書き込みを繰り返す。この書き込みステップ（２）の完了により、図１０に示したデータ“１０”，“１１”の書き込みが完了する。各ベリファイ動作の後に、書き込み終了判定信号“ＯＫ”によって、全てのセンスアンプ３１の書き込みが完了したかどうかの判定を行うことは、書き込みステップ（１）と同様である。
【００７０】
図１４の書き込みステップ（３）では、上位ビットＨＢに“０”が書かれたペアセルについて、書き込みおよびベリファイ書き込みを行う。この書き込みステップ（３）に入ると、タイミング信号ＶＴ２は“Ｌ”になる。“初期書き込み”では、データラッチ３２ｂが保持する必要な下位ビットデータをセンスアンプ３１に転送して、ペアセルへのデータ書き込みを開始する。即ちタイミング信号Ｔ３を立ち上げることで、データラッチ３２ａのノードＮ１１が“Ｈ”（ＨＢ＝“Ｈ”）の状態のセンスアンプ３１のみに、下位ビットデータ転送が行われる。同時にタイミング信号ＶＴ３１を立ち上げることにより、論理制御回路３５ａ，３５ｂではＮＭＯＳトランジスタＭＮ４１，ＭＮ４２がオンになり、下位ビットデータＬＢ，／ＬＢに応じてゲートＧ１，Ｇ２が制御されて、ＮＭＯＳトランジスタＭＮ３，ＭＮ４の一方のみがオンになる。
【００７１】
即ち、下位ビットデータに応じて、ビット線対の一方がセンスノードに接続され、下位ビットデータの書き込みが可能になる。上位ビットが“１”のセンスアンプでは、書き込みステップ（２）での接続状態を維持するので、書き込み完了と同じになる。この状態で書き込むべきペアセルのワード線ＴＷＬ，ＣＷＬに書き込みパルス電圧Ｖｐｇｍを印加することにより、センスアンプ３１の“Ｌ”側ノードにつながったビット線のセルのみが電子注入されてしきい値の上昇をはじめる。
【００７２】
一定時間の電子注入動作後、所望のしきい値になったか否かを確認するのが次の“ベリファイ”である。以下、タイミング信号ＶＴ３を“Ｈ”とする。これにより論理制御回路３５ａ，３５ｂは、上位ビットＨＢが“０”で下位ビットＬＢが“０”となるべきペアセルについては、Ｔ−ｃｅｌｌ側のビット線Ｂｔのみセンスアンプ３１につながるように、上位ビットＨＢが“０”で下位ビットＬＢが“１”となるべきペアセルについては、Ｃ−ｃｅｌｌ側のビット線ＣＢＬがセンスアンプ３１につながるように、ＮＭＯＳトランジスタＭＮ３，ＭＮ４を制御する。
【００７３】
そして、Ｖｂｉａｓを立ち上げて電流源ＮＭＯＳトランジスタＭＮ０を活性化し、選択ワード線ＴＷＬ，ＣＷＬをそれぞれベリファイ電圧Ｐ１，Ｐ３に設定して、ベリファイ読み出しを行う。充分なしきい値上昇が達成されていればビット線につながったセンスアンプノードは放電されず、他のノードは参照電流源によって放電される。従って上位ビットが“０”であるセンスアンプは初期書き込み状態から反転する。
【００７４】
上位ビットが“１”であるセンスアンプは、しきい値がすでに充分高いビット線に接続されるので、書き込み完了状態としてセンスアンプ状態が確定する。ベリファイ読み出しが終了したらセンスアンプ３１の状態を保持したまま、次の書き込み動作、即ちしきい値上昇が不十分なセルに対してのみの追加の電子注入動作を行う。以下、この書き込みステップ（３）に供される全てのセンスアンプが状態反転するまで、ベリファイと書き込みを繰り返す。この様にして書き込みステップ（３）の動作が終了すると、図１０に示すデータ“００”，“０１”の書き込みが完了する。各ベリファイ動作の後に、書き込み終了判定信号“ＯＫ”によって、全てのセンスアンプ３１の書き込みが完了したかどうかの判定を行うことは、書き込みステップ（１），（２）と同様である。
【００７５】
次に、書き込み終了判定信号ＯＫによる書き込み終了判定回路とその動作を具体的に説明する。図１５は、センスアンプ回路３に接続される書き込み終了判定回路４０の構成を示している。センスアンプ回路３内の各センスアンプ３１には、図９に示したように、書き込み終了モニタノードＴｍ，Ｃｍが用意されている。このモニタノードＴｍ，Ｃｍは、前述のように、書き込みベリファイ読み出しで書き込み終了が確認されると、一方が“Ｈ”になる。
【００７６】
終了判定回路４０には、各センスアンプのモニタノードＴｍ，Ｃｍをそれぞれ２入力端子に接続したＮＯＲゲートアレイ４１が配置される。更にこのＮＯＲゲートアレイ４１の各出力で制御される電源スイッチ４４を備えたインバータを含むインバータチェーン４２が設けられる。インバータチェーン４２の入力端子には、判定用信号ＯＫを入力する。これにより、全てのセンスアンプで書き込みが完了し、モニタノードＴｍ又はＣｍが“Ｈ”になると、判定信号ＯＫはインバータチェーン４２を通り、出力端子には終了判定信号ＦＩＮが得られる。
【００７７】
図１５の終了判定回路４０では、インバータチェーン４２と入力端子を共有する別のインバータチェーン４３が設けられている。このインバータチェーン４３の出力端子には、判定信号ＯＫを入力する毎に、タイミング信号ＮＸＴが発生される。このタイミング信号ＮＸＴを用いれば、これと同期して得られる終了信号ＦＩＮにより、書き込みサイクルを終了して、次のステップに移るという制御が可能になる。
【００７８】
次に、前述したデータ読み出し動作が１ページ分のセルデータの並列読み出しを行うものである場合の読み出しデータのシリアル転送出力動作について説明する。シリアルアクセスを、通常のアクセスと同様に上位アドレス側から行うとすると、データラッチ３２ａに読み出された上位ビットＨＢが先に出力される。４値データは、先に説明したように、上位，下位ビットをそれぞれＸ，Ｙとして、“ＸＹ”で表す。上位，下位ビットの読み出し順序とそのビットデータの組み合わせによっては、多値データが誤って“ＹＸ”となる可能性があるので、注意が必要である。
【００７９】
セルアレイのビット線はほぼ最小加工寸法でレイアウトされるが、各ビット線ピッチにセンスアンプを配置することは難しい。そこで実際には、複数のビット線に共通にセンスアンプを設けることになる。このとき各センスアンプを共有する複数のビット線のなかで同時に選択されるビット線のグループをカラムバンクと定義する。このカラムバンク構成は、模式的に図１６のように表すことができる。
【００８０】
カラムバンクは、図１に示したように、相補セルアレイ１ｔ，１ｃによって構成される。図１６ではセルアレイ１ｔ，１ｃが８つのカラムバンクＣＢ０〜ＣＢ７を構成する場合を示している。各カラムバンクで共有される複数のセンスアンプのデータラッチ群を、上位ビット用のデータラッチ（ＨＢＬ）３２ａのグループ５１と下位ビット用のデータラッチ（ＬＢＬ）３２ｂのグループ５２に分けて示している。これらのデータラッチ群５１，５２に対して、シリアルアクセスは、矢印Ａで示すように、ＨＢＬグループ５１内を順次アクセスし、続いてＬＢＬグループ５２内を順次アクセスする。以上の一巡で一つのカラムバンク内のアクセスが終わり、以下、矢印Ｂで示すようにＨＢＬグループ５１の先頭に戻って、次のカラムバンク内を同様にシリアルアクセスする。
【００８１】
カラムバンクＣＢ０〜ＣＢ７の読み出しデータの途切れることのないシリアル出力を可能とするためには、バンクアドレス選択と、シリアル出力動作とセルアレイからの読み出し動作とのタイミング制御が必要である。具体的には、次のようにすればよい。カラムバンクＣＢ０の読み出しデータについて、ＨＢＬグループ５１のデータのシリアル出力が終わり、ＬＢＬグループ５２が保持する読み出しデータのシリアル出力中に、次のカラムバンクＣＢ１の上位ビットデータについて、セルからＨＢＬグループ５１へのデータ読み出し動作を行う。そして、カラムバンクＣＢ１の上位ビットデータについてＨＢＬグループ５１が保持する読み出しデータのシリアル出力動作中に、同じカラムバンクＣＢ１の下位ビットデータについて、セルからＬＢＬグループ５２への読み出し動作を行う。以下、同様の繰り返しにより、読み出しデータのシリアル出力は途切れることなく行われる。
【００８２】
図１６の矢印Ｃは、あるカラムバンクについてシリアル出力動作中に次のカラムバンクが選択可能なタイミング範囲を示している。即ち、ＨＢＬグループ５１のシリアルアクセスを行っている間に、次のカラムバンク選択を行うことによって、シリアル出力が途切れることなく、セルアレイのデータ読み出しができる。この範囲を超えてからカラムバンク選択を行うと、ビット線データのＨＢＬグループ５１への読み出しが、ＬＢＬグループ５２のデータのシリアル出力中に完了せず、シリアルアクセスにギャップが生じる可能性がある。
【００８３】
図１７は、図１６の構成をより具体的に示したものである。但しここでは、説明を簡略化するため、ビット線対を一つの直線で示している。カラムゲート回路２ｔ，２ｃも実際には図１に示したように、相補セルアレイ１ｔ，１ｃ毎に設けられるが、ここではまとめて示している。データ線ＲＤ（／ＷＤ）も実際には、図９に示したように、相補データ線により構成される。図１６に示す８つのカラムバンクＣＢ０〜ＣＢ７を選択するためのバンク選択線ＢＳ０〜ＢＳ７が配設される。
【００８４】
センスアンプ回路３のＨＢＬ３２ａ，ＬＢＬ３２ｂとデータ線ＲＤ（／ＷＤ）の間の転送ゲートＴＧ３，ＴＧ４を制御してシリアル出力を行うための転送制御回路として、シフトレジスタ６０を用いている。シフトレジスタ６０はリング接続され、スタートレジスタに“１”がセットされてこれが順次シフトされるようになっている。このシフトレジスタ６０の各段の“１”出力により、ＨＢＬグループの転送ゲートＴＧ３が順次駆動され、続いてＬＢＬグループの転送ゲートＴＧ４が順次駆動される。これにより、ＨＢＬ３２ａが順次データ線ＲＤ（／ＷＤ）に接続され、続いてＬＢＬ３２ａが順次データ線ＲＤ（／ＷＤ）に接続される。
【００８５】
転送ゲートＴＧ３，ＴＧ４のシリアルアクセス制御のために、アドレスバスやこれを駆動するアドレスデコーダ、アドレスカウンタを用いることも考えられる。しかしこの方式では、アドレスデコーダの負荷容量が大きくなる。上述したシフトレジスタを用いたシリアル転送制御方式は、高速化と低消費電力化にとって好ましい。
【００８６】
以上説明したように、この実施の形態によるＮＡＮＤ型フラッシュメモリは、多値記憶を行うと共に、二つのメモリセルで相補的データを記憶するペアセルを構成する。従って、通常のＮＡＮＤ型フラッシュメモリと同様の記憶容量を得ることができる。データ読み出しには、ペアセルのセル電流差を検出する電流センシング差動センスアンプを用いるから、ＮＯＲ型フラッシュメモリのように大きなセル電流を流すことなく、高速のデータセンスが可能である。従ってまた、高速化のためにセルサイズを大きくする必要がなく、従来のＮＡＮＤ型フラッシュメモリの小さい単位セル面積という特徴を維持することができる。
【００８７】
次に、上記実施の形態によるフラッシュメモリを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。
図１８は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード６１である。メモリカード６１は、先の実施の形態で説明したＮＡＮＤ型フラッシュメモリが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００８８】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード６１は、カードスロット１０２に取り外し可能に装着される。メモリカード６１は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００８９】
図１９は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００９０】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｙｓｔｅｍ Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００９１】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００９２】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード６１に記録される。
【００９３】
記録した画像を再生する場合、メモリカード６１に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００９４】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００９５】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００９６】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図２０Ａ−２０Ｊに示すような他の各種電子機器に適用することができる。即ち、図２０Ａに示すビデオカメラ、図２０Ｂに示すテレビジョン、図２０Ｃに示すオーディオ機器、図２０Ｄに示すゲーム機器、図２０Ｅに示す電子楽器、図２０Ｆに示す携帯電話、図２０Ｇに示すパーソナルコンピュータ、図２０Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図２０Ｉに示すヴォイスレコーダ、図２０Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００９７】
この発明は、上記実施の形態に限られない。例えば実施の形態ではＮＡＮＤ型フラッシュメモリを説明したが、ＮＯＲ型やＤＩＮＯＲ型フラッシュメモリにもこの発明を適用することが可能である。その他この発明はその趣旨を逸脱しない範囲で種々変形して実施することができる。
【００９８】
【発明の効果】
以上述べたようにこの発明によれば、大きな記憶容量を保って高速読み出しを可能とした不揮発性半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示す図である。
【図２】同フラッシュメモリのメモリセルアレイの構成を示す図である。
【図３】同フラッシュメモリのペアセルが記憶するデータ状態を示す図である。
【図４】同フラッシュメモリのセンスアンプ回路のデータ読み出し回路系の基本構成を示す図である。
【図５】同フラッシュメモリの書き込みサイクルにおけるセルアレイのバイアス条件を示す図である。
【図６】同フラッシュメモリの書き込みサイクルを説明するための図である。
【図７】同フラッシュメモリの書き込み動作によるしきい値変化を示す図である。
【図８】同フラッシュメモリのセンスアンプ回路のデータ書き込み回路系の基本構成を示す図である。
【図９】同フラッシュメモリのセンスアンプ回路の具体構成を示す図である。
【図１０】同フラッシュメモリのデータ書き込み手順を示す図である。
【図１１】同フラッシュメモリのデータ読み出し動作のタイミング図である。
【図１２】同フラッシュメモリのデータ書き込み動作の書き込みステップ（１）のタイミング図である。
【図１３】同フラッシュメモリのデータ書き込み動作の書き込みステップ（２）のタイミング図である。
【図１４】同フラッシュメモリのデータ書き込み動作の書き込みステップ（３）のタイミング図である。
【図１５】同フラッシュメモリの書き込み終了判定回路の構成を示す図である。
【図１６】同フラッシュメモリのカラムバンク構成を示す図である。
【図１７】同フラッシュメモリのシリアル出力を行う転送制御回路構成を示す図である。
【図１８】この発明をディジタルスチルカメラに適用した実施の形態を示す図である。
【図１９】同ディジタルスチルカメラの内部構成を示す図である。
【図２０Ａ】ビデオカメラに適用した実施の形態を示す図である。
【図２０Ｂ】テレビジョンに適用した実施の形態を示す図である。
【図２０Ｃ】オーディオ機器に適用した実施の形態を示す図である。
【図２０Ｄ】ゲーム機器に適用した実施の形態を示す図である。
【図２０Ｅ】電子楽器に適用した実施の形態を示す図である。
【図２０Ｆ】携帯電話に適用した実施の形態を示す図である。
【図２０Ｇ】パーソナルコンピュータに適用した実施の形態を示す図である。
【図２０Ｈ】パーソナルディジタルアシスタント（ＰＤＡ）に適用した実施の形態を示す図である。
【図２０Ｉ】ヴォイスレコーダに適用した実施の形態を示す図である。
【図２０Ｊ】ＰＣカードに適用した実施の形態を示す図である。
【符号の説明】
１ｔ，１ｃ…セルアレイ、２ｔ，２ｃ…カラムゲート、３…センスアンプ回路、４ｔ，４ｃ…ロウデコーダ、５ｔ，５ｃ…カラムデコーダ、６…アドレスバッファ、７…アドレスレジスタ、８…コマンドデコーダ、９…コントローラ、１０…高電圧発生回路、１１…データバッファ、３１…センスアンプ、３２ａ…上位ビット用データラッチ、３２ｂ…下位ビット用デーラッチ、３３…転送回路、３４ａ，３４ｂ…インバータ、３５ａ，３５ｂ…論理制御回路、３６…参照電流源回路、４０…書き込み終了判定回路、６０…シフトレジスタ、６１…メモリカード、ＭＮ３，ＭＮ４…選択ゲート、ＴＢＬ，ＣＢＬ…ビット線、ＴＷＬ，ＣＷＬ…ワード線，Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ…ペアセル。
Claims (19)
- 電気的書き換え可能で不揮発性の複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイのビット線対に接続されて同時に選択される第１及び第２のメモリセルにより構成されるペアセルに、各メモリセルが設定されるべきＭ個のしきい値レベルのなかで第１及び第２のメモリセルの間の異なる二つのしきい値レベルの組として定義されるＭ値データ（但し、Ｍは４以上の整数）を書き込み、前記第１及び第２のメモリセルのセル電流差を検出して前記ペアセルのＭ値データを読み出すセンスアンプ回路と、
前記メモリセルアレイの書き込み及び読み出しの制御を行うコントローラと、を有することを特徴とする不揮発性半導体記憶装置。 - 前記メモリセルアレイは、複数のメモリセルが直列接続され、その一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続された複数のＮＡＮＤセルユニットを配列して構成されている
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記メモリセルアレイは、前記センスアンプ回路を共有する第１及び第２のセルアレイを有し、第１及び第２のセルアレイの対応するビット線がビット線対を構成する
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記Ｍ値データは４値データである
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。 - 前記センスアンプ回路は、
それぞれ選択ゲートを介してビット線対に接続される二つのセンスノードを有し、データ読み出し時ビット線対のセル電流差を検出し、データ書き込み時ビット線対に書き込みデータに応じた電圧を与えるための複数の差動センスアンプと、
各差動センスアンプにより読み出された４値データの上位ビットが転送保持され、外部から供給される４値データの上位ビットがロードされる複数の第１のデータラッチと、
各差動センスアンプにより読み出された４値データの下位ビットが転送保持され、外部から供給される４値データの下位ビットがロードされる複数の第２のデータラッチとを有する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。 - 前記各差動センスアンプは、
前記二つのセンスノードにそれぞれソースが接続されたＰＭＯＳトランジスタと、これらのＰＭＯＳトランジスタのドレインと基準端子の間に介在させたＮＭＯＳトランジスタとを有するＣＭＯＳフリップフロップと、
前記二つのセンスノードに接続された電流源負荷とを有する
ことを特徴とする請求項５記載に不揮発性半導体記憶装置。 - 前記センスアンプ回路は、各差動センスアンプと対応する前記第１及び第２のデータラッチの間のデータ転送を制御するための、タイミング信号により制御される転送回路を有する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。 - 前記転送回路は、
第１のタイミング信号により制御されて前記差動センスアンプと前記第１のデータラッチの間を接続する第１の転送ゲートと、
第２のタイミング信号と前記第１のデータラッチが保持する上位ビットの第１状態によりオン駆動されて前記差動センスアンプと前記第２のデータラッチの間を接続する第２の転送ゲートと、
第３のタイミング信号と前記第１のデータラッチが保持する上位ビットの第２状態によりオン駆動されて前記差動センスアンプと前記第２のデータラッチの間を接続する第２の転送ゲートとを有する
ことを特徴とする請求項７記載の不揮発性半導体記憶装置。 - 前記センスアンプ回路は、各差動センスアンプ毎に設けられて、データ書き込みサイクルのベリファイ読み出し時に前記二つのセンスノードの一方に選択的に接続され、ベリファイ読み出しの結果に応じて差動センスアンプの保持データを反転させるための参照電流源回路を有する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。 - 前記センスアンプ回路は、各差動センスアンプ毎に設けられて、データ書き込みサイクルのベリファイ読み出し時に、タイミング信号と前記第１及び第２のデータラッチが保持するデータに基づいて前記センスノードの一方のみをビット線対の一方に接続するように前記選択ゲートを制御する論理制御回路を有する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。 - ４つのしきい値レベルをＬ０，Ｌ１，Ｌ２，Ｌ３（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）とし、前記４値データを上位ビットＸと下位ビットＹにより“ＸＹ”と表すものとして、前記ペアセルは、第１メモリセル，第２メモリセルにそれぞれレベルＬ０，レベルＬ３を書き込んだデータ“１１”、第１メモリセル，第２メモリセルにそれぞれレベルＬ１，レベルＬ２を書き込んだデータ“１０”、第１メモリセル，第２メモリセルにそれぞれレベルＬ２，レベルＬ１を書き込んだデータ“０１”、第１メモリセル，第２メモリセルにそれぞれレベルＬ３，レベルＬ０を書き込んだデータ“００”の一つを記憶する
ことを特徴とする請求項４記載の不揮発性半導体記憶装置。 - 前記コントローラにより制御されるデータ書き込みモードは、書き込むべき全ペアセルをレベルＬ０に初期化した後に、
書き込むべき全ペアセルについて、Ｘ＝“１”となるべきペアセルの第２メモリセルにレベルＬ２を、Ｘ＝“０”となるべきペアセルの第１メモリセルにレベルＬ２を同時に書き込むステップと、
Ｘ＝“１”となるべきペアセルについて、Ｙ＝“０”となるべき第１メモリセルにレベルＬ１を、Ｙ＝“１”となるべき第２メモリセルにレベルＬ３を同時に書き込むステップと、
Ｘ＝“０”となるべきペアセルについて、Ｙ＝“０”となるべき第１メモリセルにレベルＬ３を、Ｙ＝“１”となるべき第２メモリセルにレベルＬ１を同時に書き込むステップとを有する
ことを特徴とする請求項１１記載の不揮発性半導体記憶装置。 - 前記コントローラにより制御されるデータ読み出しモードは、
上位ビットＸが“０”か“１”かをセンスして、センスされた上位ビットＸを前記第１のデータラッチに転送する第１の読み出しステップと、
前記第１のデータラッチが保持する上位ビットＸにより制御されて、Ｘ＝“０”のペアセルについて、下位ビットＹが“０”か“１”かをセンスして、センスされた下位ビットを前記第２のデータラッチに転送する第２の読み出しステップと、
前記第１のデータラッチが保持する上位ビットＸにより制御されて、Ｘ＝“１”のペアセルについて、下位ビットＹが“０”か“１”かをセンスして、センスされた下位ビットデータを前記第２のデータラッチに転送する第３の読み出しステップとを有する
ことを特徴とする請求項５記載の不揮発性半導体記憶装置。 - 前記第１の読み出しステップは、選択されたペアセルの第１及び第２メモリセルにしきい値レベルＬ１とＬ２の間の第１の読み出し電圧を印加して上位ビットＸを読み出すものであり、
前記第２の読み出しステップは、Ｘ＝“０”のペアセルについて、第１メモリセルにしきい値レベルＬ２とＬ３の間の第２の読み出し電圧、第２メモリセルにしきい値レベルＬ０とＬ１の間の第３の読み出し電圧を与えて下位ビットＹを読み出すものであり、
前記第３の読み出しステップは、Ｘ＝“１”のペアセルについて、第１メモリセルに前記第３の読み出し電圧、第２メモリセルに前記第２の読み出し電圧を与えて下位ビットＹを読み出すものである
ことを特徴とする請求項１３記載の不揮発性半導体記憶装置。 - 前記第２及び第３の読み出しステップの間に、前記第１のデータラッチに読み出された上位ビットがシリアル出力され、
前記第１の読み出しステップの間に、前記第２のデータラッチに読み出された下位ビットがシリアル出力される
ことを特徴とする請求項１３記載の不揮発性半導体記憶装置。 - 前記第１及び第２のデータラッチに読み出された上位ビット及び下位ビットを連続的にシリアル出力するためのアクセス制御を行うシフトレジスタを有する
ことを特徴とする請求項１５記載の不揮発性半導体記憶装置。 - 請求項１乃至１６のいずれかに記載の不揮発性半導体記憶装置が搭載された電子カード。
- カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに接続可能な請求項１７記載の電子カードと、
を有する電子装置。 - 前記電子装置は、ディジタルカメラである
請求項１７記載の電子装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003111960A JP3878573B2 (ja) | 2003-04-16 | 2003-04-16 | 不揮発性半導体記憶装置 |
| US10/461,398 US6847555B2 (en) | 2003-04-16 | 2003-06-16 | Non-volatile semiconductor memory device reading and writing multi-value data from and into pair-cells |
| KR1020040025775A KR100585364B1 (ko) | 2003-04-16 | 2004-04-14 | 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 장치 |
| US11/012,226 US7006380B2 (en) | 2003-04-16 | 2004-12-16 | Non-volatile semiconductor memory device reading and writing multi-value data from and into pair-cell |
| KR1020050122292A KR100611285B1 (ko) | 2003-04-16 | 2005-12-13 | 불휘발성 반도체 기억 장치 및 이것을 이용한 전자 카드 및전자 장치 |
| US11/319,568 US7466593B2 (en) | 2003-04-16 | 2005-12-29 | Non-volatile semiconductor memory device reading and writing multi-value data defined by a combination of different data levels of cells |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003111960A JP3878573B2 (ja) | 2003-04-16 | 2003-04-16 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004319007A true JP2004319007A (ja) | 2004-11-11 |
| JP3878573B2 JP3878573B2 (ja) | 2007-02-07 |
Family
ID=33156992
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003111960A Expired - Fee Related JP3878573B2 (ja) | 2003-04-16 | 2003-04-16 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US6847555B2 (ja) |
| JP (1) | JP3878573B2 (ja) |
| KR (2) | KR100585364B1 (ja) |
Cited By (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285223A (ja) * | 2004-03-30 | 2005-10-13 | Renesas Technology Corp | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
| JP2006260711A (ja) * | 2005-03-18 | 2006-09-28 | Toshiba Corp | 半導体記憶装置 |
| JP2006302341A (ja) * | 2005-04-15 | 2006-11-02 | Toshiba Corp | 半導体記憶装置 |
| KR100666223B1 (ko) | 2006-02-22 | 2007-01-09 | 삼성전자주식회사 | 메모리셀 사이의 커플링 노이즈를 저감시키는 3-레벨불휘발성 반도체 메모리 장치 및 이에 대한 구동방법 |
| JP2007035124A (ja) * | 2005-07-25 | 2007-02-08 | Toshiba Corp | 半導体記憶装置 |
| JP2007141393A (ja) * | 2005-11-21 | 2007-06-07 | Toshiba Corp | 半導体記憶装置及びそのデータ書き込み方法 |
| JP2007323706A (ja) * | 2006-05-30 | 2007-12-13 | Toshiba Corp | センスアンプ |
| JP2008047205A (ja) * | 2006-08-14 | 2008-02-28 | Toshiba Corp | 半導体記憶装置 |
| KR100818717B1 (ko) | 2007-01-18 | 2008-04-02 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 프로그램 방법 |
| JP2008084499A (ja) * | 2006-09-29 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
| US7405977B2 (en) | 2005-08-25 | 2008-07-29 | Samsung Electronics Co., Ltd. | Flash memory device with improved read speed |
| KR100902008B1 (ko) | 2007-02-09 | 2009-06-12 | 삼성전자주식회사 | 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를 포함한 메모리 시스템 |
| US7646642B2 (en) | 2006-10-11 | 2010-01-12 | Renesas Technology Corp. | Semiconductor device |
| US7719052B2 (en) | 2004-09-29 | 2010-05-18 | Renesas Technology Corp. | Semiconductor device |
| JP2011502323A (ja) * | 2007-10-31 | 2011-01-20 | マイクロン テクノロジー， インク． | 不揮発性マルチレベルメモリセル |
| US8054689B2 (en) | 2008-06-19 | 2011-11-08 | Samsung Electronics Co., Ltd. | Memory card using multi-level signaling and memory system having the same |
| CN101136241B (zh) * | 2006-08-28 | 2011-12-07 | 株式会社东芝 | 半导体存储装置 |
| JP2012018715A (ja) * | 2010-07-06 | 2012-01-26 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | 不揮発性半導体記憶装置 |
| US8520443B2 (en) | 2010-09-22 | 2013-08-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method for driving the same |
| US8537619B2 (en) | 2010-09-22 | 2013-09-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of controlling and manufacturing the same |
| JP2015109123A (ja) * | 2013-12-04 | 2015-06-11 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US9420231B2 (en) | 2005-09-02 | 2016-08-16 | Gvbb Holdings S.A.R.L. | Automatic metadata extraction and metadata controlled production process |
| JP2019087293A (ja) * | 2017-11-09 | 2019-06-06 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置、及び半導体記憶装置におけるデータの定義方法 |
| US10332593B2 (en) | 2015-09-14 | 2019-06-25 | Toshiba Memory Corporation | Semiconductor memory device configured to sense memory cell threshold voltages in ascending order |
| JP2019145188A (ja) * | 2018-02-22 | 2019-08-29 | 東芝メモリ株式会社 | 半導体メモリ |
Families Citing this family (46)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3878573B2 (ja) * | 2003-04-16 | 2007-02-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7075842B2 (en) * | 2004-02-13 | 2006-07-11 | Fujitsu Limited | Differential current-mode sensing methods and apparatuses for memories |
| FR2874734A1 (fr) * | 2004-08-26 | 2006-03-03 | St Microelectronics Sa | Procede de lecture de cellules memoire programmables et effacables electriquement, a precharge anticipee de lignes de bit |
| KR100621632B1 (ko) * | 2005-03-22 | 2006-09-19 | 삼성전자주식회사 | 시리얼 센싱 동작을 수행하는 노어 플래시 메모리 장치 |
| KR100600301B1 (ko) * | 2005-05-25 | 2006-07-13 | 주식회사 하이닉스반도체 | 면적이 감소된 페이지 버퍼 회로와, 이를 포함하는 플래시메모리 장치 및 그 프로그램 동작 방법 |
| US7193898B2 (en) * | 2005-06-20 | 2007-03-20 | Sandisk Corporation | Compensation currents in non-volatile memory read operations |
| KR100624299B1 (ko) * | 2005-06-29 | 2006-09-19 | 주식회사 하이닉스반도체 | 데이터 입출력 속도를 개선시키는 구조를 가지는 플래시메모리 장치의 데이터 입출력 회로 |
| KR100604946B1 (ko) * | 2005-08-08 | 2006-07-31 | 삼성전자주식회사 | 반도체 메모리 장치 및 그의 비트라인 제어방법 |
| KR100833397B1 (ko) * | 2005-08-26 | 2008-05-28 | 주식회사 하이닉스반도체 | 데이터 입력 회로 겸용 센싱 회로를 가지는 페이지 버퍼회로 |
| US7443732B2 (en) * | 2005-09-20 | 2008-10-28 | Spansion Llc | High performance flash memory device capable of high density data storage |
| JP4901211B2 (ja) | 2005-12-26 | 2012-03-21 | 株式会社東芝 | センスアンプ及び半導体記憶装置 |
| JP2007179669A (ja) | 2005-12-28 | 2007-07-12 | Toshiba Corp | メモリシステム |
| JP2007193854A (ja) * | 2006-01-17 | 2007-08-02 | Toshiba Corp | 半導体記憶装置 |
| KR100666183B1 (ko) | 2006-02-01 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 대한구동방법 |
| JP4693656B2 (ja) * | 2006-03-06 | 2011-06-01 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP5142478B2 (ja) | 2006-04-13 | 2013-02-13 | 株式会社東芝 | 半導体記憶装置 |
| US7495966B2 (en) | 2006-05-01 | 2009-02-24 | Micron Technology, Inc. | Memory voltage cycle adjustment |
| CN103208309B (zh) | 2006-05-12 | 2016-03-09 | 苹果公司 | 存储设备中的失真估计和消除 |
| JP2007310936A (ja) * | 2006-05-17 | 2007-11-29 | Toshiba Corp | 半導体記憶装置 |
| US7606084B2 (en) * | 2006-06-19 | 2009-10-20 | Sandisk Corporation | Programming differently sized margins and sensing with compensations at select states for improved read operations in non-volatile memory |
| JP4912460B2 (ja) * | 2006-06-19 | 2012-04-11 | サンディスク コーポレイション | 不揮発性メモリの読み出し動作改善における個別サイズマージンのプログラムおよび選択状態時の補償による検知 |
| US7352628B2 (en) * | 2006-06-19 | 2008-04-01 | Sandisk Corporation | Systems for programming differently sized margins and sensing with compensations at select states for improved read operations in a non-volatile memory |
| JP2008047219A (ja) * | 2006-08-16 | 2008-02-28 | Toshiba Corp | Ｎａｎｄ型フラッシュメモリ |
| US7457155B2 (en) | 2006-08-31 | 2008-11-25 | Micron Technology, Inc. | Non-volatile memory device and method having bit-state assignments selected to minimize signal coupling |
| KR100866954B1 (ko) | 2006-09-29 | 2008-11-05 | 삼성전자주식회사 | 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법 |
| US7463531B2 (en) * | 2006-12-29 | 2008-12-09 | Sandisk Corporation | Systems for programming non-volatile memory with reduced program disturb by using different pre-charge enable voltages |
| US7414891B2 (en) * | 2007-01-04 | 2008-08-19 | Atmel Corporation | Erase verify method for NAND-type flash memories |
| US7639540B2 (en) | 2007-02-16 | 2009-12-29 | Mosaid Technologies Incorporated | Non-volatile semiconductor memory having multiple external power supplies |
| KR101448851B1 (ko) * | 2008-02-26 | 2014-10-13 | 삼성전자주식회사 | 비휘발성 메모리 장치에서의 프로그래밍 방법 |
| US20090238002A1 (en) * | 2008-03-24 | 2009-09-24 | Powerchip Semiconductor Corp. | Nand type non-volatile memory and operating method thereof |
| KR101472879B1 (ko) | 2008-07-07 | 2014-12-16 | 삼성전자주식회사 | 플래시 메모리 장치 및 그것의 프로그램 방법 |
| US8009477B2 (en) * | 2008-07-30 | 2011-08-30 | Qimonda Ag | Integrated circuit and method of forming an integrated circuit |
| US8325542B2 (en) * | 2008-08-25 | 2012-12-04 | Halo Lsi Inc. | Complementary reference method for high reliability trap-type non-volatile memory |
| JP5292052B2 (ja) * | 2008-10-21 | 2013-09-18 | 力晶科技股▲ふん▼有限公司 | 不揮発性半導体記憶装置とその書き込み方法 |
| JP2010170599A (ja) * | 2009-01-21 | 2010-08-05 | Renesas Electronics Corp | 不揮発性メモリ及びその制御方法 |
| US20100332922A1 (en) * | 2009-06-30 | 2010-12-30 | Mediatek Inc. | Method for managing device and solid state disk drive utilizing the same |
| JP2011129176A (ja) * | 2009-12-15 | 2011-06-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| WO2015160350A1 (en) | 2014-04-17 | 2015-10-22 | Hewlett-Packard Development Company, L.P. | Addressing an eprom on a printhead |
| US9171629B1 (en) * | 2014-04-28 | 2015-10-27 | Kabushiki Kaisha Toshiba | Storage device, memory controller and memory control method |
| WO2016037146A1 (en) * | 2014-09-06 | 2016-03-10 | NEO Semiconductor, Inc. | Method and apparatus for writing nonvolatile memory using multiple-page programming |
| US10720215B2 (en) | 2014-09-06 | 2020-07-21 | Fu-Chang Hsu | Methods and apparatus for writing nonvolatile 3D NAND flash memory using multiple-page programming |
| US9761310B2 (en) | 2014-09-06 | 2017-09-12 | NEO Semiconductor, Inc. | Method and apparatus for storing information using a memory able to perform both NVM and DRAM functions |
| KR20160053677A (ko) * | 2014-11-05 | 2016-05-13 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US10630293B2 (en) * | 2017-03-31 | 2020-04-21 | Adanced Micro Devices, Inc. | High speed transmitter |
| US11145337B1 (en) * | 2020-04-13 | 2021-10-12 | Nantero, Inc. | Sense amplifiers |
| JP7279259B2 (ja) | 2020-04-28 | 2023-05-22 | 長江存儲科技有限責任公司 | メモリデバイスならびにそれの消去および検証方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57208691A (en) * | 1981-06-15 | 1982-12-21 | Mitsubishi Electric Corp | Semiconductor memory |
| JPH03144993A (ja) * | 1989-10-30 | 1991-06-20 | Matsushita Electron Corp | 半導体メモリ装置 |
| JPH09204783A (ja) | 1996-01-25 | 1997-08-05 | Sony Corp | 半導体不揮発性記憶装置 |
| JP3200012B2 (ja) * | 1996-04-19 | 2001-08-20 | 株式会社東芝 | 記憶システム |
| KR20010077273A (ko) | 2000-02-01 | 2001-08-17 | 윤종용 | 멀티-레벨 불휘발성 반도체 메모리 장치 |
| JP3472271B2 (ja) | 2001-02-13 | 2003-12-02 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4629249B2 (ja) * | 2001-02-27 | 2011-02-09 | 富士通セミコンダクター株式会社 | 半導体記憶装置及びその情報読み出し方法 |
| DE10114280A1 (de) * | 2001-03-23 | 2002-09-26 | Infineon Technologies Ag | Halbleiterspeicher mit Refresh |
| KR100419992B1 (ko) * | 2002-01-12 | 2004-02-26 | 삼성전자주식회사 | 유니-트랜지스터 랜덤 액세스 메모리 장치 및 그것의읽기, 쓰기 그리고 리프레쉬 방법 |
| JP3878573B2 (ja) * | 2003-04-16 | 2007-02-07 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| KR101183684B1 (ko) * | 2005-07-13 | 2012-10-18 | 삼성전자주식회사 | 디램 메모리 장치 및 부분 어레이 셀프 리프레시 방법 |
-
2003
- 2003-04-16 JP JP2003111960A patent/JP3878573B2/ja not_active Expired - Fee Related
- 2003-06-16 US US10/461,398 patent/US6847555B2/en not_active Expired - Fee Related
-
2004
- 2004-04-14 KR KR1020040025775A patent/KR100585364B1/ko not_active IP Right Cessation
- 2004-12-16 US US11/012,226 patent/US7006380B2/en not_active Expired - Fee Related
-
2005
- 2005-12-13 KR KR1020050122292A patent/KR100611285B1/ko not_active IP Right Cessation
- 2005-12-29 US US11/319,568 patent/US7466593B2/en not_active Expired - Fee Related
Cited By (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005285223A (ja) * | 2004-03-30 | 2005-10-13 | Renesas Technology Corp | 不揮発性半導体記憶装置及びそのデータ書き換え方法 |
| US7719052B2 (en) | 2004-09-29 | 2010-05-18 | Renesas Technology Corp. | Semiconductor device |
| US8576634B2 (en) | 2004-09-29 | 2013-11-05 | Renesas Electronics Corporation | Semiconductor device comprising a memory cell group having a gate width larger than a second memory cell group |
| US7511997B2 (en) | 2005-03-18 | 2009-03-31 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2006260711A (ja) * | 2005-03-18 | 2006-09-28 | Toshiba Corp | 半導体記憶装置 |
| JP2006302341A (ja) * | 2005-04-15 | 2006-11-02 | Toshiba Corp | 半導体記憶装置 |
| US7529130B2 (en) | 2005-04-15 | 2009-05-05 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| JP2007035124A (ja) * | 2005-07-25 | 2007-02-08 | Toshiba Corp | 半導体記憶装置 |
| JP4728726B2 (ja) * | 2005-07-25 | 2011-07-20 | 株式会社東芝 | 半導体記憶装置 |
| US7405977B2 (en) | 2005-08-25 | 2008-07-29 | Samsung Electronics Co., Ltd. | Flash memory device with improved read speed |
| US9420231B2 (en) | 2005-09-02 | 2016-08-16 | Gvbb Holdings S.A.R.L. | Automatic metadata extraction and metadata controlled production process |
| JP2007141393A (ja) * | 2005-11-21 | 2007-06-07 | Toshiba Corp | 半導体記憶装置及びそのデータ書き込み方法 |
| KR100666223B1 (ko) | 2006-02-22 | 2007-01-09 | 삼성전자주식회사 | 메모리셀 사이의 커플링 노이즈를 저감시키는 3-레벨불휘발성 반도체 메모리 장치 및 이에 대한 구동방법 |
| JP2007323706A (ja) * | 2006-05-30 | 2007-12-13 | Toshiba Corp | センスアンプ |
| JP2008047205A (ja) * | 2006-08-14 | 2008-02-28 | Toshiba Corp | 半導体記憶装置 |
| CN101136241B (zh) * | 2006-08-28 | 2011-12-07 | 株式会社东芝 | 半导体存储装置 |
| JP2008084499A (ja) * | 2006-09-29 | 2008-04-10 | Toshiba Corp | 半導体記憶装置 |
| US7957195B2 (en) | 2006-10-11 | 2011-06-07 | Renesas Electronics Corporation | Semiconductor device |
| US8144518B2 (en) | 2006-10-11 | 2012-03-27 | Renesas Electronics Corporation | Semiconductor device |
| US7646642B2 (en) | 2006-10-11 | 2010-01-12 | Renesas Technology Corp. | Semiconductor device |
| KR100818717B1 (ko) | 2007-01-18 | 2008-04-02 | 삼성전자주식회사 | 비휘발성 반도체 메모리 장치 및 상기 비휘발성 반도체메모리 장치의 프로그램 방법 |
| KR100902008B1 (ko) | 2007-02-09 | 2009-06-12 | 삼성전자주식회사 | 메모리 셀에 멀티 비트 데이터를 저장하는 플래시 메모리를 포함한 메모리 시스템 |
| US7596021B2 (en) | 2007-02-09 | 2009-09-29 | Samsung Electronics Co., Ltd. | Memory system including MLC flash memory |
| JP2011502323A (ja) * | 2007-10-31 | 2011-01-20 | マイクロン テクノロジー， インク． | 不揮発性マルチレベルメモリセル |
| US8611152B2 (en) | 2007-10-31 | 2013-12-17 | Micron Technology, Inc. | Non-volatile multilevel memory cells |
| US9070450B2 (en) | 2007-10-31 | 2015-06-30 | Micron Technology, Inc. | Non-volatile multilevel memory cells |
| US8054689B2 (en) | 2008-06-19 | 2011-11-08 | Samsung Electronics Co., Ltd. | Memory card using multi-level signaling and memory system having the same |
| JP2012018715A (ja) * | 2010-07-06 | 2012-01-26 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | 不揮発性半導体記憶装置 |
| US8520443B2 (en) | 2010-09-22 | 2013-08-27 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method for driving the same |
| US8537619B2 (en) | 2010-09-22 | 2013-09-17 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor storage device and method of controlling and manufacturing the same |
| JP2015109123A (ja) * | 2013-12-04 | 2015-06-11 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| US10332593B2 (en) | 2015-09-14 | 2019-06-25 | Toshiba Memory Corporation | Semiconductor memory device configured to sense memory cell threshold voltages in ascending order |
| JP2019087293A (ja) * | 2017-11-09 | 2019-06-06 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置、及び半導体記憶装置におけるデータの定義方法 |
| JP6997595B2 (ja) | 2017-11-09 | 2022-01-17 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置、及び半導体記憶装置の制御方法 |
| JP2019145188A (ja) * | 2018-02-22 | 2019-08-29 | 東芝メモリ株式会社 | 半導体メモリ |
| JP7051484B2 (ja) | 2018-02-22 | 2022-04-11 | キオクシア株式会社 | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060001901A (ko) | 2006-01-06 |
| US20060104114A1 (en) | 2006-05-18 |
| US6847555B2 (en) | 2005-01-25 |
| US7006380B2 (en) | 2006-02-28 |
| US20050099848A1 (en) | 2005-05-12 |
| US20040208061A1 (en) | 2004-10-21 |
| US7466593B2 (en) | 2008-12-16 |
| KR20040090486A (ko) | 2004-10-25 |
| JP3878573B2 (ja) | 2007-02-07 |
| KR100611285B1 (ko) | 2006-08-10 |
| KR100585364B1 (ko) | 2006-06-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3878573B2 (ja) | 不揮発性半導体記憶装置 | |
| US7511997B2 (en) | Semiconductor memory device | |
| US7529130B2 (en) | Semiconductor memory device | |
| JP4287235B2 (ja) | 不揮発性半導体記憶装置 | |
| KR100795647B1 (ko) | 반도체 메모리 디바이스 및 그 데이터 기록 방법 | |
| KR100795643B1 (ko) | 불휘발성 반도체 기억 장치 및 데이터 기입 방법 | |
| KR100761587B1 (ko) | 반도체 기억 장치 | |
| US7495963B2 (en) | Semiconductor memory device | |
| JP3913704B2 (ja) | 不揮発性半導体記憶装置及びこれを用いた電子装置 | |
| US7545693B2 (en) | Semiconductor memory device | |
| JP2005196871A (ja) | 不揮発性半導体記憶装置 | |
| US20050036395A1 (en) | Non-volatile semiconductor memory device and electric device with the same | |
| JP4156985B2 (ja) | 半導体記憶装置 | |
| JP2005182871A (ja) | 不揮発性半導体記憶装置 | |
| JP4284226B2 (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060706 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060718 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060919 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061102 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |