KR100866954B1 - 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법 - Google Patents

멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법 Download PDF

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Abstract

본 발명은 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬 메모리 장치 및 그 프로그래밍 방법에 대하여 개시된다. 플래쉬 메모리 장치는 LSB 및 MSB 데이터로 구성되는 다치 데이터들(multi-level data)을 메모리 셀에 저장한다. 플래쉬 메모리 장치의 프로그래밍 방법은, 외부로부터 LSB 데이터를 로딩하는 단계와, LSB 데이터에 따라 메모리 셀을 프로그램하는 단계와, 외부로부터 MSB 데이터를 로딩하는 단계와, 메모리 셀에 저장된 LSB 데이터를 로딩하는 단계와, LSB 데이터와 MSB 데이터 유형에 따라 제1 내지 제3 로드 신호들 중 어느 하나를 발생하는 단계와, 그리고 제1 내지 제3 로드 신호들에 응답하여 MSB 데이터를 메모리 셀에 프로그램하는 단계를 포함한다.
MLC 플래쉬 메모리 장치, 데이터 로더, 로드 신호들, LSB, MSB

Description

멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬 메모리 장치 및 그 프로그래밍 방법{Flash memory device for reducing programming time of multi level cell and programming method of the same}
도 1은 MLC 플래쉬 메모리의 메모리 셀 데이터와 메모리 셀의 역치 전압과의 관계를 설명하는 도면이다.
도 2는 도 1의 MLC 플래쉬 메모리의 종래의 프로그래밍 방법을 설명하는 도면이다.
도 3은 본 발명의 일실시예에 따른 MLC 플래쉬 메모리 장치를 설명하는 블락 다이어그램이다.
도 4 내지 도 8은 도 3의 데이터 로더에 의한 데이터 프로그래밍 유형을 설명하는 도면들이다.
도 9는 본 발명의 MLC 플래쉬 메모리 장치의 프로그래밍 방법을 설명하는 플로우챠트이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 멀티 레벨 셀의 프로그 래밍 시간을 줄일 수 있는 플래쉬 메모리 장치 및 그 프로그래밍 방법에 관한 것이다.
플래쉬 메모리에 있어서, 보다 큰 데이터 량 저장을 가능케 위해, NAND형 플래쉬 메모리의 1개의 셀에 복수의 데이터를 저장하는 멀티 레벨 셀(Multi Level Cell:MLC) 플래쉬 메모리 장치가 개발되고 있다.
도 1은 MLC 플래쉬 메모리의 메모리 셀 데이터와 메모리 셀의 역치 전압과의 관계를 설명하는 도면이다. 도 1을 참조하면, 메모리 셀의 데이터 상태 "0" ~ "3"는 메모리 셀의 문턱 전압의 낮은 쪽부터 높은 쪽으로 정의되어 있다. 소거 동작에 의해 메모리 셀의 데이터는 상태 "0"이 되고, 프로그램 동작에 의해 메모리 셀의 문턱 전압이 높은 쪽으로 이동한다. 하나의 메모리 셀에 2 비트의 데이터를 기억하는 경우, 이 2 비트의 데이터는 MSB 데이터와 LSB 데이터로 나뉘어진다.
도 2는 도 1의 MLC 플래쉬 메모리의 종래의 프로그래밍 방법을 설명하는 도면이다. 도 2를 참조하면, 메모리 셀 프로그래밍 시, 우선, LSB 데이터가 프로그래밍되고, 다음에, MSB 데이터가 프로그래밍된다. 여기에서, MSB 데이터 또는 LSB 데이터를 구성하는 프로그래밍 데이터가 "1"인 경우, 프로그래밍 동작에 의해 메모리 셀의 문턱 전압은 변하지 않고 메모리 셀의 데이터는 변화하지 않는다. 즉, 데이터의 프로그래밍이 행해지지 않는다. 또한, MSB 데이터 또는 LSB 데이터를 구성하는 프로그래밍 데이터가 "0"인 경우, 프로그래밍 동작에 의해 메모리 셀의 문턱 전압은 변화되고 이것에 수반하여 메모리 셀의 데이터도 변화된다. 즉, 데이터의 프로그래밍이 행해진다.
우선, 소거 상태의 메모리 셀의 데이터는 상태 "0"으로 되어 있다. 처음에 LSB 데이터가 메모리 셀에 프로그래밍된다. LSB 프로그래밍 데이터가 "1"인 경우, 메모리 셀의 데이터는 상태 "0"인 채이다. LSB 프로그래밍 데이터가 "0"인 경우 메모리 셀의 데이터는 상태 "2"이게 된다.
다음에, MSB 데이터가 프로그래밍된다. 이 때, LSB 데이터의 프로그래밍 동작에 의해 상태 "2"의 메모리 셀에 대하여, MSB 프로그래밍 데이터가 "0"이 공급되는 경우 메모리 셀의 데이터는 상태 "3"으로 된다. 또한, LSB 데이터의 프로그래밍 동작에 의해 상태 "0"의 메모리 셀에 대하여, MSB 프로그래밍 데이터가 "1"이 공급되는 경우 메모리 셀의 데이터는 상태"1"이게 된다.
한편, 메모리 셀에 프로그래밍되어 있는 데이터를 판독하는 경우, 우선, LSB 데이터가 판독되고, 다음에, MSB 데이터가 판독된다. LSB 데이터를 판독할 때, 메모리 셀의 데이터가 상태 "0" 또는 상태 "1"이다고 판독되는 데이터는 "1"이고, 메모리 셀의 데이터가 상태 "2" 또는 상태 "3"이다고 판독되는 데이터는 "0"이다. 이 때문에, LSB 데이터를 판독하는 경우는 메모리 셀의 데이터가 상태 "1" 이하인지 상태 "2" 이상인지가 1회의 동작 만으로 판단된다.
이에 대해, MSB 데이터를 판독할 때, 메모리 셀의 데이터가 상태 "0" 또는 상태 "2"이다고 판독되는 데이터는 "1"이고, 메모리 셀의 데이터가 상태 "1" 또는 상태 "3"이다고 판독되는 데이터는 "0"이다. 이 때문에, MSB 데이터를 판독하는 경우는, 메모리 셀의 데이터가 상태 "0" 인지 상태 "1" 이상인가의 판단과, 메모리 셀의 데이터가 상태 "1" 이하인지 상태 "2" 이상인가의 판단과, 메모리 셀 데이터 가 상태 "2" 이하인지 상태 "3"인지의 판단으로, 합계 3회의 판독 동작을 필요로 한다.
따라서, 종래의 MLC 플래쉬 메모리 장치의 프로그래밍 방법은 메모리 셀로부터 데이터를 판독하는 데 동작 횟수가 많기 때문에, 프로그래밍 시간이 길어지는 문제점을 지닌다.
본 발명의 목적은 프로그래밍 시간을 줄일 수 있는 MLC 플래쉬 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 상기 MLC 플래쉬 메모리 셀의 프로그래밍 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 MLC 플래쉬 메모리 장치는, 서로 다른 문턱 전압으로 구분되고 MSB 및 LSB로 구성되는 다치 데이터들(multi-level data) 중의 어느 하나를 저장하는 메모리 셀과, 메모리 셀에 저장될 MSB 데이터 및 LSB 데이터를 입력하는 제1 버퍼와, 메모리 셀에 저장된 LSB 데이터를 입력하는 제2 버퍼와, 그리고 제1 버퍼의 MSB 데이터와 제2 버퍼의 LSB 데이터 유형에 따라 다수개의 로드 신호들을 발생하고 로드 신호들에 응답하여 메모리 셀로 MSB 데이터 및 LSB 데이터를 프로그램시키는 데이터 로더를 포함한다.
본 발명의 실시예들에 따라, 다치 데이터는 MSB 및 LSB 데이터가 "11", "01", "10", "00"으로 구성되는 4치 데이터일 수 있다.
상기 다른 목적을 달성하기 위하여,본 발명의 다른 면에 따른 LSB 및 MSB 데이터로 구성되는 다치 데이터들(multi-level data)을 메모리 셀에 저장하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법은, 외부로부터 LSB 데이터를 로딩하는 단계와, LSB 데이터에 따라 메모리 셀을 프로그램하는 단계와, 외부로부터 MSB 데이터를 로딩하는 단계와, 메모리 셀에 저장된 LSB 데이터를 로딩하는 단계와, LSB 데이터와 MSB 데이터 유형에 따라 제1 내지 제3 로드 신호들 중 어느 하나를 발생하는 단계와, 그리고 제1 내지 제3 로드 신호들에 응답하여 MSB 데이터를 메모리 셀에 프로그램하는 단계를 포함한다.
본 발명의 실시예들에 따라, 다치 데이터는 MSB 및 LSB 데이터가 "11", "01", "10", "00"으로 구성되는 4치 데이터일 수 있다.
본 발명의 실시예들에 의하면, LSB 데이터에 따라 MSB 및 LSB 데이터의 "11"에서 상기 "10"으로의 프로그램될 수 있다.
본 발명의 실시예들에 따라, 제1 로더 신호는, LSB 데이터가 "0"인 경우, MSB 데이터가 "0"에 따라 로직 "0"으로, 그리고 MSB 데이터가 "1"에 따라 로직 "1"로 발생될 수 있다. 또한, 제1 로더 신호는 LSB 데이터가 "1"인 경우 MSB 데이터에 상관없이 로직 "1"로 발생될 수 있다. 제1 로더 신호는 MSB 및 LSB 데이터의 "10"에서 "00"으로의 프로그램 동작을 지시할 수 있다.
본 발명의 실시예들에 따라, 제2 로더 신호는, LSB 데이터가 "0"인 경우, MSB 데이터가 "0"에 따라 로직 "1"로, 그리고 MSB 데이터가 "1"인 경우 로직 "0"으로 발생될 수 있다. 또한, 제2 로더 신호는 LSB 데이터가 "1"인 경우 MSB 데이터에 상관없이 로직 "1"로 발생될 수 있다. 제2 로더 신호는 MSB 및 LSB 데이터가 "10"에서의 샤프한 문턱 전압 산포를 갖도록 프로그램 동작을 지시할 수 있다.
본 발명의 실시예들에 따라, 제3 로더 신호는, LSB 데이터가 "1"인 경우, MSB 데이터가 "0"에 따라 로직 "0"으로, 그리고 MSB 데이터가 "1"인 경우 로직 "1"로 발생될 수 있다. 또한, 제3 로더 신호는 LSB 데이터가 "0"인 경우 MSB 데이터에 상관없이 로직 "1"로 발생될 수 있다. 제3 로더 신호는 MSB 및 LSB 데이터가 "11"에서 "01"으로의 프로그램 동작을 지시할 수 있다.
본 발명의 실시예들에 따라, 로직 "1"의 제1 내지 제3 로더 신호는 해당 프로그램 동작을 금지시킬 수 있다.
따라서, 본 발명의 MLC 플래쉬 메모리 장치의 프로그램 동작은, LSB 데이터와 MSB 데이터의 유형에 따라 발생되는 제1 내지 제3 로드 신호에 응답하여 LSB 및 MSB 데이터를 프로그램한다. 이에 따라, 종래의 3회 프로그램 판독 동작 없이 MSB 데이터와 LSB 데이터를 프로그램하기 때문에, 프로그래밍 시간을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시 예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명의 일실시예에 따른 MLC 플래쉬 메모리 장치를 설명하는 블락 다이어그램이다. 도 3을 참조하면, MLC 플래쉬 메모리 장치(300)는 메모리 셀 어레이(310), 페이지 버퍼(320), 제1 및 제2 버퍼들(330, 340), 그리고 데이터 로더(350)를 포함한다.
메모리 셀 어레이(310)는 복수의 비트 선들, 복수의 워드 선들, 그리고 공통 소스 선들을 포함하고, 전기적으로 데이터를 프로그램 가능한 메모리 셀들이 매트릭스 형태로 배치된다. 메모리 셀 어레이(310)에는 복수의 NAND 셀들이 배치된다. 메모리 셀 어레이(310) 내 1 블록은 4223개의 NAND 셀들로 구성되고. 이 블록 단위로 데이터가 소거된다, 1개의 워드 선에 접속되는 메모리 셀은 1 섹터를 구성하고, 이 섹터마다 데이터가 기록되고 판독된다. 1 섹터에는 2 페이지분의 데이터가 기억된다.
페이지 버퍼(320)는 외부에서 공급되는 데이터들을 일시 저장하였다가 메모리 셀들로 저장한다. 페이지 버퍼(320)는 래치들로 구성된 레지스터들을 포함한다. 페이지 버퍼(320)는 앞서 도 1 및 도 2에서 설명한 LSB 데이터를 일시 저장한다.
제1 버퍼(330)는 LSB 데이터와 MSB 데이터를 입력한다. 우선, 제1 버퍼(330)는 LSB 데이터를 입력하여 페이지 버퍼(320)로 전달한다. 페이지 버퍼(320)로 전달된 LSB 데이터 "1" 또는 "0"에 따라, 도 4에 도시된 바와 같이, 메모리 셀 어레이(310) 내 메모리 셀은 상태 "0"과 상태 "2"로 프로그램된다. 제2 버퍼(340)는 페이지 버퍼(320)로 독출된 메모리 셀의 LSB 데이터를 입력한다.
데이터 로더(340)는, 도 5에 도시된 바와 같이, 제2 버퍼(340)의 LSB 데이터와 제1 버퍼(330)의 MSB 데이터 유형에 따라 제1 내지 제3 로드 신호(LOAD0/1/2)를 발생한다. 제1 내지 제3 로드 신호(LOAD0/1/2)는 종래의 3회 프로그램 판독 동작 없이 MSB 데이터와 LSB 데이터를 프로그램하기 위하여 사용된다.
제1 로드 신호(LOAD0)는, LSB 데이터가 "0"인 경우, MSB 데이터가 "0"에 따라 로직 "0"로 발생되고, MSB 데이터가 "1"에 따라 로직 "1"로 발생된다. 또한, 제1 로드 신호(LOAD0)는 LSB 데이터가 "1"인 경우 MSB 데이터에 상관없이 로직 "1"로 발생된다. 제1 로드 신호(LOAD0)가 로직 "0"으로 발생되면 프로그램 동작이 이루어지고, 제1 로드 신호(LOAD0)가 로직 "1"로 발생되면 프로그램 동작이 금지된다. 이는 도 6에 도시되는 데, 상태 "2"에서 상태 "3"으로 프로그램 동작을 나타낸다.
제2 로드 신호(LOAD1)는, LSB 데이터가 "0"인 경우, MSB 데이터가 "0"에 따라 로직 "1"로 발생되고, MSB 데이터가 "1"인 경우 로직 "0"로 발생된다. 또한, 제2 로드 신호(LOAD1)는 LSB 데이터가 "1"인 경우 MSB 데이터에 상관없이 로직 "1"로 발생된다. 제2 로드 신호(LOAD1)가 로직 "0"으로 발생되면 프로그램 동작이 이루어지고, 제2 로드 신호(LOAD1)가 로직 "1"로 발생되면 프로그램 동작이 금지된다. 이는 도 7에 도시되는 데, 상태 "2"에서의 샤프한 문턱 전압(Vt) 산포를 갖기 위하여 프로그램된다.
제3 로드 신호(LOAD2)는, LSB 데이터가 "0"인 경우, MSB 데이터에 상관없이 로직 "1"로 발생된다. 또한, 제3 로드 신호(LOAD2)는, LSB 데이터가 "1"인 경우, MSB 데이터가 "0"에 따라 로직 "0"로 발생되고, MSB 데이터가 "1"인 경우 로직 "1"로 발생된다. 제3 로드 신호(LOAD2)가 로직 "0"으로 발생되면 프로그램 동작이 이루어지고, 제3 로드 신호(LOAD2)가 로직 "1"로 발생되면 프로그램 동작이 금지된 다. 이는 도 8에 도시되는 데, 상태 "0"에서 상태 "1"으로 프로그램 동작을 나타낸다.
상술한 MLC 플래쉬 메모리 장치의 프로그램 동작은 도 9의 플로우챠트로 정리된다. LSB 데이터의 프로그램은 외부로부터 제1 버퍼(330, 도 3)로 LSB 데이터를 로드하고(S910), LSB 데이터에 따라 메모리 셀 프로그램이 실행된다(S920). 이 후, MSB 데이터의 프로그램은 외부로부터 제1 버퍼(330, 도 3)로 MSB 데이터를 로드하고(S930), 내부 LSB 데이터 로드가 행해진다(S940). LSB 데이터와 MSB 데이터의 유형에 따라 제1 내지 제3 로드 신호(LOAD0/1/2) 중 어느 하나가 발생되어(S950), MSB 데이터에 따라 메모리 셀 프로그램이 실행된다(S960).
이에 따라, 본 발명의 MLC 플래쉬 메모리 장치의 프로그램 동작은, 종래의 3회 프로그램 판독 동작 없이 MSB 데이터와 LSB 데이터를 프로그램하기 때문에, 프로그래밍 시간을 줄일 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 MLC 플래쉬 메모리 장치의 프로그램 동작은, LSB 데이터와 MSB 데이터의 유형에 따라 발생되는 제1 내지 제3 로드 신호에 응답하여 LSB 및 MSB 데이터를 프로그램한다. 이에 따라, 종래의 3회 프로그램 판독 동작 없이 MSB 데이터와 LSB 데이터를 프로그램하기 때문에, 프로그래밍 시간을 줄일 수 있다.

Claims (25)

  1. 서로 다른 문턱 전압으로 구분되고, MSB 및 LSB로 구성되는 다치 데이터들(multi-level data) 중의 어느 하나를 저장하는 메모리 셀;
    상기 메모리 셀에 저장될 상기 MSB 데이터 및 상기 LSB 데이터를 입력하는 제1 버퍼;
    상기 메모리 셀에 저장된 상기 LSB 데이터를 입력하는 제2 버퍼; 및
    상기 제1 버퍼의 상기 MSB 데이터와 상기 제2 버퍼의 상기 LSB 데이터 유형에 따라 다수개의 로드 신호들을 발생하고, 상기 로드 신호들에 응답하여 상기 메모리 셀로 상기 MSB 데이터 및 상기 LSB 데이터를 프로그램시키는 데이터 로더를 구비하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서, 상기 다치 데이터는
    상기 MSB 및 LSB 데이터가 "11", "01", "10", "00"으로 구성되는 4치 데이터인 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서, 상기 데이터 로더는
    상기 LSB 데이터가 "0"인 경우, 상기 MSB 데이터가 "0"에 따라 로직 "0"으로 발생되고, MSB 데이터가 "1"에 따라 로직 "1"로 발생되는 제1 로더 신호를 발생하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제3항에 있어서, 상기 제1 로더 신호는
    상기 LSB 데이터가 "1"인 경우 상기 MSB 데이터에 상관없이 로직 "1"로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제3항 또는 제4항에 있어서, 상기 제1 로더 신호는
    상기 MSB 및 상기 LSB 데이터가 상기 "10"에서 상기 "00"으로의 프로그램 동작을 지시하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서, 상기 데이터 로더는
    상기 LSB 데이터가 "0"인 경우, 상기 MSB 데이터가 "0"에 따라 로직 "1"로 발생되고, 상기 MSB 데이터가 "1"인 경우 로직 "0"으로 발생되는 제2 로더 신호를 발생하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제6항에 있어서, 상기 제2 로더 신호는
    상기 LSB 데이터가 "1"인 경우 MSB 데이터에 상관없이 로직 "1"로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제6항 또는 제7항에 있어서, 상기 제2 로더 신호는
    상기 "01" 데이터의 문턱 전압 산포와 상기 "10" 데이터의 문턱 전압 산포 사이의 간격이 넓어지고, 상기 "10" 데이터의 문턱 전압 산포와 상기 "00" 데이터의 문턱 전압 산포 사이의 간격이 넓어지도록 프로그램 동작을 지시하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제2항에 있어서, 상기 데이터 로더는
    상기 LSB 데이터가 "1"인 경우, 상기 MSB 데이터가 "0"에 따라 로직 "0"으로 발생되고, 상기 MSB 데이터가 "1"인 경우 로직 "1"로 발생되는 제3 로더 신호를 발생하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제9항에 있어서, 상기 제3 로더 신호는
    상기 LSB 데이터가 "0"인 경우, 상기 MSB 데이터에 상관없이 로직 "1"로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제9항 또는 제10항에 있어서, 상기 제3 로더 신호는
    상기 MSB 및 상기 LSB 데이터가 상기 "11"에서 상기 "01"으로의 프로그램 동작을 지시하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치.
  12. 삭제
  13. LSB 및 MSB 데이터로 구성되는 다치 데이터들(multi-level data)을 메모리 셀에 저장하는 MLC 플래쉬 메모리 장치에 있어서,
    외부로부터 상기 LSB 데이터를 로딩하는 단계;
    상기 LSB 데이터에 따라 상기 메모리 셀을 프로그램하는 단계;
    상기 외부로부터 상기 MSB 데이터를 로딩하는 단계;
    상기 메모리 셀에 저장된 상기 LSB 데이터를 로딩하는 단계;
    상기 LSB 데이터와 상기 MSB 데이터 유형에 따라 제1 내지 제3 로드 신호들 중 어느 하나를 발생하는 단계; 및
    상기 제1 내지 제3 로드 신호들에 응답하여 상기 MSB 데이터를 상기 메모리 셀에 프로그램하는 단계를 구비하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  14. 제13항에 있어서, 상기 다치 데이터는
    상기 MSB 및 상기 LSB 데이터가 "11", "01", "10", "00"으로 구성되는 4치 데이터인 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  15. 제14항에 있어서,
    상기 LSB 데이터에 따라 상기 MSB 및 상기 LSB 데이터의 상기 "11"에서 상기 "10"으로의 프로그램되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  16. 제14항에 있어서, 상기 제1 로더 신호는
    상기 LSB 데이터가 "0"인 경우, 상기 MSB 데이터가 "0"에 따라 로직 "0"으로 발생되고, 상기 MSB 데이터가 "1"에 따라 로직 "1"로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  17. 제16항에 있어서, 상기 제1 로더 신호는
    상기 LSB 데이터가 "1"인 경우 상기 MSB 데이터에 상관없이 로직 "1"로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제16항 또는 제17항에 있어서, 상기 제1 로더 신호는
    상기 MSB 및 상기 LSB 데이터의 상기 "10"에서 상기 "00"으로의 프로그램 동작을 지시하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  19. 제14항에 있어서, 상기 제2 로더 신호는
    상기 LSB 데이터가 "0"인 경우, 상기 MSB 데이터가 "0"에 따라 로직 "1"로 발생되고, 상기 MSB 데이터가 "1"인 경우 로직 "0"으로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  20. 제19항에 있어서, 상기 제2 로더 신호는
    상기 LSB 데이터가 "1"인 경우 MSB 데이터에 상관없이 로직 "1"로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제19항 또는 제20항에 있어서, 상기 제2 로더 신호는
    상기 "01" 데이터의 문턱 전압 산포와 상기 "10" 데이터의 문턱 전압 산포 사이의 간격이 넓어지고, 상기 "10" 데이터의 문턱 전압 산포와 상기 "00" 데이터의 문턱 전압 산포 사이의 간격이 넓어지도록 프로그램 동작을 지시하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  22. 제14항에 있어서, 상기 제3 로더 신호는
    상기 LSB 데이터가 "1"인 경우, 상기 MSB 데이터가 "0"에 따라 로직 "0"으로 발생되고, 상기 MSB 데이터가 "1"인 경우 로직 "1"로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  23. 제22항에 있어서, 상기 제3 로더 신호는
    상기 LSB 데이터가 "0"인 경우, 상기 MSB 데이터에 상관없이 로직 "1"로 발생되는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제22항 또는 제23항에 있어서, 상기 제3 로더 신호는
    상기 MSB 및 상기 LSB 데이터가 상기 "11"에서 상기 "01"으로의 프로그램 동작을 지시하는 것을 특징으로 하는 MLC 플래쉬 메모리 장치의 프로그래밍 방법.
  25. 삭제
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