KR101245219B1 - 메모리 셀 기입/독출 방법 및 페이지 버퍼 - Google Patents

메모리 셀 기입/독출 방법 및 페이지 버퍼 Download PDF

Info

Publication number
KR101245219B1
KR101245219B1 KR1020070047831A KR20070047831A KR101245219B1 KR 101245219 B1 KR101245219 B1 KR 101245219B1 KR 1020070047831 A KR1020070047831 A KR 1020070047831A KR 20070047831 A KR20070047831 A KR 20070047831A KR 101245219 B1 KR101245219 B1 KR 101245219B1
Authority
KR
South Korea
Prior art keywords
threshold voltage
read
memory cell
bit
data
Prior art date
Application number
KR1020070047831A
Other languages
English (en)
Other versions
KR20080101279A (ko
Inventor
조경래
박윤동
공준진
이승훈
현재웅
변성재
박주희
송승환
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070047831A priority Critical patent/KR101245219B1/ko
Priority to US12/010,481 priority patent/US7729175B2/en
Publication of KR20080101279A publication Critical patent/KR20080101279A/ko
Application granted granted Critical
Publication of KR101245219B1 publication Critical patent/KR101245219B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5642—Multilevel memory with buffers, latches, registers at input or output
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Abstract

기입 동작과 독출 동작에서 서로 다른 코드를 이용하는 메모리 셀 기입/독출 방법 및 페이지 버퍼이 개시된다. 본 발명에 따른 메모리 셀 기입/독출 방법은, 복수개의 임계 전압 분포들을 가지는 메모리 셀의 기입/독출 방법으로써, 데이터 기입 단계 및 데이터 독출 단계를 구비한다. 데이터 기입 단계는, 복수개의 임계 전압 분포들 중에서 대응되는 임계 전압 분포를 각각 가리키는 기입 코드들을 이용하여 메모리 셀에 n비트의 데이터를 기입한다. 데이터 독출 단계는, 복수개의 임계 전압 분포들 중에서 대응되는 임계 전압 분포를 각각 가리키는 독출 코드들을 이용하여 메모리 셀로부터 n비트의 데이터를 독출한다. 본 발명에 따른 메모리 셀 기입/독출 방법에서, 기입 코드들 중 일부와 기입 코드들에 대응되는 독출 코드들 중 일부는, 서로 다르다.

Description

메모리 셀 기입/독출 방법 및 페이지 버퍼{Memory cell write/read method and page buffer}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 바이너리(binary) 코드를 이용하는 기입 동작을 설명하는 도면이다.
도 1(b)는 바이너리 코드를 이용하는 독출 동작을 설명하는 도면이다.
도 2(a)는 그레이(gray) 코드를 이용하는 기입 동작을 설명하는 도면이다.
도 2(b)는 그레이 코드를 이용하는 독출 동작을 설명하는 도면이다.
도 3은 본 발명에 따른 메모리 셀 기입/독출 방법에서 기입 동작을 설명하는 도면이다.
도 4는 본 발명에 따른 메모리 셀 기입/독출 방법에서 독출 동작을 설명하는 도면이다.
도 5는 본 발명의 제1실시예에 따른 페이지 버퍼를 나타내는 도면이다.
도 6(a)는 도 5의 논리 연산부를 상세하게 나타내는 회로도이다.
도 6(b)는 도 6(a)의 논리 연산부의 동작을 나타내는 타이밍도이다.
도 6(c)는 도 6(a)의 논리 연산부의 제2래치와 제3래치의 논리 상태를 나타내는 논리표이다.
도 7은 16개의 임계 전압 분포를 가지는 메모리 셀에 본 발명에 따른 메모리 셀 기입/독출 방법을 적용하는 모습을 나타내는 도면이다.
도 8은 본 발명의 제2실시예에 따른 페이지 버퍼를 나타내는 도면이다.
본 발명은 메모리 셀 기입/독출 방법에 관한 것으로써, 특히 기입 동작과 독출 동작에서 서로 다른 코드를 이용하는 메모리 셀 기입/독출 방법 및 페이지 버퍼에 관한 것이다.
전기적으로 소거 및 프로그램이 가능한 불휘발성 메모리 장치는 전원이 공급되지 않는 상태에서도 데이터를 보존할 수 있는 특징을 가지고 있으며, 대표적인 것으로 플래시 메모리가 있다.
플래시 메모리를 구성하는 메모리 셀들은 제어 게이트, 플로팅 게이트, 소스, 및 드레인을 구비하는 셀 트랜지스터로 구성된다. 플래시 메모리의 셀 트랜지스터는 F-N 터널링 메커니즘에 의해서 프로그램 되거나 소거된다.
셀 트랜지스터의 소거 동작은 셀 트랜지스터의 제어 게이트에 접지 전압을 인가하고, 반도체 기판(또는 벌크)에 전원 전압보다 높은 고전압을 인가함으로써 수행된다. 이러한 소거 바이어스 조건에 따르면, 플로팅 게이트와 벌크 사이의 큰 전압 차에 의해 이들 사이에 강한 전계가 형성되며, 그 결과 부유 게이트에 존재하는 전자들은 F-N 터널링 효과에 의해서 벌크로 방출된다. 이 때, 소거된 셀 트랜지스터의 임계 전압은 음의 방향으로 이동된다.
셀 트랜지스터의 프로그램 동작은 제어 게이트에 전원 전압보다 높은 고전압을 인가하고, 드레인 및 벌크에 접지 전압을 인가함으로써 이루어진다. 이러한 바이어스 조건 하에서, 전자들이 F-N 터널링 효과에 의해서 셀 트랜지스터의 플로팅 게이트에 주입된다. 이 때 프로그램 된 셀 트랜지스터의 임계 전압은 양의 방향으로 이동된다.
플로팅 게이트에 전자가 주입된 상태를 프로그램(program) 상태라고 하고, 플로팅 게이트에 전자가 없어진 상태를 소거(erase) 상태라고 한다. 프로그램 상태의 임계 전압은 0보다 크고, 소거 상태의 임계 전압은 0보다 작다.
최근에는 플래시 메모리의 집적도를 더욱 향상시키기 위해서 한 개의 메모리 셀에 복수의 데이터를 저장하는 멀티-레벨 플래시 메모리에 대한 연구가 활발히 진행되고 있다. 멀티-레벨 플래시 메모리의 메모리 셀에는 2비트 이상의 멀티-비트가 저장될 수 있다. 이렇게 멀티-비트를 저장하는 메모리 셀을 멀티-레벨 셀(multi-level cell)이라 하고, 이에 대해 단일-비트를 저장하는 메모리 셀을 단일-레벨 셀(single-level cell)이라 한다. 멀티-레벨 셀은 멀티-비트를 저장하므로, 4개 이상의 임계 전압 분포를 가지며 이에 대응되는 4개 이상의 데이터 저장 상태를 갖는다. 이하에서는 멀티-레벨 플래시 메모리의 메모리 셀에 2비트의 데이터가 저장되는 예가 설명된다. 그러나, 멀티-레벨 플래시 메모리의 메모리 셀에는 3비트 이상 의 데이터가 멀티-레벨 셀에 저장될 수도 있다.
하나의 멀티-레벨 셀은 저장할 수 있는 데이터의 비트 수에 따라, 다양한 개수의 임계 전압 분포들을 가진다. 예를 들어, 2비트를 저장할 수 있는 멀티-레벨 셀은 4개의 임계 전압 분포들을 가지고, 4비트를 저장할 수 있는 멀티-레벨 셀은 16개의 임계 전압 분포들을 가진다.
멀티-레벨 셀이 가지는 임계 전압 분포들은 데이터 저장 상태를 표현하는 코드들에 각각 매핑된다. 예를 들어, 4개의 임계 전압 분포들은, 2비트를 표현하기 위한 4개의 코드들(11, 10, 01, 00)에 각각 매핑될 수 있다.
멀티-레벨 셀의 기입 동작과 독출 동작은, 이러한 코드들을 이용하여 수행된다. 구체적으로, 멀티-레벨 셀의 기입 동작은, 기입 데이터의 저장 상태를 표현하는 코드(예를 들어, 00)에 매핑된 임계 전압 분포를 멀티-레벨 셀로 하여금 가지게 한다. 또한, 멀티-레벨 셀의 독출 동작은, 임계 전압 분포의 위치를 파악하고, 파악된 임계 전압 분포에 매핑된 코드(예를 들어, 00)를 독출함으로써, 데이터를 독출한다.
다수개의 멀티-레벨 셀의 임계 전압 분포들과 다수개의 코드들(다수개의 데이터 저장 상태들)을 매핑시키는 방법에는 여러 가지 경우의 수가 있다. 예를 들어, 4개의 임계 전압 분포들을 매핑할 때, 가장 작은 임계 전압을 가지는 임계 전압 분포부터 가장 큰 임계 전압을 가지는 임계 전압 분포까지, '11', '01', '00', '10'로 매핑시킬 수도 있고, 또한, '10', '01', '11', '00'로 매핑시킬 수도 있다.
한편, 일반적인 메모리 셀 기입 동작과 독출 동작에서는, 서로 동일한 코드 들이 이용된다. 예를 들어, 기입 동작에서 '11', '01', '00', '10'의 코드들이 이용되었다면, 독출 동작에서도 '11', '01', '00', '10'의 코드들이 이용된다.
그런데, 기입 동작에 최적화된 코드를 기입 동작과 독출 동작에 함께 이용할 경우에는, 독출 동작에서 임계 전압 분포의 위치를 알기 위한 독출 횟수가 증가하는 문제가 있다. 반면에, 독출 동작에 최적화된 코드를 기입 동작과 독출 동작에 함께 이용할 경우에는, 기입 동작에서 임계 전압의 변화폭이 커지는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 기입 동작과 독출 동작에서 서로 다른 코드를 이용하는 메모리 셀 기입/독출 방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 기입 동작과 독출 동작에서 서로 다른 코드를 이용하는 페이지 버퍼를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 메모리 셀 기입/독출 방법은, 복수개의 임계 전압 분포들을 가지는 메모리 셀의 기입/독출 방법으로써, 데이터 기입 단계 및 데이터 독출 단계를 구비한다. 데이터 기입 단계는, 복수개의 임계 전압 분포들 중에서 대응되는 임계 전압 분포를 각각 가리키는 기입 코드들을 이용하여 메모리 셀에 n비트의 데이터를 기입한다. 데이터 독출 단계는, 복수개의 임계 전압 분포들 중에서 대응되는 임계 전압 분포를 각각 가리키는 독출 코드들을 이용하여 메모리 셀로부터 n비트의 데이터를 독출한다. 본 발명에 따른 메모리 셀 기입/독출 방법에서, 기입 코드들 중 일부와 기입 코드들에 대응되는 독출 코드들 중 일부는, 서로 다르다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
이하에서 바이너리(binary) 코드와 그레이(gray) 코드를 이용하는 기입 동작과 독출 동작이 설명된다.
도 1(a)와 도 1(b)를 참조하면, 바이너리 코드를 이용하는 기입 동작과 독출 동작에서는, 제1 내지 제16임계 전압 분포는 바이너리 코드에 각각 매핑된다. 도 2(a)와 도 2(b)를 참조하면, 그레이 코드를 이용하는 기입 동작과 독출 동작에서는, 제1 내지 제16임계 전압 분포는 그레이 코드에 각각 매핑된다.
도 1(a)는 바이너리 코드를 이용하는 기입 동작을 설명하는 도면이다.
메모리 셀에 첫 번째 비트(예를 들어, 최하위 비트)를 기입하는 제1기입 단계(도 1(a)에 1로 표시된 단계)에서, 첫 번째 비트가 '0'이면 메모리 셀은 제2임계 전압 분포로 기입되고, 첫 번째 비트가 '1'이면 메모리 셀은 제1임계 전압 분포로 유지된다.
또한, 두 번째 비트를 기입하는 제2기입 단계(도 1(a)에 2로 표시된 단계)에서, 첫 번째 비트가 '0'이었던 경우(제1기입 단계에서 메모리 셀이 제2임계 전압 분포로 기입된 경우), 두 번째 비트가 '0'이면 메모리 셀은 제4임계 전압 분포로 기입되고, 두 번째 비트가 '1'이면 메모리 셀은 제2임계 전압 분포로 유지된다. 또한, 첫 번째 비트가 '1'이었던 경우(제1기입 단계에서 메모리 셀이 제1임계 전압 분포로 유지된 경우), 두 번째 비트가 '0'이면 메모리 셀은 제3임계 전압 분포로 기입되고, 두 번째 비트가 '1'이면 메모리 셀은 제1임계 전압 분포로 유지된다.
세 번째 비트를 기입하는 제3기입단계(도 1(a)에 3으로 표시된 단계)에서, 이전 단계들의 기입 결과에 기초하여, 제1임계 전압 분포와 제5임계 전압 분포, 제2임계 전압 분포와 제6임계 전압 분포, 제3임계 전압 분포와 제7임계 전압 분포 또는 제4임계 전압 분포와 제8임계 전압 분포가 이용된다.
네 번째 비트를 기입하는 제4기입단계(도 1(a)에 4로 표시된 단계)에서, 이전 단계들의 기입 결과에 기초하여, 제1임계 전압 분포와 제9임계 전압 분포, 제2임계 전압 분포와 제10임계 전압 분포, 제3임계 전압 분포와 제11임계 전압 분포, 제4임계 전압 분포와 제12임계 전압 분포, 제5임계 전압 분포와 제13임계 전압 분포, 제6임계 전압 분포와 제14임계 전압 분포, 제7임계 전압 분포와 제15임계 전압 분포, 또는 제8임계 전압 분포와 제16임계 전압 분포가 이용된다.
도 1(b)는 바이너리 코드를 이용하는 독출 동작을 설명하는 도면이다.
제1독출단계(도 1(b)에 1로 표시된 단계), 제2독출단계(도 1(b)에 2로 표시된 단계), 제3독출단계(도 1(b)에 3으로 표시된 단계) 및 제4독출단계(도 1(b)에 4로 표시된 단계)를 순차적으로 거쳐서, 메모리 셀에 기입된 4비트의 데이터가 독출된다.
도 1(b)를 참조하면, 바이너리 코드를 이용하는 경우, 제1독출단계에서 1번의 독출동작이 수행되고, 제2독출단계에서 3번의 독출동작이 수행되고, 제3독출단계에서 7번의 독출동작이 수행되고, 제4독출단계에서 15번의 독출동작이 수행된다. 결과적으로, 바이너리 코드를 이용하는 경우, 4비트의 데이터를 독출하기 위하여, 26번의 독출동작이 수행된다.
도 2(a)는 그레이 코드를 이용하는 기입 동작을 설명하는 도면이다.
메모리 셀에 첫 번째 비트(예를 들어, 최하위 비트)를 기입하는 제1기입 단계(도 2(a)에 1로 표시된 단계)에서, 첫 번째 비트가 '0'이면 메모리 셀은 제2임계 전압 분포로 기입되고, 첫 번째 비트가 '1'이면 메모리 셀은 제1임계 전압 분포로 유지된다.
또한, 두 번째 비트를 기입하는 제2기입 단계(도 2(a)에 2로 표시된 단계)에서, 첫 번째 비트가 '0'이었던 경우(제1기입 단계에서 메모리 셀이 제2임계 전압 분포로 기입된 경우), 두 번째 비트가 '0'이면 메모리 셀은 제3임계 전압 분포로 기입되고, 두 번째 비트가 '1'이면 메모리 셀은 제2임계 전압 분포로 유지된다. 또한, 첫 번째 비트가 '1'이었던 경우(제1기입 단계에서 메모리 셀이 제1임계 전압 분포로 유지된 경우), 두 번째 비트가 '0'이면 메모리 셀은 제4임계 전압 분포로 기입되고, 두 번째 비트가 '1'이면 메모리 셀은 제1임계 전압 분포로 유지된다.
세 번째 비트를 기입하는 제3기입단계(도 2(a)에 3으로 표시된 단계)에서, 이전 단계들의 기입 결과에 기초하여, 제1임계 전압 분포와 제8임계 전압 분포, 제2임계 전압 분포와 제7임계 전압 분포, 제3임계 전압 분포와 제6임계 전압 분포 또 는 제4임계 전압 분포와 제5임계 전압 분포가 이용된다.
네 번째 비트를 기입하는 제4기입단계(도 2(a)에 4로 표시된 단계)에서, 이전 단계들의 기입 결과에 기초하여, 제1임계 전압 분포와 제16임계 전압 분포, 제2임계 전압 분포와 제15임계 전압 분포, 제3임계 전압 분포와 제14임계 전압 분포, 제4임계 전압 분포와 제13임계 전압 분포, 제5임계 전압 분포와 제12임계 전압 분포, 제6임계 전압 분포와 제11임계 전압 분포, 제7임계 전압 분포와 제10임계 전압 분포, 또는 제8임계 전압 분포와 제9임계 전압 분포가 이용된다.
도 2(b)는 그레이 코드를 이용하는 독출 동작을 설명하는 도면이다.
제1독출단계(도 2(b)에 1로 표시된 단계), 제2독출단계(도 2(b)에 2로 표시된 단계), 제3독출단계(도 2(b)에 3으로 표시된 단계) 및 제4독출단계(도 2(b)에 4로 표시된 단계)를 순차적으로 거쳐서, 메모리 셀에 기입된 4비트의 데이터가 독출된다.
도 2(b)를 참조하면, 그레이 코드를 이용하는 경우, 제1독출단계에서 1번의 독출동작이 수행되고, 제2독출단계에서 2번의 독출동작이 수행되고, 제3독출단계에서 4번의 독출동작이 수행되고, 제4독출단계에서 8번의 독출동작이 수행된다. 결과적으로, 그레이 코드를 이용하는 경우, 4비트의 데이터를 독출하기 위하여, 15번의 독출동작이 수행된다.
바이너리 코드와 그레이 코드를 이용한 기입 동작을 비교하면 다음과 같다. 도 1(a)와 도 2(a)를 참조하면, 바이너리 코드를 이용하는 경우에는 제4기입단계(도 1(a)의 4로 표시된 단계)의 임계 전압 변화 폭은 일정한 반면에, 그레이 코드 를 이용하는 경우에는 제4기입단계(도 2(a)의 4로 표시된 단계)의 임계 전압 변화 폭은 매우 큰 경우가 있다.
한편, 기입되는 메모리 셀의 임계 전압이 변경되면, 기입되는 메모리 셀 주변에 있는 메모리 셀들에 커플링 효과(coupling effect)가 발생한다. 그에 따라, 주변에 있는 메모리 셀들의 임계 전압이 변경되는 문제가 생긴다. 특히, 기입동작에서의 임계 전압의 변화폭이 클수록 커플링 효과는 더욱 커진다. 그러므로, 그레이 코드를 이용하는 경우에는 바이너리 코드를 이용하는 경우보다, 커플링 효과과 더 크게 발생하는 문제가 있다.
바이너리 코드와 그레이 코드를 이용한 독출 동작을 비교하면 다음과 같다. 앞서 설명된 것처럼, 4비트의 데이터를 독출하기 위하여, 바이너리 코드를 이용하는 경우 26번의 독출 동작이 필요하고, 그레이 코드를 이용하는 경우 15번의 독출 동작이 필요하다. 그러므로, 바이너리 코드를 이용하는 경우 그레이 코드를 이용하는 경우보다, 동일한 비트의 데이터를 독출하기 위한 독출 횟수가 더 많다.
도 3은 본 발명에 따른 메모리 셀 기입/독출 방법에서 기입 동작을 설명하는 도면이다.
도 3을 참조하면, 기입 동작은 바이너리 코드를 이용하여 수행된다. 즉, 메모리 셀의 제1 내지 제4임계 전압 분포(VTHD1~VTHD4)는, 바이너리 코드(11, 10, 01, 00)에 각각 매핑된다. 그에 따라, 기입 데이터가 '11', '10', '01', '00'이면, 메모리 셀은 제1 내지 제4임계 전압 분포(VTHD1~VTHD4)로 각각 기입된다.
메모리 셀에 첫 번째 비트(예를 들어, 최하위 비트)를 기입하는 제1기입 단 계(도 3(a)에 1로 표시된 단계)에서, 제1임계 전압 분포(VTHD1)와 제2임계 전압 분포(VTHD2)가 이용된다. 구체적으로, 첫 번째 비트가 '0'이면 메모리 셀은 제2임계 전압 분포(VTHD2)로 기입되고, 첫 번째 비트가 '1'이면 메모리 셀은 제1임계 전압 분포(VTHD1)로 유지된다.
또한, 두 번째 비트를 기입하는 제2기입 단계(도 3(a)에 2로 표시된 단계)에서, 제1기입 단계의 기입 결과에 기초하여, 제1임계 전압 분포(VTHD1)와 제3임계 전압 분포(VTHD3)가 이용되거나 또는 제2임계 전압 분포(VTHD2)와 제4임계 전압 분포(VTHD4)가 이용된다. 구체적으로, 첫 번째 비트가 '0'이었던 경우(제1기입 단계에서 메모리 셀이 제2임계 전압 분포(VTHD2)로 기입된 경우), 두 번째 비트가 '0'이면 메모리 셀은 제4임계 전압 분포(VTHD4)로 기입되고, 두 번째 비트가 '1'이면 메모리 셀은 제2임계 전압 분포(VTHD2)로 유지된다. 또한, 첫 번째 비트가 '1'이었던 경우(제1기입 단계에서 메모리 셀이 제1임계 전압 분포(VTHD1)로 유지된 경우), 두 번째 비트가 '0'이면 메모리 셀은 제3임계 전압 분포(VTHD3)로 기입되고, 두 번째 비트가 '1'이면 메모리 셀은 제1임계 전압 분포(VTHD1)로 유지된다.
도 4는 본 발명에 따른 메모리 셀 기입/독출 방법에서 독출 동작을 설명하는 도면이다.
도 4를 참조하면, 메모리 셀은 바이너리 코드를 이용하여 기입되어 있다. 즉, 도 3을 참조하여 설명된 것처럼, 기입 데이터가 '11', '10', '01', '00'이면, 메모리 셀은 제1 내지 제4임계 전압 분포(VTHD1~VTHD4)로 각각 기입되어 있다.
이에 대해, 본 발명에 따른 메모리 셀 기입/독출 방법은, 메모리 셀이 그레 이 코드를 이용하여 기입되어 있는 것으로 가정하고, 독출 동작을 수행한다. 즉, 본 발명에 따른 메모리 셀 기입/독출 방법에서, 기입 동작에서 이용되는 기입 코드와 독출 동작에서 이용되는 독출 코드는 서로 다르다. 그에 따라, 기입 동작과 독출 동작에 각각 최적화된 코드들을 각각 이용할 수 있는 장점이 있다.
본 발명에 따른 독출 동작은, 제1독출 단계, 제2독출 단계 및 논리 연산 단계를 구비한다. 제1독출 단계(도 4의 1로 표시된 단계)는, 복수개의 임계 전압 분포들(VTHD1~VTHD4)의 중앙에 위치하는 임계 전압 분포들(VTHD2, VTHD3) 사이의 제1임계 전압(VTH1)을 기준으로 하여, 메모리 셀로부터 독출 동작을 수행한다. 그럼으로써, 메모리 셀에 기입된 데이터의 n비트 중에서 하나의 비트(예를 들어, 최상위 비트)를 독출한다. 메모리 셀이 제1임계 전압 분포(VTHD1) 또는 제2임계 전압 분포(VTHD2)로 기입된 경우 제1임계 전압(VTH1)을 기준으로 하여 독출 동작이 수행되면, 메모리 셀로부터 '1'이 독출된다. 반면에, 메모리 셀이 제3임계 전압 분포(VTHD3) 또는 제4임계 전압 분포(VTHD4)로 기입된 경우, 메모리 셀로부터 '0'이 독출된다. 메모리 셀로부터 독출된 결과는 메모리 셀에 기입된 데이터의 최상위 비트를 가리킨다.
제2독출 단계의 첫 번째 단계(도 4의 2-1로 표시된 단계)는, 제1 임계 전압(VTH1)보다 낮은 임계 전압을 가지는 임계 전압 분포들(VTHD1, VTHD2)의 중앙에 위치하는 임계 전압 분포들(VTHD2, VTHD3) 사이의 제2 임계 전압(VTH2)을 기준으로 하여, 메모리 셀로부터 독출 동작을 수행한다. 메모리 셀이 제1임계 전압 분포(VTHD1)로 기입된 경우 제2임계 전압(VTH2)을 기준으로 하여 독출 동작이 수행되 면, 메모리 셀로부터 '1'이 독출된다. 반면에, 메모리 셀이 제2임계 전압 분포(VTHD2), 제3임계 전압 분포(VTHD3), 또는 제4임계 전압 분포(VTHD4)로 기입된 경우, 메모리 셀로부터 '0'이 독출된다.
또한, 제2독출 단계의 두 번째 단계(도 4의 2-2로 표시된 단계)는, 제1 임계 전압(VTH1)보다 높은 임계 전압을 가지는 임계 전압 분포들(VTHD3, VTHD4)의 중앙에 위치하는 임계 전압 분포들(VTHD3, VTHD4) 사이의 제3 임계 전압(VTH3)을 기준으로 하여, 메모리 셀로부터 독출 동작을 수행한다. 메모리 셀이 제1임계 전압 분포(VTHD1), 제2임계 전압 분포(VTHD2), 또는 제3임계 전압 분포(VTHD3)로 기입된 경우 제3임계 전압(VTH3)을 기준으로 하여 독출 동작이 수행되면, 메모리 셀로부터 '1'이 독출된다. 반면에, 메모리 셀이 제4임계 전압 분포(VTHD4)로 기입된 경우, 메모리 셀로부터 '0'이 독출된다.
논리 연산 단계(도 4에 XORb로 표시된 단계)는, 제2 임계 전압(VTH2)을 기준으로 하는 독출 결과와 제3 임계 전압(VTH3)을 기준으로 하는 독출 결과를 논리 연산한다. 도 4를 참조하면, 제2 임계 전압(VTH2)을 기준으로 한 '1110'과 제3 임계 전압(VTH3)을 기준으로 한 '1000'을 논리 연산(예를 들어, XORb)하여 '1001'을 발생시킬 수 있다. 논리 연산 결과는, 메모리 셀에 기입된 데이터의 n비트 중에서 다른 하나의 비트(예를 들어, 최상위 비트의 바로 아래 비트)일 수 있다.
본 발명에 따른 독출 동작은, 이렇게 구해진 데이터의 하나의 비트와 데이터의 다른 하나의 비트를 조합하여, 메모리 셀에 기입된 데이터를 독출할 수 있다. 제1독출 단계에서 독출된 하나의 비트를 래치한 다음에, 래치된 하나의 비트와 제2 독출 단계에서 독출된 다른 하나의 비트를 함께 출력할 수 있다.
본 발명에 따른 독출 동작은, 메모리 셀이 그레이 코드를 이용하여 기입되어 있는 것으로 가정하고, 독출 동작을 수행한다. 그런데, 실제로 메모리 셀은 바이너리 코드를 이용하여 기입되어 있다. 그러므로, 그레이 코드(독출 코드)를 이용하여 독출된 결과를, 바이너리 코드(기입 코드)를 이용하여 독출된 결과로 변환하는 단계가 필요하다. 예를 들어, 도 4에서 그레이 코드를 이용하여 독출된 결과('11', '10', '00', '01')를 바이너리 코드를 이용하여 독출된 결과('11', '10', '01', '00')로 변환하는 단계이다. 상기 변환하는 단계는 페이지 버퍼 외부의 컨트롤러에서 수행될 수 있다.
이상에서는, 설명의 편의를 위하여, 기입 코드와 독출 코드가 바이너리 코드와 그레이 코드인 것으로 설명하였다. 그러나, 본 발명에 따른 메모리 셀 기입/독출 방법에서, 기입 코드는 메모리 셀에 데이터를 기입하기 위한 임계 전압 변화를 최소화시키는 코드일 수 있다. 독출 코드는, 임계 전압 분포들 사이의 임계 전압을 기준으로 하는 독출 횟수를 최소화시키는 코드일 수 있다.
도 5는 본 발명의 제1실시예에 따른 페이지 버퍼를 나타내는 도면이다.
본 발명의 제1실시예에 따른 페이지 버퍼(500)는, 제1래치(510), 제2래치(520), 제3래치(530) 및 논리 연산부(550)를 구비한다.
제1래치(510)는 도 4의 제1독출 단계에서 독출된 하나의 비트를 저장한다. 제2래치(520)는 도 4의 제2독출 단계의 첫 번째 단계에서 독출된 결과를 저장한다. 제3래치(540)는 도 4의 제2독출 단계의 두 번째 단계에서 독출된 결과를 저장한다. 논리 연산부(550)는 제2래치(520)에 저장된 제2 임계 전압을 기준으로 하는 독출 결과와 제3래치(530)에 저장된 제3 임계 전압을 기준으로 하는 독출 결과를 논리 연산한다. 그럼으로써, 데이터의 다른 하나의 비트를 구한다. 그에 따라, 본 발명의 제1실시예에 따른 페이지 버퍼(500)는, 기입 코드를 이용하여 기입된 데이터의 비트들 중에서, 일부 비트들(예를 들어, 상위 2비트들)을 독출 코드를 이용하여 독출할 수 있다.
논리 연산부(550)는 XOR 논리 연산을 한 다음에, XOR 논리 연산 결과를 반전시킬 수 있다.
도 6(a)는 도 5의 논리 연산부를 상세하게 나타내는 회로도이다.
도 6(a)에는 설명의 편의를 위하여, 제2래치(520)와 제3래치(530)가 함께 도시된다. 논리 연산부(550)는 제2래치(520)의 저장 값과 제3래치(530)의 저장 값을 XOR 한 결과를 반전시켜서 제3래치(530)에 저장한다.
도 6(b)는 도 6(a)의 논리 연산부의 동작을 나타내는 타이밍도이다.
도 6(b)를 참조하면, 도 6(a)의 논리 연산부에서는, 제1신호(DL)가 논리 하이로 천이된 다음에 제2신호(RT)가 논리 하이로 천이되고 제3신호(ST)가 논리 하이로 천이된다.
제2래치(520)에 '1'이 저장되고 제3래치(530)에 '0'이 저장된 경우, 제1신호(DL)가 논리 하이로 천이됨에 따라 제1트랜지스터(M1)가 턴-온 되고 그에 따라 제1노드(BL)는 논리 하이 레벨을 가진다. 그 다음, 제2신호(RT)가 논리 하이로 천이됨에 따라 제2트랜지스터(M2)가 턴-온 된다. 한편, 제3래치(530)에 '0'이 저장되 어 있으므로, 제2노드(CL)는 논리 로우 레벨을 가진다. 그러므로, 제4트랜지스터(M4)는 턴-오프 된다. 그 다음, 제3신호(ST)가 논리 하이로 천이됨에 따라 제3트랜지스터(M3)는 턴-온 되고, 논리 하이 레벨을 가지는 제1노드(BL)의 영향을 받아 제2노드(CL)는 논리 하이 레벨을 가진다. 결국, 제3래치(530)의 저장 값은 '0'에서 '1'로 변경된다.
또한, 제2래치(520)에 '1'이 저장되고 제3래치(530)에 '1'이 저장된 경우, 제1신호(DL)가 논리 하이로 천이됨에 따라 제1트랜지스터(M1)가 턴-온 되고 그에 따라 제1노드(BL)는 논리 하이 레벨을 가진다. 그 다음, 제2신호(RT)가 논리 하이로 천이됨에 따라 제2트랜지스터(M2)가 턴-온 된다. 한편, 제3래치(530)에 '1'이 저장되어 있으므로, 제2노드(CL)는 논리 하이 레벨을 가지고, 그에 따라 제4트랜지스터(M4)는 턴-온 된다. 제2트랜지스터(M2)와 제4트랜지스터(M4)가 모두 턴-온 되면, 제1노드(BL)로부터 접지까지 전류 경로가 형성되어서, 제1노드(BL)의 논리 레벨은 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 마지막으로, 제3신호(ST)가 논리 하이로 천이됨에 따라 제3트랜지스터(M3)는 턴-온 되고, 논리 로우 레벨을 가지는 제1노드(BL)의 영향을 받아 제2노드(CL)의 논리 레벨은 논리 하이 레벨에서 논리 로우 레벨로 천이된다. 결국, 제3래치(530)의 저장 값은 '1'에서 '0'으로 변경된다.
도 6(c)는 도 6(a)의 논리 연산부의 제2래치와 제3래치의 논리 상태를 나타내는 논리표이다.
도 6(c)를 참조하면, 도 6(a)의 논리 연산부가 제2래치(520)의 저장값과 제3 래치(530)의 저장값을 XOR한 다음 반전시켜서 제3래치(530)에 저장하는 점을 확인할 수 있다.
도 7은 16개의 임계 전압 분포를 가지는 메모리 셀에 본 발명에 따른 메모리 셀 기입/독출 방법을 적용하는 모습을 나타내는 도면이다.
도 7을 참조하면, 도 3 내지 도 6에서 설명된 본 발명에 따른 메모리 셀 기입/독출 방법을 이용하여, 메모리 셀에 저장된 4비트의 데이터 중에서 상위 2비트를 먼저 독출한다. 그 다음, 독출된 상위 2비트에 대응되는 임계 전압 분포들을 대상으로, 도 3 내지 도 6에서 설명된 본 발명에 따른 메모리 셀 기입/독출 방법을 다시 수행하여, 하위 2비트를 독출한다.
예를 들어, 메모리 셀이 제10임계 전압 분포(VTHD10)를 가지도록 기입되어 있다고 가정하면, 도 7의 1 내지 3으로 표시된 독출 단계들을 수행함으로써, 상기 메모리 셀이 제9 내지 제12임계 전압 분포(VTHD9~VTHD12) 중에서 하나를 가지는 것을 알 수 있다. 즉, 상기 메모리 셀의 상위 2비트는 '00'이라는 것을 알 수 있다. 다음으로, 제9 내지 제12임계 전압 분포(VTHD9~VTHD12)를 대상으로, 도 7의 10 내지 12로 표시된 독출 단계들을 수행함으로써, 상기 메모리 셀이 제10임계 전압 분포(VTHD10)를 가지는 것을 알 수 있다. 즉, 상기 메모리 셀의 하위 2비트는 '10'이라는 것을 알 수 있다. 마지막으로, 독출된 상위 2비트와 하위 2비트를 조합하여, 상기 메모리 셀의 데이터는 '0010'이라는 것을 알 수 있다.
나아가, 본 발명에 따른 메모리 셀 기입/독출 방법은 n비트의 메모리 셀 데이터를 독출하는 데 이용될 수 있다. 즉, 메모리 셀에 저장된 데이터의 n비트를 모 두 구할 때까지, 2비트의 독출 단계를 반복하여 수행할 수 있다.
도 8은 본 발명의 제2실시예에 따른 페이지 버퍼를 나타내는 도면이다.
도 8을 참조하면, 본 발명의 제2실시예에 따른 페이지 버퍼는, 본 발명의 제1실시예에 따른 페이지 버퍼의 제3래치에 대응되는 구성을 구비하지 않는다. 대신에, 비트 라인(BLe, BLo)에 형성되는 캡 성분(CAP1, CAP2)을 제3래치로 이용한다. 즉, 비트 라인(BLe, BLo)에 형성되는 캡 성분(CAP1, CAP2)에 제3 임계 전압을 기준으로 하는 독출 결과를 저장한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 메모리 셀의 기입/독출 방법은, 기입 동작과 독출 동작에서 서로 다른 코드를 이용함으로써, 기입 동작과 독출 동작에 각각 최적화된 코드를 이용할 수 있는 장점이 있다.

Claims (20)

  1. 복수개의 임계 전압 분포들을 가지는 메모리 셀의 기입/독출 방법에 있어서,
    상기 복수개의 임계 전압 분포들 중에서 대응되는 임계 전압 분포를 각각 가리키는 기입 코드들을 이용하여 상기 메모리 셀에 n비트의 데이터를 기입하는, 데이터 기입 단계; 및
    상기 복수개의 임계 전압 분포들 중에서 대응되는 임계 전압 분포를 각각 가리키는 독출 코드들을 이용하여 상기 메모리 셀로부터 상기 n비트의 데이터를 독출하는, 데이터 독출 단계를 구비하고,
    상기 기입 코드들 중 일부와 상기 기입 코드들에 대응되는 독출 코드들 중 일부는, 서로 다른 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  2. 제1항에 있어서, 상기 데이터 독출 단계는,
    상기 복수개의 임계 전압 분포들의 중앙에 위치하는 임계 전압 분포들 사이의 제1 임계 전압을 기준으로 하여, 상기 메모리 셀로부터 독출 동작을 수행하여 상기 메모리 셀에 기입된 데이터의 n비트 중에서 하나의 비트를 독출하는, 제1독출 단계;
    상기 제1 임계 전압보다 낮은 임계 전압을 가지는 임계 전압 분포들의 중앙에 위치하는 임계 전압 분포들 사이의 제2 임계 전압을 기준으로 하여, 상기 메모리 셀로부터 독출 동작을 수행하고,
    상기 제1 임계 전압보다 높은 임계 전압을 가지는 임계 전압 분포들의 중앙에 위치하는 임계 전압 분포들 사이의 제3 임계 전압을 기준으로 하여, 상기 메모리 셀로부터 독출 동작을 수행하는, 제2독출 단계; 및
    상기 제2 임계 전압을 기준으로 하는 독출 결과와 상기 제3 임계 전압을 기준으로 하는 독출 결과를 논리 연산하여, 상기 메모리 셀에 기입된 데이터의 n비트 중에서 다른 하나의 비트를 구하는, 논리 연산 단계를 구비하는 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  3. 제2항에 있어서,
    상기 하나의 비트는, 상기 n비트 중에서 최상위 비트이고,
    상기 다른 하나의 비트는, 상기 최상위 비트의 하위 비트인 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  4. 제2항에 있어서,
    상기 데이터 독출 단계에서 독출된 상기 하나의 비트와 상기 다른 하나의 비트에 대응되는 임계 전압 분포들을 이용하여, 상기 데이터 독출 단계를 다시 수행함으로써, 상기 하나의 비트와 상기 다른 하나의 비트를 제외한 다른 비트들을 구하는 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  5. 제4항에 있어서,
    상기 데이터의 n비트를 모두 구할 때까지, 상기 데이터 독출 단계를 반복하여 수행하는 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  6. 제2항에 있어서,
    상기 임계 전압 분포들의 개수는, 4개이며,
    상기 메모리 셀에 기입된 데이터는 2비트이고,
    상기 하나의 비트는, 상기 메모리 셀에 기입된 데이터의 최상위 1비트이고,
    상기 다른 하나의 비트는, 상기 메모리 셀에 기입된 데이터의 최하위 1비트인 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  7. 제2항에 있어서,
    상기 임계 전압 분포들의 개수는, 16개이며,
    상기 메모리 셀에 기입된 데이터는 4비트이고,
    상기 데이터 독출 단계를 수행하여, 상기 메모리 셀에 기입된 데이터의 상위 2비트를 독출한 다음에,
    상기 데이터 독출 단계를 다시 수행하여, 상기 메모리 셀에 기입된 데이터의 하위 2비트를 독출하는 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  8. 제2항에 있어서, 상기 논리 연산은,
    XOR 논리 연산을 한 다음에, 상기 XOR 논리 연산 결과를 반전시키는 것을 특 징으로 하는 메모리 셀의 기입/독출 방법.
  9. 제2항에 있어서,
    상기 독출된 하나의 비트를 래치하는 단계를 더 구비하고,
    상기 다른 하나의 비트를 독출하는 단계 이후에, 상기 래치된 하나의 비트와 상기 독출된 다른 하나의 비트를 함께 출력하는 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  10. 제1항에 있어서,
    상기 독출 코드들을 이용하여 독출된 n비트의 데이터를 상기 기입 코드를 이용하여 독출된 결과로 변환하는 단계를 더 구비하는 것을 특징으로 하는 메모리 셀의 기입/독출 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
KR1020070047831A 2007-05-16 2007-05-16 메모리 셀 기입/독출 방법 및 페이지 버퍼 KR101245219B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020070047831A KR101245219B1 (ko) 2007-05-16 2007-05-16 메모리 셀 기입/독출 방법 및 페이지 버퍼
US12/010,481 US7729175B2 (en) 2007-05-16 2008-01-25 Method of writing/reading data into/from memory cell and page buffer using different codes for writing and reading operations

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070047831A KR101245219B1 (ko) 2007-05-16 2007-05-16 메모리 셀 기입/독출 방법 및 페이지 버퍼

Publications (2)

Publication Number Publication Date
KR20080101279A KR20080101279A (ko) 2008-11-21
KR101245219B1 true KR101245219B1 (ko) 2013-03-19

Family

ID=40027310

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070047831A KR101245219B1 (ko) 2007-05-16 2007-05-16 메모리 셀 기입/독출 방법 및 페이지 버퍼

Country Status (2)

Country Link
US (1) US7729175B2 (ko)
KR (1) KR101245219B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821839B2 (en) * 2008-06-27 2010-10-26 Sandisk Il Ltd. Gain control for read operations in flash memory
US8184480B2 (en) * 2008-12-11 2012-05-22 Samsung Electronics Co., Ltd. Multi-level nonvolatile memory device with reduced number of read voltages based on a cell address and method for operating the same
KR101066686B1 (ko) * 2009-06-29 2011-09-21 주식회사 하이닉스반도체 반도체 메모리 소자 및 이의 독출 방법
KR102068519B1 (ko) * 2013-07-01 2020-01-21 삼성전자주식회사 저장 장치, 그것의 쓰기 방법 및 읽기 방법
KR102248207B1 (ko) 2014-10-30 2021-05-06 삼성전자주식회사 저장 장치 및 그것의 동작 방법
US10734071B2 (en) 2018-12-13 2020-08-04 Western Digital Technologies, Inc. Multi-level cell programming using optimized multiphase mapping with balanced Gray code
US11133067B2 (en) 2019-03-08 2021-09-28 Western Digital Technologies, Inc. Multi-phased programming with balanced gray coding
US11288160B2 (en) 2020-08-17 2022-03-29 Micron Technology, Inc. Threshold voltage distribution adjustment for buffer
CN113272902B (zh) 2021-03-31 2023-02-10 长江存储科技有限责任公司 使用不同格雷码的编程和读取操作以及用于执行这种操作的存储器件

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092186A (ja) 1996-09-12 1998-04-10 Hitachi Ltd 半導体記憶装置
KR20050094569A (ko) * 2004-03-23 2005-09-28 주식회사 하이닉스반도체 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100386296B1 (ko) * 2000-12-30 2003-06-02 주식회사 하이닉스반도체 멀티레벨을 가지는 플래쉬 메모리를 프로그램/리드하기위한 회로 및 그 방법
KR100512181B1 (ko) * 2003-07-11 2005-09-05 삼성전자주식회사 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법
US7336532B2 (en) * 2006-05-12 2008-02-26 Elite Semiconductor Memory Method for reading NAND memory device and memory cell array thereof
US7359248B2 (en) * 2006-07-06 2008-04-15 Elite Semiconductor Memory Technology Inc Methods for programming and reading NAND flash memory device and page buffer performing the same
KR100866954B1 (ko) * 2006-09-29 2008-11-05 삼성전자주식회사 멀티 레벨 셀의 프로그래밍 시간을 줄일 수 있는 플래쉬메모리 장치 및 그 프로그래밍 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1092186A (ja) 1996-09-12 1998-04-10 Hitachi Ltd 半導体記憶装置
KR20050094569A (ko) * 2004-03-23 2005-09-28 주식회사 하이닉스반도체 멀티 레벨 낸드 플래시 메모리 셀의 독출 방법 및 회로

Also Published As

Publication number Publication date
US7729175B2 (en) 2010-06-01
US20080285352A1 (en) 2008-11-20
KR20080101279A (ko) 2008-11-21

Similar Documents

Publication Publication Date Title
KR101245219B1 (ko) 메모리 셀 기입/독출 방법 및 페이지 버퍼
US7710773B2 (en) Nonvolatile memory devices that support virtual page storage using odd-state memory cells
US8897066B2 (en) Method of programming nonvolatile memory device
KR101177278B1 (ko) 비휘발성 메모리 셀 프로그래밍 방법
US7768827B2 (en) Data verification method and semiconductor memory
KR101468099B1 (ko) 불휘발성 메모리 장치의 프로그램 방법
US20080273405A1 (en) Multi-bit programming device and method of multi-bit programming
US8630124B2 (en) Nonvolatile memory devices having memory cell arrays with unequal-sized memory cells and methods of operating same
US7782680B2 (en) Flash memory device having a verify data buffer capable of being employed as a program data buffer, and a method thereof
KR101194841B1 (ko) 메모리 셀 프로그래밍 방법
US8730723B2 (en) Structures and methods of high efficient bit conversion for multi-level cell non-volatile memories
KR101303177B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법
KR100855971B1 (ko) 초기 독출 동작없이 메모리 셀에 데이터를 프로그래밍할 수있는 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치
KR101194840B1 (ko) 메모리 셀 프로그래밍 방법 및 반도체 메모리 장치
KR20080031607A (ko) ６개의 문턱전압레벨을 이용하는 불휘발성 메모리 장치의프로그램 방법과 데이터 독출 방법, 및 상기 프로그램방법과 데이터 독출 방법을 이용하는 불휘발성 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20170228

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20180228

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20190228

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20200228

Year of fee payment: 8