KR101472879B1

KR101472879B1 - 플래시 메모리 장치 및 그것의 프로그램 방법

Info

Publication number: KR101472879B1
Application number: KR1020080065693A
Authority: KR
Inventors: 김무성
Original assignee: 삼성전자주식회사
Priority date: 2008-07-07
Filing date: 2008-07-07
Publication date: 2014-12-16
Also published as: US20100002518A1; KR20100005598A; US8027208B2

Abstract

본 발명은 플래시 메모리 장치에 관한 것이다. 본 발명에 따른 플래시 메모리 장치는 입력된 워드라인 어드레스를 중심으로 상위 M개 및 하위 N개의 워드라인 어드레스를 포함하는 선택영역과 그 외 워드라인 어드레스를 포함하는 비선택영역을 상기 입력된 워드라인 어드레스를 통하여 판별하는 판별부; 상기 선택영역 내의 어드레스에는 제1 전압을 워드라인 드라이버에 제공하고, 상기 비선택영역 내의 어드레스에는 제2 전압을 상기 워드라인 드라이버에 제공하는 고전압 생성부; 및 프로그램 동작 동안 상기 제1 전압의 전압 레벨을 제어하는 전압 제어부를 포함한다. 따라서, 본 발명은 이미 프로그램된 메모리 셀들과 아직 프로그램되지 않은 메모리 셀들에 인가되는 패스 전압을 다르게 인가하여 패스 전압 윈도우를 크게 한다. 또한, 본 발명은 프로그램 동작 동안 인가되는 패스 전압의 전압 레벨을 조절한다.

Description

플래시 메모리 장치 및 그것의 프로그램 방법{FLASH MEMORY DEVICE AND PROGRAMMING METHOD THEREOF}

본 발명은 플래시 메모리에 관한 것으로, 더욱 상세하게는 프로그램 동작 동안 패스 전압의 전압 레벨을 조절할 수 있는 플래시 메모리 장치 및 그것의 프로그램 방법에 관한 것이다.

최근의 플래시 메모리 장치는 디자인 룰(Design Rule)이 계속 감소됨에 따라 패스 전압(VPASS) 윈도우(Window) 확보가 큰 이슈(issue)가 되고 있다.

예를 들면, 플래시 메모리의 프로그램 동작에 있어서 선택된 워드 라인(Word Line)에는 프로그램 전압(Vpgm)이 인가되고, 비선택된 워드 라인에는 패스 전압(VPASS)이 인가된다.

패스 전압이 낮아서 발생하는 프로그램 전압 디스터브(Vpgm Disturb)는 프로그램 전압이 인가되는 워드 라인에 연결된 복수의 메모리 셀들 중 프로그램 금지된 셀들이 프로그램되어 페일(fail)되는 것이다. 패스 전압이 높아서 발생하는 패스 전압 디스터브(VPASS Disturb)는 동일한 셀 스트링에 연결된 메모리 셀들 중 패스 전압이 인가되는 셀들이 프로그램되어 페일되는 것이다.

즉, 패스 전압 원도우란 패스 전압 디스터브 및 프로그램 전압 디스터브가 발생하지않는 패스 전압의 적정한 범위를 의미한다. 따라서, 패스 전압 원도우가 크면 클수록 플래시 메모리 장치의 신뢰성은 향상된다.

그러나, 실제로 플래시 메모리 장치가 포함된 웨이퍼가 팹아웃(Fab-out)되어야 패스 전압의 윈도우를 알 수 있다. 만약 패스 전압의 원도우가 충분하지 않다면, 리비젼(Revision)을 통하여 수 차례의 플래시 메모리의 프로그램 방법이 수정되어야 하므로, 플래시 메모리 장치의 개발 일정이 많이 지연되는 문제가 발생된다.

본 발명은 상술한 문제점을 해결하기 위하여 제안된 것으로, 본 발명의 목적은 다양한 전압 레벨의 패스 전압을 인가할 수 있는 플래시 메모리의 프로그램 방법과 이를 구현할 수 있는 플래시 메모리 장치를 제공한다.

본 발명의 실시예에 따른 플래시 메모리 장치는 메모리 셀들을 갖는 메모리 셀 어레이와; 프로그램 동작시 상기 메모리 셀 어레이에 공급될 제1 패스 전압을 발생하도록 구성된 고전압 발생부와; 그리고 상기 프로그램 동작 동안 상기 제1 패스 전압이 단계적으로 변화하도록 상기 고전압 발생부를 제어하는 전압 제어부를 포함한다.

실시예에 있어서, 상기 프로그램 동작의 제1 구간 동안, 상기 패스 전압은 단계적으로 증가된다.

실시예에 있어서, 상기 프로그램 동작의 제2 구간 동안, 상기 패스 전압은 일정하게 유지된다.

실시예에 있어서, 상기 프로그램 동작의 제1 구간 동안, 상기 패스 전압이 증가되는 시점은 가변가능하다.

실시예에 있어서, 상기 메모리 셀 어레이에 입력될 워드라인 어드레스를 중심으로 상위 M개 및 하위 N개의 워드라인 어드레스를 포함하는 선택영역과 그 외 워드라인 어드레스를 포함하는 비선택영역을 상기 입력된 워드라인 어드레스를 통하여 판별하는 판별부; 및 상기 선택영역 내의 어드레스에는 상기 제1 패스전압을 워드라인 드라이버에 제공하고, 상기 비선택영역 내의 어드레스에는 제2 패스 전압을 상기 워드라인 드라이버에 제공하는 고전압 생성부를 포함한다.

실시예에 있어서, 상기 프로그램 동작 구간은 복수의 시간 구간을 포함한다.

실시예에 있어서, 상기 전압 제어부는 상기 복수의 시간 구간마다 상기 제1 전압을 각각 제어한다.

실시예에 있어서, 상기 선택영역과 상기 비선택영역을 포함하는 모든 워드라인 어드레스는 복수의 존(Zone)들로 구분된다.

실시예에 있어서, 상기 선택영역은 복수의 존(Zone)들로 구분된다.

실시예에 있어서, 상기 복수의 존들에 각각 포함된 선택영역 내 워드라인 어드레스들의 패스 전압은 서로 다르다.

실시예에 있어서, 상기 제1 및 제2 전압은 복수의 패스 전압들 중 어느 하나 를 포함한다.

실시예에 있어서, 상기 입력된 워드라인 어드레스에는 프로그램 전압이 인가된다.

실시예에 있어서, 상기 M 및 N은 E-Fuse 및 불휘발성 메모리 중 어느 하나에 저장된다.

실시예에 있어서, 상기 불휘발성 메모리는 낸드 플래시 메모리, 노아 플래시 메모리, PRAM, MRAM 중 적어도 어느 하나를 포함한다.

실시예에 있어서, 상기 M 및 N은 자연수이고, 전체 워드라인 어드레스보다 작다.

본 발명의 또 다른 실시예에 따른 플래시 메모리의 프로그램 방법은 M 및 N을 결정하여 셋팅하는 단계; 프로그램될 워드라인 어드레스 정보를 입력하는 단계; 상기 프로그램될 워드라인 어드레스 정보와 상기 상위 M개 및 하위 N의 워드라인 어드레스를 포함하는 선택영역과 그 밖의 비선택영역을 판별하는 단계; 상기 선택영역의 어드레스에는 제1 패스 전압이 인가되고, 상기 비선택영역의 어드레스에는 제2 패스 전압이 인가되는 단계; 및 프로그램 구간 동안 상기 제1 패스 전압의 전압 레벨을 제어하는 단계를 포함한다.

실시예에 있어서, 상기 복수의 존들에 각각 포함된 선택영역 내의 워드라인 어드레스들은 서로 다른 패스 전압이 인가된다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다.

프로그램 전압이 인가되는 메모리 셀을 중심으로 이미 프로그램된 메모리 셀들과 아직 프로그램되지 않은 메모리 셀들에 동일한 패스 전압을 인가하는 경우 이미 프로그램된 메모리 셀과 아직 프로그램되지 않은 메모리 셀은 서로 다른 문턱전압을 가지게 된다. 즉, 프로그램된 메모리 셀과 프로그램되지 않은 메모리 셀에 동일한 패스 전압을 인가하면, 패스 전압 원도우가 작아진다.

따라서, 본 발명은 이미 프로그램된 메모리 셀들과 아직 프로그램되지 않은 메모리 셀들에 인가되는 패스 전압을 다르게 인가하여 패스 전압 윈도우를 크게 한다. 또한, 본 발명은 전체 워드라인 어드레스를 복수의 영역(Zone)들로 구분하고, 각각의 영역에는 인가되는 로컬 전압의 레벨이 서로 다르게 인가된다. 그리고, 본 발명은 프로그램 동작 동안 인가되는 패스 전압의 전압 레벨을 제어한다.

구체적으로, 본 발명은 프로그램 전압이 인가되는 워드 라인을 기준으로 상위 M개 및 하위 N개의 워드 라인에 연결된 메모리 셀들에 패스 전압 원도우가 최대 로 되도록 서로 다른 전압 레벨의 패스 전압들 중 어느 하나를 인가한다. 그리고, 그 이외의 메모리 셀들에는 복수의 패스 전압들 중 어느 하나를 인가한다.

비선택영역에 인가되는 패스 전압은 패스 전압 원도우에 큰 영향을 미치지 않는다. 선택영역에 인가되는 패스 전압이 패스 전압 원도우를 결정한다.

도 1은 본 발명의 예시적인 실시예들에 따른 불휘발성 메모리 장치를 개략적으로 보여주는 블록도이다. 도 1을 참조하면, 본 발명에 따른 불휘발성 메모리 장치(100)는 플래시 메모리 장치이다. 본 발명에 따른 불휘발성 메모리 장치(100)는 SI 제어기(50), 워드라인 드라이버(W/L Driver ; 60), 고전압 발생기(HV Generator ; 55), 메모리 셀 어레이(65), 감지증폭 및 래치(Sense Amp & Latch ; 70), 패스페일 체커(Pass/Fail Checker ; 75), 제어로직(Control Logic ; 80) 및 데이터 입출력 회로(85)를 포함한다.

본 발명에 따른 불휘발성 메모리 장치(100)는 행들(또는 워드 라인들)과 열들(또는 비트 라인들)의 매트릭스 형태로 배열된 메모리 셀들을 갖는 메모리 셀 어레이(65)을 포함한다.

메모리 셀 어레이(65)에 포함된 메모리 셀들 각각은 1-비트 데이터를 저장한다. 또는, 메모리 셀들 각각은 n-비트 데이터(n=2 또는 그보다 큰 정수)를 저장한다. 워드라인 드라이버(60)는 워드라인 어드레스에 응답하여 워드 라인들 중 적어도 하나를 선택하고, 선택된 워드 라인을 고전압 발생기(55)로부터 전송된 복수의 고전압들 중 어느 하나를 SI 제어기(50)의 제어에 응답하여 연결한다.

감지증폭 및 래치(70)는 제어 로직(80)에 의해서 제어되며, 읽기/검증 동작 시 메모리 셀 어레이(65)로부터 데이터를 읽는다.

읽기 동작시 읽혀진 데이터는 데이터 입출력 회로(85)를 통해 외부로 출력되는 반면에, 검증 동작시 읽혀진 데이터는 패스페일 체커(75)로 출력된다. 감지증폭 및 래치(70)는 프로그램 동작시 메모리 셀 어레이(65)에 쓰일 데이터를 데이터 입출력 회로(80)를 통해 입력받고, 입력된 데이터에 따라 비트 라인들을 프로그램 전압(예를 들면, 접지 전압) 또는 프로그램 금지 전압(예를 들면, 전원 전압)으로 각각 구동한다.

패스페일 체커(75)는 프로그램/소거 검증 동작시 감지증폭 및 래치(70)로부터 출력되는 데이터 값들이 동일한 데이터(예를 들면, 패스 데이터 값)을 갖는 지의 여부를 판별하며, 판별 결과로서 패스/페일 신호(PF)를 제어로직(80)으로 출력한다. 워드라인 드라이버(60)는 메모리 장치(100)의 워드 라인을 제어한다. 고전압 발생기(55)는 전원전압(VDD)보다 더 높은 복수의 고전압을 생성한다. SI 제어기(50)는 제어 로직(80)으로부터 어드레스 정보 및 E-FUSE 정보를 입력받아 SI<31:0> 신호를 워드라인 드라이버(60)에 출력한다.

도 2에서는 도 1에 도시된 SI 제어기(50)를 개략적으로 보여준다.

도 1 및 도 2을 참조하면, 본 발명의 실시예에 따른 SI 제어기(50)는 고전압 발생기(55)로부터 생성된 복수의 고전압 중 어느 하나를 플래시 메모리 장치의 워드 라인을 제어하는 워드라인 드라이버(60)에 제공한다. SI 제어기(50)는 프로그램 구간 전압 제어기(5), 선택영역 SI 제어기(10), 비선택영역 SI 제어기(20), SI 드라이버(30) 및 SI 선택판별부(40)를 포함한다.

프로그램 구간 전압 제어기(5)는 프로그램 구간을 복수의 시간대로 나누고, 상기 복수의 시간대에 선택영역 SI 제어기(10)에 인가되는 패스 전압의 전압 레벨을 조절한다. 프로그램 구간 동안 복수의 시간대에서 인가되는 패스 전압의 전압 레벨에 대한 제어는 도 9에서 상세히 설명한다.

선택영역 SI 제어기(10)는 SI 선택판별부(40)로부터 전송된 활성화 신호에 응답하여 고전압 발생기(55)로부터 인가된 복수의 고전압 중 어느 하나를 SI 드라이버(30)에 제공한다. 선택영역 SI 제어기(10)는 프로그램 동작 동안 고전압 발생기(55)로부터 선택영역 SI 제어기(10)에 인가된 고전압의 전압 레벨을 프로그램 구간 전압 제어기(5)의 제어에 응답하여 조절한다. 선택영역 SI 제어기(10)의 구조는 도 2에서 상세히 설명된다.

비선택영역 SI 제어기(20)는 SI 선택판별부(40)로부터 전송된 활성화 신호에 응답하여 복수의 고전압 중 어느 하나를 SI 드라이버(30)에 제공한다. 비선택영역 SI 제어기(20)의 구조는 도 3에서 상세히 설명된다.

SI 선택판별부(40)는 어드레스(Address) 정보 및 E-Fuse 정보를 바탕으로 해당 어드레스가 선택 영역인지 비선택영역인지를 판별한다. 선택영역은 입력된 어드레스를 중심으로 상위 M개 및 하위 N개의 어드레스를 포함한다. 비선택영역은 상기 선택영역 이외의 어드레스를 포함한다. E-Fuse의 정보는 M 및 N에 관한 정보를 포함한다. 또한, 본 발명의 실시예에 따른 E-Fuse는 플래시 메모리와 같은 불휘발성 메모리로 대체될 수 있다.

SI 드라이버(30)는 SI 선택판별부(40)의 판별 결과에 따라 선택영역 SI 제어 기(10) 또는 비선택영역 SI 제어기(20)의 출력 중 어느 하나를 워드라인 드라이버(60)에 제공한다. SI 드라이버(30)의 구조는 도 4에서 상세히 설명된다.

도 3는 도 2에 도시된 선택영역 SI 제어기(10)를 상세히 도시한 블록도이다.

도 3를 참조하면, 본 발명의 실시예에서는 총 워드라인 어드레스의 개수를 32로 가정한다. 도 3에는 본 발명에 따른 1개의 선택영역 SI 제어기(10)가 도시되었으나, 워드 라인 드라이버(60)에는 32 bit를 공급하기 위하여 32개의 선택영역 SI 제어기(10)가 필요하다.

본 발명에 따른 선택영역 SI 제어기(10)는 제1 내지 제7 고전압 스위치(HV Switch1-7)와 제1 내지 제7 NMOS 트랜지스터(TR1-7)를 포함한다. 제1 내지 제7 NMOS 트랜지스터(TR1-7)의 드레인 단자는 공통으로 출력단자에 연결되어 Sel_out 신호를 출력한다.

제1 고전압 스위치(HV Switch1)는 전원전압(VppH)과 프로그램 전압 활성화 신호(Vpgm_en)를 입력받고, 제1 NMOS 트랜지스터(TR1)의 게이트 단자에 연결된다. 제1 NMOS 트랜지스터(TR1)는 프로그램 전압(Vpgm)과 출력단자 사이에 연결되며, 제1 고전압 스위치(HV Switch1)에 의하여 제어된다.

제2 고전압 스위치(HV Switch2)는 전원전압(VppH)과 제1 패스 전압 활성화 신호(VPASS1_en)를 입력받고, 제2 NMOS 트랜지스터(TR2)의 게이트 단자에 연결된다. 제2 NMOS 트랜지스터(TR2)는 제1 패스 전압(VPASS1)과 출력단자 사이에 연결되며, 제2 고전압 스위치(HV Switch2)에 의하여 제어된다.

제3 고전압 스위치(HV Switch3)는 전원전압(VppH)과 제2 패스 전압 활성화 신호(VPASS2_en)를 입력받고, 제3 NMOS 트랜지스터(TR3)의 게이트 단자에 연결된다. 제3 NMOS 트랜지스터(TR3)는 제2 패스 전압(VPASS2)과 출력단자 사이에 연결되며, 제3 고전압 스위치(HV Switch3)에 의하여 제어된다.

제4 고전압 스위치(HV Switch4)는 전원전압(VppH)과 제3 패스 전압 활성화 신호(VPASS3_en)를 입력받고, 제4 NMOS 트랜지스터(TR4)의 게이트 단자에 연결된다. 제4 NMOS 트랜지스터(TR4)는 제3 패스 전압(VPASS3)과 출력단자 사이에 연결되며, 제4 고전압 스위치(HV Switch4)에 의하여 제어된다.

제5 고전압 스위치(HV Switch5)는 전원전압(VppH)과 제4 패스 전압 활성화 신호(VPASS4_en)를 입력받고, 제5 NMOS 트랜지스터(TR5)의 게이트 단자에 연결된다. 제5 NMOS 트랜지스터(TR5)는 제4 패스 전압(VPASS4)과 출력단자 사이에 연결되며, 제5 고전압 스위치(HV Switch5)에 의하여 제어된다.

제6 고전압 스위치(HV Switch6)는 전원전압(VppH)과 제5 패스 전압 활성화 신호(VPASS5_en)를 입력받고, 제6 NMOS 트랜지스터(TR6)의 게이트 단자에 연결된다. 제6 NMOS 트랜지스터(TR6)는 제5 패스 전압(VPASS5)과 출력단자 사이에 연결되며, 제6 고전압 스위치(HV Switch6)에 의하여 제어된다.

제7 고전압 스위치(HV Switch7)는 전원전압(VppH)과 제6 패스 전압 활성화 신호(VPASS6_en)를 입력받고, 제7 NMOS 트랜지스터(TR7)의 게이트 단자에 연결된다. 제7 NMOS 트랜지스터(TR7)는 제6 패스 전압(VPASS6)과 출력단자 사이에 연결되며, 제7 고전압 스위치(HV Switch7)에 의하여 제어된다.

본 발명에 따른 선택영역 SI 제어기(10)는 SI 선택판별부(40)의 판별 결과에 응답하여 프로그램 전압(Vpgm), 제1 내지 제6 패스 전압(VPASS1-VPASS6) 중 어느 하나를 SI 드라이버(30)에 제공한다.

도 4는 도 2에 도시된 비선택영역 SI 제어기(20)를 상세히 도시한 블록도이다.

도 4를 참조하면, 본 발명의 실시예에서는 총 워드라인 어드레스의 개수를 32로 가정한다. 도 4에는 본 발명에 따른 1개의 비선택영역 SI 제어기(20)가 도시되었으나, 워드 라인 드라이버(60)에는 32 bit를 공급하기 위하여 32개의 비선택영역 SI 제어기(20)가 필요하다.

본 발명에 따른 비선택영역 SI 제어기(20)는 제1 내지 제3 고전압 스위치(HV Switch1-3), 제1 내지 제4 NMOS 트랜지스터(NTR1-4) 및 저항(R)을 포함한다. 제1 내지 제3 NMOS 트랜지스터(NTR1-3)의 드레인 단자는 공통으로 출력단자에 연결되어 Unsel_out 신호를 출력한다.

제1 고전압 스위치(HV Switch1)는 전원전압(VppH)과 제7 패스 전압 활성화 신호(VPASS7_en)를 입력받고, 제1 NMOS 트랜지스터(NTR1)의 게이트 단자에 연결된다. 제1 NMOS 트랜지스터(NTR1)는 제7 패스 전압(VPASS7)과 출력단자 사이에 연결되며, 제1 고전압 스위치(HV Switch1)에 의하여 제어된다.

제2 고전압 스위치(HV Switch2)는 전원전압(VppH)과 제8 패스 전압 활성화 신호(VPASS8_en)를 입력받고, 제2 NMOS 트랜지스터(NTR2)의 게이트 단자에 연결된다. 제2 NMOS 트랜지스터(NTR2)는 제8 패스 전압(VPASS8)과 출력단자 사이에 연결되며, 제2 고전압 스위치(HV Switch2)에 의하여 제어된다.

제3 고전압 스위치(HV Switch3)는 전원전압(VppH)과 제9 패스 전압 활성화 신호(VPASS9_en)를 입력받고, 제3 NMOS 트랜지스터(NTR3)의 게이트 단자에 연결된다. 제3 NMOS 트랜지스터(NTR3)는 제9 패스 전압(VPASS9)과 출력단자 사이에 연결되며, 제3 고전압 스위치(HV Switch3)에 의하여 제어된다.

저항(R)은 출력 단자와 제4 NMOS 트랜지스터(NTR4)의 소오스 단자 사이에 연결된다. 제4 NMOS 트랜지스터(NTR4)는 저항(R)과 그라운드 전압(VSS) 사이에 연결되며, 디폴드 활성화 신호(Default_en)에 의하여 제어된다.

본 발명에 따른 비선택영역 SI 제어기(20)는 SI 선택판별부(40)의 판별 결과에 응답하여 제4 내지 제6 패스 전압(VPASS4-VPASS6) 중 어느 하나를 SI 드라이버(30)에 제공한다.

도 5는 도 2에 도시된 SI 드라이버(30)를 상세히 도시한 블록도이다.

도 5를 참조하면, 본 발명의 실시예에서는 총 워드라인 어드레스의 개수를 32로 가정한다. 도 5에는 본 발명에 따른 1개의 SI 드라이버(30)가 도시되었으나, 워드 라인 드라이버(60)에는 32 bit를 공급하기 위하여 32개의 SI 드라이버(30)가 필요하다.

본 발명에 따른 SI 드라이버(30)는 제1 및 제2 고전압 스위치(HV Switch1-2), 그리고 제1 및 제2 NMOS 트랜지스터(TR_1-2)를 포함한다. 제1 및 제2 NMOS 트랜지스터(TR_1-2)의 드레인 단자는 공통으로 출력단자에 연결되어 SI<N> 신호를 출력한다.

제1 고전압 스위치(HV Switch1)는 전원전압(VppH)과 SI 선택 판별부(40)으로 부터 전송된 선택 활성화 신호(Select_en)를 입력받고, 제1 NMOS 트랜지스터(TR_1)의 게이트 단자에 연결된다. 제1 NMOS 트랜지스터(TR_1)는 선택영역 SI 제어기(10)의 출력(Sel_out)과 출력단자 사이에 연결되며, 제1 고전압 스위치(HV Switch1)에 의하여 제어된다.

제2 고전압 스위치(HV Switch2)는 전원전압(VppH)과 SI 선택 판별부(40)으로부터 전송된 비선택 활성화 신호(Unsel_en)를 입력받고, 제2 NMOS 트랜지스터(TR_2)의 게이트 단자에 연결된다. 제2 NMOS 트랜지스터(TR_2)는 비선택영역 SI 제어기(20)의 출력(Unsel_out)과 출력단자 사이에 연결되며, 제2 고전압 스위치(HV Switch2)에 의하여 제어된다.

도 6은 본 발명에 따른 제2 실시예를 도시한 그래프이다. 본 발명은 워드 라인 어드레스를 0에서 31까지라고 가정한다. 도 6를 참조하면, 도시된 그래프의 X축은 선택된 워드라인 어드레스이고, Y축은 개별적으로 제어가능한 워드라인 어드레스이다.

A - N < S < A + M (단, M,N 상수, S ≥ 0)

수학식 1을 참조하면, 선택영역(S)는 어드레스(A)와 상수 N의 차로부터 어드레스(A)와 상수 M의 합까지이다.

본 발명에 실시예에 따른 전체 워드라인 어드레스(TA)는 4개의 존(Zone1-4)으로 구분된다. 즉, 수학식 2를 참조하면, 수학식 2는 전체 워드 라인 어드레스(TA)를 4등분하여 영역(Zone)을 구분한 것이다.

0 ≤ Zone1 ≤ TA/4

TA/4 < Zone2 ≤ TA/2

TA/2 < Zone3 ≤ 3TA/4

3TA/4 < Zone4 ≤ TA

제1 존(Zone1)은 선택된 워드라인 어드레스를 기준으로 0부터 7까지이고, 제2 존(Zone2)은 선택된 워드라인 어드레스를 기준으로 8부터 15까지이고, 제3 존(Zone3)은 선택된 워드라인 어드레스를 기준으로 16부터 23까지이고, 제4 존(Zone4)은 선택된 워드라인 어드레스를 기준으로 24부터 31까지이다.

즉, 본 발명은 워드라인 어드레스를 4개의 존으로 구분하고, 4개의 존 각각에 인가되는 패스 전압을 다르게 설정한다. 예를 들면, 제1 존(Zone1)은 도 6에서 도시되고, 제3 존(Zone3)은 도 7에서 도시된다. 구체적으로, 도 6 및 도 7에는 제1 및 제3 존(Zone1,Zone3)에서 각각 인가되는 복수의 패스 전압들을 도시된다.

예를 들면, 전체 워드라인 어드레스는 32이고, 선택된 워드라인 어드레스가 15이면, 수학식 1 및 수학식 2에 따라 선택된 워드라인 어드레스는 제2 존(Zone2)에 해당된다. M 및 N은 5라고 가정하면, 선택영역(S)은 워드라인 어드레스 10부터 20까지이다.

도 7은 도 6에 도시된 제1 존(Zone1)에 따른 패스 전압을 도시한 그래프이고, 도 8은 도 6에 도시된 제3 존(Zone3)에 따른 패스 전압을 도시한 그래프이다.

도 7 및 도 8을 참조하면, X축에는 선택된 워드라인 어드레스가 도시되고, Y 축에는 패스 전압의 전압레벨이 도시되고, 도 8은 도 6에 도시된 제3 존(Zone3)에 따른 패스 전압을 도시한 그래프이다.

예를 들면, 선택된 워드라인 어드레스가 제1 존(Zone1)인 경우 도 7에 도시된 바와 같은 패스 전압이 비선택된 워드라인 어드레스에 인가되고, 선택된 워드라인 어드레스가 제3 존(Zone3)인 경우 도 8에 도시된 바와 같은 패스 전압이 비선택된 워드라인 어드레스에 인가된다.

본 발명의 실시예에 따른 선택영역(S)은 상한 어드레스(A+M)과 하한 어드레스(A-N)에 따라 복수의 존(Zone)을 포함한다. 따라서, 선택영역(S)는 존(Zone)에 따라 패스 전압이 서로 다르게 인가된다.

도 6 내지 도 8을 참조하면, 선택영역(S)의 하한 어드레스(A-N)가 제1 존(Zone1)에 있는 경우(즉, 0 ≤ A-N ≤ TA/4), 제1 존(Zone1)에 포함된 어드레스에는 도 7에 도시된 바와 같이 패스 전압이 인가되고, 제2 존(Zone2)에 포함된 어드레스에는 제2 존(Zone2)에 따른 패스 전압(미도시)이 인가되고, 제3 존(Zone3)에 포함된 어드레스에는 도 8에 도시된 바와 같이 패스 전압이 인가된다.

선택영역(S)의 하한 어드레스(A-N)가 제2 존(Zone2)에 있는 경우(즉, TA/4 ≤ A-N < TA/2), 제2 존(Zone2)에 포함된 어드레스에는 제2 존(Zone2)에 따른 패스 전압(미도시)이 인가되고, 제3 존(Zone3)에 포함된 어드레스에는 도 8에 도시된 바와 같이 패스 전압이 인가되고, 제4 존(Zone4)에 포함된 어드레스에는 제4 존(Zone4)에 따른 패스 전압(미도시)이 인가된다.

선택영역(S)의 하한 어드레스(A-N)가 제3 존(Zone3)에 있는 경우(즉, TA/2 ≤ A-N < 3TA/4), 제3 존(Zone3)에 포함된 어드레스에는 도 8에 도시된 바와 같이 패스 전압이 인가되고, 제4 존(Zone4)에 포함된 어드레스에는 제4 존(Zone4)에 따른 패스 전압(미도시)이 인가된다.

선택영역(S)의 하한 어드레스(A-N)가 제4 존(Zone4)에 있는 경우(즉, 3TA/4 ≤ A-N < TA), 제4 존(Zone4)에 포함된 어드레스에는 제4 존(Zone4)에 따른 패스 전압(미도시)이 인가된다.

예를 들면, 도 6을 참조하면, 제1 어드레스(A1)는 10이고, 제2 존(Zone2)에 존재한다. M, N을 8이라고 하면, 선택영역(S)는 2에서 18 사이이다.

선택영역 중 제1 존(Zone1)에 해당하는 2에서 7 사이는 도 7에 도시된 바와 같은 제1 존(Zone1)에 따른 패스 전압이 인가되고, 선택영역 중 제2 존(Zone2)에 해당하는 8에서 15 사이는 제2 존(Zone2)에 따른 패스 전압이 인가되고, 선택영역 중 제3 존(Zone3)에 해당하는 16에서 18 사이는 도 8에 도시된 바와 같은 제3 존(Zone3)에 따른 패스 전압이 인가된다.

제2 어드레스(A2)는 18이고, 제3 존(Zone3)에 존재한다. M, N을 8이라고 하면, 선택영역(S)는 10에서 26 사이이다. 선택영역 중 제2 존(Zone2)에 해당하는 10에서 15 사이는 제2 존(Zone2)에 따른 패스 전압이 인가되고, 선택영역 중 제3 존(Zone3)에 해당하는 16에서 23 사이는 도 8에 도시된 바와 같은 제3 존(Zone3)에 따른 패스 전압이 인가되고, 선택영역 중 제4 존(Zone4)에 해당하는 24에서 26 사이는 제4 존(Zone4)에 따른 패스 전압이 인가된다.

제3 어드레스(A2)는 24이고, 제3 존(Zone4)에 존재한다. M, N을 8이라고 하 면, 선택영역(S)는 16에서 31 사이이다. 선택영역 중 제3 존(Zone3)에 해당하는 16에서 23 사이는 도 8에 도시된 바와 같은 제3 존(Zone3)에 따른 패스 전압이 인가되고, 선택영역 중 제4 존(Zone4)에 해당하는 24에서 31 사이는 제4 존(Zone4)에 따른 패스 전압이 인가된다.

도 9는 도 2에 도시된 프로그램 구간 전압 제어기(5)의 동작을 도시한 타이밍도이다.

도 2 및 도 9을 참조하면, X축은 시간축이고, Y축은 전압레벨이다. 본 발명의 실시예에 따른 프로그램 동작은 t1 내지 t5로 구분한다. 예를 들면, t1 내지 t3 구간은 비트라인(Bitline)을 셋업(Setup)하는 구간이고, t4 구간은 프로그램 전압이 인가되는 구간이다.

프로그램 동작의 제1 구간(t1 내지 t3) 동안, 제1 및 제6 패스 전압(Vpass1-Vpass6)은 단계적으로 증가된다. 프로그램 동작의 제2 구간(t4) 동안, 제1 내지 제6 패스 전압(Vpass1-Vpass6)은 일정하게 유지된다. 또는, 프로그램 동작의 제1 구간(t1 내지 t3) 동안, 제1 내지 제6 패스 전압(Vpass1-Vpass6)이 증가되는 시점은 가변가능하다.

선택영역 SI 제어기(10)는 프로그램 전압(Vpgm) 및 제1 내지 제6 패스 전압(Vpass1-Vpass6)을 인가받는다. 선택영역 SI 제어기(10)는 프로그램 전압(Vpgm) 및 제1 내지 제6 패스 전압(Vpass1-Vpass6) 중 어느 하나의 전압을 SI 드라이버(30)에 인가한다.

본 발명의 실시예에 따른 프로그램 구간 전압 제어기(5)는 t1 구간에서 제1 및 제3 패스 전압(Vpass1-Vpass3)이 선택영역 SI 제어기(10)에 인가되도록 제어한다.

t2 구간에서 프로그램 구간 전압 제어기(5)는 제1 및 제3 패스 전압(Vpass1-Vpass3)이 t1 구간의 전압 레벨보다 더 높은 전압 레벨을 가지도록 제어한다. 또는, 프로그램 구간 전압 제어기(5)는 제1 및 제3 패스 전압(Vpass1-Vpass3)이 그라운드 전압(VSS)부터 t1 구간의 전압 레벨보다 더 높은 전압 레벨로 천이되도록 제어한다.

t3 구간에서 프로그램 구간 전압 제어기(5)는 제1 및 제3 패스 전압(Vpass1-Vpass3)이 t2 구간의 전압 레벨보다 더 높은 전압 레벨을 가지도록 제어한다. 또는, 프로그램 구간 전압 제어기(5)는 제1 및 제3 패스 전압(Vpass1-Vpass3)이 그라운드 전압(VSS)부터 t2 구간의 전압 레벨보다 더 높은 전압 레벨로 천이되도록 제어한다. 프로그램 구간 전압 제어기(5)는 t3 구간에서 제4 및 제6 패스 전압(Vpass4-Vpass6)이 선택영역 SI 제어기(10)에 인가되도록 제어한다.

t4 구간에서 프로그램 구간 전압 제어기(5)는 제1 및 제6 패스 전압(Vpass1-Vpass6)이 t3 구간의 전압 레벨보다 더 높은 전압 레벨을 가지도록 제어한다.

본 발명에 따른 프로그램 구간 전압 제어기(5)는 프로그램 동작 동안 인가되는 복수의 패스 전압의 전압 레벨을 제어한다. 즉, 본 발명은 프로그램 동작 동안 워드라인 어드레스에 인가되는 패스 전압의 전압 레벨을 제어하여 패스 전압 윈도우를 확대한다.

도 10은 본 발명에 따른 불휘발성 메모리 장치의 프로그램 동작을 도시한 순 서도이다.

도 10을 참조하면, 본 발명에 따른 불휘발성 메모리 장치의 프로그램 동작은 도 6에 도시된 상수 M, 상수 N 및 도 6 내지 도 8에 도시된 존(zone)의 수를 결정하여 셋팅하는 단계(S01), 프로그램될 어드레스 정보를 입력하는 단계(S02), 상기 프로그램될 어드레스 정보를 바탕으로 도 6에 도시된 선택영역(S)을 구성하는 단계(S03), 선택영역 내의 모든 어드레스에는 존(zone)에 따른 패스 전압이 인가되고, 비선택영역 내의 모든 어드레스에는 미리 결정된 패스 전압이 인가되는 단계(S04), 그리고 프로그램 동작 동안 선택영역(S)에 인가되는 패스 전압의 전압 레벨을 제어하는 단계(S05)를 포함한다.

따라서, 본 발명에 따른 플래시 메모리의 프로그램방법은 패스 전압 원도우를 최대로 하기 위하여 선택영역의 어드레스에 다양한 전압 레벨의 패스 전압을 인가한다. 또한, 본 발명에 따른 플래시 메모리의 프로그램방법은 프로그램 구간동안 인가된 패스 전압의 전압 레벨을 제어한다.

플래시 메모리 장치는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불 휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 그리고 MP3P와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 장치는 데이터 스토리지 뿐만 아니라 코드 스토리지로서 보다 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 어플리케이션에 사용될 수 있다. 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템이 도 11에 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템은 버스(1000)에 전기적으로 연 결된 중앙처리장치(130), 사용자 인터페이스(140), 베이스밴드 칩셋(baseband chipset)과 같은 모뎀(120), 메모리 제어기(110), 그리고 플래시 메모리 장치(100)를 포함한다. 메모리 제어기(110)는 플래시 메모리 장치(100)를 제어하며, 플래시 메모리 장치(100)는 도 1에 도시된 것과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 장치(100)에는 중앙처리장치(130)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가 메모리 제어기(110)를 통해 저장될 것이다. 본 발명에 따른 컴퓨팅 시스템이 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리(150)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 제어기(110)와 플래시 메모리 장치(100)는, 예를 들면, 데이터를 저장하는 데 불 휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 예시적인 SSD가 미국특허공개번호 제2006-0152981호에 게재되어 있으며, 이 분야의 레퍼런스로 포함된다. 또는, 메모리 제어기(110)와 플래시 메모리 장치(100)는 데이터를 저장하는 데 불 휘발성 메모리를 메모리 카드를 구성할 수 있다.

도 12는 본 발명의 다른 예시적인 실시예들에 따른 메모리 기반 저장 장치를 보여주는 블록도이다.

도 12에 도시된 메모리 기반 저장 장치(300)는 메모리(200)와 메모리 제어기(210)가 카드를 구성하도록 구현된다. 예를 들면, 카드(300)는 플래시 메모리 카 드와 같은 메모리 카드일 수 있다. 즉, 카드(300)는 디지털, 카메라, 개인 컴퓨터 등과 같은 전자 장치를 사용하기 위한 어떤 산업 표준을 만족하는 카드일 수 있다. 메모리 제어기(210)가 카드(300)에 의해 또 다른 (예를 들면, 외부) 장치로부터 수신된 제어 신호들에 기초하여 메모리(200)를 제어할 수 있다는 것이 이해될 것이다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 1은 본 발명의 예시적인 실시예들에 따른 플래시 메모리 장치를 개략적으로 보여주는 블록도이다.

도 2는 본 발명의 예시적인 실시예들에 따른 도 1에 도시된 SI 제어기를 개략적으로 보여주는 블록도이다.

도 3는 도 2에 도시된 선택영역 SI 제어기를 상세히 도시한 블록도이다.

도 4는 도 2에 도시된 비선택영역 SI 제어기를 상세히 도시한 블록도이다.

도 6은 본 발명에 따른 제2 실시예를 도시한 그래프이다.

도 7은 도 6에 도시된 제1 존(Zone1)에 따른 패스 전압을 도시한 그래프이다.

도 8은 도 6에 도시된 제3 존(Zone3)에 따른 패스 전압을 도시한 그래프이다.

도 9는 도 2에 도시된 프로그램 구간 전압 제어기의 동작을 도시한 타이밍도이다.

도 10은 본 발명에 따른 불휘발성 메모리 장치의 프로그램 동작을 도시한 순서도이다.

도 11은 본 발명에 따른 메모리 시스템을 포함한 컴퓨팅 시스템을 개략적으로 도시한다.

Claims

복수의 메모리 셀들을 포함하는 메모리 셀 어레이;

복수의 패스 전압들을 생성하는 고전압 발생부; 그리고

선택 판별부 및 전압 제어부를 포함하는 주 제어부를 포함하되,

상기 선택 판별부는 상기 메모리 셀 어레이의 선택된 영역 및 비선택된 영역을 판별하고, 상기 복수의 패스 전압들로부터 상기 선택된 영역으로 인가될 제 1 패스 전압을 선택하고, 상기 복수의 패스 전압들로부터 상기 비선택된 영역으로 인가될 제 2 패스 전압을 선택하고,

상기 전압 제어부는 프로그램 동작 동안 복수의 시간 구간들에서 상기 제 1 패스 전압이 변화하도록 제어하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 전압 제어부는 상기 프로그램 동작의 제 1 구간 동안, 적어도 상기 제 1 패스 전압의 전압 레벨을 단계적으로 변화하도록 제어하고, 상기 제 1 구간은 상기 복수의 시간 구간들 중 적어도 하나를 포함하는 플래시 메모리 장치.
제 2 항에 있어서,

상기 전압 제어부는 상기 프로그램 동작의 제 2 구간 동안, 적어도 상기 제 1 패스 전압이 일정한 전압 레벨을 유지하도록 제어하고, 상기 제 2 구간은 상기 복수의 시간 구간들 중 적어도 하나를 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 전압 제어부는 상기 프로그램 동작의 제 1 구간의 각각의 시간 구간들 동안, 적어도 상기 제 1 패스 전압의 전압 레벨을 변화시키고, 상기 제 1 구간은 상기 복수의 시간 구간들 중 하나 이상을 포함하는 플래시 메모리 장치.
제 1 항에 있어서,

상기 선택 판별부는, 입력 워드 라인 어드레스 그리고 상수 M 및 N에 기초하여 상위 및 하위 워드 라인 어드레스 비트들을 판별하고, 상기 상위 및 하위 워드 라인 어드레스 비트들에 기초하여 상기 메모리 셀 어레이의 상기 선택된 영역을 판별하고, 그리고 상기 선택된 영역에 기초하여 상기 메모리 셀 어레이의 상기 비선택된 영역을 판별하고,

상기 선택 판별부는, 상기 선택된 영역의 워드 라인에 인가될 상기 제 1 패스 전압을 선택하고, 상기 비선택된 영역의 워드 라인에 인가될 상기 제 2 패스 전압을 선택하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 메모리 셀 어레이의 워드 라인 어드레스들은 제 1 복수의 존(zone)들로 구분되는 플래시 메모리 장치.
제 6 항에 있어서,

상기 선택된 영역의 상기 워드 라인 어드레스들은 제 2 복수의 존들로 구분되는 플래시 메모리 장치.
제 5 항에 있어서,

상기 메모리 셀 어레이는 복수의 존들로 구분되고,

상기 고전압 발생부에 의해 생성된 상기 복수의 패스 전압들로부터의 패스 전압들의 세트는 상기 복수의 존들의 각각의 존들과 관련되고, 상기 패스 전압들의 세트는 적어도 하나의 전압을 포함하고, 상기 존들 각각과 관련된 상기 패스 전압들의 세트는 서로 다르고, 그리고

상기 선택 판별부는 상기 선택된 영역에 대응하는 상기 존과 관련된 상기 전압들의 세트로부터 상기 제 1 패스 전압을 선택하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 M 및 N에 관한 정보는 E-Fuse 및 불휘발성 메모리 중 어느 하나에 저장되는 플래시 메모리 장치.
제 9 항에 있어서,

상기 불휘발성 메모리는 낸드 플래시 메모리, 노아 플래시 메모리, PRAM, MRAM 중 적어도 어느 하나를 포함하는 플래시 메모리 장치.
제 5 항에 있어서,

상기 M 및 N은 자연수이고, 상기 메모리 셀 어레이의 전체 워드 라인들의 수보다 작은 플래시 메모리 장치.
플래시 메모리의 프로그래밍 방법에 있어서:

M 및 N을 셋팅하는 단계;

프로그램될 워드 라인 어드레스 정보를 입력하는 단계;

상기 프로그램될 워드 라인 어드레스 정보를 판별하고, 상기 워드 라인 어드레스 정보 그리고 상기 M 및 N에 기초하여 상위 및 하위 워드 라인 어드레스 비트들을 판별하고, 상기 상위 및 하위 워드 라인 어드레스 비트들에 기초하여 상기 플래시 메모리의 선택된 영역을 판별하고, 그리고 상기 선택된 영역에 기초하여 상기 플래시 메모리의 비선택된 영역을 판별하는 단계;

상기 선택된 영역의 어드레스로 제 1 패스 전압을 인가하는 단계;

상기 비선택된 영역의 어드레스로 제 2 패스 전압을 인가하는 단계; 그리고

복수의 시간 구간들에서 상기 제 1 패스 전압을 변화시키는 단계를 포함하는 플래시 메모리의 프로그래밍 방법.
제 12 항에 있어서,

프로그램될 상기 워드 라인 어드레스로 프로그램 전압을 인가하는 단계를 더 포함하는 플래시 메모리의 프로그래밍 방법.
제 12 항에 있어서,

상기 플래시 메모리의 워드 라인 어드레스들을 복수의 존들로 구분하는 단계를 더 포함하는 플래시 메모리의 프로그래밍 방법.
제 14 항에 있어서,

패스 전압들의 세트를 상기 복수의 존들의 각각의 존과 관련시키는 단계; 그리고

상기 선택된 영역에 대응하는 상기 존과 관련된 상기 패스 전압들의 세트들로부터 상기 제 1 패스 전압을 선택하는 단계를 더 포함하되,

상기 패스 전압들의 세트는 적어도 하나의 전압을 포함하고, 상기 존들 각각과 관련된 상기 패스 전압들의 세트는 서로 다른 플래시 메모리의 프로그래밍 방법.
제 12 항에 있어서,

상기 M 및 N은 자연수이고, 전체 워드라인 수보다 작은 플래시 메모리의 프로그램 방법.