JP6869633B2 - ３次元ｎａｎｄメモリ装置及びその駆動方法 - Google Patents

Description

本発明は高密度メモリ装置に関し、特に、３次元の３Ｄアレイを提供するようメモリセルの複数の平面に配置されるメモリ装置に関する。

Lai等，”A Multi-Layer Stackable Thin-Film Transistor (TFT) NAND-Type Flash Memory”，IEEE Int'l Electron Devices Meeting，２００６年１２月１１−１３日、及びJung等，”Three Dimensionally Stacked NAND Flash Memory Technology Using Stacking Single Crystal Si Layers on ILD and TANOS Structure for Beyond 30nm Node”，IEEE Int'l Electron Devices Meeting，２００６年１２月１１−１３日、にて、集積回路の装置の限界寸法は共通メモリセル技術の制限に帰結するので、より多い記憶容量を達成するために、さらに、１ビット当たりのより低いコストを達成するために、メモリセルの複数の面を積層するための技術が記載されており、設計者らは注視し続けている。例えば、薄膜トランジスタ技術を電荷蓄積型メモリ技術に適用されることが、記載されており、ここに援用する。

さらに、Johnson等，”512-Mb PROM With a Three-Dimensional Array of Diode/Anti-fuse Memory Cells”，IEEE J. of Solid-State Circuits，ｖｏｌ。３８，ｎｏ．１１，２００３年１１月に、クロスポイント・アレイ技術がアンチフューズ・メモリに対して適用されていることが記載されている。Johnson等に記載された設計には、クロスポイントにメモリ素子に、ワード線の複数層が提供されている。メモリ素子に、ワード線に接続されるｐ＋型多結晶シリコン陽極と、ビット線に接続されるｎ型多結晶シリコン陰極とが、アンチフユーズ材料によって陽極と陰極が分離した状態で、備えられている。

Lai等やJohnson等に記載されたプロセスには、各メモリ層のためのいくつかの限界的なリソグラフィ工程がある。よって、装置を製造するのに必要な限界的なリソグラフィ工程の数は、装置に備えられる層の数に応じて増加する。３Ｄアレイを用いて高密度の利点が達成されるにもかかわらず、高くなる製造コストによってこの技術を用いることに限界が生じる。

電荷蓄積型メモリ技術にて垂直ＮＡＮＤセルを提供する他の構造が、Tanaka等，”Bit Cost Scalable (BiCS) Technology with Punch and Plug Process for Ultra High Density Flash Memory”，2007 Symposium on VLSI Technology Digest of Technical Papers，２００７年６月１２−１４日，１４−１５頁、に記載されている。ゲート／垂直のチャンネルインターフェースにおける記憶地域を作るために、ＳＯＮＯＳ型（silicon-oxide-nitrideoxide-silicon）電荷蓄積技術を用いて、Tanaka等に記載される構造に、ＮＡＮＤゲートのように作用する垂直チャンネルを有するマルチゲート電界効果トランジスタ構造が備えられている。このメモリ構造は、基板に隣接する下部選択ゲートと、表面の上部選択ゲートとを有するとともにマルチゲート・セルのための垂直チャンネルとして配置される半導体材料の支柱に、基づいている。支柱と交差する平面電極層を用いて複数の水平制御ゲートが形成される。制御ゲートに用いられる平面電極層は限界的なリソグラフィを必要としないので、コストを低減できる。しかしながら、多くの限界的リソグラフィ工程が垂直セルそれぞれに必要となる。また、この方法によって積層することが出来る制御ゲートの数には限界がある。この限界は、垂直チャンネル、用いられるプログラムや消去プロセス、などの要因によって決定される。

電荷蓄積型メモリ技術にて垂直ＮＡＮＤセルを提供するさらに他の構造が、Katsumata等，”Pipe-shaped BiCS Flash Memory with 16 Stacked Layers and Multi-Level-Cell Operation for Ultra High Density Storage Devices”，2009 Symposium on VLSI Technology Digest of Technical Paper，２００９年、に記載されており、ここに援用する。Katsumata等に記載される構造に、ＢｉＣＳに類似するゲートオールラウンド・メモリセル構造が備えられるが、Ｐ−ＢｉＣＳは、底の部分の寄生提供を低減するための後方ゲートを有している。さらに、オフ電流を低減するために、選択ゲートは、非対称のソース・ドレイン構造を有している。

３Ｄ積層メモリ構造はメモリ密度を大きく増加させることを保証するが、他の問題の中で、多くの層を貫通する非常に深いホールをエッチングする必要や、半導体材料や複数の誘電体の層で満たして支柱を形成する必要といった重大なプロセス改良をかかる構造は引き起こす。この「パンチ・プラグ」プロセスでは、上部から下部に亘って支柱の形状又は直径を均一に形成することが困難である。さらに、誘電体の電荷蓄積構造の厚みは支柱形状によって変動する。形状の変化や誘電体の厚みの変化は、スイッチ特性の低下やメモリセルの信頼性の低下を引き起こす、メモリセルの閾値電圧の裾の重い分布を増大させる。さらに、パス電圧が非選択のワード線に印加される時、非均一な支柱の狭部においてメモリセルは、電界の増大のみならず、Ｖｐａｓｓの乱れも受けてしまう。

それゆえ、装置の非均一な支柱の否定的な影響を低減し、作製プロセスの後に装置の密度を変化させることが可能な、３Ｄメモリ装置と駆動方法の提供が望まれる。

概略を説明すれば、本発明に係るメモリ装置は、導電性材料、半導性材料、又はその両方を含む、基板上の複数の水平構造と、導電性材料、半導性材料、又はその両方を含むとともに、前記複数の水平構造と直交して配置される、複数の垂直構造と、前記複数の垂直構造と前記複数の水平構造とのクロスポイントに位置する、複数のメモリセルと、例えば、指示されるレベルにあるメモリセルの信頼性に影響しうる欠陥を検出することにより、駆動中に使用することから前記水平構造のいずれを遮断するかを指示する、指示メモリと、前記複数の水平構造に結合される、制御回路構成と、を備える。前記メモリ装置の読み取り又はプログラミングのために、指示メモリに反応する制御回路構成が、前記複数の水平構造のうち選択される１つに第１制御電圧を印加し、前記複数の水平構造のうち選択されないもの複数に第２制御電圧を印加し、前記複数の水平構造のうち遮断される１つに第３制御電圧を印加する。

本発明の上記概要は、本発明の実施形態を基本的な理解をするために記載される。かかる概要によって、本発明の基本構成や重要構成を特定されず、本発明の範囲を限定されない。簡潔に本発明の概念を提示する目的に過ぎず、以下に示すより詳細な説明の導入にすぎない。

特定の実施形態について、以下の図面を参照して、本発明を説明する。

図１は、本発明の実施形態に係る集積回路１７５のチップブロック概略図である。 図２は、当該実施形態に係るメモリセルの列の水平断面図である。 図３は、３Ｄ垂直チャンネルメモリ装置の斜視図である。 図４Ａは、作製工程の変動による図３の構造の部分の垂直断面図である。 図４Ｂは、作製工程の変動による図３の構造の部分の垂直断面図である。 図５は、本発明の実施形態に係るメモリのブロックの回路概略図である。 図６は、１つの実施形態に係るプログラミング駆動のタイミング図である。

当該技術分野における知識を有する者が本発明を想到し利用するために、以下に説明を示す。さらに、特定の応用とその必要条件の内容にて説明される。開示される実施例に施される様々な変形例は、当該技術分野における知識を有する者にとって読みとることは明らかであり、ここで定義される一般原理は、本発明の意図や範囲から逸脱することなく、他の実施例や応用に適用することが出来る。それゆえ、本発明は、以下に示す実施例に限定されることなく、ここに開示される原理や特徴に適合する最も広い範囲に適用される。

図１は、本発明の実施形態に係る集積回路１７５のチップブロック概略図である。集積回路１７５は、３Ｄメモリアレイ１６０と、ここに記載される装置が駆動される際に利用することから遮断されるために３Ｄメモリのレベルである判定するする指示メモリ１９２と、を含む。

アドレスデコーダ１５６は、行デコーダ１６１、列デコーダ１６２、及びレベルデコーダ１５８を含む。行デコーダ１６１は、メモリアレイ１６０の複数の列に沿って配置される複数のＳＳＬ１６２に結合される。列デコーダ１６６は、メモリアレイ１６０のメモリセルからデータを読み取りやプログラミングするために、メモリアレイ１６０の複数の列に沿って配置されるビット線１６４に結合される。ページバッファ１６３は、ライン１７１，１６７をそれぞれ介してデータ入力回路及びデータ出力回路と結合している。アドレスは、アドレスデコーダ１５６によりバスライン１６５を介してページバッファへ供給される。他の実施例において、ページバッファは列デコーダ１６６とともに集積されてもよい。レベルデコーダ１５８は、複数のワード線コネクター１５９を介してメモリアレイ１６０の複数のレベルと結合している。指示メモリ１９２はアドレスデコーダ１５６及び／又はコントローラーと結合し、遮断されるレベルを指示するための情報を保存する。さらに他の実施例において、指示メモリ１９２は、アドレスデコーダ１５６に含まれていてもよい。指示メモリ１９２は、記憶データを利用することから３Ｄブロックのレベルを隠すマスクの形式で形成されていもよい。ここで、隠されるレベルは遮断されるレベルのために設計されるバイアス化を必要とする。

他の回路構成１７４は、メモリを有用化するミッション機能を支持するチップに含まれていてもよい。本実施例にステートマシーン１６９として備えられるコントローラは、ここに記載される様々な駆動を実行するための、読み取り電圧、消去電圧、プログラム電圧、消去検証電圧、プログラム検証電圧など、ブロック１６８における電圧供給を介して生成又は提供されるバイアス配置供給電圧の適用を制御する信号を供給する。コンフィグレーションレジスタ１９１はステートマシーン１６９に結合され、プログラム、消去、及び読み取りの駆動時に供給する電圧レベルを設定し、遮断されるレベルに供給されるよう、電圧レベルを設定する。コントローラは、当該技術分野において知られる特定目的のロジック回路構成を用いて備えられていもよい。代わりの実施例において、コントローラは、装置の駆動を制御するコンピュータプログラムを実行するのと同じ集積回路に備えられる一般目的のプロセッサを含んでいてもよい。さらに他の実施例において、特定目的のロジック回路構成と一般目的のプロセッサとの組み合わせが、コントローラの実行に利用可能となっていもよい。ブロック１６８における電圧供給を介して電圧を変更するために、コントローラが他の回路構成１７４やステートマシーン１６９の機能を併せ持っていてもよい。

図２は、当該実施形態に係るメモリセルの列の水平断面図である。例えば、ワード線層と絶縁層とが交互に配置されている絶縁性の構造２１５と口語に積層する複数のアクティブレベルを貫通して垂直に延伸する半導体材料の中心コア２１０を有する支柱１５を、かかる構造は含んでいる。コア２１０は、溶着技術より可能となる真ん中を貫通するシーム２１１（継ぎ目）を有していてもよい。例えば、酸化シリコンの第１層２１２、窒化シリコンの層２１３、及び酸化シリコン第２層２１４を備える、誘電性の電荷蓄積型構造（ＯＮＯと記す）、又は複数層からなる誘電性の他の電荷蓄積型構造が、コア２１０の周りを囲っている。直列接続されるメモリセルが、支柱と複数のアクティブレベルそれぞれとのクロスポイントに位置する。かかる構造の複数のレベルにおいて支柱の直径が変動していることにより、信頼できない又は利用できない程のセルを用いてしまうことにより、例えば、いくつかのレベルにおいてメモリセルが許容できる範囲を越えてしまう特性の性能となっているかもしれない。その様なレベルは、指示メモリをプログラムし、データ記憶駆動からそれらを遮断することにより、実現しうる。

図３は、３Ｄ垂直チャンネルメモリ装置の斜視図である。メモリ装置は、複数のアクティブレベル１１と、複数の支柱１５とを備える。ここで、複数のアクティブレベル１１は、例えば、それぞれが基板に平行に配置されるワード線層である。複数の支柱１５それぞれは、複数の支柱と複数のアクティブレベルとのクロスポイントに位置する、直列接続される複数のメモリセルを備えている。複数のストリング選択線（ＳＳＬｓ）１２は、アクティブレベル１１の上であって基板に平行に配向している。ここで、各ストリング選択線は、支柱の対応する行と交差している。支柱とストリング選択線との交差それぞれは、支柱のストリング選択ゲート（ＳＳＧ）を規定する。かかる構造は、接地選択線（ＧＳＬｓ）１３（支柱の下端に位置しているので時々下部選択線とも呼ばれる）をさらに含む。接地選択線１３は、基板に平行に配向しており、複数のアクティブレベル１１の下方に層を形成する。支柱と接地選択線１３との交差それぞれは、支柱の接地選択ゲート（ＧＳＧ）（時々下部選択ゲート（ＬＳＧ）とも呼ばれる）を規定する。共通ソース線（ＣＳＬ）がＧＳＬｓの下方であって基板に平行な層に形成される。かかる構造は、ストリング選択線の上であって基板に平行な層に形成される複数の平行ビット線２０を、さらに含む。各ビット線２０は、支柱の対応する列と重畳しており、各支柱１５は複数のビット線のいずれかの下方に位置している。支柱１５は、図２に示し前述する通りに設置されていてもよい。

図３に示す通り、メモリ装置は、アクティブレベルに対して階段状に接触する構造を含んでいる。アクティブレベル接続領域２６Ａ，２６Ｂを上方にある金属インターコネクト２４に接続させるためにコンタクト２２を形成するために、深いエッチがかかる構造を貫通して実施される。各接続領域２６Ａ，２６Ｂは、メモリセルのブロックを規定する。それに応じて、各ＧＳＬ接続領域２８Ａ，２８Ｂが設けられる。それゆえ、メモリの特定のブロックからデータを読み取るために、制御回路構成は、セルのブロック及び複数積層の特定の層を選択するよう、あるアクティブレベル接続領域２６Ａ，２６Ｂを活性化させる。さらに、特定の列を選択するよう、あるストリング選択線１２を活性化させる。同様に、ある接地選択ゲートが活性化される。そして、セルのある列が、ビット線２０を介してページバッファ（図示せず）に、同時に読みだされる。（ここで用いる「活性化させる」とは、特定のバイアスを印加することにより、接続されるセル又はスイッチを作動させることを意味する。メモリ設計に依って、このバイアスは、ハイであったりローであったりする。）製品の仕様や設計に依って、ページバッファは２以上のデータ列を保持してもよい。全ページ読み取り駆動は、２以上のＳＳＬｓ１２を連続的に活性化させることを含みうる。

パンチ・プラグプロセスにより、複数のアクティブレベル１１、ＳＳＬｓ１２、及びＧＳＬｓ１３を含む半導体層すべてを貫通して垂直に、支柱が形成される。上部から下部に亘り均一形状の支柱を形成することには限界がある。支柱のアスペクト比を向上させれば、支柱の幅の均一性は低下する。支柱の幅の変化は、閾値電圧の変動を引き起こす。半導体層の最下層はＧＳＬであり、支柱とＧＳＬの交差は、対応する支柱を選択するスイッチとして機能する接地選択ゲート（ＧＳＧ）である。ＧＳＬの上方にはアクティブレベルがあり、支柱とアクティブレベルの交差は、メモリセルである。最下層に位置するＧＳＬにて、支柱の幅が最も狭くなりうる。しかし、ＧＳＧｓすべては同じレベルにあるので、ＧＳＧｓの閾値電圧の分布は幅の変化によって深刻には影響しない。対して、メモリセルは異なるレベルにあり、閾値電圧は、支柱の幅又は直径、又は他の特徴に影響を受け得る。

支柱の変化とともに、閾値電圧の分布は広がり得るので、テールビット（非情報ビット）が起りうる。一般に、アレイにあるメモリセルはプロセス変動に影響され、閾値電圧はガウス分布又は正規分布に分散されることとなる。メモリセルは正規分布とはなっておらず、その裾野はプログラムや消去の閾値電圧分布となる。これらビットがテールビットとなり、メモリの信頼性に影響を与える。

図４Ａ及び図４Ｂは、作製工程の変動による図３の構造の部分の垂直断面図である。図４Ａでは、支柱１５の幅はアクティブレベル１１の最下部辺りにて、特にブロック１１１において、急激に低減している。ブロック１１１にいて幅が狭くなっていることにより、高い閾値電圧を有するテールビットが発生しうる。メモリの信頼性に影響を与えるテールビットを避けるために、ブロック１１１にあるアクティブレベルは遮断されるのが望ましい。メモリ装置において、複数のアクティブレベルのうち遮断されたものと交差する支柱の幅は、選択されるか選択されないアクティブレベルと交差する支柱の幅より狭いとされ得る。テールビット問題を引き起こしうる特性に影響しうる。

図４Ｂに示す他の例において、支柱の幅は上部から下部に亘って徐々に低下しうる。それゆえ、最上のアクティブレベルと最下のアクティブレベルとの間における支柱の幅の違い（ブロック１１２，１１３を参照）が、閾値電圧の分布を広げ、高い閾値電圧を有するテールビットとなりうる。このように、支柱の幅が狭いか広いかににより起りうる広い分布から生じるテールビットを避けるために、ブロック１１２，１１３におけるアクティブレべｒは遮断レベルとされうる。

図５は、本発明に係るメモリのブロックの回路概略図である。図に示す通り、メモリのブロックは、直列に接続されるメモリセル６０４のストリング６１５をＮ_ＮｘＰの数、含んでいる。各ストリング６１５は、Ｎ_Ｍという数のメモリセル６０４を有する。各メモリセル６０４は図１に示す構造となっており、ソース、ドレイン、及び制御ゲートを電気的に含んでいる。たくさんのトランジスタにおけるソース及びドレインの電気的な相互交換性により、これら二つの電極は時折「電流経路電極」とまとめて呼ばれる。

各ストリング６１５はストリング選択ゲート６０６と接地選択ゲート６０８とをさらに含み、両者はそれぞれ、直列に接続されるストリングのメモリセルの両端に位置する。ストリング選択ゲート６０６はストリング選択のために設けられ、接地選択ゲート６０８はプログラム駆動の間にストリングを通ってセル電流が流れるのを防ぐ。特に、各ストリング選択ゲート６０６と各接地選択ゲート６０８は、ストリングの電流経路電極、すなわち、制御ゲート電極として機能する。

メモリ装置のブロックは、Ｎ_ＷＬ個の互いに分離されるアクティブレベル６１１を含み、各アクティブレベル６１１は、ストリング６１５のメモリセル６０４それぞれに対応する。各アクティブレベル６１１は、ブロックの全てのストリング６１５において、対応するメモリセル６０４をそのレベルにする制御ゲート電極として機能する。アクティブレベルは、遮断レベルを判定する指示メモリに反応するコントローラに結合される。ここに記載されるメモリ装置は、どのアクティブレベルが遮断されるべきか指示するようプログラム可能な指示メモリをを備える。かかる指示は、メモリ装置のブロック全てにおいて、同じレベルを遮断すると判定することをできる。又は、メモリ装置のそれぞれのブロックにおいて異なるレベルを遮断すると判定することができる。

メモリ装置のブロックは、ＳＳＬデコーダに結合される、Ｎ_ＳＳＬ個の互いに分離されるストリング選択線を含む。これらは対応するストリング選択ゲート６０６の制御ゲート電極として作用する。

メモリ装置のブロックは、Ｎ_ＢＬ個の互いに分離されるビット線を含み、ビット線は、対応するストリング選択ゲート６０６の電流経路電極の一方に結合される。

メモリ装置のブロックは、接地選択線（ＧＳＬ）を含む。ＧＳＬは、ブロックの接地選択ゲート６０８すべての制御ゲート電極である。

代わりの実施例において、メモリ装置んおブロックは、１以上の接地セレクト線を含んでいてもよく、メモリにおける接地選択ゲート６０８は、Ｎ_ＧＳＬ＞１となる異なる数の別個の接地選択ゲート６０８のノンヌルのサブセットに分割される。例えば、Ｎ_ＧＳＬ＝２である場合に、接地選択ゲート６０８の各サブセットは、ストリング６１５の接地選択ゲートの半分を含む。Ｎ_ＧＳＬ個の互いに分離される接地選択線それぞれは、接地選択ゲート６０８のサブセットの対応する１つにおける接地選択ゲートすべての制御ゲート電極である。

図５に示す通り、１つのページは、Ｎ_ＢＬ×Ｎ_ＳＳＬビットで構成され、各ブロックは、Ｎ_ＢＬ×Ｎ_ＳＳＬ×Ｎ_ＷＬビットで構成される。指示メモリがＷＬ_Ｍを遮断するよう指示すると、メモリ装置のブロックは、１つのアクティブレベルＷＬ_Ｍを遮断すべきと判定し、ブロックのビット数は、Ｎ_ＢＬ×Ｎ_ＳＳＬ×（Ｎ_ＷＬ−１）に低減する。指示メモリがＷＬ_Ｍ及びＷＬ_Ｍ−１を遮断するよう指示すると、メモリ装置のブロックは、２つのアクティブレベルＷＬ_Ｍ，ＷＬ_Ｍ−１を遮断すべきと判定し、ブロックのビット数は、Ｎ_ＢＬ×Ｎ_ＳＳＬ×（Ｎ_ＷＬ−２）に低減する。ブロックの密度は、遮断されるアクティブレベルの数を規定することにより調整されうる。遮断レベルは、必ずしも最下部のアクティブレベルである必要はなく、アクティブレベルのどのレベルであってもよい。メモリ装置が、すべてのブロックにおいて、Ｎ_ＥＸとの数のアクティブレベルを遮断すべきと規定する場合、メモリ装置の密度は、Ｎ_ＢＬ×Ｎ_ＳＳＬ×（Ｎ_ＷＬ−Ｎ_ＥＸ）×Ｎ_{ＢＬＯＣＫ}となる。Ｎ_ＥＸ＞２である場合、遮断されるレベルは、連続して配置されるアクティブレベルであってもよいし、ランダムに配置されていてもよい。

さらに他の代わりの実施例において、指示メモリは、アクティブレベルのうち１／２、１／４、又は１／８を遮断すべきと指示しうる。

指示メモリは、電気的にプログラムされるフューズ（ｅＦｕｓｅ）、フラッシュ、ＲＯＭ、ＲＡＭなどのいずれかを含む。

制御回路構成はアクティブレベルに結合される。３Ｄメモリ装置を読み取り又はプログラミングの駆動において、指示メモリに反騰する制御回路構成は、複数のアクティブレベルのうち選択される１つに第１制御電圧を印加し、複数のアクティブレベルのうち選択されないもの複数に第２制御電圧を印加し、複数のアクティブレベルのうち遮断される１つに第３制御電圧を印加する。

第１制御電圧、第２制御電圧、及び第３制御電圧は、互いに異なっている。第１制御電圧は、選択されるアクティブレベルに印加されるプログラム電圧又は読み取り電圧である。第２制御電圧は、選択されれないアクティブレベルに印加されるパス電圧（Ｖｐａｓｓ）である。第３制御電圧は、遮断されるアクティブレベルに印加される代替パス電圧（Ｖ’ｐａｓｓ）である。

第３制御電圧は、コンフィグレーションレジスタに記憶される駆動時間又は駆動サイクルの情報に依り、ある長さの時間、又はある数のサイクルに反応するよう調整されうる。例えば、ステートマシーンは、例えば１年又は１Ｋサイクルメモリの間装置が駆動した後に、コンフィグレーションレジスタから信号を受信し、第３制御電圧を変化させる。

メモリ装置は、基板上の複数の水平構造と、複数の水平構造と直交して配置される複数の垂直構造と、該複数の垂直構造と該複数の水平構造とのクロスポイントに位置する複数のメモリセルと、該水平構造のいずれが遮断されるかを指示する、指示メモリと、複数の水平構造に結合される、制御回路構成と、を備え、メモリ装置の読み取り又は書込みのために、指示メモリに反応する制御回路構成が、複数の水平構造のうち選択される１つに第１制御電圧を印加し、複数の水平構造のうち選択されない１つに第２制御電圧を印加し、複数の水平構造のうち遮断される１つに第３制御電圧を印加する。

指示メモリは、メモリ装置の消去にも用いられる。

一例において、３Ｄ垂直チャンネル構造のように、複数の水平構造は、導電性材料、半導性材料、又はその両方を含む。複数の水平構造、ワード線といったアクティブレベルであってもよい。複数の垂直構造は、導電性材料、半導性材料、又はその両方を含む。複数の垂直構造は、支柱であってもよい。

他の例において、３Ｄ垂直ゲート構造のように、複数の水平構造は、導電性材料、半導性材料、又はその両方を含む。複数の水平構造は、ビット線といったアクティブレベルであってもよい。複数の垂直構造は、導電性材料、半導性材料、又はその両方を含む。複数の垂直構造は、ワード線であってもよい。

ターゲットセルがセルＡが付され、遮断されるアクティブレベルがＷＬ_Ｍである場合のプログラミング駆動の記載が図５に示されている。プログラミングの前に、ブロック全体が消去され、閾値を消去するために閾値電圧を低下させる。ここで、ＮＡＮＤの閾値はゼロより低い電圧でありうる。選択されるセルＡにプログラミングパルスが印加される間、選択されるビット線ＢＬ_２は約０Ｖのバイアスを受け、選択されないビット線ＢＬ_１，ＢＬ_３−ＢＬ_Ｎは停止バイアス電圧を受ける。同様に、選択されるストリング選択線ＳＳＬ_２は、約３Ｖのバイアスを受け、選択されないストリング選択線ＳＳＬ_１，ＳＳＬ_３−ＳＳＬ_Ｐは停止バイアス電圧を受ける。選択されるアクティブレベルＷＬ_１はプログラミングパルスを受け、選択されないアクティブレベルＷＬ_２−ＷＬ_Ｍ−１はパス電圧（Ｖｐａｓｓ）を受け、遮断されるアクティブレベルＷＬＭは、ＮＡＮＤストリングがオンされるＶｐａｓｓとは異なるパス電圧（Ｖ’ｐａｓｓ）を受ける。

パス電圧の乱れの数はＳＳＬｓの数に比例して大きくなるので、３Ｄ−ＮＡＮＤにおけるパス電圧の乱れという問題は、２Ｄ−ＮＡＮＤよりもさらに大きくなる。Ｖｐａｓｓレベルは閾値電圧より高いがセルをプログラミングするのに求められるレベルより低い。支柱の幅の変化に起因して、遮断されるアクティブレベルのセルの閾値電圧は選択されないアクティブレベルのセルの閾値電圧よりも高くなりえる。その結果、Ｖ’ｐａｓｓはＶｐａｓｓより高くなりうる。しかしながら、パス電圧がより高くなると、より大きな乱れを引き起こす。支柱の幅のより狭いセルはパス電圧の乱れの影響をよりたやすく受けてしまう。もしも乱れが生じたセルの閾値電圧を低い閾値電圧から高い閾値電圧に変化させるに、乱れが十分に大きければ、遮断されるレベルのセルは消去され負の閾値電圧を持つことになる。その結果、Ｖ’ｐａｓｓがＶｐａｓｓより低くなる。

選択されないレベル及び遮断されるレベルに印加されるパス電圧（Ｖｐａｓｓ及びＶ’ｐａｓｓ）を決定するパス電圧に乱れが生じると、読み取り駆動でもプログラミング駆動と同様の問題が起きる。

図６は、当該実施形態に係る３期間に実行されるプログラミング駆動のタイミング図である。

期間Ｔ１の始まりに、選択されないＳＳＬｓのスイッチをオンするために印加し、選択されるＳＳＬのスイッチをオフするために、回路構成は（例えば４．５Ｖといった）十分に大きい電圧を約０Ｖの低い電圧を印加する。選択されないＷＬｓやＧＳＬと同様に、選択されるＷＬは約０Ｖで維持される。回路構成はさらに、選択されるビット線及び選択されないビット線に、約３Ｖを印加する。この期間の前に負の閾値電圧となるようセルは消去されているので、遮断されるアクティブレベルに印加されるパス電圧（Ｖ’ｐａｓｓ）は約３Ｖの電位にあり、遮断されるレヴェルにあるセルをオンするのに十分なほど高い。期間Ｔ１の終了時に、選択されないＳＳＬｓ及び選択されるビット線とが約０Ｖに戻される。これに対して、遮断されるＷＬに印加される電圧は約３Ｖとなるパス電圧（Ｖ’ｐａｓｓ）に維持される。一例として、期間Ｔ１は約５μｓ続く。

期間Ｔ２には、選択されるＳＳＬのスイッチをオンするために、回路構成はＳＳＬ線に約４．５Ｖを印加する。選択されるビット線は、選択されるＷＬ、選択されないＷＬｓ、ＧＳＬ，及び選択されないＳＳＬｓと同様に、約０Ｖに維持される。選択されないビット線は約３Ｖに維持される。これにより、選択されないビット線に結合されるストリングに電流が流れるのを阻止するのに対して、選択されるビット線に結合されるストリングに電流が流れる。期間Ｔ２の終了時に、選択されるＳＳＬに印加される電圧は約３Ｖに低減する。一例では、期間Ｔ２は約５μｓ続く。

期間Ｔ３の始まりに、選択されるワード線レベルに印加される電圧は約２０Ｖのプログラム電位（プログラムパルス）に押し上げられる。パス電圧は、セルＡをプログラミングするのに必要な電圧よりも低い。この例では、選択されないＷＬｓに印加されるパス電圧（Ｖｐａｓｓ）は９Ｖでありうる。遮断されるＷＬｓに印加されるパス電圧（Ｖ’ｐａｓｓ）は３Ｖでありうる。期間Ｔ３の間、セルＡはプログラムされる。一例として、期間Ｔ３は約１０μｓ続く。

図５に示す通り、複数のアクティブレベルと、前記複数のアクティブレベルを貫通して延伸する複数の支柱と、を備える３Ｄ装置を読み取り又はプログラミングする方法が記載される。かかる方法は、複数のアクティブレベルのうち選択される１つに第１制御電圧を印加するステップと、複数のアクティブレベルのうち選択されない１つに第２制御電圧を印加するステップと、複数のアクティブレベルのうち遮断される１つに第３制御電圧を印加するステップと、を備える。ここで、第３制御電圧は第２制御電圧とは異なる。かかる方法では、第２制御電圧は、複数の支柱と該選択されない１つのアクティブレベルとのクロスポイントに位置するメモリセルをオンし、第３制御電圧は、複数の支柱と、該遮断される１つのアクティブレベルとのクロスポイントに位置するメモリセルをオンする。かかる方法は、遮断されるアクティブレベルを判定するよう、表示メモリにプログラミングするステップを、さらに備える。第３制御電圧は、該遮断される１つのアクティブレベルを判定する指示メモリからの指示に応じて印加される。指示メモリは３Ｄ装置を消去することにも用いられる。

第１制御電圧、第２制御電圧、及び第３制御電圧は、互いに異なっている。第１制御電圧は、選択されるアクティブレベルに印加されるプログラム電圧又は読み取り電圧である。第２制御電圧は選択されないアクティブレベルすべてに印加されるパス電圧（Ｖｐａｓｓ）である。第３制御電圧は、遮断されないレベルに印加される代替パス電圧（Ｖ’ｐａｓｓ）である。

以上、本発明を図解・記述する目的で本発明の実施形態について説明した。本発明を開示される態様のみに徹底して解釈したり限定することはない。当然ながら、当該技術分野の当業者にとって明らかな修正や変更を本発明は含むと解釈される。例えば、垂直チャンネル電荷蓄積型メモリセルを用いてここに記載される実施例において、上記記載の効果すべてを奏している必要なく、他の型のメモリセルとなる支柱が本発明の態様として用いられてもよい。特に、そして、限定することなく、本特許出願の背景分野において記載、提案、又は援用されるすべての変形すべてが、本発明の実施形態の説明に援用される。さらに、いかなる１つの実施例に対して記載、提案、又は援用される、いかなる変形及びすべての変形が、他の実施例すべてに対して考慮される。ここに記載される実施例は、本発明の原理及び実践的な応用を最良に説明するために、選択され、記載されているが、これにより、当業者は、熟慮されるべき特定の用途に適する本発明の様々な実施例と様々な変形を理解することが出来る。本発明の範囲は、請求項に記載される請求項及びその趣旨によって規定される。

Claims (15)

1. 導電性材料、半導性材料、又はその両方を含む、基板上の複数の水平構造と、
   導電性材料、半導性材料、又はその両方を含むとともに、前記複数の水平構造と直交して配置される、複数の垂直構造と、
   前記複数の垂直構造と前記複数の水平構造とのクロスポイントに位置する、複数のメモリセルと、
   前記複数の水平構造のうち下部に配置される水平構造から試験結果により排除される少なくとも１つがいずれであるかを指示する、指示メモリと、
   前記複数の水平構造に結合される、制御回路構成と、
   を備える、メモリ装置であって、
   前記メモリ装置の読み取り又はプログラミングのために、前記指示メモリに反応する前記制御回路構成が、前記複数の水平構造のうち選択される１つに第１制御電圧を印加し、前記複数の水平構造のうち選択されないもの複数に第２制御電圧を印加し、前記複数の水平構造のうち前記試験結果により排除される少なくとも１つに第３制御電圧を印加する、
   ことを特徴とする、メモリ装置。
2. 請求項１に記載のメモリ装置であって、前記第１制御電圧、前記第２制御電圧、及び前記第３制御電圧は、互いに異なっている、ことを特徴とする、メモリ装置。
3. 請求項１に記載のメモリ装置であって、前記第１制御電圧は、プログラム電圧又は読み取り電圧を含む、ことを特徴とする、メモリ装置。
4. 請求項１に記載のメモリ装置であって、前記複数の水平構造のうち前記試験結果により排除される少なくとも１つと交差する前 記垂直構造の幅は、前記複数の水平構造のうち前記選択される１つ及び前記選択されないもの複数と交差する前記垂直構造の幅よりも狭い、ことを特徴とする、メモリ装置。
5. 請求項１に記載のメモリ装置であって、前記複数の水平構造は、複数のワード線を含む、ことを特徴とする、メモリ装置。
6. 請求項５に記載のメモリ装置であって、前記複数の垂直構造は、複数の支柱を含む、ことを特徴とする、メモリ装置。
7. 請求項１に記載のメモリ装置であって、前記複数の水平構造は、複数のビット線を含む、ことを特徴とする、メモリ装置。
8. 請求項７に記載のメモリ装置であって、前記複数の垂直構造は、複数のワード線を含む、ことを特徴とする、メモリ装置。
9. 複数のアクティブレベルと、
   前記複数のアクティブレベルを貫通し垂直に延伸する、複数の支柱と、
   前記複数の支柱と前記複数のアクティブレベルとのクロスポイントに位置する複数の直列接続されるメモリセルと、
   前記複数のアクティブレベルに結合される、制御回路構成と、
   前記複数のアクティブレベルのうち下部に配置されるアクティブレベルから試験結果により排除される少なくとも１つがいずれであるかを指示する、指示メモリと、を備える、半導体装置であって、
   前記半導体装置の読み取り又はプログラミングのために、前記制御回路構成が、前記複数のアクティブレベルのうち選択される１つに第１制御電圧を印加し、前記複数のアクティブレベルのうち選択されないもの複数に第２制御電圧を印加し、前記複数のアクティブレベルのうち前記下部に配置されるアクティブレベルから前記試験結果により排除される少なくとも１つに第３制御電圧を印加する、ことを特徴とする、半導体装置。
10. 請求項９に記載の半導体装置であって、前記第１制御電圧、前記第２制御電圧、及び前記第３制御電圧は、互いに異なっている、ことを特徴とする、半導体装置。
11. 請求項９に記載の半導体装置であって、前記指示メモリに反応する前記制御回路構成が、前記複数のアクティブレベルのうち前記試験結果により排除される少なくとも１つに前記第３制御電圧を印加する、ことを特徴とする、半導体装置。
12. 請求項９に記載の半導体装置であって、前記複数のアクティブレベルのうち前記試験結果により排除される少なくとも１つは、前記下部に配置されるアクティブレベルの最上層又は最下層を含む、ことを特徴とする、半導体装置。
13. 請求項９に記載の半導体装置であって、前記複数のアクティブレベルのうち前記試験結果により排除される少なくとも１つの支柱の幅は、選択される又は選択されないアクティブレベルの支柱の幅より狭い、ことを特徴とする、半導体装置。
14. 複数のアクティブレベルと、前記複数のアクティブレベルを貫通して延伸する複数の支柱と、を備える３Ｄ装置を読み取り又はプログラミングする方法であって、
    前記複数のアクティブレベルのうち選択される１つに第１制御電圧を印加するステップと、
    前記複数のアクティブレベルのうち選択されない１つに第２制御電圧を印加するステッ プと、
    前記複数のアクティブレベルのうち下部に配置されるアクティブレベルから試験結果により排除される１つに前記第２制御電圧とは異なる第３制御電圧を印加するステップと、
    を備え、
    前記第２制御電圧は、前記複数の支柱と、前記複数のアクティブレベルのうち前記選択 されない１つと、のクロスポイントに位置するメモリセルをオンし、
    前記第３制御電圧は、前記複数のアクティブレベルのうち前記試験結果により排除される１つを判定する指示メモリからの指示に応じて印加される共に、前記複数の支柱と、前記複数のアクティブレベルのうち前記試験結果により排除される１つと、のクロスポイントに位置するメモリセルをオンする、
    ことを特徴とする、３Ｄ装置を読み取り又はプログラミングする方法。
15. 請求項１４に記載の３Ｄ装置を読み取り又はプログラミングする方法であって、 前記複数のアクティブレベルのうち前記試験結果により排除される１つを判定するよう 、前記指示メモリにプログラミングするステップを、さらに備える、３Ｄ装置を読み取り又はプログラミングする方法。

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