JP2006302341A - 半導体記憶装置 - Google Patents

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Abstract

【課題】 安定した多値データ記憶と高速読み出しが可能な半導体記憶装置を提供する。
【解決手段】 半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路とを有し、前記メモリセルアレイは、その主要部がＭ（≧２）個の物理量レベルの一つが書き込まれる情報セルとして、残部が参照用物理量レベルが書き込まれる参照セルとして設定されて、情報セルの物理量レベルと参照セルの参照用物理量レベルとの組み合わせによりＭ値データ記憶を行うものであり、前記センスアンプ回路は、前記メモリセルアレイから選択される情報セルと参照セルのセル電流差を検出してデータを読み出す。
【選択図】 図７

Description

この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）に関する。
ＥＥＰＲＯＭフラッシュメモリには、大きく分けてＮＡＮＤ型とＮＯＲ型がある。ＮＡＮＤ型フラッシュメモリは、隣接セルでソース、ドレイン拡散層を共有して複数セルを直列接続したＮＡＮＤストリング（ＮＡＮＤセルユニット）を用いるため、ＮＯＲ型に比べてセル密度が高い。またＮＡＮＤ型フラッシュメモリは、ＦＮトンネル電流による複数セルの一括書き込みが可能で消費電流が少ない。これらの特徴から、ＮＡＮＤ型フラッシュメモリは主として、大規模容量のファイルメモリに応用されている。
一方ＮＯＲ型フラッシュメモリは、ホットエレクトロン注入を利用した書き込みを行うため、消費電流は大きいが高速アクセスが可能なことから主としてモバイル機器へ応用されてきた。
しかし最近は、モバイル機器でも大きなデータ量の画像データ等を扱うようになり、高速でしかもファイルメモリ並みの容量を持つフラッシュメモリが必要とされるようになってきた。ＮＡＮＤ型フラッシュメモリは、前述のようにＮＡＮＤストリング構造を用いるために読み出し時のセル電流が小さく、高速なランダムアクセスには向かない。そこで、ＮＡＮＤ型フラッシュメモリをＤＲＡＭ等のバッファメモリを持つ高速システムに対応させるために、例えばデータをページバッファに読み出し、これをシリアルに転送出力することでデータ転送レートを上げる手法が用いられている。
しかしそれでも、ＮＡＮＤ型フラッシュメモリの高速化には限界がある。ＮＡＮＤ型フラッシュメモリのセル電流は、ＮＯＲ型のそれの数十分の一であり、参照レベルを用いた高速のセンスができないからである。ＮＡＮＤ型フラッシュメモリのセンスアンプは、セルのオン／オフによってセンスアンプ内ラッチの電荷が放電されるか否かを利用して、セルデータを読み出しており、読み出しにマイクロ秒単位の時間が必要である。これに比べてＮＯＲ型フラッシュメモリでは、セルデータ読み出しが数十ナノ秒の時間ですむ。
ＮＡＮＤ型フラッシュメモリのセル電流を増加させるには、セル寸法（チャネル幅）を大きくすればよいが、これは、ＮＡＮＤ型フラッシュメモリの小さい単位セル面積という特徴を減殺する。
フラッシュメモリにおいて、より大きなデータ量記憶を可能とするため多値記憶を利用することは、既に提案されている。また、多値記憶を利用したときのデータ読み出し回数を減らして、読み出し時間を短縮する手法も提案されている（例えば、特許文献１参照）。
また、ビット線対に接続されて同時に選択される二つのメモリセルをペアセルとして、それらに互いに異なるしきい値電圧の組み合わせにより定義される多値データを記憶する方式も提案されている（例えば、特許文献２参照）。
特開２００１−９３２８８号公報 特開２００３−１１１９６０号公報
この発明は、安定したデータ記憶と高速読み出しを可能とした半導体記憶装置を提供することを目的とする。
この発明の第１の態様による半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されメモリセルアレイと、前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路とを有し、前記メモリセルアレイは、その主要部がＭ（≧２）個の物理量レベルの一つが書き込まれる情報セルとして、残部が参照用物理量レベルが書き込まれる参照セルとして設定されて、情報セルの物理量レベルと参照セルの参照用物理量レベルとの組み合わせによりＭ値データ記憶を行うものであり、前記センスアンプ回路は、前記メモリセルアレイから選択される情報セルと参照セルのセル電流差を検出してデータを読み出す。
この発明の第２の態様による半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列され、その主要部が情報セルとしてそれぞれ複数の物理量レベルの一つが設定され、残部が参照セルとして一定の参照用物理量レベルが設定される第１及び第２のセルアレイと、前記第１及び第２のセルアレイの一方から選択される情報セルと他方から同時に選択される参照セルとのセル電流差を検出してデータ読み出しを行うセンスアンプ回路とを有し、前記情報セルと参照用セルの組み合わせにより、Ｍ＝２ｎ（ｎは２以上の整数）なるＭ値データ記憶を行う。
この発明によると、安定したデータ記憶と高速読み出しを可能とした半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
この発明の半導体記憶装置では、メモリセルアレイの主要部が、複数の物理量レベルの一つを記憶するための“情報セル”として、残部が固定の物理量レベルが書かれる“参照セル”として設定される。言い換えれば、複数の情報セルに対して、これとペアを構成するための共通の参照セルが一つ用意される。
これによりこの発明の半導体記憶装置では、情報セルがＭレベルの一つを採るものとして、一般的にＭ値データ（Ｍ≧２）記憶が行われる。Ｍ＝２の場合は、２値記憶となり、Ｍ＝３の場合、３値記憶となる。
多値データは、２のべき乗のデータ状態数に設定することが、データ処理の観点から好ましい。従って好ましい多値記憶を行うには、一つの情報セルが取りうるレベルを、Ｍ＝２ｎとして、ｎ＝２，３，４，…のように選択すればよい。
以下の実施の形態においては、メモリセルが取りうる物理量レベルとして、しきい値電圧レベルを用いる。
[メモリチップ構成］
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１は、センスアンプ回路３を共有する二つのセルアレイ１ｔ，１ｃにより構成される。セルアレイ１ｔ，１ｃ内の同時に選択される、対応するビット線ＢＬ，/ＢＬがペアを構成するオープンビット線方式が用いられる。
セルアレイ１ｔ，１ｃ内に配列されるメモリセルの主要部はデータ記憶を行う“情報セル”として用いられ、残りはデータ読み出しの参照レベルを記憶する“参照セル”セルとして用いられる。データは、セルアレイ１ｔと１ｃとで逆論理になるため、以下では、セルアレイ１ｔ側の情報セルを“Ｔ−ｃｅｌｌ”（真値セル）、セルアレイ１ｃ側の情報セルを“Ｃ−ｃｅｌｌ”（相補セル）と記述する。参照セル“Ｒ−ｃｅｌｌ”はセルアレイ１ｔ，１ｃ共に配置される。
一方のセルアレイ１ｔ内でワード線ＴＷＬとビット線ＢＬにより情報セルＴ−ｃｅｌｌが選択されるとき、他方のセルアレイ１ｃ内でワード線ＴＷＬと同時に選択される参照ワード線ＲＷＬ及び、ビット線ＢＬとペアを構成するビット線／ＢＬにより参照セルＲ−ｃｅｌｌが選択されて、これらがペアを構成する。
同様に、セルアレイ１ｃ内でワード線ＣＷＬとビット線／ＢＬにより情報セルＣ−ｃｅｌｌが選択されるとき、セルアレイ１ｔ内でワード線ＣＷＬと同時に選択される参照ワード線ＲＷＬ及び、セルアレイ１ｃのビット線／ＢＬとペアを構成するビット線ＢＬにより参照セルＲ−ｃｅｌｌが選択されて、これらがペアを構成する。
情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌの間に構造上の相違はない。即ちセルアレイ１ｔ内の複数の情報セルＴ−ｃｅｌｌに対して、セルアレイ１ｃ内で一つの参照セルＲ−ｃｅｌｌが固定的に選択され、セルアレイ１ｃ内の複数の情報セルＣ−ｃｅｌｌに対して、セルアレイ１ｔ内で一つの参照セルＲ−ｃｅｌｌが固定的に選択される。
この実施の形態においてオープンビット線方式を採用する理由は、後に説明するように、データ書き込み及び読み出し時に同時に選択されるワード線（ＴＷＬ，ＣＷＬ）と参照ワード線ＲＷＬに対して異なる電圧を与えるためである。セルアレイ１ｔ，１ｃのビット線対ＢＬ，／ＢＬは、それぞれカラムゲート２ｔ，２ｃにより選択されてセンスアンプ回路３に接続される。センスアンプ回路３の領域に配置されたデータ線ＤＱと外部入出力端子の間のデータ授受は、データバッファ１１を介して行われる。
各セルアレイ１ｔ，１ｃとセンスアンプ回路３の間には、ビット線選択を行うカラムゲート２ｔ，２ｃが配置される。カラムゲート２ｔ，２ｃはそれぞれカラムデコーダ５ｔ，５ｃにより制御される。セルアレイ１ｔ，１ｃのワード線はそれぞれロウデコーダ４ｔ，４ｃにより選択駆動される。
アドレス信号Ａｄｄは、アドレスバッファ６を介し、アドレスレジスタ７を介して、ロウデコーダ４ｔ，４ｃ及びカラムデコーダ２ｔ，２ｃに供給される。
動作モードを決定するコマンドＣＭＤは、コマンドデコーダ８でデコードされて、コントローラ９に供給される。コントローラ９は、データ読み出し、書き込み及び消去のシーケンス制御を行う。
セルアレイ１ｔ，１ｃやロウデコーダ４ｔ，４ｃには、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ，ベリファイ電圧Ｖｒ，パス電圧Ｖｐａｓｓ，Ｖｒｅａｄ等）が必要である。これらの高電圧Ｖｐｐを発生するために高電圧発生回路１０が設けられている。この高電圧発生回路１０も、コントローラ９により制御される。
図２及び図３は、各セルアレイ１ｔ，１ｃの内部構成をより具体的に示している。図２に示すように、セルアレイ１ｔ，１ｃは、それぞれ複数のＮＡＮＤセルユニット（ＮＡＮＤストリング）ＮＵをマトリクス配列して構成される。各ＮＡＮＤセルユニットＮＵは、図３に示すように、複数個（図の例では１６個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ１５を有する。各メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態によりデータ記憶を行う。
ＮＡＮＤセルユニットＮＵの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに、他端は選択ゲートトランジスタＧ２を介して共通ソース線ＳＬに接続される。
メモリセルＭＣ０〜ＭＣ１５の制御ゲートはそれぞれ異なるワード線ＷＬに接続される。選択ゲートトランジスタＳＧ１，ＳＧ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線方向に並ぶ複数のＮＡＮＤセルユニットの範囲が、データ消去の基本単位となるＮＡＮＤブロックＢＬＫｉを構成し、通常ビット線方向に複数のＮＡＮＤブロックＢＬＫｉが配置される。
図２に示したように、各セルアレイ１ｔ，１ｃ内でビット線方向に並ぶ複数のＮＡＮＤブロックのうち、一つずつが参照セル（Ｒ−ｃｅｌｌ）用ブロックとして、残りが情報セル（Ｔ−ｃｅｌｌ又はＣ−ｃｅｌｌ）用ブロックとして設定される。どのＮＡＮＤブロックを参照セル用ブロックとして用いるかは任意であるが、一旦参照セル用ブロックとして設定されると、以後それが固定的に参照セル用ブロックとして用いられる。
ロウデコーダ４ｔ，４ｃは、セルアレイ１ｔの複数の情報セル用ブロックに対してセルアレイ１ｃの参照セルブロックを共通に選択し、同様にセルアレイ１ｃの複数の情報セル用ブロックに対してセルアレイ１ｔの参照セルブロックを共通に選択する。
例えばブロックアドレスは、その最上位ビットの“０”がセルアレイ１ｔ側に、“１”がセルアレイ１ｃ側に割り付けられるものとする。そして、最上位ビット＝“０”のとき、セルアレイ１ｃ側の参照セル用ブロックが選択され、最上位ビット＝“１”のとき、セルアレイ１ｔ側の参照セル用ブロックが選択されるように、ロウデコーダ４ｔ，４ｃが構成される。
ブロック内アドレス、即ち各ブロック内の複数本のワード線を選択するアドレア部分は、情報セル用ブロックと参照セル用ブロックとで同じにすればよい。これにより、情報セル用ブロックと参照セル用ブロックから対応する１本のワード線ＴＷＬ（又はＣＷＬ）とＲＷＬとを選択することができる。
図１では、ページバッファを構成する一つのセンスアンプ回路３とこれを共有する二つのセルアレイ１ｔ，１ｃのみを示している。実際には、１ページ分の読み出し／書き込みを行うためのセンスアンプ回路３とこれを共有する二つのセルアレイ１ｔ，１ｃの単位を“ページバンク”として、図４に示すように、データ線ＤＱ，／ＤＱを共有して複数のページバンク（図の例では、ＢＮＫ０−ＢＮＫ３の４ページバンク）が配置される。これにより、ページバンク間でインタリーブを行うことができ、ページアクセスを連続的に行うことが可能になる。
図５は、センスアンプ回路３の中の一つのセンスユニット３０と、ビット線対の選択回路３１ｔ，３１ｃを示している。センスユニット３０は、後に説明するように、データセンスとデータ保持を行うセンス・ラッチ系と、書き込みや消去のベリファイ判定を行うベリファイ・結果判定系とを含む。
ビット線選択回路３１ｔ，３１ｃはそれぞれ、選択信号ｂｐ０−ｂｐ７により、セルアレイ１ｔ，１ｃの８本ずつのビット線ＴＢＬ０−７，ＣＢＬ０−７から一本ずつを選択して、センスユニット３０に接続する。即ち、この選択回路３１ｔ，３１ｃにより、８組のビット線ペアの一つが選択される。選択信号ｂｐ０−ｂｐ７は、ページアドレス信号の一部をなす。
センスユニット３０には、各種制御信号が入力される。またＩＮＱｉ，ＦＩＮｉは、書き込み及び消去時のベリファイ結果判定のための入力信号，出力信号である。センス・ラッチ系は、グローバルデータ線であるＤＱ，／ＤＱ線に選択的に接続出来るようになっている。このデータ線ペアＤＱ，／ＤＱは全ページバンクに共通であり、選択されたページバンクとの間でデータ転送を行う。
ベリファイ結果を判定する入出力信号ＩＮＱｉ，ＦＩＮｉは、後に説明するように、あるセンスユニットの出力信号ＦＩＮｉが次のセンスユニットの入力信号ＩＮＱｉ＋１となるように、ページバンクごとにベリファイ判定回路が構成される。ベリファイ書き込み或いは消去の際、ページバンク全体の書き込み或いは消去が終了していれば最終出力信号ＦＩＮ（＝“Ｈ”）がパスフラグとして出力されることになる。
各データ線対ＤＱ，／ＤＱは、出力バッファ１１において適当に選択されてメモリチップ外部端子Ｉ／Ｏに出力データが転送される。ここでビット幅などの変換がなされる。
ページバンク内のページごとに、消去のベリファイ、書き込み及び読出しが、そのページに属する全メモリセルに対して一括して行われる。このページ指定を行うためのアドレス構造を、模式的に図６に示す。
アドレスは、どの情報セルをセンスユニットに接続するかを決めるデータパス接続部分と、選択されたワード線ペアのレベルをどう設定するかを決めるワード線レベル部分とからなる。データパス接続部分は、メインページアドレス部であり、ページバンク内のセンスユニット数分のビット線ペアＢＬ，／ＢＬと、一つのワード線ペアＴＷＬ又はＣＷＬとＲＷＬを選択する部分である。これにより同時に選択される情報セルの集合が書き込み或いは読み出しの単位である１ページを構成する。
ワード線レベル部分は、多値記憶を行う場合のメインページアドレス内に設定されるサブページアドレス部である。サブページアドレス部は、ワード線対ＴＷＬ又はＣＷＬとＲＷＬのレベルの組合せを指定することによって、多値データのビット情報を指定する。
具体的にサブページアドレス部は、４値の場合であれば上位ページ（上位ビット）ＨＢと下位ページ（下位ビット）ＬＢの２ビット情報を指定し、８値の場合であれば上位ページ（上位ビット）ＨＢ，中間ページ（中間ビット）ＭＢ及び下位ページ（下位ビット）ＬＢの３ビット情報を指定する。
ページデータは一斉にアクセスされるのでページを構成するデータは多ビットデータとして転送するか高速なランダムアクセスで転送するかは、システムの応用による。このデータ転送中に別のページバンクをアクセスすることにより、バンクインタリーブが可能となり、切れ目の無いデータ転送もできる。
多値データ書き込みの際には、多値データのレベル設定の履歴が必要であるので、メインページアドレス内でのサブページアドレスの選択順には制約がある。即ち、上位ビットから順に書き込みを行う。この順序さえ守られるならば、上位ビット，中間ビット，下位ビットが連続してプログラムされる必要はない。すなわち途中に読出しなどの割り込みが入っても良い。
データ読出しについては、多値データのビット割り付け法により、サブページ指定順に制約がつく場合と、サブページを任意に（即ち他のサブページとは独立に）読み出しできる場合とがある。好ましくは、互いに独立にサブページ読み出しができるデータビット割り付けが行われる。
［２値データ記憶方式（その１）］
図７及び図８は、２値データ記憶を行う場合の情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのデータしきい値分布とデータビット割り付けを示している。情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌは、２つのしきい値電圧レベルＬ０とＬ１（＞Ｌ０）のいずれかに設定され、参照セルＲ−ｃｅｌｌは、これらのしきい値レベルの上位レベルＬ１より高いレベルＬ２に固定される。
レベルＬ０は、後に説明するように負のしきい値電圧の消去状態であり、レベルＬ１，Ｌ２は書き込まれた正のしきい値電圧である。消去しきい値レベルＬ０は、消去ベリファイ読み出し電圧Ｐ０（＝０Ｖ）を用いた消去動作により設定され、Ｖｓｓより負電圧に向かって分布しているが、はっきりした狭い分布を仮定できない。後に詳細に説明するように、一括消去でのベリファイモードではワード線にＶｓｓを与えてセルを駆動し、そのセル電流を参照電流と比較する。セル電流が参照電流より大きくなれば、消去完了と判断するので分布を狭める動作は行わないからである。
これに対して、レベルＬ１及びＬ２は、書き込みベリファイモードでしきい値分布を狭める動作を行う。即ちそれぞれ書き込みベリファイ電圧Ｐ１及びＰｒと、センスアンプ回路付属の参照トランジスタの参照電流（後に説明する）との関係で分布の上限値が決まる、レベルＬ０より狭い、一定のしきい値電圧分布となる。
図７に示すように、Ｔ−ｃｅｌｌの下位レベルＬ０と、Ｒ−ｃｅｌｌのレベルＬ２との組み合わせ状態Ａによりデータ“１”が、Ｔ−ｃｅｌｌの上位レベルＬ１と、Ｒ−ｃｅｌｌのレベルＬ２の組み合わせ状態Ｂによりデータ“０”が定義される。図８に示すＣ−ｃｅｌｌとＲ−ｃｅｌｌとは、同様の組み合わせ状態で図７の場合と逆論理データとなる。このようなセルレベルの状態により、２値記憶が可能になる。
図９は、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌに着目して、２値データの読み出しのためのレベル関係を示している。図９の上段は、読み出しサイクルの間、選択されたワード線ＴＷＬと参照ワード線ＲＷＬに与えられる読み出し電圧（ワード線レベル）を一定と仮定して、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのレベルに相対的バイアスを与えることによって、２値データが判別できることを示している。
これに対して図９の下段は、より実際的に、読み出しサイクルでワード線レベルを切り換えることによって、同じように２値データが判別できることを示している。
初期状態（データ縮退期）ｔ０は、参照セルＲ−ｃｅｌｌのレベルＬ２がワード線レベルに最も近く、情報セルＴ−ｃｅｌｌのレベルＬ０，Ｌ１はこれより下にある。従って、Ｒ−ｃｅｌｌのセル電流をＩcell(r)，Ｔ−ｃｅｌｌのレベルＬ０，Ｌ１のセル電流をそれぞれ、Ｉcell(0)，Ｉcell(1)として、Ｉcell(r)＜Ｉcell(1)＜Ｉcell(0)である。従って、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌのセル電流差を検出しても、Ｔ−ｃｅｌｌのレベルＬ０とＬ１を区別することができない。
読み出し時ｔ１には、情報セルＴ−ｃｅｌｌのワード線レベルが参照セルＲ−ｃｅｌｌに対して相対的に下がり、セル電流の関係は、Ｉcell(0)＞Ｉcell(r)＞Ｉcell(1)となる。従って、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのセル電流差を検出することより、情報セルＴ−ｃｅｌｌのレベルＬ０とＬ１を区別することができる。
図７及び図８では、消去しきい値レベルＬ０を確認するためのベリファイ電圧をＰ０（＝０Ｖ）、しきい値レベルＬ１の書き込み時のベリファイ読み出し電圧Ｐ１を、Ｐ１＝Ｐ０＋２Δ、しきい値レベルＬ２の書き込み時のベリファイ読み出し電圧Ｐｒを、Ｐｒ＝Ｐ０＋３Δとしている。これらのベリファイ電圧Ｐ０，Ｐ１，Ｐ２はそれぞれしきい値レベルＬ０，Ｌ１，Ｌ２の分布のばらつきを考慮した上限値を決定する値として設定されている。
そして、読み出し時、情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌに与える読み出し電圧Ｒ１は、レベルＬ１又はこれに近いレベルとして書き込みベリファイ電圧Ｐ１に設定し、参照セルＲ−ｃｅｌｌに与える読み出し電圧Ｒｒは、レベルＬ２のベリファイ電圧ＰｒよりΔだけ高く、即ちＲｒ＝Ｒ１＋２Δ（＝４Δ）としている。
これにより、データ読み出しに必要な次の条件式（１），（２）が満たされる。
Ｒ１−Ｌ０＞Ｒｒ−Ｌ２ …（１）
Ｒｒ−Ｌ２＞Ｒ１−Ｌ１ …（２）
即ち（１），（２）式が満たされる結果、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌが選択された場合、Ｔ−ｃｅｌｌがレベルＬ０，Ｌ１のときのセル電流Ｉcell(0)，Ｉcell(1)と、Ｒ−ｃｅｌｌのセル電流Ｉcell(r)とは、下記式（３），（４）を満たす。
Ｉcell(0)＞Ｉcell(r) …（３）
Ｉcell(1)＜Ｉcell(r) …（４）
上記（３），（４）式から、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのセル電流差の検出により、Ｔ−ｃｅｌｌのデータ“０”，“１”を判別することができる。もう一方の情報セルＣ−ｃｅｌｌと参照セルＲ−ｃｅｌｌとの間では、同様のセル電流差の検出により、逆論理データが読み出される。
なお実際のメモリ動作では、図９の初期状態（データ縮退期）ｔ０として示したワード線バイアス条件を用いる必要はない。即ちメモリセルは、選択ゲートトランジスタによりビット線との間の接続がオンオフされるように構成されるから、非選択状態では選択ゲートトランジスタがオフの状態で全てのワード線ＴＷＬ，ＣＷＬ，ＲＷＬをＶｓｓ（＝０Ｖ）に保ち、読み出し時に、選択ゲートトランジスタをオンにして、ワード線ＴＷＬ（又はＣＷＬ）とＲＷＬにそれぞれ、読み出し電圧Ｒ１とＲｒを与えて、セル電流差を検出すればよい。
図１０は、２値記憶方式（その１）での消去及び書き込み手順を、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌに着目して示している。情報セルＣ−ｃｅｌｌも同様である。
“ｖｐ０”は、セルのベリファイ消去ステップである。その詳細動作は後にセンスユニットとの関係で説明するが、消去ステップｖｐ０では選択ブロック内のセルに消去電圧を印加する動作と、その後選択ブロックのワード線をＶｓｓにして、そのセル電流をセンスアンプ回路付属の参照トランジスタ（有効しきい値電圧がＶｒｅｆのトランジスタ）のそれと比較する消去ベリファイとを繰り返す。これによって全てのセルのしきい値電圧を、セル電流が十分“1”と見なせる最下位レベルＬ０に設定する。
この消去しきい値電圧分布に対して、書き込みデータ“０”又は“１”を与えて、これをセルレベルに翻訳して、参照セルＲ−ｃｅｌｌ及び情報セルＴ−ｃｅｌｌ（又はＣ−ｃｅｌｌ）に順次書き込みを行うのが、ベリファイ書き込みステップｖｐｒ及びｖｐ１である。
参照セル書き込みステップｖｐｒでは、書き込みデータ“０”又は“１”を与えて、参照セルＲ−ｃｅｌｌのしきい値電圧をレベルＬ２に上昇させる。具体的には、センスユニット３０内のデータラッチに書き込みデータをロードし、選択されたビット線とセンスアンプを接続して書き込みが行われる。
書き込みは、書き込みベリファイと書き込み電圧印加動作とを繰り返す。ベリファイ後には、書き込み不十分のペアセルが存在するか否かのベリファイチェックを行う。
図２に示すように、Ｔ−ｃｅｌｌアレイ１ｔ及びＣ−ｃｅｌｌアレイ１ｃにおいそれぞれ一つずつのＮＡＮＤブロックが参照セルブロックとして選択される。これらの参照セルブロック内の全ワード線（参照ワード線ＲＷＬ）を順次選択して、その中の全参照セルＲ−ｃｅｌｌをしきい値レベルＬ２に書き込む操作が必要となる。
即ち書き込みステップｖｐｒが終了した段階で、全ての参照セルＲ−ｃｅｌｌはしきい値レベルＬ２に設定される。
次の書き込みステップｖｐ１では、書き込みデータ“１”，“０”に従って、情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌの一部のセルのしきい値電圧を消去レベルＬ０からレベルＬ１に上昇させる。この書き込みステップｖｐ１で書き込み動作は終了する。
［２値データ記憶方式（その２）］
上述の２値データ記憶方式では、参照セルＲ−ｃｅｌｌのしきい値レベルを、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの二つのしきい値レベルの上位レベルより更に高い値に設定した。これに対して、参照セルＲ−ｃｅｌｌの設定しきい値レベルとして、他の適当な値を選択することもできる。
図１１及び図１２は、参照セルＲ−ｃｅｌｌのしきい値レベルを、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの上位しきい値レベルＬ１と同じ値に設定した例を、図７及び図８に対応させて示している。その他、図７及び図８と同様である。
読み出し時、情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌに与える読み出し電圧Ｒ１は、上位レベルＬ１又はこれに近いレベルとして、書き込みベリファイ電圧Ｐ１に設定し、参照セルＲ−ｃｅｌｌに与える読み出し電圧Ｒｒは、レベルＬ１のベリファイ電圧Ｐ１より例えばΔだけ高く、即ちＲｒ＝Ｒ１＋Δ（＝３Δ）とする。
これにより、データ読み出しに必要なセル電流関係を満たすに必要な次の条件式（５），（６）が満たされる。
Ｒ１−Ｌ０＞Ｒｒ−Ｌ１ …（５）
Ｒｒ−Ｌ１＞Ｒ１−Ｌ１ …（６）
そして（５），（６）式が満たされる結果、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌが選択された場合のＴ−ｃｅｌｌのレベルＬ０，Ｌ１のときのセル電流Ｉcell(0)，Ｉcell(1)と、Ｒ−ｃｅｌｌのセル電流Ｉcell(r)とは、下記式（７），（８）を満たす。
Ｉcell(0)＞Ｉcell(r) …（７）
Ｉcell(1)＜Ｉcell(r) …（８）
この（７），（８）式から、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのセル電流差の検出により、情報セルＴ−ｃｅｌｌのデータ“０”，“１”を判別することができる。もう一方の情報セルＣ−ｃｅｌｌと参照セルＲ−ｃｅｌｌとの間では、同様のセル電流差の検出により、逆論理データが読み出される。
［４値データ記憶方式（その１）］
図１３及び図１４は、４値データ記憶方式の場合のセルしきい値電圧分布とデータビット割り付けを、図７及び図８に対応させて示している。
情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌは、４つのしきい値電圧レベルＬ０，Ｌ１，Ｌ２及びＬ３のうちのいずれかに設定される。Ｌ０は、消去ベリファイ電圧Ｐ０（＝０Ｖ）により規定される消去しきい値レベルであり、Ｌ１，Ｌ２及びＬ３はそれぞれ、書き込みベリファイ電圧Ｐ３（＝Ｐ０＋Δ），Ｐ１（＝Ｐ０＋２Δ）及びＰ２（＝Ｐ０＋３Δ）により上限値が規定される書き込みしきい値レベルである。参照セルＲ−ｃｅｌｌのしきい値レベルＬ４は、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの最上位しきい値レベルＬ３より高く、書き込みベリファイ電圧Ｐｒ（＝Ｐ０＋４Δ）により上限値が規定される。
情報セルＴ−ｃｅｌｌのレベルＬ０，Ｌ１，Ｌ２及びＬ３と、参照セルＲ−ｃｅｌｌのレベルＬ４との間の組み合わせ状態Ａ，Ｂ，Ｃ及びＤによって、４値データが規定される。４値データを上位ビットＨＢと下位ビットＬＢにより（ＨＢ，ＬＢ）と表すものとして、情報セルＴ−ｃｅｌｌのレベルＬ０，Ｌ１，Ｌ２及びＬ３にそれぞれ、（１，０），（１，１），（０，１）及び（０，０）が割り付けられる。Ｃ−ｃｅｌｌアレイでは、図１４に示すように、Ｔ−ｃｅｌｌアレイとは逆論理になる。
図１５は、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌに着目して、４値データの読み出しのための初期状態ｔ０と読み出しサイクルｔ１−ｔ３のレベル関係を示している。図１５の上段は、読み出しサイクルの間、選択されたワード線ＴＷＬと参照ワード線ＲＷＬに与えられる読み出し電圧（ワード線レベル）を一定として、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌのレベルに相対的バイアスを与えることによって、４値データが判別できることを示している。
これに対して図１５の下段は、より実際的に、Ｖｓｓを基準として、読み出しサイクルでワード線レベルを切り換えることによって、同じように４値データが判別できることを示している。参照セルＲ−ｃｅｌｌを選択する参照ワード線ＲＷＬの読み出し電圧Ｒｒは、例えば図１３に示すように、レベルＬ４のベリファイ電圧Ｐｒより０．５Δだけ高い値に設定される。
初期状態（データ縮退期）ｔ０では、参照セルＲ−ｃｅｌｌのレベルＬ４がワード線レベルに最も近く、情報セルＴ−ｃｅｌｌの全てのレベルｌ０−Ｌ３はこれより下にある。従って、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのセル電流差を検出しても、情報セルＴ−ｃｅｌｌのレベルＬ０−Ｌ３を区別することができない。
読み出しサイクルｔ１では、情報セルＴ−ｃｅｌｌ側のワード線レベルがしきい値レベルＬ２に近い値に設定される。例えば図１３に示すように、ベリファイ電圧Ｐ１に等しい読み出し電圧Ｒ１がワード線ＴＷＬに与えられる。参照セルＲ−ｃｅｌｌの読み出し電圧Ｒｒは全読み出しサイクルを通して、一定に固定されるものとする。
このとき、情報セルＴ−ｃｅｌｌがレベルＬ２又はＬ３にあればそのセル電流は参照セルＲ−ｃｅｌｌのそれより小さく、従って“０”としてセンスされる。レベルＬ０又はＬ１にあれば、そのセル電流は参照セルＲ−ｃｅｌｌのそれより大きく、従って“１”としてセンスされる。従ってこのサイクルで上位ビットＨＢが検出される。
サイクルｔ２では、情報セルＴ−ｃｅｌｌ側のワード線レベルがしきい値レベルＬ３に近い値に設定される。具体的に図１３に示すように、ベリファイ電圧Ｐ２に等しい読み出し電圧Ｒ２がワード線ＴＷＬに与えられる。これにより、情報セルＴ−ｃｅｌｌがレベルＬ３にあればそのセル電流は参照セルＲ−ｃｅｌｌのそれより小さく、“０”としてセンスされ、それ以下のレベルにあればそのセル電流はＲ−ｃｅｌｌのそれより大きく、“１”としてセンスされる。従ってこのサイクルで情報セルＴ−ｃｅｌｌのレベルＬ２とＬ３とが判別される。言い換えれば、上位ビットＨＢ＝“０”のときの下位ビットＬＢが判別される。
サイクルｔ３では、情報セルＴ−ｃｅｌｌ側のワード線レベルがしきい値レベルＬ１に近い値に設定される。例えば図１３に示すように、ベリファイ電圧Ｐ３に等しい読み出し電圧Ｒ３がワード線ＴＷＬに与えられる。これにより、情報セルＴ−ｃｅｌｌがレベルＬ１以上であればそのセル電流は参照セルＲ−ｃｅｌｌのそれより小さく、“０”としてセンスされ、レベルＬ０であれば“１”としてセンスされる。従ってこのサイクルで情報セルＴ−ｃｅｌｌのレベルＬ０とＬ１とが判別される。言い換えれば、上位ビットＨＢ＝“１”のときの下位ビットＬＢが判別される。
図１６は、以上の３読み出しサイクルｔ１，ｔ２，ｔ３でのデータ遷移により、図１３及び図１４で定義された４値データ（１，１），（１，０），（０，１），（０，０）が識別できることを示している。
図１７は、この４値記憶方式（その１）での消去及び書き込み手順を、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌに着目して示している。他方の情報セルＣ−ｃｅｌｌも同様である。
“ｖｐ０”は、２値記憶方式の場合と同様の、全セルのベリファイ消去ステップである。このステップで全てのセルのしきい値電圧を、セル電流が十分“1”と見なせる最下位レベルＬ０に設定する。
この消去しきい値電圧分布に対して、書き込みデータ“０”又は“１”を与えて、これをセルレベルに翻訳して、参照セルＲ−ｃｅｌｌ及び情報セルＴ−ｃｅｌｌ（又はＣ−ｃｅｌｌ）に順次書き込みを行うのが、ベリファイ書き込みステップｖｐｒ及びｖｐ１−ｖｐ３である。
参照セル書き込みステップｖｐｒでは、書き込みデータ“０”又は“１”が与えられ、参照セルＲ−ｃｅｌｌのしきい値電圧を、レベルＬ４に上昇させる。２値記憶の場合について説明したと同様に、Ｔ−ｃｅｌｌアレイ１ｔ及びＣ−ｃｅｌｌアレイ１ｃにおいそれぞれ一つずつの選択される参照セルブロックについて、全ワード線（参照ワード線ＲＷＬ）を順次選択して、全参照セルＲ−ｃｅｌｌをしきい値レベルＬ４に書き込む操作が必要となる。
次の書き込みステップｖｐ１では、上位ビットＨＢデータ“１”，“０”に従って、情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌの一部のセルのしきい値電圧を消去レベルＬ０からレベルＬ１に上昇させる。
次の書き込みステップｖｐ２では、上位ビットＨＢデータ“０”が書かれたレベルＬ１の情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌの一部のしきい値電圧をレベルＬ２に上昇させる。更に次の書き込みステップｖｐ３では、上位ビットＨＢデータ“１”が書かれた消去レベルＬ０の情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌの一部のしきい値電圧をレベルＬ３に上昇させる。
なお、書き込みステップｖｐｒ，ｖｐ１，ｖｐ２，ｖｐ３の間に読み出しモードを挿入することもできる。但し、中断された書き込みを再開するために、例えばセルアレイからの既書き込みデータの読み出しや外部からの書き込みデータロードを必要とする場合がある。
［４値データ記憶方式（その２）］
上述の４値データ記憶方式では、参照セルＲ−ｃｅｌｌのしきい値レベルを、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの４つのしきい値レベルの最上位レベルＬ３より更に高い値Ｌ４に設定した。しかし、参照セルＲ−ｃｅｌｌの設定しきい値レベルとして、他の適当な値を選択することができる。
図１８及び図１９は、参照セルＲ−ｃｅｌｌのしきい値レベルを、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの最上位しきい値レベルＬ３と同じに設定した例を、図１３及び図１４に対応させて示している。その他は図１３及び図１４と同じである。
データ読み出し時、情報セルＴ−ｃｅｌｌ及びＣ−ｃｅｌｌに与える読み出し電圧Ｒ１，Ｒ２及びＲ３は、それぞれレベルＬ２，Ｌ３及びＬ１に近い値例えば、それぞれの書き込みヘリファイ電圧Ｐ１，Ｐ２及びＰ３に設定し、これに対して参照セルＲ−ｃｅｌｌに与える読み出し電圧Ｒｒは、レベＬ３のベリファイ電圧Ｐ３（＝Ｐｒ）より例えば０．５Δだけ高く、即ちＲｒ＝Ｒｒ＋０．５Δとしている。
これにより、図１３及び図１４の場合と同様に、各読み出しサイクルｔ１−ｔ３でビットデータを判別するに必要なセル電流関係を満たすことができ、４値データ読み出しが可能である。
ここまで、２値及び４値データ記憶方式の原理を説明した。図面には示さないが、同様の原理で更に８値，１６値データ記憶方式に拡張できることは容易に理解できる。一般的に、Ｍ（≧２）値データ記憶を行うためには、Ｍ値データがｎ（≧１）ビットデータにより定義されるものとして、センスユニット内にはｎ個のデータラッチが必要になる。
［２値データ記憶方式（その１）の詳細］
（センスユニット構成）
図２０は、この方式で用いられる、一対の選択ビット線ＢＬ，／ＢＬに接続されるセンスユニット３０の構成を示している。図５で説明したように実際には、一つのセンスユニット３０は、複数対のビット線により共有される。
センスユニット３０は、電流検出型の差動センスアンプＳＡとデータラッチＬＡＴを含むセンス・ラッチ系と、ベリファイチェック回路ＶＣＫ（ベリファイ・結果判定系）とを有する。差動センスアンプＳＡの二つの入力ノードＩＮ，／ＩＮは、通常読み出し時には、読み出し制御信号ＲＥＡＤによりオンになるＮＭＯＳトランジスタＮ１７，Ｎ１９を介してそれぞれ、ビット線ＢＬ，／ＢＬに接続される。書き込みベリファイ或いは消去ベリファイ時に入力ノードＩＮ，／ＩＮの一方に参照電流を供給するために、参照電流源回路３０１が設けられている。
データラッチＬＡＴは、データ書き込み時は書き込みデータを保持し、読み出し時はセンスアンプＳＡにより読み出されたデータを保持するものである。消去時及び参照セル書き込み時には、このデータラッチＬＡＴに、Ｔ−ｃｅｌｌアレイ１ｔとＣ−ｃｅｌｌアレイ１ｃを順番に選択するためのデータが保持される。
データラッチＬＡＴは、センスアンプＳＡとの間でデータ転送するためのデータ転送ノードＢ，／Ｂを有する。ノードＢ，／Ｂは読み出し制御信号ＲＥＡＤにより制御されるＮＭＯＳトランジスタＮ２１，Ｎ２２を介してセンスアンプＳＡの出力ノードＯＵＴ，／ＯＵＴに接続されている。
ノードＢ，／ＢとデータラッチＬＡＴの間にはＮＭＯＳトランジスタＮ２４，Ｎ２５からなるデータ転送回路３０２が設けられている。この転送回路３０２は、前述した読み出しステップｔ１、消去ステップｖｐ０、書き込みステップｖｐｒ，ｖｐ１でオンになるように、それぞれのタイミング信号が供給される。
参照電流源回路３０１は、参照電圧Ｖｒｅｆがゲートに与えられたＮＭＯＳトランジスタＮ１０を有する。このＮＭＯＳトランジスタＮ１０は、書き込みベリファイ及び消去ベリファイ時にセンスすべきセル電流を比較判定するための参照電流を流す参照トランジスタであり、選択的にセンスアンプＳＡの入力ノードＩＮ，／ＩＮの一方に接続される。即ちＮＭＯＳトランジスタＮ１０は、参照ワード線ＲｅｆＷＬにより駆動されるＮＭＯＳトランジスタＮ１１，Ｎ１２を介し、データ転送ノード／Ｂ，Ｂにより制御されるＮＭＯＳトランジスタＮ１３，Ｎ１４を介して、センスアンプＳＡの入力ノードＩＮ，／ＩＮに接続される。
ＮＭＯＳトランジスタＮ１７，Ｎ１９には並列に、それぞれノードＢ，／Ｂにより相補的に制御されるＮＭＯＳトランジスタＮ１８，Ｎ２０が接続されている。即ち、読み出し時は、ＮＭＯＳトランジスタＮ１７，Ｎ１９がオンになり、ビット線対ＢＬ，／ＢＬがそれぞれ入力ノードＩＮ，／ＩＮに接続される。このときリファレンス電流源回路３０１はセンスアンプＳＡには接続されない。
書き込み及び消去ベリファイ時には、ＮＭＯＳトランジスタＮ１７，Ｎ１９はオフである。そしてデータラッチＬＡＴのデータに従って、ＮＭＯＳトランジスタＮ１８，Ｎ２０の一方がオンになり、また参照電流源回路３０１ではＮＭＯＳトランジスタＮ１３，Ｎ１４の一方がオンになる。これにより、ビット線対ＢＬ，／ＢＬの一方がセンスアンプＳＡの一つの入力ノードに接続され、他方の入力ノードにはリファレンス電流源であるＮＭＯＳトランジスタ（参照トランジスタ ）Ｎ１０が接続される。
入力ノードＩＮ，／ＩＮには、センス結果を帰還してその一方を強制的にＶｓｓにリセットするためのＮＭＯＳトランジスタＮ１５，Ｎ１６が設けられ、またビット線ＢＬ，／ＢＬには、ノードＢ，Ｂにより選択的に制御されるプルアップ用ＮＭＯＳトランジスタＮ２３，Ｎ２４が接続されている。
この実施の形態において、センスアンプＳＡが電流検出型の差動アンプであること及び、通常のデータ読み出しにはペアセルのセル電流差の検出を行うこと、が高速読み出しを可能としている。通常のＮＡＮＤ型フラッシュメモリのセンスアンプは、ビット線をプリチャージした後、選択セルによりそのビット線をディスチャージさせる動作を行う。選択セルがオフ（例えばデータ“０”）の場合は、ビット線は放電されず、選択セルがオン（例えばデータ“１”）の場合はビット線が放電される。従って一定時間のビット線放電動作の後、ビット線電位を検出することによって、データを判定することができる。
しかしこのセンスアンプ方式では、セル電流が小さくなる程、またビット線容量が大きくなる程、データ判定のために長いビット線放電時間を必要とし、高速読み出しができなくなる。特に、多値記憶を行う場合には、複数回のセンス動作を必要とするために、読み出しの高速性能を如何に確保するかが重要な課題になる。
この実施の形態のセンスアンプＳＡは、ペアを構成する情報セルＴ−ｃｅｌｌ又はＣ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのセル電流の差を、ビット線対の間で差動検出する。後に詳細に説明するが、書き込みや消去のベリファイ読み出しには、参照電流源回路を用い、ベリファイすべきセルが接続されたビット線対の一方と参照トランジスタとの間で、セル電流差の検出を行う。この場合には、センスアンプの差動入力の負荷容量が大きく異なるために、セル電流差の検出には一定のビット線充電時間を必要とする。
しかし通常の読み出し時は、参照電流源回路を用いることなく、情報セルと参照セルのセル電流差を差動検出するので、センスアンプ差動入力端での容量バランスがとれている。従って、読み出し開始（即ちセル駆動開始）初期からセル電流の大小関係が決まり、開始後早い段階でセンスアンプを活性にしても、誤センスすることはない。従って、極めて短時間でデータセンスすることが可能であり、特に多値記憶方式での高速読み出し性能を実現する上で重要になる。
更に、電流検出型差動センスアンプは、微小なセル電流差を確実に検出することができる。このことは特に、多値データ記憶を行う場合にしきい値電圧レベル差を小さく設定しても、確実にデータをセンスできることを意味する。即ちこの実施の形態のデータセンス方式は、多値データレベルが多い場合でも、十分なデータマージンを確保することを可能にする。
図２２は、その様なセンスアンプＳＡの具体的な構成例を示している。このセンスアンプＳＡは、一種のＣＭＯＳフリップフロップ３１１を主体として構成されるが、通常のフリップフロップではない。
ゲートＧＡが共通接続されて直接接続されたＰＭＯＳトランジスタＰ２３とＮＭＯＳトランジスタＮ６１の共通ドレインは、一方の出力ノードＯＵＴに接続されている。同じくゲートＧＢが共通接続されて直列接続されたＰＭＯＳトランジスタＰ２４とＮＭＯＳトランジスタＮ６２の共通ドレインは、他方の出力ノード／ＯＵＴに接続されている。これらの共通ゲートＧＡ，ＧＢは、出力ノード／ＯＵＴ，ＯＵＴに交差接続されている。
ＰＭＯＳトランジスタＰ２３，Ｐ２４はそれぞれＰＭＯＳトランジスタＰ２１，Ｐ２２を介し、電源スイッチとしてのＰＭＯＳトランジスタＰ２０を介して、電源端子Ｖｄｄに接続されている。ＰＭＯＳトランジスタＰ２１，Ｐ２２のゲートはそれぞれ共通ゲートＧＡ，ＧＢに接続されている。
ＮＭＯＳトランジスタＮ６１，Ｎ６２のソースは接地端子Ｖｓｓに接続されている。共通ゲートＧＡ，ＧＢは、活性化用ＮＭＯＳトランジスタＮ６３，Ｎ６４を介して接地端子Ｖｓｓに接続されている。
直列接続されたＰＭＯＳトランジスタＰ２１，Ｐ２３の接続ノードＮＡ、同じく直列接続されたＰＭＯＳトランジスタＰ２２，Ｐ２４の接続ノードＮＢがそれぞれセル電流の入力ノードとなる。具体的に図２２の例では、ビット線ＴＢＬに接続される側の入力ノードＩＮとＮＡとの間及び、ビット線ＣＢＬに接続される側のノード／ＩＮとＮＢの間にそれぞれ、ＰＭＯＳトランジスタＰ２７，Ｐ２８によるカレントミラー回路３１２及び、ＰＭＯＳトランジスタＰ２９，Ｐ３０によるカレントミラー回路３１３が配置されている。これらのカレントミラー回路３１２，３１３によって、セル電流に対応するレプリカ電流がノードＮＡ，ＮＢに供給される。
ＰＭＯＳトランジスタＰ２７，Ｐ２８，Ｐ２９，Ｐ３０のドレインと接地端子Ｖｓｓの間にそれぞれ接続されたＮＭＯＳトランジスタＮ７１，Ｎ７２，Ｎ７３，Ｎ７４は、初期化信号ＥＱにより制御される。即ちセンス開始前に、ＥＱ＝“Ｈ”によって、ノードＮＡ，ＮＢをＶｓｓに初期化することができる。
入力ノードＩＮ／ＩＮには、センス結果を帰還してこれらのノードを制御するための帰還回路３１４，３１５が設けられている。即ち、入力ノードＩＮとＮＡの間及び、入力ノード／ＩＮとＮＢの間には、出力ノードＯＵＴ，／ＯＵＴによりゲートが制御されるＰＭＯＳトランジスタＰ２５，Ｐ２６が介在させている。入力ノードＩＮ，／ＩＮにはそれぞれ、ゲートが出力ノードＯＵＴ，／ＯＵＴにより制御される、ソースがＶｓｓに接続されたＮＭＯＳトランジスタＮ６５，Ｎ６６が接続されている。
このセンスアンプＳＡの動作を説明すると、次の通りである。通常の読み出し動作では、図２０に示すリファレンス電流源３０１は用いられない。／ＡＣＣ＝“Ｈ”，／ＳＥ＝“Ｈ”の非活性状態では、ＮＭＯＳトランジスタＮ６３，Ｎ６４がオンであり、出力ノードＯＵＴ，／ＯＵＴ及び共通ゲートノードＧＡ，ＧＢは、Ｖｓｓに保持されている。
二つのセルアレイの対をなすワード線ＴＷＬ又はＣＷＬと参照ワード線ＲＷＬが選択され、一対のビット線ＢＬ，／ＢＬが入力ノードＩＮ，／ＩＮに接続されるときに、／ＡＣＣ＝“Ｌ”、その後少し遅れて／ＳＥ＝“Ｌ”となり、センスアンプＳＡが活性化される。このとき、選択された二つセルＴ−ｃｅｌｌ（又はＣ−ｃｅｌｌ）とＲ−ｃｅｌｌのセル電流がそれぞれノードＮＡ，ＮＢに供給される。
センスアンプ活性化直後、ＮＭＯＳトランジスタＮ６１，Ｎ６２は共にオフであるが、ＶｓｓにリセットされていたノードＯＵＴ（＝ＧＢ），／ＯＵＴ（ＧＡ）は、電源からの電流とこれに重なるセル電流により充電される。セル電流差により、出力ノードＯＵＴ，／ＯＵＴの間（従ってゲートノードＧＡ，ＧＢの間）に電位差が生じると、フリップフロップ３１１では、出力ノードＯＵＴ，／ＯＵＴの差電圧を増幅する正帰還動作が行われ、その差電圧は急速に拡大する。
例えば、ＯＵＴ（ＧＢ）が／ＯＵＴ（ＧＡ）より低いとすると、／ＳＥからの正帰還動作により、ＮＭＯＳトランジスタＮ６１がオン、ＮＭＯＳトランジスタＮ６２がオフ、ＰＭＯＳトランジスタＰ２２，Ｐ２４がオン、ＰＭＯＳトランジスタＰ２１，Ｐ２３がオフとなって、出力ノードＯＵＴ，／ＯＵＴはそれぞれ、Ｖｓｓ，Ｖｄｄになる。
このような電流検出方式により、情報セルと参照セルのセル電流差を短時間でセンスすることができる。出力ノードＯＵＴ，／ＯＵＴの一方がＶｓｓ、他方がＶｄｄになると、ＮＭＯＳトランジスタＮ６５，Ｎ６６の一方がオンになり、入力ノードＩＮ，／ＩＮの一方をＶｓｓにする帰還制御が行われる。これは書き込みベリファイ時に、ベリファイ読み出し結果に応じて、ビット線制御を行う必要があるためである。
以上のようにこのセンスアンプＳＡは、トランジスタＮ６３，Ｎ６４からの正帰還動作によりセル電流差を短時間で検出することでき、高速の読み出しが可能になる。しかも、フリップフロップ３１３は貫通電流が流れないので、消費電力も少ない。
図２３は、基本的に図２２と同様のフリップフロップ３１１を用いるが、より簡単化したセンスアンプＳＡの例である。ここでは図２２の回路で用いられているカレントミラー回路３１２，３１３が省略されている。カレントミラー回路を用いてノードＮＡ，ＮＢにレプリカ電流を入れる場合には、電源電流に対してセル電流を加算することになるのに対し、直接セル電流を入れる場合には減算になる。従って、図２２とは逆に、入力ノードＩＮ，／ＩＮをそれぞれノードＮＢ，ＮＡに接続している。
ノードＮＡ，ＮＢには、電源スイッチＰＭＯＳトランジスタＰ２０と相補的にオンオフされるリセットＮＭＯＳトランジスタＮ６７，Ｎ６８が接続されている。これにより、センス前にノードＮＡ，ＮＢはＶｓｓに設定される。帰還回路３１４，３１５は、ＮＭＯＳトランジスタＮ６５，Ｎ６６のみであり、出力ノードＯＵＴ，／ＯＵＴの“Ｈ”，“Ｌ”が確定すると、入力ノードＩＮ，／ＩＮの一方を“Ｌ”＝Ｖｓｓにする動作が行われる。
図２４は、図２０におけるベリファイチェック回路ＶＣＫの具体構成を示している。このベリファイチェック回路ＶＣＫは、書き込み又は消去ベリファイ時、センスアンプ出力ノードＯＵＴ，／ＯＵＴにベリファイ読み出しされたデータが、ノードＢ，／Ｂに読み出されるデータラッチＨＢＬ又はＬＢＬの期待値データと一致するか否かを判定するデータ比較回路３２０を用いている。
消去ベリファイと書き込みベリファイとでは期待セル状態が異なる。即ち消去ベリファイでは、セルのしきい値電圧が十分に下がったことを検証するのに対し、書き込みベリファイではセルのしきい値電圧があるレベルまで上がったことを検証する。具体的に、消去ベリファイでは、ノードＢと／ＯＵＴの間又は、／ＢとＯＵＴ間が逆論理となることを検出して完了とし、書き込みベリファイでは、ノードＢと／ＯＵＴの間又は、／ＢとＯＵＴ間が同じ論理となることを検出して完了とする必要がある。
このために、チェック入力信号ＩＮＱｉにより制御される相補的にオンオフさせるＰＭＯＳトランジスタＰ４１とＮＭＯＳトランジスタＮ８９の間に、４つの電流経路が配置されている。
ノードＯＵＴ及び／Ｂにそれぞれのゲートが接続されたＮＭＯＳトランジスタＮ８１及びＮ８２の間に、書き込みベリファイ時のチェック信号ＰＲＱが入るＮＭＯＳトランジスタＮ８３を介在させた第１の経路及び、ノード／ＯＵＴ及びＢにそれぞれのゲートが接続されたＮＭＯＳトランジスタＮ８４及びＮ８５の間に、書き込みベリファイ時のチェック信号ＰＲＱが入るＮＭＯＳトランジスタＮ８６を介在させた第２の経路が書き込みベリファイ時のデータ比較回路を構成する。
ＮＭＯＳトランジスタＮ８１及びＮ８５とこれらの間に消去ベリファイ時のチェック信号ＥＲＱが入るＮＭＯＳトランジスタＮ８７を介在させた第３の経路及び、ＮＭＯＳトランジスタＮ８４及びＮ８２とこれらの間に同チェック信号ＥＲＱが入るＮＭＯＳトランジスタＮ８８を介在させた第４の経路が、消去ベリファイ時のデータ比較回路を構成する。
ソースが電源に接続されたＰＭＯＳトランジスタＰ４１のドレインノードＮＣｉは、ＩＮＱｉ＝“Ｌ”の間“Ｈ”レベルに充電される。そして、ＩＮＱｉ＝“Ｈ”を入力したときに、ベリファイ読み出しデータが期待値になったときに、このノードＮＣｉが“Ｌ”レベルに放電される。このノードＮＣｉの“Ｌ”レベル遷移を受けて、インバータ３２１がＦＩＮｉ＝“Ｈ”を出力する。
実際には、図２５に示すように、同時に読み出しされる１ページ内の全センスユニット内のベリファイチェック回路ＶＣＫｉが、チェック出力ＦＩＱｉが次のチェック入力ＩＮＱｉ＋１となるように、ドミノ倒し接続される。ベリファイ判定時、最初のベリファイチェック回路ＶＣＫ０にチェック入力ＩＮＱｏ＝“Ｈ”を入れる。１ページ内に書き込み或いは消去不十分のセルが一つでもあると、最終チェック出力ＦＩＮｎ−１は“Ｌ”である。１ページ内の全セルの書き込み或いは消去が十分である場合に初めて、ＦＩＮｎ−１＝“Ｈ”が得られ、これが書き込み或いは消去完了を示すパスフラグ信号となる。
次に上述したセンスユニットに即して、具体的なデータ読み出し、ベリファイ消去及びベリファイ書き込みの動作を説明する。
（読み出し）
データ読み出しは、前述のように１回の読み出しステップｔ１で行われる。ビット線ＢＬ側の選択ワード線ＴＷＬとビット線／ＢＬ側の参照ワード線ＲＷＬにより、情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌが選択されて、それぞれに読み出し電圧Ｒ１とＲｒが与えられる。データが“０”であれば、ビット線ＢＬ側のレベル低下がヒット線／ＢＬのそれより小さく、ＯＵＴ＝“Ｌ”，／ＯＵＴ＝“Ｈ”が得られる。
ビット線／ＢＬ側の選択ワード線ＣＷＬとビット線ＢＬ側の参照ワード線ＲＷＬにより、情報セルＣ−ｃｅｌｌと参照セルＲ−ｃｅｌｌが選択された場合も同様に、それぞれに読み出し電圧Ｒ１とＲｒが与えられる。この場合、Ｔ−ｃｅｌｌとは逆論理データとしてセンスされる。
この実施の形態の読み出し法では、ペアセルのセル電流差を差動検出するため、高速の読み出しが可能である。例えば、後に説明するベリファイ読み出しでは、セル電流をセンスアンプ回路付属の参照トランジスタＮ１０のそれと比較する。この場合には、センスアンプの差動入力ノードの一方のみにビット線が接続されるため、差動入力ノードの負荷容量のアンバランスが大きい。従って、データセンスのためには、ビット線容量の充電時間の経過を待ってＤＣ電流を比較しなければならない。
これに対して通常読み出し動作では、２つのセルがつながるビット線対の間でセル電流差を検出するので、センスアンプ差動入力ノードの負荷バランスがとれている。従って、ビット線の充電時間を待つ必要はなく、極めて短時間でのデータセンスが可能であり、通常のＮＡＮＤフラッシュメモリに比べて、高速の読み出しが可能になる。
（ベリファイ消去）
データ消去は、消去単位内の全セルに消去電圧を印加する動作と、その消去状態を確認するベリファイ動作との繰り返しにより行う。データ消去は、ＮＡＮＤブロックを最小の消去単位として、必要なら図４に示すバンクを消去単位として行われる。
消去動作はセルをしきい値レベルＬ０に設定する動作である。そのため選択ブロック内の全ワード線をＶｓｓとし、セルアレイが形成されたウェルに大きな消去電圧Ｖｅｒａを与えて、全セルのフローティングゲートから電子を抜き去る。
消去ベリファイは、図７及び図８に示す読み出し電圧Ｐ０を、選択ブロックの全ワード線に与えた読み出し動作により、ブロック単位で行われる。消去ベリファイには、センスユニット３０において、セル電流をリファレンス電流源回路３０１によるリファレンス電流と比較する必要がある。このため、Ｔ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイとを別々のタイミングでベリファイ読み出しする必要がある。
即ちデータラッチＬＡＴに“１”を保持した消去ベリファイと、“０”を保持した消去ベリファイとを要する。例えば図２１に示すように、図１０に示した消去ステップｖｐ０は、二つのベリファイ消去ステップｖｐ０（１），ｖｐ０（２）に分けられる。
ステップｖｐ０（１）は、データラッチＬＡＴにセットした“１”データに基づいて、Ｔ−ｃｅｌｌアレイ１ｔに対してベリファイ消去を行う。ステップｖｐ０（２）は、データラッチＬＡＴにセットしたデータ“０”に基づいてＣ−ｃｅｌｌアレイ１ｃに対してベリファイ消去を行う。消去ベリファイ電圧Ｐ０を選択ブロックのワード線に与える時に同時に、参照ワード線ＲｅｆＷＬに“Ｈ”が与えられ、ベリファイ消去ステップｖｐ０（１），（２）に応じて、参照トランジスタＮ１０が入力ノード／ＩＮ，ＩＮに接続される。
参照セルＲ−ｃｅｌｌには、消去後引き続いて、データラッチＬＡＴが保持するデータを利用して、参照しきい値レベルの書き込みが行われる。参照セルブロックは、センスアンプ回路の両側に一つずつあるから、それらを順次書き込む。そのために、図１０に示した参照セル書き込みステップｖｐｒは、図２１に示すように、データラッチＬＡＴの異なる保持データを用いた二つの書き込みステップｖｐｒ（１），（２）に分けられる。
具体的には、参照セルブロック内の参照ワード線を一つずつ選択して、それぞれについて書き込み電圧印加と消去ベリファイが行われる。書き込み時、選択されたワード線に書き込み電圧Ｖｐｇｍを印加し、残りのワード線に書き込みパス電圧Ｖｐａｓｓを印加する。同時に選択されるビット線に与えられる書き込みデータは全て“０”データであって、これらのビット線につながる参照セルに対して“０”書き込みが行われる。
書き込みベリファイは、選択ワード線に図７及び図８に示すベリファイ電圧Ｐｒを用いた読み出し動作である。同時に参照ワード線ＲｅｆＷＬに“Ｈ”が与えられ、ベリファイ書き込みステップｖｐｒ（１），ｖｐｒ（２）に応じて、参照セルＮ１０が入力ノード／ＩＮ，ＩＮに接続される。
（ベリファイ書き込み）
データ書き込みは図１０に示したように、書き込みデータに応じて、消去レベルＬ０にある情報セルＴ−ｃｅｌｌ又はＣ−ｃｅｌｌにレベルＬ１を書き込むステップｖｐ１として行われる。
書き込みは、例えばあるページバンク内で全センスアンプユニットに同時に接続されるセルの集合（具体的には、１ワード線ＴＷＬ（又はＣＷＬ）と、ビット線選択回路３１ｔ（又は３１ｃ）により同時に選択される複数のビット線ＢＬ（又は／ＢＬ）により選択されるセル集合）を書き込み単位（１ページ）として行われる。
まず書き込みデータがデータラッチＬＡＴにロードされる。このとき、“０”書き込みデータが“１”データとしてロードされる点に注意する必要がある。これにより、ノードＢ，／Ｂの“１”側のビット線がセンスアンプユニットの一方の入力ノードに接続され、他方の入力ノードには参照トランジスタＮ１０が接続される。センスユニットにつながったビット線は、センスユニットを介してＶｓｓにセットされ（“０”書き込み）、他方のビット線はＶｄｄ−Ｖｔｈにセットされる（書き込み禁止）。このビット線電圧セットにより、書き込み電圧印加時、“０”データが与えられた選択セルでフローティングゲートに電子注入が生じるように、予めＮＡＮＤセルチャネルが書き込みデータにより電位設定される。
その後、選択ワード線ＴＷＬ（又はＣＷＬ）に書き込み電圧Ｖｐｇｍを印加する書き込み動作が行われる。ＮＡＮＤブロック内の非選択ワード線には、非選択セルで書き込みが起こらないように、必要な書き込みパス電圧Ｖｐａｓｓを与える。
書き込みベリファイは、選択ワード線に図７及び図８に示すベリファイ電圧Ｐ１を用いた読み出し動作である。同時に参照電流源回路３０１の参照ワード線ＲｅｆＷＬに“Ｈ”が与えられ、参照トランジスタＮ１０が入力ノード／ＩＮ，ＩＮの一方に接続される。
情報セルと参照トランジスタの電流の比較によりデータセンスされるが、“０”書き込みセルのしきい値電圧が十分上昇していなければ、センス結果はビット線をＶｓｓとし、十分にしきい値電圧が上昇していれば、ビット線はＶｄｄ−Ｖｔｈとなる。従って、“０”書き込みセルのしきい値電圧が十分に上昇したら、センス後、ノードＢとセンスアンプ出力ノードＯＵＴの間、及びノード／Ｂとセンスアンプ出力ノード／ＯＵＴの間が逆論理となる。これを書き込み完了の判定に利用することができる。
書き込み不十分と判定された情報セルに対しては、センスデータＶｓｓにより再度“０”書き込みのＮＡＮＤセルチャネル電圧制御と書き込み電圧印加が行われる。以上の動作が、全てのセンスユニットで書き込み完了となるまで繰り返される。
なお上述のように、書き込みデータと読み出しデータとは論理反転されるから、センスアンプ回路とチップ外部との間ではデータ転送のインタフェース回路を考慮することが必要になる。
［４値データ記憶方式（その１）の詳細］
センスユニット３０を構成するセンスアンプＳＡ及びベリファイチェック回路ＶＣＫは、２値データ記憶の場合と同じであり、４値データ記憶の場合にはセンスユニット３０に少なくとも二つのデータラッチが用意される。以下では、センスアンプＳＡ及びベリファイチェック回路ＶＣＫは省略して、データラッチ回路部のみに着目したセンスユニット３０を参照しながら、データ読み出し、消去及び書き込みの動作を順次説明する。
（読み出し）
図２６は、センスユニット３０のデータ読み出し系に係わるデータラッチ回路構成を示している。データノードＢは、先の２値データ記憶の場合と同様に、読み出し時センスアンプの出力ノードＯＵＴに接続される。４値データ記憶では、上位ビットＨＢと下位ビットＬＢ書き込みが必要となり、それらの書き込みデータ保持のために二つのデータラッチＨＢＬ，ＬＢＬが用いられる。但しデータ読み出し時には、図２６に示すように、これらのラッチＨＢＬ，ＬＢＬは縦属接続されて、２ビットのシフトレジスタが構成される。
これは、上位ビットデータ及び下位ビットデータを互いに独立に読み出すための手段である。即ち図１６から明らかなように、上位ビットデータＨＢは、サイクルｔ１での“０”又は“１”である。下位ビットデータＬＢは、サイクルｔ２及びｔ３を通して得られる“１”データ数が奇数の場合は“１”であり、偶数の場合“０”である。従って、上位ビットデータと下位ビットデータは、共に２ビットシフトレジスタの動作により“１”データ数の偶奇性を判定することで、互いに独立に読み出すことが可能になる。
具体的には、上側のデータラッチＨＢＬが最終的な読み出しデータを保持するものとする。このデータラッチＨＢＬのデータノードは、カラム選択信号ＣＳＬにより駆動されるカラムゲートＮ４１，Ｎ４２を介してデータ線ＤＱ，／ＤＱに接続される。
データラッチＨＢＬは、初期状態ではデータ“０”状態にリセットされる。具体的には、リセット信号ＲＳにより制御されるリセット用ＮＭＯＳトランジスタＮ３０により、データラッチＬＢＬがデータ“１”状態（ＬＢ＝“Ｈ”）にリセットされ、これを受けてデータラッチＨＢＬがデータ“０”（ＨＢ＝“Ｌ”）になる。
データラッチＨＢＬ，ＬＢＬからなるシフトレジスタのデータ転送を制御する相補クロックＣＬＫ，／ＣＬＫは、ステップｔ１，ｔ２，ｔ３を駆動する信号のＯＲで決まり、その発生ステップは、図２７のようになる。
図２８は、読み出しサイクルｔ１−ｔ３のワード線ＴＷＬ（ＣＷＬ）と参照ワード線ＲＷＬの駆動波形及びクロックＣＬＫの波形を示している。上位ビット読み出しサイクルｔ１では、図１３に示したように、Ｔ−ｃｅｌｌアレイ（又はＣ−ｃｅｌｌアレイ）のワード線ＴＷＬ（又はＣＷＬ）に読み出し電圧Ｒ１を、参照ワード線ＲＷＬに読み出し電圧Ｒｒを与える。上位ビットＨＢが“０”の場合、Ｔ−ｃｅｌｌのセル電流がＲ−ｃｅｌｌのそれより小さく、“１”の場合は、セル電流は逆になる。
下位ビット読み出しサイクルｔ２，ｔ３ではそれぞれ、ワード線ＴＷＬ（又はＣＷＬ）に読み出し電圧Ｒ２，Ｒ３を与える。参照ワード線ＲＷＬはサイクルｔ１と同じ読み出し電圧Ｒｒである。サイクルｔ２では、下位ビットＬＢが“０”であれば、ビット線ＢＬがビット線／ＢＬより高レベルになり（データ“００”）、下位ビットＬＢが“１”であれば、逆データになる（データ“０１”）。サイクルｔ３では、その関係が逆になる。
読み出しサイクルｔ１−ｔ３を連続的に実行するのであれば、破線で示したように、参照ワード線ＲＷＬの読み出し電圧Ｒｒをサイクルｔ１−ｔ３を通して与えることができる。また、ワード線ＴＷＬに与える読み出し電圧も、図２８ではサイクルの切れ目で一旦Ｖｓｓにしているが、破線で示すように切り換えることもできる。ただし、図２８では示していないが、センスアンプは各サイクルｔ１，ｔ２，ｔ３毎に、一旦非活性にした後活性化することが必要である。
読み出しサイクルｔ１−ｔ３は必ずしも連続する必要はなく、上位ビットＨＢ読み出しのみであれば、サイクルｔ１だけでよいし、下位ビットＬＢのみの読み出しであれば、サイクルｔ２及びｔ３が行われればよい。またサイクルｔ２とｔ３の順序は問わない。
読み出しサイクルｔ１でのセンスデータは、サイクルｔ１に同期したクロックＣＬＫ＝“Ｈ”，／ＣＬＫ＝“Ｌ”により、ノードＢを介してデータラッチＬＢＬに与えられ、これが／ＣＬＫ＝“Ｈ”によりデータラッチＨＢＬにシフトされて、ＨＢＬとＬＢＬのデータが一致する。
即ちノードＢに読み出されるデータ“０”，“１”に応じて、データラッチＨＢＬのデータは“０”，“１”となり、これが上位ビットデータＨＢとなる。このＨＢデータはカラム選択信号ＣＳＬによりデータ線ＤＱ，／ＤＱに出力することができる。
下位ビットＬＢの読み出しも同様で、２ステップｔ２，ｔ３でデータシフト動作が制御される。２ステップｔ２，ｔ３のいずれか一方のみで“１”がセンスされれば（即ち“１”の数が奇数）、データラッチＨＢＬは最終的に“１”となる。２ステップｔ２，ｔ３で“０”が連続し或いは“１”が連続すれば（即ち“１”の数が偶数）、データラッチＨＢＬは“０”になる。
以上のように、ステップｔ１で上位ビットＨＢの“０”と“１”が確定し、ステップｔ２とｔ３では、上位ビットの如何に拘わらず、下位ビットＬＢの“０”と“１”が確定する。
この実施の形態の読み出し法では、センスアンプの負荷バランスがとれた状態で、セル電流差を差動検出するため、高速の読み出しが可能である。即ち、センスアンプの負荷バランスがとれているために、ビット線を予備充電する時間を必要とせず、極めて短時間でのデータセンスが可能である。
図２９は、３Ｖ電源システムでのシミュレーションによる読み出し動作波形を示している。ここでは、データが（ＨＢ，ＬＢ）＝（１，１）の場合について、下位ビット読み出しの２サイクルｔ２，ｔ３の波形を示している。
２サイクルを通して参照ワード線ＲＷＬには昇圧された約４．５Ｖの読み出し電圧Ｒｒを与え、ワード線ＴＷＬにはサイクルｔ２で電源電圧より少し昇圧された読み出し電圧Ｒ２を、サイクルｔ３で電源電圧より低い読み出し電圧Ｒ３を与えている。Ｖｒｅａｄは、選択ブロック内の非選択ワード線に与える約５Ｖに昇圧された読み出しパス電圧である。
各ワード線を所定電圧に設定すると共に、センスアンプ活性化信号／ＳＥを“Ｌ”にした後、クロックＣＬＫ（ｔ２）が立ち上げられる。サイクルｔ２，ｔ３の間でセンスアンプは一旦非活性化される。その後ワード線レベルを設定した後、再度センスアンプが活性化され、次いでクロックＣＬＫ（ｔ３）が立ち上げられる。
最初のサイクルｔ２でデータ“１”（ＯＵＴ＝“Ｈ”）が得られ、次のサイクルｔ３でデータ“０”（ＯＵＴ＝“Ｌ”）が得られている。従ってデータラッチＨＢＬは最終的にデータ“１”となり、図２９ではその結果が出力線／ＤＱ＝“０”（＝“Ｌ”）として読み出されている。
図２９の結果では、ワード線の立ち上がりから約２６ｎｓで、２サイクルの下位ビット読み出しデータが出力されている。従って、ワード線の立ち上がりが十分に速ければ、従来にない高速の読み出しが可能であることが分かる。
（ベリファイ消去）
図３０は、センスユニット３０のベリファイ消去に係わるデータラッチ回路構成を示している。データ消去は、消去単位内の全セルに消去電圧を印加する動作と、その消去状態を確認するベリファイ動作との繰り返しにより行う。例えば、図３２に示すように複数個のＮＡＮＤブロックを消去単位とすることができる。或いは１個ずつのＮＡＮＤブロックを消去単位とすることもできる。
消去動作はセルを最下位しきい値レベルＬ０に設定する動作である。そのため選択ブロック内の全ワード線をＶｓｓとし、セルアレイが形成されたウェルに大きな消去電圧Ｖｅｒａを与えて、全セルのフローティングゲートから電子を抜き去る。
センスアンプユニットの両側の全てのビット線ＢＬ，／ＢＬに接続されたセルのデータ消去を同時に行うが、消去ベリファイには、前述したセンスユニット３０において、セル電流をリファレンス電流源回路３０１によるリファレンス電流と比較する必要がある。このため、ビット線ＢＬ側のセルアレイ１ｔとビット線／ＢＬ側のセルアレイ１ｃとを別々のタイミングでベリファイ読み出しする必要がある。
このために、二つのデータラッチＨＢＬ，ＬＢＬに相補データを保持して、これによりセルアレイ１ｔ，１ｃが順次選択されるようにする。例えば、データラッチＨＢＬ，ＬＢＬにはそれぞれ“０”，“１”データをラッチする。図３０では、図２６に示した読み出し系におけるようなデータラッチＨＢＬ，ＬＢＬ間の縦属接続は行われない。従ってここでは説明の便宜上、データラッチＨＢＬに“０”データを保持させるための、リセット信号ＲＳにより制御されるリセットトランジスタＮ３０ａと、データラッチＬＢＬに“１”データを保持させるための、リセット信号ＲＳ２により制御されるリセットトランジスタＮ３０ｂとを示している。実際には、図２６で説明したように、一つのリセット回路で、ＬＢＬ，ＨＢＬを相補的データ状態にリセットすることができるように構成されている。
図１７に示す消去ステップｖｐ０は、二つのベリファイ消去ステップｐ０（１），ｖｐ０（２）に分けられる。図３１に示すように、ステップｖｐ０（１）は、データラッチＨＢＬにセットした“０”データに基づいてビット線ＢＬ側のセルアレイ１ｔに対してベリファイ消去を行う。ステップｖｐ０（２）は、データラッチＬＢＬにセットしたデータ“１”に基づいて反対側のセルアレイ１ｃに対してベリファイ消去を行う。
ビット線ＢＬ，／ＢＬの接続及び切り離し制御を行うノードＢ，／Ｂには、読み出し時（ＲＥＡＤ＝“１”）にはオフになり、それ以外ではノードＢ，／Ｂの一方をＶｄｄに充電するための充電回路３１０，３１１が設けられている。
ステップｖｐ０（１）では、転送ＮＭＯＳトランジスタＮ３１，Ｎ３２がオンにされる。これにより、ノードＢ，／Ｂを介してビット線ＢＬ，／ＢＬの一方がセンスアンプの入力ノードに接続され、他方は切り離される。
ステップｖｐ０（２）では、転送ＮＭＯＳトランジスタＮ３３，Ｎ３４になる。このとき、データラッチＨＢＬにより制御される転送ＮＭＯＳトランジスタＮ３５，Ｎ３６がオンになる。
但しこれらのセルアレイ選択は逆であってもよい。即ちＨＢＬ＝“１”，“ＬＢＬ”＝“０”として、ステップｖｐ０（１）でセルアレイ１ｃを選択し、ステップｖｐ０（２）でセルアレイ１ｔを選択してもよい。この場合、データラッチＬＢＬ側では、転送ＮＭＯＳトランジスタＮ３７，Ｎ３８が、ＮＭＯＳトランジスタＮ３３，Ｎ３４と共にオンになる。
具体的なベリファイ消去動作を図３３及び図３４を参照して説明する。コマンド入力に続いてアドレスを入力して、消去単位を選択する（ステップＳ１）。前述のように消去単位は、少なくとも１ＮＡＮＤブロックであり、好ましくは複数ＮＡＮＤブロックである。
次に、ＲＥＡＤ＝“１”，ＲＳ＝ＲＳ２＝“１”として、センスユニット３０内のデータラッチＨＢＬ，ＬＢＬに相補データをセットする（ステップＳ２）。図３０の例では、ＨＢＬ＝“０”，ＬＢＬ＝“１”にセットされる。
次に、消去単位が複数のＮＡＮＤブロックの場合、ブロックを選択して（ステップＳ３）、ベリファイ消去動作に移る。選択ブロックがビット線ＢＬ側であるか否かを判断し（ステップＳ４）、ＹＥＳであれば、ｖｐ０（１）＝“１”として、ビット線ＢＬ側のセルアレイの消去ベリファイを行い（ステップＳ５）、消去不足のセルがある場合（ベリファイが“Ｆａｉｌ”）、消去電圧印加を行う（ステップＳ６）。ステップＳ４の判定がＮＯであれば、ｖｐ０（２）＝“１”として、ビット線／ＢＬ側のセルアレイの消去ベリファイを行い（ステップＳ７）、消去不足のセルがある場合、消去電圧印加を行う（ステップＳ８）。
ベリファイがパスするまで、以上のベリファイ読み出しと消去が繰り返される。ベリファイがパスしたら、全選択ブロックの消去が終了したか否かを判定し（ステップＳ９）、ＮＯであれば、次のブロックを選択して（ステップＳ３）、以下同様のベリファイ消去を、全ブロックが終了するまで繰り返す。
なお消去ベリファイ読み出しは、ＮＡＮＤブロック単位で、そのＮＡＮＤブロック内の全ワード線にＶｓｓ（ベリファイ電圧Ｐ０）を与えて行われる。選択されたＮＡＮＤブロックのセルが全て、ベリファイ電圧Ｐ０より低い負のしきい値電圧になっていれば、リファレンス電流より大きなセル電流が流れて、消去が確認される。
ステップＳ５或いはＳ７での消去ベリファイチェックは、前述の２値記憶の場合のセンスユニットで説明したと同じベリファイチェック回路ＶＣＫにより行われる。同時に動作する全センスユニット３０で消去が完了すれば、ＦＩＮｎ−１＝“Ｈ”（パスフラグ出力）が得られる。
図３４は、ベリファイ読み出しステップＳ５及びＳ７の具体的なフローを示している。まずセンスアンプをリセットし、読み出し制御信号をＲＥＡＤ＝“０”とし、選択されているＮＡＮＤブロックの全ワード線をＶｓｓとし、リファレンスワード線ＲｅｆＷＬを“１”とする（ステップＳ１１）。これにより、センスアンプ入力ノードＩＮ，／ＩＮの一方に、ビット線が接続され、他方にリファレンスセルが接続される。
その後センスアンプＳＡを活性化する（ステップＳ１２）。次いで、ＰＲＱ＝“０”，ＥＲＱ＝“１”，ＩＮＱ０＝“１”を与えて、ベリファイチェック回路ＶＣＫを消去ベリファイモードで動作させる（ステップＳ１３）。ＦＩＮｎ−１＝“１”になったか否かによりパス又はフェイルを判定する（ステップＳ１４）。フェイルであれば、消去が行われる。パスであればセンスアンプＳＡをリセットする（ステップＳ１５）。
（参照セル書き込み）
参照セルＲ−ｃｅｌｌのＮＡＮＤブロックを含めてデータ消去した後、参照セルのＮＡＮＤブロックに、しきい値電圧レベルＬ４を書き込む動作が必要である。参照セルＮＡＮＤブロック書き込み動作は、そのブロック内のワード線を一つずつ選択し、書き込み電圧Ｖｐｇｍを印加して、浮遊ゲートに電子を注入する動作として行われる。この場合も書き込み電圧印加とベリファイを繰り返す。情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの書き込みと異なり、１ページ分の書き込みデータがオール“０”、即ち同時に選択されるセルに全てセル状態としての“０”書き込みが行われることになる。
ビット線ＢＬ側と／ＢＬ側にそれぞれ一つずつ参照セルＮＡＮＤブロックが設定されることが必要である。また、参照セル書き込みでは、選択された全ビット線に与えられる書き込みデータを前述のようにオール“０”とするから、センスユニットに通常のような書き込みデータのロードを必要としない。
即ちセンスユニット３０のデータラッチ系は消去の場合と同様であって、図３５のようになる。データラッチＨＢＬ，ＬＢＬに相補データを保持して、ビット線ＢＬ側、／ＢＬ側を順次選択することが行われる。
図１７に示すステップｖｐｒは、図３６に示すように、ＨＢＬにラッチされたデータ“０”によるビット線ＢＬ側の参照セル書き込みステップｖｐｒ（１）と、ＬＢＬにラッチされたデータ“１”によるビット線／ＢＬ側の参照セル書き込みステップｖｐｒ（２）とに分かれる。データ転送用トランジスタＮ３１，Ｎ３２及びＮ３３，Ｎ３４は、これらのステップｖｐｒ（１）及びｖｐｒ（２）に対応するタイミング信号により駆動される。
書き込みベリファイは、ベリファイ電圧Ｐｒを選択ワード線に与え、同時に参照ワード線ＲｅｆＷＬを立ち上げて、セル電流と参照電流との比較によりデータが“０”になることを確認する動作である。書き込み不足のセルがなくなるまで、書き込みが繰り返される。
（情報セル書き込み）
図３７は、センスユニット３０のベリファイ書き込みに係わるデータラッチ回路部を示している。データラッチＨＢＬ，ＬＢＬにはそれぞれ、上位ビット（上位ページ）データ、下位ビット（下位ページ）データが外部から書き込みデータとしてロードされる。即ちデータ線ＤＱ，／ＤＱを介して転送される上位ビット及び下位ビット書き込みデータは、カラム選択信号ＣＳＬ１及びＣＳＬ２により制御されるカラムゲートＮ４１，Ｎ４２及びＮ４３，Ｎ４４を介してデータラッチＨＢＬ及びＬＢＬに転送される。
データ書き込みは図１７に示したように、上位ビットのベリファイ書き込みステップｖｐ１と、下位ビットのベリファイ書き込みステップｖｐ２及びｖｐ３により行われる。下位ビットＬＢの書き込みの際は、上位ビットＨＢに応じてノードＢ，／Ｂにセットするデータを反転させるので、上位ビットＨＢを確定しておくことが必要である。従って、書き込みステップｖｐ１の後、読み出し動作等が割り込んだ場合には、次の書き込みステップｖｐ２，ｖｐ３を再開するに当たって、セルアレイから既に書かれている上位ビットデータを読み出して、データラッチＨＢＬに保持する動作が必要となる。
図３８は、書き込みステップｖｐ１で上位ビットＨＢの“０”，“１”が確定し、書き込みステップｖｐ２で上位ビットＨＢ＝“０”について下位ビットＬＢの“０”，“１”が確定し、更に書き込みステップｖｐ３で上位ビットＨＢ＝“１”について下位ビットＬＢの“０”，“１”が確定することを示している。
図３７の上位ビットデータ転送用トランジスタＮ３１，Ｎ３２、下位ビットデータ転送用トランジスタＮ３３，Ｎ３４及びＮ３９，Ｎ４０は、上述の書き込みステップｖｐ１，ｖｐ２，ｖｐ３に対応するタイミング信号で制御されることを示している。
書き込みは、例えばあるページバンク内で全センスアンプユニットに同時に接続される複数のビット線ＢＬ（又は／ＢＬ）と、一つのワード線ＴＷＬ（又はＣＷＬ）により選択されるセル集合を書き込み単位（１ページ）として行われる。
上位ビット書き込みと下位ビット書き込みの原理は同じであり、選択ワード線ＴＷＬ，ＣＷＬに書き込み電圧Ｖｐｇｍを印加する書き込み電圧印加動作と、その書き込み状態を確認するベリファイ読み出し動作の繰り返しにより行われる。
書き込み電圧印加時、“０”データが与えられた選択セルでフローティングゲートに電子注入が生じるように、予めＮＡＮＤセルチャネルが書き込みデータにより電位設定される。ＮＡＮＤブロック内の非選択ワード線には、非選択セルで書き込みが起こらないように、必要な書き込みパス電圧を与える。
図３９は、ページ書き込みのシーケンスを示している。書き込みコマンド入力に続いてアドレスを入力して、メインページを選択する（ステップＳ２１）。続いて、選択ページに対応する参照セル、即ち選択されたビット線とはセンスアンプ回路を挟んで反対側のビット線の参照セルＲ−ｃｅｌｌが書かれているかいないかの書き込みベリファイを行い（ステップＳ２２）、書き込まれていなければ、書き込みを行う（ステップＳ２３）。
参照セルの書き込みが確認されたら、次のステップに移る。 ここでは、書き込みシーケンスが例えば同じページバンクに対する読み出しアクセスによって一時中断される場合があることを考慮している。そのため、上位サブページ（ＨＢ）データが既にロードされているか否をまず判定し（ステップＳ２４）、ロードされていない場合にのみ、外部からＨＢデータを入力して、データラッチＨＢＬにロードする（ステップＳ２７）。
既にＨＢデータが書かれている場合には、それがデータラッチＨＢＬに保持されているかどうかを判定し（ステップＳ２５）、保持されていない場合にはこれをセルアレイから読み出してデータラッチＨＢＬに転送する（ステップＳ２６）。
次に、ＨＢデータの書き込みベリファイを行う（ステップＳ２８）。このとき、書き込みタイミング信号ｖｐ１＝“１”により、データラッチＨＢＬのＨＢデータがノードＢ，／Ｂに出力される。これにより、センスアンプＳＡの入力ノードＩＮ，／ＩＮの一方にビット線が接続され、他方にはリファレンスセルＮ１０が接続されて、ベリファイ読み出しが行われる。
書き込みベリファイがフェイルであれば、書き込みを行う（ステップＳ２９）。ＨＢデータが既に書かれていれば、ベリファイステップＳ２８はすぐにパスする。書き込みは、ワード線ＴＷＬ（又はＣＷＬ）に書き込み電圧Ｖｐｇｍを与えて行われる。ＨＢデータによってセルチャネルがＶｓｓに設定されたセルでフローティングゲートに電子注入がなされ、しきい値電圧が上昇する（“０”書き込み）。セルチャネルがより高いフローティング状態に設定されてセルでは、フローティングゲートに電子注入は生じない（“１”書き込み或いは書き込み禁止）。
同様の動作をベリファイパスするまで繰り返す。そして、選択されている全てのサブページデータが書かれたか否かを判定し（ステップＳ３０）、ＮＯであれば、下位サブページ（ＬＢ）データを外部からロードして、データラッチＬＢＬに転送保持する（ステップＳ３１）。
ＬＢデータ書き込みは、前述のようにＨＢデータに応じて２ステップになる。即ち書き込みタイミング信号ｖｐ２＝“１”による書き込みベリファイ（ステップＳ３２）と、書き込み（ステップＳ３３）とがパスするまで繰り返され、続いて書き込みタイミング信号ｖｐ３＝“１”による書き込みベリファイ（ステップＳ３４）と、書き込み（ステップＳ３５）とがパスするまで繰り返される。以上により、１ページの書き込みが完了する。
図４０は、書き込みベリファイステップＳ３２，Ｓ３４の具体的なフローを示している。センスアンプＳＡをリセットし、読み出し制御信号をＲＥＡＤ＝“０”としてセンスアンプ出力とデータラッチを切り離し、ワード線ＴＷＬ，ＣＷＬ，ＲＷＬに必要なベリファイ電圧Ｐｘを与え、リファレンスワード線ＲｅｆＷＬに“１”（＝“Ｈ”）を与える（ステップＳ４１）。
ベリファイ電圧Ｐｘは、ＨＢデータ書き込みの場合は、しきい値レベルがＬ２まで上昇したことを確認するに必要な電圧Ｐ１であり、ＬＢデータ書き込みの場合は、しきい値レベルがＬ３或いはＬ１まで上昇したことを確認するに必要な電圧Ｐ２或いはＰ３である（図１３参照）。これらのベリファイ電圧Ｐｘは、参照電流よりセル電流が小さくなるような読み出しワード線電圧として定義されるから、それぞれ設定すべきしきい値レベルの分布の上限値よりわずかに高い電圧値である。
この後、センスアンプＳＡを活性化してデータセンスする（ステップＳ４２）。センス後、ビット線ＢＬ，／ＢＬの一方をＶｄｄ、他方をＶｓｓに確定させた後、ＰＲＱ＝“１”，ＥＲＱ＝“０”，ＩＮＱ０＝“１”を与えて、ベリファイチェック回路ＶＣＫを書き込みベリファイモードで動作させる（ステップＳ４３）。そしてＦＩＮｎ−１＝“１”になったか否かによりパス又はフェイルを判定する（ステップＳ４４）。フェイルであれば、書き込みが行われる。パスであればセンスアンプＳＡをリセットする（ステップＳ４５）。
なお、データラッチＨＢＬ，ＬＢＬに保持される書き込みデータと対応するベリファイ読み出しデータは論理レベルが反転する。しきい値電圧を上昇させるセルのデータは、選択ビット線を“Ｌ”レベル（＝Ｖｓｓ）とするデータとして与えられ、そのセルに所望のしきい値電圧が書かれると、その選択ビット線が“Ｈ”となる読み出しが行われるからである。この点を考慮して、読み出し／書き込みデータ転送のインターフェース回路を構成することが必要である。
図４１は、ここまで説明した読み出し系（図２６）、消去系（図３０）、Ｒ−ｃｅｌｌ書き込み系（図３５）、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ書き込み系（図３７）をまとめたデータラッチ系を示している。読み出しの際に２ビットシフトレジスタを構成する二つのデータラッチは、書き込み及び消去ベリファイのための二つのデータラッチＨＢＬ，ＬＢＬと共用している。
この様なデータラッチ系を用いることにより、書き込みの途中に読み出しが割り込んだ場合にも、セルアレイから既書き込みデータを読み出して、中断した書き込み動作を再開することが可能である。また、消去及びＲ−ｃｅｌｌ書き込みの際のデータ設定は、ＣＬＫ＝“０”，／ＣＬＫ＝“１”の状態で、読み出し制御信号ＲＥＡＤ及びリセット信号ＲＳを“１”とすることにより、データラッチＬＢＬが“１”データ状態に、データラッチＨＢＬはデータラッチＬＢＬ経由で“０”データ状態に設定される。これにより、タイミング信号ｖｐ１＝“１”によりビット線ＢＬを、ｖｐ２＝“１”によりビット線／ＢＬを選択することができる。
この発明は上記実施の形態に限られない。例えばここまでの実施の形態では、ビット線対ＢＬ，／ＢＬをセンスアンプ回路の両側に配置するオープンビット線方式を説明した。これに対して、セルアレイ１ｔ，１ｃの一方を折り返したレイアウトとすること、即ち図４２に示すようにセンスアンプ回路３の一方の側にセルアレイ１ｔ，１ｃをまとめて配置する折り返しビット線方式を用いることも可能である。
また上記実施の形態では浮遊ゲートと制御ゲートが積層された構造のメモリセルを用いたが、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）構造や、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）構造のメモリセルを用いることもできる。更に、電荷量によるしきい値電圧以外の他の物理量レベルを不揮発に記憶するメモリ、たとえば相変化メモリＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、抵抗メモリＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）、オーボニックメモリＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）、磁気抵抗メモリＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等の他の各種不揮発性メモリにもこの発明を適用することが可能である。
この発明の一実施の形態によるＮＡＮＤフラッシュメモリの機能ブロック構成を示す図である。 同フラッシュメモリのセルアレイ及びセンスアンプ回路のレイアウトを示す図である。 同フラッシュメモリのセルアレイの構成を示す図である。 複数バンクのレイアウト例を示す図である。 センスアンプユニットとビット線対との間の選択回路構成を示す図である。 ページアドレス構成を示す図である。 ２値データ記憶方式（その１）のレベル設定とデータ割り付け法を、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 ２値データ記憶方式（その１）のレベル設定とデータ割り付け法を、Ｃ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 同２値データ記憶方式（その１）のレベル関係をワード線レベル及びＶｓｓを基準として示す図である。 同２値データ記憶方式の書き込み手順を示す図である。 ２値データ記憶方式（その２）のレベル設定とデータ割り付け法を、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 同２値データ記憶方式（その２）のレベル設定とデータ割り付け法を、Ｃ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 ４値データ記憶方式（その１）のレベル設定とデータ割り付け法を、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 同４値データ記憶方式（その１）のレベル設定とデータ割り付け法を、Ｃ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 同４値データ記憶方式（その１）のレベル関係をワード線レベル及びＶｓｓを基準として示す図である。 同４値データ記憶方式（その１）での読み出しデータビットを示す図である。 同４値データ記憶方式（その１）の書き込み手順を示す図である。 ４値データ記憶方式（その２）のレベル設定とデータ割り付け法を、Ｔ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 同４値データ記憶方式（その２）のレベル設定とデータ割り付け法を、Ｃ−ｃｅｌｌとＲ−ｃｅｌｌとの関係で示す図である。 ２値データ記憶方式で用いられるセンスユニットの構成を示す図である。 上記センスユニットの消去時及び参照セル書き込み時のデータラッチ保持データを示す図である。 上記センスユニットに用いられるセンスアンプの構成を示す図である。 センスアンプの他の構成例を示す図である。 上記センスユニットに用いられるベリファイチェック回路の構成を示す図である。 ベリファイ判定回路の構成を示す図である。 ４値データ記憶方式のセンスユニットの読み出しに用いられるデータラッチ系を示す図である。 ４値データ記憶方式での読み出しサイクルとクロックとの関係を示す図である。 同じく読み出し時のワード線電圧とクロックの動作波形を示す図である。 同じく読み出し動作波形のシミュレーション結果を示す図である。 ４値データ記憶方式のセンスユニットの消去に用いられるデータラッチ系を示す図である。 ４値データ記憶方式での消去時のデータラッチ保持データを示す図である。 同消去単位の構成例を示す図である。 同消去単位の消去フローを示す図である。 図３３のベリファイステップＳ５，Ｓ７の詳細フローを示す図である。 ４値データ記憶方式のセンスユニットの参照セル書き込みに用いられるデータラッチ系を示す図である。 同参照セル書き込み時のデータラッチ保持データを示す図である。 ４値データ記憶方式のセンスユニットの情報セル書き込みに用いられるデータラッチ系を示す図である。 同情報セル書き込み時のデータラッチ保持データを示す図である。 ページ単位の情報セル書き込みのフローを示す図である。 図３９のベリファイステップＳ３２，Ｓ３４の詳細フローを示す図である。 図２６，３０，３５及び３７をまとめたデータラッチ構成を示す図である。 折り返しビット線方式のセルアレイとセンスアンプ回路のレイアウトを示す図である。
符号の説明
１ｔ，１ｃ…セルアレイ、２ｔ，２ｃ…カラムゲート回路、３…センスアンプ回路、４ｔ，４ｃ…ロウデコーダ、５ｔ，５ｃ…カラムデコーダ、６…アドレスバッファ、７…アドレスレジスタ、８…コマンドデコーダ、９…コントローラ、１０…高電圧発生回路、１１…データバッファ、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ…情報セル、Ｒ−ｃｅｌｌ…参照セル、ＢＬ，／ＢＬ…ビット線対、ＴＷＬ，ＣＷＬ，ＲＷＬ…ワード線、３０…センスユニット、ＳＡ…センスアンプ、ＬＡＴ，ＨＢＬ，ＬＢＬ…データラッチ、３０１…リファレンス電流源回路。

Claims (20)

  1. 電気的書き換え可能な不揮発性メモリセルが配列されメモリセルアレイと、
    前記メモリセルアレイのデータ読み出しを行うセンスアンプ回路とを有し、
    前記メモリセルアレイは、その主要部がＭ（≧２）個の物理量レベルの一つが書き込まれる情報セルとして、残部が参照用物理量レベルが書き込まれる参照セルとして設定されて、情報セルの物理量レベルと参照セルの参照用物理量レベルとの組み合わせによりＭ値データ記憶を行うものであり、
    前記センスアンプ回路は、前記メモリセルアレイから選択される情報セルと参照セルのセル電流差を検出してデータを読み出す
    ことを特徴とする半導体記憶装置。
  2. 前記情報セルに４個のしきい値レベルＬ０，Ｌ１，Ｌ２及びＬ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）の一つが書き込まれ、前記参照セルに所定の参照用しきい値レベルＬ４が書き込まれて、情報セルのしきい値レベルＬ０，Ｌ１，Ｌ２及びＬ３と、参照セルの参照用しきい値レベルＬ４とのそれぞれの組み合わせによって、上位ビットＨＢと下位ビットＬＢで表される４値データ（ＨＢ，ＬＢ）の記憶を行う
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. ４値データ読み出しは、
    前記情報セルにしきい値レベルＬ２又はこれに近い第１の読み出し電圧を与え、前記参照セルに参照用しきい値レベルＬ４より高い参照読み出し電圧を与えて、上位ビットを読み出す第１の読み出しステップと、
    前記情報セルにしきい値レベルＬ３又はこれに近い第２の読み出し電圧を与え、前記参照セルに前記参照読み出し電圧を与えて、上位ビットが第１論理状態のときの下位ビットを読み出す第２の読み出しステップと、
    前記情報セルにしきい値レベルＬ１又はこれに近い第３の読み出し電圧を与え、前記参照セルに前記参照読み出し電圧を与えて、上位ビットが第２論理状態のときの下位ビットを読み出す第３の読み出しステップとにより行われる
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 第２及び第３の読み出しステップを通して得られる“１”データ数の偶奇判定によって、下位ビットデータは上位ビットデータとは独立に読み出される
    ことを特徴とする請求項３記載の半導体記憶装置。
  5. ４値データ書き込みは、
    しきい値レベルＬ０の消去状態にある参照セルに参照用しきい値レベルＬ４を書き込む第１の書き込みステップと、
    上位ビットデータに基づいてしきい値レベルＬ０の消去状態にある情報セルを選択的にしきい値レベルＬ１に上昇させる第２の書き込みステップと、
    上位ビットデータと下位ビットデータに基づいて、しきい値レベルＬ１の情報セルを選択的にしきい値レベルＬ２に上昇させる第３の書き込みステップと、
    上位ビットデータと下位ビットデータに基づいて、しきい値レベルＬ０の消去状態にある情報セルを選択的にしきい値レベルＬ３に上昇させる第４の書き込みステップとにより行われる
    ことを特徴とする請求項２記載の半導体記憶装置。
  6. 前記メモリセルアレイは、直列接続された複数のメモリセルを有するＮＡＮＤセルユニットを配列して構成されている
    ことを特徴とする請求項１記載の半導体記憶装置。
  7. 前記メモリセルアレイは、それぞれビット線とワード線及びそれらの交差部に配置されたメモリセルを有しかつ直列接続された複数のメモリセルがＮＡＮＤセルユニットを構成する第１及び第２のセルアレイを有し、
    第１及び第２のセルアレイはそれぞれ、ワード線方向に並ぶＮＡＮＤセルユニットの集合がＮＡＮＤブロックを構成して、ビット線の方向に複数のＮＡＮＤブロックが配列されると共に、それぞれから一つずつのＮＡＮＤブロックが参照セル用ブロックとして、残りが情報セル用ブロックとして選択され、
    前記センスアンプ回路は、前記第１及び第２のセルアレイの一方から選択された情報セル用ブロックと他方から選択された参照セル用ブロック内のそれぞれ情報セルと参照セルのセル電流差を検出してデータをセンスする電流検出型の差動増幅器を備えた複数のセンスユニットを有する
    ことを特徴とする請求項１記載の半導体記憶装置。
  8. 前記メモリセルアレイは、同時に選択されるビット線が対をなして前記第１及び第２のセルアレイの間に配置された前記センスアンプ回路に接続されるオープンビット線方式又は、第１及び第２のセルアレイが前記センスアンプ回路の片側に配置された折り返しビット線方式でレイアウトされている
    ことを特徴とする請求項７記載の半導体記憶装置。
  9. 前記各センスユニットは、ベリファイ書き込み及びベリファイ消去時に前記差動増幅器の一方の入力ノードに接続されて、選択された情報セルが所定しきい値レベルになったことを検出するための参照電流を流す参照トランジスタを有する
    ことを特徴とする請求項７記載の半導体記憶装置。
  10. 前記各センスユニットは、Ｍ（≧２）値データのｎ（≧１）ビットデータを保持するための、前記差動増幅器又はこれに接続されるビット線対に選択的に接続されるｎ個のデータラッチを有する
    ことを特徴とする請求項７記載の半導体記憶装置。
  11. ベリファイ書き込み時、外部から供給された書き込みデータが対応するデータラッチにロードされ、そのビットデータに応じて前記第１及び第２のセルアレイの一方から選択されたビット線が前記差動増幅器の一方の入力ノードに接続され、前記参照トランジスタが他方の入力ノードに接続される
    ことを特徴とする請求項１０記載の半導体記憶装置。
  12. ベリファイ消去時、２個のデータラッチにロードされた相補データに従って、前記第１及び第２のセルアレイが順次選択されかつ、その選択されたセルアレイのビット線が前記差動増幅器の一方の入力ノードに接続されるときに、前記参照トランジスタが他方の入力ノードに接続される
    ことを特徴とする請求項１０記載の半導体記憶装置。
  13. 読み出し時、２個のデータラッチで構成するシフトレジスタのデータ転送動作により、読み出される“１”データ数の偶奇性が判定される
    ことを特徴とする請求項１０記載の半導体記憶装置。
  14. 電気的書き換え可能な不揮発性メモリセルが配列され、その主要部が情報セルとしてそれぞれ複数の物理量レベルの一つが設定され、残部が参照セルとして一定の参照用物理量レベルが設定される第１及び第２のセルアレイと、
    前記第１及び第２のセルアレイの一方から選択される情報セルと他方から同時に選択される参照セルとのセル電流差を検出してデータ読み出しを行うセンスアンプ回路とを有し、
    前記情報セルと参照用セルの組み合わせにより、Ｍ＝２ｎ（ｎは２以上の整数）なるＭ値データ記憶を行う
    ことを特徴とする半導体記憶装置。
  15. 前記センスアンプ回路は、第１及び第２のセルアレイの一方から同時に選択される複数の情報セルと他方から同時に選択される複数の参照セルとのそれぞれの間のセル電流差を検出するための複数のセンスユニットを有し、
    前記第１及び第２のセルアレイには、センスユニット数分の情報セルを同時に選択するためのメインページアドレスと、各メインページアドレス内でｎビットを選択するためのサブページアドレスとが設定され、
    読み出し時、メインページ内でサブページアドレスが互いに独立にアクセス可能となるように、Ｍ値データのｎビットデータが割り付けられている
    ことを特徴とする請求項１４記載の半導体記憶装置。
  16. 前記第１及び第２のセルアレイはそれぞれ、ビット線とワード線及びそれらの交差部に配置されたメモリセルを有しかつ、直列接続された複数のメモリセルがＮＡＮＤセルユニットを構成し、ワード線方向に並ぶＮＡＮＤセルユニットの集合がＮＡＮＤブロックを構成して、ビット線の方向に複数のＮＡＮＤブロックが配列され、
    第１及び第２のセルアレイの一つずつのＮＡＮＤブロックが参照セル用ブロックとして、残りが情報セル用ブロックとして設定され、
    読み出し時、第１及び第２のセルアレイの一方の一つの情報セル用ブロックと他方の参照セル用ブロックが同時に選択される
    ことを特徴とする請求項１４記載の半導体記憶装置。
  17. 前記各情報セルは、４つのしきい値レベルＬ０，Ｌ１，Ｌ２及びＬ３（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれかに設定され、前記各参照セルは、所定の参照用しきい値レベルＬ４に設定されて、前記情報セルと参照セルのしきい値レベルの組み合わせにより、上位ビットＨＢと下位ビットＬＢを用いて表される４値データ（ＨＢ，ＬＢ）を記憶する
    ことを特徴とする請求項１４記載の半導体記憶装置。
  18. ４値データの上位ビットデータは、選択された情報セルにレベルＬ２に近い第１の読み出し電圧を、選択された参照セルにレベルＬ４より高い参照読み出し電圧をそれぞれ与えて、そのセル電流差に従って読み出され、
    ４値データの下位ビットデータは、選択された情報セルにレベルＬ３に近い第２の読み出し電圧を、選択された参照セルに前記参照用読み出し電圧をそれぞれ与える第２読み出しステップ及び、選択された情報セルにレベルＬ１に近い第３の読み出し電圧を、選択された参照セルに前記参照用読み出し電圧をそれぞれ与える第３読み出しステップを通して得られる“１”データ数の偶奇判定により、上位ビットデータとは独立に読み出される
    ことを特徴とする請求項１７記載の半導体記憶装置。
  19. 前記各センスユニットは、ベリファイ書き込み及びベリファイ消去時に前記差動増幅器の一方の入力ノードに接続されて、選択された情報セルが所定しきい値レベルになったことを検出するための参照電流を流す参照トランジスタを有する
    ことを特徴とする請求項１４記載の半導体記憶装置。
  20. 前記各センスユニットは、Ｍ値データのｎビットデータを保持するための、前記差動増幅器又はこれに接続されるビット線対に選択的に接続されるｎ個のデータラッチを有する
    ことを特徴とする請求項１９記載の半導体記憶装置。
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