KR100794835B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치는, 전기적 재기입이 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행하는 센스 앰프 회로를 갖고, 상기 메모리 셀 어레이에, 각각 M(≥2)개의 물리량 레벨 중 1개가 기입되는 복수의 정보 셀과 참조 물리량 레벨이 기입되는 적어도 1개의 참조 셀이 규정되고, 상기 센스 앰프 회로는, 상기 메모리 셀 어레이로부터 선택되는 정보 셀과 참조 셀의 셀 전류차를 검출하여, 상기 M개의 물리량 레벨로 정의되는 데이터를 판독한다.
셀 어레이, 블록 어드레스, 로우 디코더, 선택 게이트선, NAND 셀 유닛, 선택 게이트 트랜지스터, 부유 게이트, 페이지 버퍼

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 일 실시예에 따른 NAND 플래시 메모리의 기능 블록 구성을 도시하는 도면.
도 2는 동일 플래시 메모리의 셀 어레이 및 센스 앰프 회로의 레이아웃을 도시하는 도면.
도 3은 동일 플래시 메모리의 셀 어레이의 구성을 도시하는 도면.
도 4는 복수 뱅크의 레이아웃예를 도시하는 도면.
도 5는 센스 앰프 유닛과 비트선쌍 사이의 선택 회로 구성을 도시하는 도면.
도 6은 페이지 어드레스 구성을 도시하는 도면.
도 7은 2치 데이터 기억 방식(그 1)의 레벨 설정과 데이터 할당법을, T-cell과 R-cell의 관계로 도시하는 도면.
도 8은 2치 데이터 기억 방식(그 1)의 레벨 설정과 데이터 할당법을, C-cell과 R-cell의 관계로 도시하는 도면.
도 9는 동일 2치 데이터 기억 방식(그 1)의 레벨 관계를 워드선 레벨 및 Vss를 기준으로 해서 도시하는 도면.
도 10은 동일 2치 데이터 기억 방식의 기입 수순을 도시하는 도면.
도 11은 2치 데이터 기억 방식(그 2)의 레벨 설정과 데이터 할당법을, T- cell과 R-cell의 관계로 도시하는 도면.
도 12는 동일 2치 데이터 기억 방식(그 2)의 레벨 설정과 데이터 할당법을, C-cell과 R-cell의 관계로 도시하는 도면.
도 13은 4치 데이터 기억 방식(그 1)의 레벨 설정과 데이터 할당법을, T-cell과 R-cell의 관계로 도시하는 도면.
도 14는 동일 4치 데이터 기억 방식(그 1)의 레벨 설정과 데이터 할당법을, C-cell과 R-cell의 관계로 도시하는 도면.
도 15는 동일 4치 데이터 기억 방식(그 1)의 레벨 관계를 워드선 레벨 및 Vss를 기준으로 해서 도시하는 도면.
도 16은 동일 4치 데이터 기억 방식(그 1)에서의 판독 데이터 비트를 도시하는 도면.
도 17은 동일 4치 데이터 기억 방식(그 1)의 기입 수순을 도시하는 도면.
도 18은 4치 데이터 기억 방식(그 2)의 레벨 설정과 데이터 할당법을, T-cell과 R-ce1l의 관계로 도시하는 도면.
도 19는 동일 4치 데이터 기억 방식(그 2)의 레벨 설정과 데이터 할당법을, C-cell과 R-cell의 관계로 도시하는 도면.
도 20은 2치 데이터 기억 방식에서 이용되는 센스 유닛의 구성을 도시하는 도면.
도 21은 상기 센스 유닛의 소거 시 및 참조 셀 기입 시의 데이터 래치 유지 데이터를 도시하는 도면.
도 22는 상기 센스 유닛에 이용되는 센스 앰프의 구성을 도시하는 도면.
도 23은 센스 앰프의 다른 구성예를 도시하는 도면.
도 24는 상기 센스 유닛에 이용되는 베리파이 체크 회로의 구성을 도시하는 도면.
도 25는 베리파이 판정 회로의 구성을 도시하는 도면.
도 26은 4치 데이터 기억 방식의 센스 유닛의 판독에 이용되는 데이터 래치계를 도시하는 도면.
도 27은 4치 데이터 기억 방식에서의 판독 사이클과 클럭의 관계를 도시하는 도면.
도 28은 마찬가지로 판독 시의 워드선 전압과 클럭의 동작 파형을 도시하는 도면.
도 29는 마찬가지로 판독 동작 파형의 시뮬레이션 결과를 도시하는 도면.
도 30은 4치 데이터 기억 방식의 센스 유닛의 소거에 이용되는 데이터 래치계를 도시하는 도면.
도 31은 4치 데이터 기억 방식에서의 소거 시의 데이터 래치 유지 데이터를 도시하는 도면.
도 32는 동일 소거 단위의 구성예를 도시하는 도면.
도 33은 동일 소거 단위의 소거 플로우를 도시하는 도면.
도 34는 도 33의 베리파이 스텝 S5, S7의 상세 플로우를 도시하는 도면.
도 35는 4치 데이터 기억 방식의 센스 유닛의 참조 셀 기입에 이용되는 데이 터 래치계를 도시하는 도면.
도 36은 동일 참조 셀 기입 시의 데이터 래치 유지 데이터를 도시하는 도면.
도 37은 4치 데이터 기억 방식의 센스 유닛의 정보 셀 기입에 이용되는 데이터 래치계를 도시하는 도면.
도 38은 동일 정보 셀 기입 시의 데이터 래치 유지 데이터를 도시하는 도면.
도 39는 페이지 단위의 정보 셀 기입의 플로우를 도시하는 도면.
도 40은 도 39의 베리파이 스텝 S32, S34의 상세 플로우를 도시하는 도면.
도 41은 도 26, 도 30, 도 35 및 37을 통합한 데이터 래치 구성을 도시하는 도면.
도 42는 되접음 비트선 방식의 셀 어레이와 센스 앰프 회로의 레이아웃을 도시하는 도면.
도 43은 본 실시예에 따른 전자 카드 및 이 카드를 이용하는 전자장치의 구성을 도시하는 도면.
도 44는 디지털 스틸 카메라의 기본 구성을 도시하는 도면.
도 45(a) 내지 도 45(j)는 본 발명에 따른 전자 카드가 이용되는 다양한 장치들을 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
1t, 1c : 셀 어레이
2t, 2c : 컬럼 게이트
3 : 센스 앰프 회로
4t, 4c : 로우 디코더
5t, 5c : 컬럼 디코더
11 : 데이터 버퍼
BL, /BL : 비트선
WL, TWL, CWL : 워드선
RWL : 참조 워드선
R-cell : 참조 셀
T-cell, C-cell : 정보 셀
[특허 문헌 1] 일본 특개 2001-93288호 공보
[특허 문헌 2] 일본 특개 2004-319007호 공보
본 발명은, 전기적 재기입이 가능한 불휘발성 메모리 셀을 이용하여 구성되는 반도체 기억 장치(EEPROM)에 관한 것이다.
EEPROM 플래시 메모리에는, 크게 나누어 NAND형과 NOR형이 있다. NAND형 플래시 메모리는, 인접 셀에서 소스, 드레인 확산층을 공유하여 복수 셀을 직렬 접속한 NAND 스트링(NAND 셀 유닛)을 이용하기 때문에, NOR형에 비하여 셀 밀도가 높 다. 또한 NAND형 플래시 메모리는, FN 터널 전류에 의한 복수 셀의 일괄 기입이 가능하여 소비 전류가 적다. 이들의 특징으로부터, NAND형 플래시 메모리는 주로, 대규모 용량의 파일 메모리에 응용되고 있다.
한편, NOR형 플래시 메모리는, 핫 일렉트론 주입을 이용한 기입을 행하기 때문에, 소비 전류는 크지만 고속 액세스가 가능하기 때문에 주로 모바일 기기에 응용되어 왔다.
그러나 최근에는, 모바일 기기에서도 큰 데이터량의 화상 데이터 등을 취급하게 되어, 고속이며 또한 파일 메모리 정도의 용량을 갖는 플래시 메모리가 필요하게 되도록 되어 왔다. NAND형 플래시 메모리는, 상술한 바와 같이 NAND 스트링 구조를 이용하기 때문에 판독 시의 셀 전류가 작아, 고속인 랜덤 액세스에는 적합하지 않다. 따라서, NAND형 플래시 메모리를 DRAM 등의 버퍼 메모리를 갖는 고속 시스템에 대응시키기 위해서, 예를 들면 데이터를 페이지 버퍼에 판독하여, 이것을 시리얼로 전송 출력함으로써 데이터 전송 레이트를 높이는 방법이 이용되고 있다.
그러나 그렇더라도, NAND형 플래시 메모리의 고속화에는 한계가 있다. NAND형 플래시 메모리의 셀 전류는, NOR형의 그것의 수십분의 일이며, 참조 레벨을 이용한 고속의 센스를 할 수 없기 때문이다. NAND형 플래시 메모리의 센스 앰프는, 셀의 온/오프에 의해서 센스 앰프 내 래치의 전하가 방전되는지의 여부를 이용하여, 셀 데이터를 판독하고 있으며, 판독에 마이크로초 단위의 시간이 필요하다. 이에 비하여 NOR형 플래시 메모리에서는, 셀 데이터 판독이 수십 나노초인 시간으 로 완료된다.
NAND형 플래시 메모리의 셀 전류를 증가시키기 위해서는, 셀 치수(채널 폭)를 크게 하면 되지만, 이것은, NAND형 플래시 메모리가 작은 단위 셀 면적이라는 특징을 감쇄시킨다.
플래시 메모리에 있어서, 보다 큰 데이터량 기억을 가능하게 하기 위해서 다치 기억을 이용하는 것은, 이미 제안되어 있다. 또한, 다치 기억을 이용했을 때의 데이터 판독 횟수를 줄여, 판독 시간을 단축하는 방법도 제안되어 있다(예를 들면, 특허 문헌 1 참조).
또한, 비트선쌍에 접속되어 동시에 선택되는 2개의 메모리 셀을 페어 셀로 하여, 이들에 서로 다른 임계값 전압의 조합에 의해 정의되는 다치 데이터를 기억하는 방식도 제안되어 있다(예를 들면, 특허 문헌 2 참조).
본 발명의 제1 양태에 따른 반도체 기억 장치는,
전기적 재기입이 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와,
상기 메모리 셀 어레이의 데이터 판독을 행하는 센스 앰프 회로를 갖고,
상기 메모리 셀 어레이에, 각각 M(≥2)개의 물리량 레벨 중 1개가 기입되는 복수의 정보 셀과 참조 물리량 레벨이 기입되는 적어도 1개의 참조 셀이 규정되고,
상기 센스 앰프 회로는, 상기 메모리 셀 어레이로부터 선택되는 정보 셀과 참조 셀의 셀 전류차를 검출하여, 상기 M개의 물리량 레벨로 정의되는 데이터를 판독한다.
본 발명의 제2 양태에 따른 반도체 기억 장치는,
각각에 전기적 재기입이 가능한 불휘발성 메모리 셀을 갖고 또한, 각각에 복수의 정보 셀 블록과 적어도 1개의 참조 셀 블록을 갖고, 상기 정보 셀 블록의 각 메모리 셀은, M개의 물리량 레벨(단, M=2n이며, n은 2 이상의 정수) 중 1개가 설정되는 정보 셀로 되고, 상기 참조 셀 블록의 각 메모리 셀은, 참조 물리량 레벨이 기입되는 참조 셀로 되는 제1 및 제2 셀 어레이와,
상기 제1 및 제2 셀 어레이의 한쪽으로부터 선택되는 정보 셀의 셀 전류를, 다른쪽으로부터 동시에 선택되는 참조 셀의 참조 전류와의 비교에 의해 검출하여, M개의 물리량 레벨로 정의되는 M치 데이터를 판독하는 센스 앰프 회로를 갖는다.
<실시 형태>
이하, 도면을 참조하여, 본 발명의 실시예를 설명한다.
본 발명의 반도체 기억 장치에서는, 메모리 셀 어레이의 주요부가, 복수의 물리량 레벨 중 1개를 기억하기 위한“정보 셀”로서, 잔여부가 고정의 물리량 레벨이 기입되는 “참조 셀”로서 설정된다. 바꿔 말하면, 복수의 정보 셀에 대하여, 이것과 페어를 구성하기 위한 공통의 참조 셀이 1개 준비된다.
이에 의해, 본 발명의 반도체 기억 장치에서는, 정보 셀이 M 레벨의 1개를 채용하는 것으로 하여, 일반적으로 M치 데이터(M≥2) 기억이 행해진다. M=2인 경우는, 2치 기억으로 되고, M=3인 경우, 3치 기억으로 된다.
다치 데이터는, 2의 누승의 데이터 상태수로 설정하는 것이, 데이터 처리의 관점으로부터 바람직하다. 따라서 바람직한 다치 기억을 행하기 위해서는, 1개의 정보 셀이 취할 수 있는 레벨을, M=2n으로 하여, n=2,3,4,…와 같이 선택하면 된다.
이하의 실시예에 있어서는, 메모리 셀이 취할 수 있는 물리량 레벨로서, 임계값 전압 레벨을 이용한다.
[메모리 칩 구성]
도 1은, 실시예에 따른 NAND형 플래시 메모리의 구성을 도시하고 있다. 메모리 셀 어레이(1)은, 센스 앰프 회로(3)를 공유하는 2개의 셀 어레이(1t, 1c)에 의해 구성된다. 셀 어레이(1t, 1c) 내의 동시에 선택되는, 대응하는 비트선 BL, /BL이 페어를 구성하는 오픈 비트선 방식이 이용된다.
셀 어레이(1t, 1c) 내에 배열되는 메모리 셀의 주요부는 데이터 기억을 행하는 “정보 셀”로서 이용되고, 나머지는 데이터 판독의 참조 레벨을 기억하는 “참조 셀” 셀로서 이용된다. 데이터는, 셀 어레이(1t)와 셀 어레이(1c)에서 역 논리로 되기 때문에, 이하에서는, 셀 어레이(1t) 측의 정보 셀을 “T-cell”(참값 셀), 셀 어레이(1c) 측의 정보 셀을 “C-cell”(상보 셀)이라고 기술한다. 참조 셀“R-cell”은 셀 어레이(1t, 1c) 모두에 배치된다.
한쪽의 셀 어레이(1t) 내에서 워드선 TWL과 비트선 BL에 의해 정보 셀 T-cell이 선택될 때, 다른쪽의 셀 어레이(1c) 내에서 워드선 TWL과 동시에 선택되는 참조 워드선 RWL 및, 비트선 BL과 페어를 구성하는 비트선 /BL에 의해 참조 셀 R-cell이 선택되어, 이들이 페어를 구성한다.
마찬가지로, 셀 어레이(1c) 내에서 워드선 CWL과 비트선 /BL에 의해 정보 셀 C-cell이 선택될 때, 셀 어레이(1t) 내에서 워드선 CWL과 동시에 선택되는 참조 워드선 RWL 및, 셀 어레이(1c)의 비트선 /BL과 페어를 구성하는 비트선 BL에 의해 참조 셀 R-cell이 선택되어, 이들이 페어를 구성한다.
정보 셀 T-cell, C-cell과 참조 셀 R-cell 사이에 구조상의 차이점은 없다. 즉 셀 어레이(1t) 내의 복수의 정보 셀 T-cell에 대하여, 셀 어레이(1c) 내에서 1개의 참조 셀 R-cell이 고정적으로 선택되고, 셀 어레이(1c) 내의 복수의 정보 셀 C-cell에 대하여, 셀 어레이(1t) 내에서 1개의 참조 셀 R-cell이 고정적으로 선택된다.
이 실시예에 있어서 오픈 비트선 방식을 채용하는 이유는, 후에 설명하는 바와 같이, 데이터 기입 및 판독 시에 동시에 선택되는 워드선(TWL, CWL)과 참조 워드선 RWL에 대하여 서로 다른 전압을 인가하기 위해서이다. 셀 어레이(1t, 1c)의 비트선쌍 BL, /BL은, 각각 컬럼 게이트(2t, 2c)에 의해 선택되어 센스 앰프 회로(3)에 접속된다. 센스 앰프 회로(3)의 영역에 배치된 데이터선 DQ와 외부 입출력 단자 사이의 데이터 수수는, 데이터 버퍼(11)를 통하여 행해진다.
각 셀 어레이(1t, 1c)과 센스 앰프 회로(3) 사이에는, 비트선 선택을 행하는 컬럼 게이트(2t, 2c)가 배치된다. 컬럼 게이트(2t, 2c)는 각각 컬럼 디코더(5t, 5c)에 의해 제어된다. 셀 어레이(1t, 1c)의 워드선은 각각 로우 디코더(4t, 4c)에 의해 선택 구동된다.
어드레스 신호 Add는, 어드레스 버퍼(6)를 통하여, 어드레스 레지스터(7)를 통하여, 로우 디코더(4t, 4c) 및 컬럼 게이트(2t, 2c)에 공급된다.
동작 모드를 결정하는 커맨드 CMD는, 커맨드 디코더(8)에서 디코드되어, 컨트롤러(9)에 공급된다. 컨트롤러(9)는, 데이터 판독, 기입 및 소거의 시퀀스 제어를 행한다.
셀 어레이(1t, 1c)나 로우 디코더(4t, 4c)에는, 동작 모드에 따라서 여러 가지의 고전압 Vpp(기입 전압 Vpgm, 베리파이 전압 Vr, 패스 전압 Vpass, Vread 등)가 필요하다. 이들의 고전압 Vpp를 발생시키기 위해 고전압 발생 회로(10)가 설치되어 있다. 이 고전압 발생 회로(10)도, 컨트롤러(9)에 의해 제어된다.
도 2 및 도 3은, 각 셀 어레이(1t, 1c)의 내부 구성을 보다 구체적으로 도시하고 있다. 도 2에 도시하는 바와 같이, 셀 어레이(1t, 1c)는, 각각 복수의 NAND 셀 유닛(NAND 스트링) NU를 매트릭스 배열하여 구성된다. 각 NAND 셀 유닛 NU는, 도 3에 도시하는 바와 같이, 복수개(도면의 예에서는 16개) 직렬 접속된 전기적 재기입 가능한 불휘발성 메모리 셀 MC0∼MC15를 갖는다. 각 메모리 셀 MC는 부유 게이트와 제어 게이트가 적층된 MOS 트랜지스터 구조를 갖고, 부유 게이트의 전하 축적 상태에 의해 데이터 기억을 행한다.
NAND 셀 유닛 NU의 일단은, 선택 게이트 트랜지스터 SG1을 통하여 비트선 BL에, 타단은 선택 게이트 트랜지스터 G2를 통하여 공통 소스선 SL에 접속된다.
메모리 셀 MC0∼MC15의 제어 게이트는 각각 서로 다른 워드선 WL에 접속된다. 선택 게이트 트랜지스터 SG1, SG2의 게이트는 각각 워드선 WL과 병행하는 선택 게이트선 SGD, SGS에 접속된다. 워드선 방향으로 나열되는 복수의 NAND 셀 유 닛의 범위가, 데이터 소거의 기본 단위로 되는 NAND 블록 BLKi를 구성하고, 통상 비트선 방향으로 복수의 NAND 블록 BLKi가 배치된다.
도 2에 도시한 바와 같이, 각 셀 어레이(1t, 1c) 내에서 비트선 방향으로 나열되는 복수의 NAND 블록 중, 1개씩이 참조 셀(R-cell)용 블록으로서, 나머지가 정보 셀(T-cell 또는 C-cell)용 블록으로서 설정된다. 어떤 NAND 블록을 참조 셀용 블록으로서 이용할지는 임의이지만, 일단 참조 셀용 블록으로서 설정되면, 이후 그것이 고정적으로 참조 셀용 블록으로서 이용된다.
로우 디코더(4t, 4c)는, 셀 어레이(1t)의 복수의 정보 셀용 블록에 대하여 셀 어레이(1c)의 참조 셀 블록을 공통으로 선택하고, 마찬가지로 셀 어레이(1c)의 복수의 정보 셀용 블록에 대하여 셀 어레이(1t)의 참조 셀 블록을 공통으로 선택한다.
예를 들면 블록 어드레스는, 그 최상위 비트인 “0”이 셀 어레이(1t) 측에, “1”이 셀 어레이(1c) 측에 할당되는 것으로 한다. 그리고, 최상위 비트=“O”일 때, 셀 어레이(1c) 측의 참조 셀용 블록이 선택되고, 최상위 비트=“1”일 때, 셀 어레이(1t) 측의 참조 셀용 블록이 선택되도록, 로우 디코더(4t, 4c)가 구성된다.
블록 내 어드레스, 즉 각 블록 내의 복수개의 워드선을 선택하는 어드레스 부분은, 정보 셀용 블록과 참조 셀용 블록에서 동일하게 하면 된다. 이에 의해, 정보 셀용 블록과 참조 셀용 블록으로부터 대응하는 1개의 워드선 TWL(또는 CWL)과 RWL을 선택할 수 있다.
도 1에서는, 페이지 버퍼를 구성하는 1개의 센스 앰프 회로(3)와 이것을 공 유하는 2개의 셀 어레이(1t, 1c)만을 도시하고 있다. 실제로는, 1페이지분의 판독/기입을 행하기 위한 센스 앰프 회로(3)와 이것을 공유하는 2개의 셀 어레이(1t, 1c)의 단위를 “페이지 뱅크”로서, 도 4에 도시하는 바와 같이, 데이터선 DQ, /DQ를 공유하여 복수의 페이지 뱅크(도면의 예에서는, BNK0-BNK3의 4페이지 뱅크)가 배치된다. 이에 의해, 페이지 뱅크 사이에서 인터리브를 행할 수 있어, 페이지 액세스를 연속적으로 행할 수 있게 된다.
도 5는, 센스 앰프 회로(3) 중 1개의 센스 유닛(30)과, 비트선쌍의 선택 회로(31t, 31c)를 도시하고 있다. 센스 유닛(30)은, 후에 설명하는 바와 같이, 데이터 센스와 데이터 유지를 행하는 센스·래치계와, 기입이나 소거의 베리파이 판정을 행하는 베리파이·결과 판정계를 포함한다.
비트선 선택 회로(31t, 31c)는 각각, 선택 신호 bp0-bp7에 의해, 셀 어레이(1t, 1c)의 8개씩의 비트선 TBL0-7, CBL0-7로부터 1개씩을 선택하여, 센스 유닛(30)에 접속한다. 즉, 이 선택 회로(31t, 31c)에 의해, 8조의 비트선쌍 중 1개가 선택된다. 선택 신호 bp0-bp7은, 페이지 어드레스 신호의 일부를 이룬다.
센스 유닛(30)에는, 각종 제어 신호가 입력된다. 또한 INQi, FINi는, 기입 및 소거 시의 베리파이 결과 판정을 위한 입력 신호, 출력 신호이다. 센스·래치계는, 글로벌 데이터선인 DQ, /DQ선에 선택적으로 접속할 수 있게 되어 있다. 이 데이터선쌍 DQ, /DQ는 전체 페이지 뱅크에 공통이며, 선택된 페이지 뱅크와의 사이에서 데이터 전송을 행한다.
베리파이 결과를 판정하는 입출력 신호 INQi, FINi는, 후에 설명한 바와 같 이, 임의의 센스 유닛의 출력 신호 FINi가 다음의 센스 유닛의 입력 신호 INQi+1로 되도록, 페이지 뱅크마다 베리파이 판정 회로가 구성된다. 베리파이 기입 혹은 소거 시, 페이지 뱅크 전체의 기입 혹은 소거가 종료해 있으면 최종 출력 신호 FIN(=“H”)가 패스 플래그로서 출력되게 된다.
각 데이터선쌍 DQ, /DQ는, 출력 버퍼(11)에서 적당하게 선택되어 메모리 칩 외부 단자 I/0에 출력 데이터가 전송된다. 여기서 비트 폭 등의 변환이 이루어진다.
페이지 뱅크 내의 페이지마다, 소거의 베리파이, 기입 및 판독이, 그 페이지에 속하는 전체 메모리 셀에 대하여 일괄하여 행해진다. 이 페이지 지정을 행하기 위한 어드레스 구조를, 모식적으로 도 6에 도시한다.
어드레스는, 어떤 정보 셀을 센스 유닛에 접속할지를 결정하는 데이터 패스 접속 부분과, 선택된 워드선쌍의 레벨을 어떻게 설정할지를 결정하는 워드선 레벨 부분으로 이루어진다. 데이터 패스 접속 부분은, 메인 페이지 어드레스부로, 페이지 뱅크 내의 센스 유닛수분의 비트선쌍 BL, /BL과, 1개의 워드선쌍 TWL 또는 CWL과 RWL을 선택하는 부분이다. 이에 의해 동시에 선택되는 정보 셀의 집합이 기입 혹은 판독의 단위인 1페이지를 구성한다.
워드선 레벨 부분은, 다치 기억을 행하는 경우의 메인 페이지 어드레스 내에 설정되는 서브 페이지 어드레스부이다. 서브 페이지 어드레스부는, 워드선쌍 TWL 또는 CWL과 RWL의 레벨의 조합을 지정함으로써, 다치 데이터의 비트 정보를 지정한다.
구체적으로 서브 페이지 어드레스부는, 4치인 경우이면 상위 페이지(상위 비트) HB와 하위 페이지(하위 비트) LB의 2비트 정보를 지정하고, 8치인 경우이면 상위 페이지(상위 비트) HB, 중간 페이지(중간 비트) MB 및 하위 페이지(하위 비트) LB의 3비트 정보를 지정한다.
페이지 데이터는 일제히 액세스되기 때문에 페이지를 구성하는 데이터는 다비트 데이터로서 전송할지 고속인 랜덤 액세스로 전송할지는, 시스템의 응용에 따른다. 이 데이터 전송 중에 다른 페이지 뱅크를 액세스함으로써, 뱅크 인터리브가 가능하게 되어, 끊김이 없는 데이터 전송도 가능하다.
다치 데이터 기입 시에는, 다치 데이터의 레벨 설정의 이력이 필요하기 때문에, 메인 페이지 어드레스 내에서의 서브 페이지 어드레스의 선택순에는 제약이 있다. 즉, 상위 비트로부터 순서대로 기입을 행한다. 이 순서만 지켜지면, 상위 비트, 중간 비트, 하위 비트가 연속하여 프로그램될 필요는 없다. 즉 도중에 판독 등의 인터럽트가 들어가도 된다.
데이터 판독에 대해서는, 다치 데이터의 비트 할당법에 의해, 서브 페이지 지정 순으로 제약이 따르는 경우와, 서브 페이지를 임의로(즉 다른 서브 페이지와는 독립적으로) 판독할 수 있는 경우가 있다. 바람직하게는, 상호 독립적으로 서브 페이지 판독이 가능한 데이터 비트 할당이 행해진다.
[2치 데이터 기억 방식(그 1)]
도 7 및 도 8은, 2치 데이터 기억을 행하는 경우의 정보 셀 T-cell, C-cell과 참조 셀 R-cell의 데이터 임계값 분포와 데이터 비트 할당을 도시하고 있다. 정보 셀 T-cell 및 C-cell은, 2개의 임계값 전압 레벨 L0과 L1(>L0) 중 어느 하나로 설정되고, 참조 셀 R-cell은, 이들의 임계값 레벨의 상위 레벨 L1보다 높은 레벨 L2로 고정된다.
레벨 L0은, 후에 설명하는 바와 같이 마이너스의 임계값 전압의 소거 상태이고, 레벨 L1, L2는 기입된 플러스의 임계값 전압이다. 소거 임계값 레벨 L0은, 소거 베리파이 판독 전압 PO(=OV)을 이용한 소거 동작에 의해 설정되며, Vss보다 마이너스 전압을 향하여 분포하고 있지만, 분명하게 한 좁은 분포를 가정할 수 없다. 후에 상세하게 설명하는 바와 같이, 일괄 소거에서의 베리파이 모드에서는 워드선에 Vss를 인가하여 셀을 구동하고, 그 셀 전류를 참조 전류와 비교한다. 셀 전류가 참조 전류보다 커지면, 소거 완료라고 판단하기 때문에 분포를 좁히는 동작은 행하지 않기 때문이다.
이에 대하여, 레벨 L1 및 L2는, 기입 베리파이 모드에서 임계값 분포를 좁히는 동작을 행한다. 즉 각각 기입 베리파이 전압 P1 및 Pr과, 센스 앰프 회로 부속의 참조 트랜지스터의 참조 전류(후에 설명한다)와의 관계로 분포의 상한값이 결정되는, 레벨 L0보다 좁은, 일정한 임계값 전압 분포로 된다.
도 7에 도시하는 바와 같이, T-cell의 하위 레벨 L0과, R-cell의 레벨 L2의 조합 상태 A에 의해 데이터“1”이, T-cell의 상위 레벨 L1과, R-cell의 레벨 L2의 조합 상태 B에 의해 데이터“0”이 정의된다. 도 8에 도시하는 C-cell과 R-cell은, 마찬가지의 조합 상태에서 도 7의 경우와 역 논리 데이터로 된다. 이러한 셀 레벨의 상태에 의해, 2치 기억이 가능하게 된다.
도 9는 T-cell과 R-cell에 주목하여, 2치 데이터의 판독을 위한 레벨 관계를 도시하고 있다. 도 9의 상단은, 판독 사이클 동안, 선택된 워드선 TWL과 참조 워드선 RWL에 공급되는 판독 전압(워드선 레벨)을 일정하다고 가정하여, 정보 셀 T-cell과 참조 셀 R-cell의 레벨에 상대적 바이어스를 인가함으로써, 2치 데이터를 판별할 수 있는 것을 나타내고 있다.
이에 대하여, 도 9의 하단은, 보다 실제적으로, 판독 사이클에서 워드선 레벨을 절환함으로써, 동일하게 2치 데이터를 판별할 수 있는 것을 나타내고 있다.
초기 상태(데이터 축퇴기) t0은, 참조 셀 R-cell의 레벨 L2가 워드선 레벨에 가장 가깝고, 정보 셀 T-cell의 레벨 L0, L1은 이것보다 아래에 있다. 따라서, R-cell의 셀 전류를 Icell(r), T-cell의 레벨 L0, L1의 셀 전류를 각각 Icell(0), Icell(1)로 하여, Icell(r)<Icell(1)<Icell(0)이다. 따라서, T-cell과 R-cell의 셀 전류차를 검출해도, T-cell의 레벨 L0과 L1을 구별할 수 없다.
판독 시 t1에는, 정보 셀 T-cell의 워드선 레벨이 참조 셀 R-cell에 대하여 상대적으로 내려가고, 셀 전류의 관계는, Icell(O)> Icell(r)> Icell(1)로 된다. 따라서, 정보 셀 T-cell과 참조 셀 R-cell의 셀 전류차를 검출함으로써, 정보 셀 T-cell의 레벨 L0과 L1을 구별할 수 있다.
도 7 및 도 8에서는, 소거 임계값 레벨 L0을 확인하기 위한 베리파이 전압을 P0(=0V), 임계값 레벨 L1의 기입 시의 베리파이 판독 전압 P1을, P1=P0+2Δ, 임계값 레벨 L2의 기입 시의 베리파이 판독 전압 Pr을, Pr=PO+3Δ로 하고 있다. 이들의 베리파이 전압 PO, P1, Pr은 각각 임계값 레벨 L0, L1, L2의 분포의 변동을 고 려한 상한값을 결정하는 값으로서 설정되어 있다.
그리고, 판독 시, 정보 셀 T-cell 및 C-cell에 인가하는 판독 전압 R1은, 레벨 L1 또는 이것에 가까운 레벨로서 기입 베리파이 전압 P1로 설정하고, 참조 셀 R-cell에 인가하는 판독 전압 Rr은, 레벨 L2의 베리파이 전압 Pr보다 Δ만큼 높게, 즉 Rr=R1+2Δ(=4Δ)로 하고 있다.
이에 의해, 데이터 판독에 필요한 다음의 수학식 1, 2가 충족된다.
Figure 112006026138224-pat00001
Figure 112006026138224-pat00002
즉 수학식 1, 2가 충족되는 결과, 정보 셀 T-cell과 참조 셀 R-cell이 선택된 경우, T-cell이 레벨 L0, L1일 때의 셀 전류 Icell(0), Icell(1)과, R-cell의 셀 전류 Icell(r)은, 하기의 수학식 3, 4를 충족시킨다.
Figure 112006026138224-pat00003
Figure 112006026138224-pat00004
상기 수학식 3, 4로부터, 정보 셀 T-cell과 참조 셀 R-cell의 셀 전류차의 검출에 의해, T-cell의 데이터“0”,“1”을 판별할 수 있다. 다른 한쪽의 정보 셀 C-cell과 참조 셀 R-cell 사이에서는, 마찬가지의 셀 전류차의 검출에 의해, 역 논리 데이터가 판독된다.
또 실제의 메모리 동작에서는, 도 9의 초기 상태(데이터 축퇴기) t0으로서 나타낸 워드선 바이어스 조건을 이용할 필요는 없다. 즉 메모리 셀은, 선택 게이트 트랜지스터에 의해 비트선과의 사이의 접속이 온 오프되도록 구성되기 때문에, 비선택 상태에서는 선택 게이트 트랜지스터가 오프인 상태에서 모든 워드선 TWL, CWL, RWL을 Vss(=OV)로 유지하고, 판독 시에, 선택 게이트 트랜지스터를 온으로 하여, 워드선 TWL(또는 CWL)과 RWL에 각각, 판독 전압 R1과 Rr을 인가하여, 셀 전류차를 검출하면 된다.
도 10은, 2치 기억 방식(그 1)에서의 소거 및 기입 수순을, 정보 셀 T-cell과 참조 셀 R-cell에 주목하여 도시하고 있다. 정보 셀 C-cell도 마찬가지이다.
“vp0”은, 셀의 베리파이 소거 스텝이다. 그 상세 동작은 후에 센스 유닛과의 관계로 설명하지만, 소거 스텝 vp0에서는 선택 블록 내의 셀에 소거 전압을 인가하는 동작과, 그 후 선택 블록의 워드선을 Vss로 하여, 그 셀 전류를 센스 앰프 회로 부속의 참조 트랜지스터(유효 임계값 전압이 Vref인 트랜지스터)의 그것과 비교하는 소거 베리파이를 반복한다. 이에 의해서 모든 셀의 임계값 전압을, 셀 전류가 충분히 “1”이라고 간주할 수 있는 최하위 레벨 L0으로 설정한다.
이 소거 임계값 전압 분포에 대하여, 기입 데이터“0” 또는 “1”을 부여하고, 이것을 셀 레벨로 번역하여, 참조 셀 R-cell 및 정보 셀 T-cell(또는 C-cell) 에 순차적으로 기입을 행하는 것이, 베리파이 기입 스텝 vpr 및 vp1이다.
참조 셀 기입 스텝 vpr에서는, 기입 데이터“O” 또는 “1”을 부여하여, 참조 셀 R-cell의 임계값 전압을 레벨 L2로 상승시킨다. 구체적으로는, 센스 유닛(30) 내의 데이터 래치에 기입 데이터를 로드하고, 선택된 비트선과 센스 앰프를 접속하여 기입이 행해진다.
기입은, 기입 베리파이와 기입 전압 인가 동작을 반복한다. 베리파이 후에는, 기입이 불충분한 페어 셀이 존재하는지의 여부의 베리파이 체크를 행한다.
도 2에 도시하는 바와 같이, T-cell 어레이(1t) 및 C-cell 어레이(1c)에서 각각 1개씩의 NAND 블록이 참조 셀 블록으로서 선택된다. 이들의 참조 셀 블록 내의 전체 워드선(참조 워드선 RWL)을 순차적으로 선택하여, 그 중의 전체 참조 셀 R-cell을 임계값 레벨 L2로 기입하는 조작이 필요하게 된다.
즉 기입 스텝 vpr이 종료한 단계에서, 모든 참조 셀 R-cell은 임계값 레벨 L2로 설정된다.
다음의 기입 스텝 vp1에서는, 기입 데이터“1”,“0”에 따라서, 정보 셀 T-cell 및 C-cell의 일부의 셀의 임계값 전압을 소거 레벨 L0으로부터 레벨 L1로 상승시킨다. 이 기입 스텝 vp1에서 기입 동작은 종료한다.
[2치 데이터 기억 방식(그 2)]
상술한 2치 데이터 기억 방식에서는, 참조 셀 R-cell의 임계값 레벨을, 정보 셀 T-cell, C-cell의 2개의 임계값 레벨의 상위 레벨보다 더욱 높은 값으로 설정했다. 이에 대하여, 참조 셀 R-cell의 설정 임계값 레벨로서, 다른 적당한 값을 선 택할 수도 있다.
도 11 및 도 12는, 참조 셀 R-cell의 임계값 레벨을, 정보 셀 T-cell, C-cell의 상위 임계값 레벨 L1과 동일한 값으로 설정한 예를, 도 7 및 도 8에 대응시켜 도시하고 있다. 기타, 도 7 및 도 8과 마찬가지이다.
판독 시, 정보 셀 T-cell 및 C-cell에 인가하는 판독 전압 R1은, 상위 레벨 L1 또는 이것에 가까운 레벨로서, 기입 베리파이 전압 P1로 설정하고, 참조 셀 R-cell에 인가하는 판독 전압 Rr은, 레벨 L1의 베리파이 전압 P1보다 예를 들면 Δ만큼 높게, 즉 Rr=R1+Δ(=3Δ)로 한다.
이에 의해, 데이터 판독에 필요한 셀 전류 관계를 충족시키는 데에 필요한 다음의 수학식 5, 6이 충족된다.
Figure 112006026138224-pat00005
Figure 112006026138224-pat00006
그리고 수학식 5, 6이 충족되는 결과, 정보 셀 T-cell과 참조 셀 R-cell이 선택된 경우의 T-cell의 레벨 L0, L1일 때의 셀 전류 Icell(0), Icell(1)과, R-cell의 셀 전류 Icell(r)은, 하기 수학식 7, 8을 충족시킨다.
Figure 112006026138224-pat00007
Figure 112006026138224-pat00008
이 수학식 7, 8로부터, 정보 셀 T-cell과 참조 셀 R-cell의 셀 전류차의 검출에 의해, 정보 셀 T-cell의 데이터“0”,“1”을 판별할 수 있다. 다른 한쪽의 정보 셀 C-cell과 참조 셀 R-cell 사이에서는, 마찬가지의 셀 전류차의 검출에 의해, 역 논리 데이터가 판독된다.
[4치 데이터 기억 방식(그 1)]
도 13 및 도 14는, 4치 데이터 기억 방식인 경우의 셀 임계값 전압 분포와 데이터 비트 할당을, 도 7 및 도 8에 대응시켜 도시하고 있다.
정보 셀 T-cell 및 C-cell은, 4개의 임계값 전압 레벨 L0, L1, L2 및 L3 중의 어느 하나로 설정된다. LO은, 소거 베리파이 전압 P0(=0V)에 의해 규정되는 소거 임계값 레벨로, L1, L2 및 L3은 각각, 기입 베리파이 전압 P3(=P0+Δ), P1(=P0+2Δ) 및 P2(=P0+3Δ)에 의해 상한값이 규정되는 기입 임계값 레벨이다. 참조 셀 R-cell의 임계값 레벨 L4는, 정보 셀 T-cell, C-cell의 최상위 임계값 레벨 L3보다 높고, 기입 베리파이 전압 Pr(=PO+4Δ)에 의해 상한값이 규정된다.
정보 셀 T-cell의 레벨 L0, L1, L2 및 L3과, 참조 셀 R-cell의 레벨 L4 사이의 조합 상태 A, B, C 및 D에 따라서, 4치 데이터가 규정된다. 4치 데이터를 상위 비트 HB와 하위 비트 LB에 의해 (HB, LB)로 나타내는 것으로 하고, 정보 셀 T-cell의 레벨 L0, L1, L2 및 L3에 각각, (1,0), (1,1), (0,1) 및 (0, O)이 할당된다. C-cell 어레이에서는, 도 14에 도시하는 바와 같이, T-cell 어레이와는 역 논리로 된다.
도 15는, 정보 셀 T-cell과 참조 셀 R-cell에 주목하여, 4치 데이터의 판독을 위한 초기 상태 t0과 판독 사이클 t1-t3의 레벨 관계를 도시하고 있다. 도 15의 상단은, 판독 사이클 동안, 선택된 워드선 TWL과 참조 워드선 RWL에 공급되는 판독 전압(워드선 레벨)을 일정하게 하여, T-cell과 R-cell의 레벨에 상대적 바이어스를 인가함으로써, 4치 데이터를 판별할 수 있는 것을 나타내고 있다.
이에 대하여, 도 15의 하단은, 보다 실제적으로, Vss를 기준으로 하여, 판독 사이클에서 워드선 레벨을 절환함으로써, 동일하게 4치 테이터를 판별할 수 있는 것을 나타내고 있다. 참조 셀 R-cell을 선택하는 참조 워드선 RWL의 판독 전압 Rr은, 예를 들면 도 13에 도시하는 바와 같이, 레벨 L4의 베리파이 전압 Pr보다 0.5Δ만큼 높은 값으로 설정된다.
초기 상태(데이터 축퇴기) t0에서는, 참조 셀 R-cell의 레벨 L4가 워드선 레벨에 가장 가깝고, 정보 셀 T-cell의 모든 레벨 L0-L3은 이것보다 아래에 있다. 따라서, 정보 셀 T-cell과 참조 셀 R-cell의 셀 전류차를 검출해도, 정보 셀 T-cell의 레벨 L0-L3을 구별할 수 없다.
판독 사이클 t1에서는, 정보 셀 T-cell 측의 워드선 레벨이 임계값 레벨 L2에 가까운 값으로 설정된다. 예를 들면 도 13에 도시하는 바와 같이, 베리파이 전압 p1과 동일한 판독 전압 R1이 워드선 TWL에 공급된다. 참조 셀 R-cell 의 판독 전압 Rr은 전체 판독 사이클을 통해서, 일정하게 고정되는 것으로 한다.
이 때, 정보 셀 T-cell이 레벨 L2 또는 L3에 있으면 그 셀 전류는 참조 셀 R-cell의 그것보다 작고, 따라서 “0”으로서 센스된다. 레벨 L0 또는 L1에 있으면, 그 셀 전류는 참조 셀 R-cell의 그것보다 크고, 따라서 “1”로서 센스된다. 따라서 이 사이클에서 상위 비트 HB가 검출된다.
사이클 t2에서는, 정보 셀 T-cell 측의 워드선 레벨이 임계값 레벨 L3에 가까운 값으로 설정된다. 구체적으로 도 13에 도시하는 바와 같이, 베리파이 전압 P2와 동일한 판독 전압 R2가 워드선 TWL에 공급된다. 이에 의해, 정보 셀 T-cell이 레벨 L3에 있으면 그 셀 전류는 참조 셀 R-cell의 그것보다 작아, “0”으로서 센스되고, 그 이하의 레벨에 있으면 그 셀 전류는 R-cell의 그것보다 커서, “1”로서 센스된다. 따라서 이 사이클에서 정보 셀 T-cell의 레벨 L2와 L3이 판별된다. 바꿔 말하면, 상위 비트 HB=“0”일 때의 하위 비트 LB가 판별된다.
사이클 t3에서는, 정보 셀 T-cell측의 워드선 레벨이 임계값 레벨 L1에 가까운 값으로 설정된다. 예를 들면 도 13에 도시하는 바와 같이, 베리파이 전압 P3과 동일한 판독 전압 R3이 워드선 TWL에 공급된다. 이에 의해, 정보 셀 T-cell이 레벨 L1 이상이면 그 셀 전류는 참조 셀 R-cell의 그것보다 작아, “0”으로서 센스되고, 레벨 L0이면 “1”로서 센스된다. 따라서 이 사이클에서 정보 셀 T-cell의 레벨 L0과 L1이 판별된다. 바꿔 말하면, 상위 비트 HB=“1”일 때의 하위 비트 LB가 판별된다.
도 16은, 이상의 3 판독 사이클 t1, t2, t3에서의 데이터 천이에 의해, 도 13 및 도 14에서 정의된 4치 데이터(1,1), (1,0), (0,1), (0,O)을 식별할 수 있는 것을 나타내고 있다.
도 17은, 이 4치 기억 방식(그 1)에서의 소거 및 기입 수순을, 정보 셀 T-cell과 참조 셀 R-cell에 주목하여 도시하고 있다. 다른 쪽의 정보 셀 C-cell도 마찬가지이다.
“vp0”은, 2치 기억 방식인 경우와 마찬가지인, 전체 셀의 베리파이 소거 스텝이다. 이 스텝에서 모든 셀의 임계값 전압을, 셀 전류가 충분히 “1”이라고 간주할 수 있는 최하위 레벨 L0으로 설정한다.
이 소거 임계값 전압 분포에 대하여, 기입 데이터“O”또는 “1”을 부여하고, 이것을 셀 레벨로 번역하여, 참조 셀 R-cell 및 정보 셀 T-cell(또는 C-cell)에 순차적으로 기입을 행하는 것이, 베리파이 기입 스텝 vpr 및 vp1-vp3이다.
참조 셀 기입 스텝 vpr에서는, 기입 데이터“O”또는 “1”이 부여되어, 참조 셀 R-cell의 임계값 전압을, 레벨 L4로 상승시킨다. 2치 기억인 경우에 대하여 설명한 것과 마찬가지로, T-cell 어레이(1t) 및 C-cell 어레이(1c)에 있어서 각각 1개씩의 선택되는 참조 셀 블록에 대하여, 모든 워드선(참조 워드선 RWL)을 순차적으로 선택하여, 전체 참조 셀 R-cell을 임계값 레벨 L4에 기입하는 조작이 필요하게 된다.
다음의 기입 스텝 vp1에서는, 상위 비트 HB 데이터“1”,“0”에 따라서, 정보 셀 T-cell 및 C-cell의 일부의 셀의 임계값 전압을 소거 레벨 L0으로부터 레벨 L2로 상승시킨다.
다음의 기입 스텝 vp2에서는, 상위 비트 HB 데이터“0”이 기입된 레벨 L1의 정보 셀 T-cell 및 C-cell의 일부의 임계값 전압을 레벨 L3으로 상승시킨다. 또한, 다음의 기입 스텝 vp3에서는, 상위 비트 HB 데이터“1”이 기입된 소거 레벨 L0의 정보 셀 T-cell 및 C-cell의 일부의 임계값 전압을 레벨 L1로 상승시킨다.
또한, 기입 스텝 vpr, vp1, vp2, vp3 사이에 판독 모드를 삽입할 수도 있다. 단, 중단된 기입을 재개하기 위해, 예를 들면 셀 어레이로부터의 기존 기입 데이터의 판독이나 외부로부터의 기입 데이터 로드를 필요로 하는 경우가 있다.
[4치 데이터 기억 방식(그 2)]
상술한 4치 데이터 기억 방식에서는, 참조 셀 R-cell의 임계값 레벨을, 정보 셀 T-cell, C-cell의 4개의 임계값 레벨의 최상위 레벨 L3보다 더욱 높은 값 L4로 설정했다. 그러나, 참조 셀 R-cell의 설정 임계값 레벨로서, 다른 적당한 값을 선택할 수 있다.
도 18 및 도 19는, 참조 셀 R-cell의 임계값 레벨을, 정보 셀 T-cell, C-cell의 최상위 임계값 레벨 L3과 동일하게 설정한 예를, 도 13 및 도 14에 대응시켜 도시하고 있다. 기타는 도 13 및 도 14과 동일하다
데이터 판독 시, 정보 셀 T-cell 및 C-cell에 인가하는 판독 전압 R1, R2 및 R3은, 각각 레벨 L2, L3 및 L1에 가까운 값, 예를 들면, 각각의 기입 베리파이 전압 P1, P2 및 P3으로 설정하고, 이에 대하여 참조 셀 R-cell에 인가하는 판독 전압 Rr은, 레벨 L3의 베리파이 전압 P3(=Pr)보다 예를 들면 0.5Δ만큼 높게, 즉 Rr=Pr+O.5Δ로 하고 있다.
이에 의해, 도 13 및 도 14의 경우와 마찬가지로, 각 판독 사이클 t1-t3에서 비트 데이터를 판별하는 데에 필요한 셀 전류 관계를 충족시킬 수 있어, 4치 데이터 판독이 가능하다.
지금까지, 2치 및 4치 데이터 기억 방식의 원리를 설명했다. 도면에는 도시하지 않지만, 마찬가지의 원리로 또한 8치, 16치 데이터 기억 방식으로 확장할 수 있는 것은 용이하게 이해할 수 있다. 일반적으로, M(≥2)치 데이터 기억을 행하기 위해서는, M치 데이터가 n(≥1) 비트 데이터에 의해 정의되는 것으로 하여, 센스 유닛 내에는 n개의 데이터 래치가 필요하게 된다.
[2치 데이터 기억 방식(그 1)의 상세]
(센스 유닛 구성)
도 20은, 이 방식에서 이용되는, 한쌍의 선택 비트선 BL, /BL에 접속되는 센스 유닛(30)의 구성을 도시하고 있다. 도 5에서 설명한 바와 같이 실제로는, 1개의 센스 유닛(30)은, 여러 쌍의 비트선에 의해 공유된다.
센스 유닛(30)은, 전류 검출형의 차동 센스 앰프 SA와 데이터 래치 LAT를 포함하는 센스·래치계와, 베리파이 체크 회로 VCK(베리파이·결과 판정계)를 갖는다. 차동 센스 앰프 SA의 2개의 입력 노드 IN, /IN는, 통상 판독 시에는, 판독 제어 신호 READ에 의해 온으로 되는 NMOS 트랜지스터 N17, N19를 통하여 각각, 비트선 BL, /BL에 접속된다. 기입 베리파이 혹은 소거 베리파이 시에 입력 노드 IN, /IN의 한쪽에 참조 전류를 공급하기 위해, 참조 전류원 회로(301)가 설치되어 있다.
데이터 래치 LAT는, 데이터 기입 시에는 기입 데이터를 유지하고, 판독 시에 는 센스 앰프 SA에 의해 판독된 데이터를 유지하는 것이다. 소거 시 및 참조 셀 기입 시에는, 이 데이터 래치 LAT에, T-cell 어레이(1t)와 C-cell 어레이(1c)를 순서대로 선택하기 위한 데이터가 유지된다.
데이터 래치 LAT는, 센스 앰프 SA와의 사이에서 데이터 전송하기 위한 데이터 전송 노드 B, /B를 갖는다. 노드 B, /B는 판독 제어 신호 READ에 의해 제어되는 NMOS 트랜지스터 N21, N22를 통하여 센스 앰프 SA의 출력 노드 OUT, /OUT에 접속되어 있다.
노드 B, /B와 데이터 래치 LAT 사이에는 NMOS 트랜지스터 N24, N25로 이루어지는 데이터 전송 회로(302)가 설치되어 있다. 이 전송 회로(302)는, 상술한 판독 스텝 t1, 소거 스텝 vpO, 기입 스텝 vpr, vp1에서 온으로 되도록, 각각의 타이밍 신호가 공급된다.
참조 전류원 회로(301)는, 참조 전압 Vref가 게이트에 공급된 NMOS 트랜지스터 N10을 갖는다. 이 NMOS 트랜지스터 N10은, 기입 베리파이 및 소거 베리파이 시에 센스할 셀 전류를 비교 판정하기 위한 참조 전류를 흘리는 참조 트랜지스터로서, 선택적으로 센스 앰프 SA의 입력 노드 IN, /IN의 한쪽에 접속된다. 즉 NMOS 트랜지스터 N10은, 참조 워드선 RefWL에 의해 구동되는 NMOS 트랜지스터 N11, N12를 통해, 데이터 전송 노드 /B, B에 의해 제어되는 NMOS 트랜지스터 N13, N14를 통하여, 센스 앰프 SA의 입력 노드 IN, /IN에 접속된다.
NMOS 트랜지스터 N17, N19에는 병렬로, 각각 노드 B, /B에 의해 상보적으로 제어되는 NMOS 트랜지스터 N18, N20이 접속되어 있다. 즉, 판독 시에는, NMOS 트 랜지스터 N17, N19가 온으로 되고, 비트선쌍 BL, /BL이 각각 입력 노드 IN, /IN에 접속된다. 이 때 참조 전류원 회로(301)는 센스 앰프 SA에는 접속되지 않는다.
기입 및 소거 베리파이 시에는, NMOS 트랜지스터 N17, N19는 오프이다. 그리고 데이터 래치 LAT의 데이터에 따라서, NMOS 트랜지스터 N18, N20의 한쪽이 온으로 되고, 또한 참조 전류원 회로(301)에서는 NMOS 트랜지스터 N13, N14의 한쪽이 온으로 된다. 이에 의해, 비트선쌍 BL, /BL의 한쪽이 센스 앰프 SA의 1개의 입력 노드에 접속되고, 다른 쪽의 입력 노드에는 참조 전류원인 NMOS 트랜지스터(참조 트랜지스터) N10가 접속된다.
입력 노드 IN, /IN에는, 센스 결과를 귀환시켜 그의 한쪽을 강제적으로 Vss로 리세트하기 위한 NMOS 트랜지스터 N15, N16이 설치되고, 또한 비트선 BL, /BL에는, 노드 B, /B에 의해 선택적으로 제어되는 풀 업용 NMOS 트랜지스터 N23, N24가 접속되어 있다.
이 실시예에 있어서, 센스 앰프 SA가 전류 검출형의 차동 증폭기인 것 및, 통상의 데이터 판독에는 페어 셀의 셀 전류차의 검출을 행하는 것이 고속 판독을 가능하게 하고 있다. 통상의 NAND형 플래시 메모리의 센스 앰프는, 비트선을 프리차지한 후, 선택 셀에 의해 그 비트선을 디스차지시키는 동작을 행한다. 선택 셀이 오프(예를 들면 데이터“0”)인 경우에는, 비트선은 방전되지 않고, 선택 셀이 온(예를 들면 데이터“1”)인 경우에는 비트선이 방전된다. 따라서 일정 시간의 비트선 방전 동작 후, 비트선 전위를 검출함으로써, 데이터를 판정할 수 있다.
그러나 이 센스 앰프 방식에서는, 셀 전류가 작아질수록, 또한 비트선 용량 이 커질수록, 데이터 판정을 위해 긴 비트선 방전 시간을 필요로 하여, 고속 판독을 할 수 없게 된다. 특히, 다치 기억을 행하는 경우에는, 복수회의 센스 동작을 필요로 하기 때문에, 판독의 고속 성능을 어떻게 확보할지가 중요한 과제로 된다.
이 실시예의 센스 앰프 SA는, 페어를 구성하는 정보 셀 T-cell 또는 C-cell과 참조 셀 R-cell의 셀 전류의 차를, 비트선쌍 사이에서 차동 검출한다. 후에 상세하게 설명하지만, 기입이나 소거의 베리파이 판독에는, 참조 전류원 회로를 이용하여, 베리파이할 셀이 접속된 비트선쌍의 한쪽과 참조 트랜지스터 사이에서, 셀 전류차의 검출을 행한다. 이 경우에는, 센스 앰프의 차동 입력의 부하 용량이 크게 서로 다르기 때문에, 셀 전류차의 검출에는 일정한 비트선 충전 시간을 필요로 한다.
그러나 통상의 판독 시에는, 참조 전류원 회로를 이용하지 않고, 정보 셀과 참조 셀의 셀 전류차를 차동 검출하기 때문에, 센스 앰프 차동 입력단에서의 용량 밸런스가 취해지고 있다. 따라서, 판독 개시(즉 셀 구동 개시) 초기부터 셀 전류의 대소 관계가 결정되어, 개시 후 빠른 단계에서 센스 앰프를 활성으로 해도, 잘못 센스하는 일은 없다. 따라서, 매우 단시간에 데이터를 센스하는 것이 가능하고, 특히 다치 기억 방식에서의 고속 판독 성능을 실현하는 데에 있어서 중요하게 된다.
또한, 전류 검출형 차동 센스 앰프는, 미소한 셀 전류차를 확실하게 검출할 수 있다. 이것은 특히, 다치 데이터 기억을 행하는 경우에 임계값 전압 레벨차를 작게 설정해도, 확실하게 데이터를 센스할 수 있는 것을 의미한다. 즉 이 실시예 의 데이터 센스 방식은, 다치 데이터 레벨이 많은 경우에도, 충분한 데이터 마진을 확보하는 것을 가능하게 한다.
도 22는, 그러한 센스 앰프 SA의 구체적인 구성예를 도시하고 있다. 이 센스 앰프 SA는, 일종의 CMOS 플립플롭(311)을 주체로 하여 구성되지만, 통상의 플립플롭이 아니다.
게이트 GA가 공통 접속되어 직접 접속된 PMOS 트랜지스터 P23과 NMOS 트랜지스터 N61의 공통 드레인은, 한쪽의 출력 노드 OUT에 접속되어 있다. 마찬가지로 게이트 GB가 공통 접속되어 직렬 접속된 PMOS 트랜지스터 P24와 NMOS 트랜지스터 N62의 공통 드레인은, 다른 쪽의 출력 노드 /OUT에 접속되어 있다. 이들의 공통 게이트 GA, GB는, 출력 노드 /OUT, OUT에 교차 접속되어 있다.
PMOS 트랜지스터 P23, P24는 각각 PMOS 트랜지스터 P21, P22를 통해, 전원 스위치로서의 PMOS 트랜지스터 P20을 통하여, 전원 단자 Vdd에 접속되어 있다. PMOS 트랜지스터 P21, P22의 게이트는 각각 공통 게이트 GA, GB에 접속되어 있다.
NMOS 트랜지스터 N61, N62의 소스는 접지 단자 Vss에 접속되어 있다. 공통 게이트 GA, GB는, 활성화용 NMOS 트랜지스터 N63, N64를 통하여 접지 단자 Vss에 접속되어 있다.
직렬 접속된 PMOS 트랜지스터 P21, P23의 접속 노드 NA, 마찬가지로 직렬 접속된 PMOS 트랜지스터 P22, P24의 접속 노드 NB가 각각 셀 전류의 입력 노드로 된다. 구체적으로 도 22의 예에서는, 비트선 TBL에 접속되는 쪽의 입력 노드 IN과 NA 사이 및, 비트선 CBL에 접속되는 쪽의 노드 /IN과 NB 사이에 각각, PMOS 트랜 지스터 P27, P28에 의한 전류 미러 회로(312) 및, PMOS 트랜지스터 P29, P30에 의한 전류 미러 회로(313)가 배치되어 있다. 이들의 전류 미러 회로(312, 313)에 의해서, 셀 전류에 대응하는 레플리카 전류가 노드 NA, NB에 공급된다.
PMOS 트랜지스터 P27, P28, P29, P30의 드레인과 접지 단자 Vss 사이에 각각 접속된 NMOS 트랜지스터 N71, N72, N73, N74는, 초기화 신호 EQ에 의해 제어된다. 즉 센스 개시 전에, EQ=“H”에 의해서, 노드 NA, NB를 Vss로 초기화할 수 있다.
입력 노드 IN, /IN에는, 센스 결과를 귀환시켜 이들의 노드를 제어하기 위한 귀환 회로(314, 315)가 설치되어 있다. 즉, 입력 노드 IN과 NA 사이 및, 입력 노드 /IN과 NB 사이에는, 출력 노드 OUT, /OUT에 의해 게이트가 제어되는 PMOS 트랜지스터 P25, P26이 개재되어 있다. 입력 노드 IN, /IN에는 각각, 게이트가 출력 노드 OUT, /OUT에 의해 제어되는, 소스가 Vss에 접속된 NMOS 트랜지스터 N65, N66이 접속되어 있다.
이 센스 앰프 SA의 동작을 설명하면, 다음과 같다. 통상의 판독 동작에서는, 도 20에 도시하는 참조 전류원(301)은 이용되지 않는다. /ACC=“H”, /SE=“H”의 비활성 상태에서는, NMOS 트랜지스터 N63, N64가 온이고, 출력 노드 OUT, /OUT 및 공통 게이트 노드 GA, GB는, Vss로 유지되어 있다.
2개의 셀 어레이가 쌍을 이루는 워드선 TWL 또는 CWL과 참조 워드선 RWL이 선택되고, 한쌍의 비트선 BL, /BL이 입력 노드 IN, /IN에 접속될 때에, /ACC=“L”, 그 후 약간 지연해서 /SE=“L”로 되고, 센스 앰프 SA가 활성화된다. 이 때, 선택된 2개의 셀 T-cell(또는 C-cell)과 R-cell의 셀 전류가 각각 노드 NA, NB에 공급된다.
센스 앰프 활성화 직후, NMOS 트랜지스터 N61, N62는 모두 오프로, 전원으로부터의 전류와 이것에 중첩되는 셀 전류는, 노드 OUT(=GB), /OUT(GA)를 통해, NMOS 트랜지스터 N64, N63을 통하여 Vss로 흐른다. 셀 전류차에 의해, 출력 노드 OUT, /OUT 사이(따라서 게이트 노드 GA, GB 사이)에 임의의 전위차가 발생한 후, /SE=”L”로 되면, 플립플롭(311)에서는, 출력 노드 OUT, /OUT의 차전압을 증폭하는 정귀환 동작이 행해지고, 그 차전압은 급속히 확대된다.
예를 들면, OUT(GB)가 /OUT(GA)보다 낮은 것으로 하면, NMOS 트랜지스터 N61이 온, NMOS 트랜지스터 N62가 오프, PMOS 트랜지스터 P22, P24가 온, PM0S 트랜지스터 P21, P23이 오프로 되어, 출력 노드 OUT, /OUT는 각각, Vss, Vdd로 된다.
이러한 전류 검출 방식에 의해, 정보 셀과 참조 셀의 셀 전류차를 단시간에 센스할 수 있다. 출력 노드 OUT, /OUT의 한쪽이 Vss, 다른 쪽이 Vdd로 되면, NMOS 트랜지스터 N65, N66의 한쪽이 온으로 되어, 입력 노드 IN, /IN의 한쪽을 Vss로 하는 귀환 제어가 행해진다. 이것은 기입 베리파이 시에, 베리파이 판독 결과에 따라서, 비트선 제어를 행할 필요가 있기 때문이다.
이상과 같이 이 센스 앰프 SA는, 트랜지스터 N63, N64로부터의 플러스 귀환 동작에 의해 셀 전류차를 단시간에 검출할 수 있어, 고속의 판독이 가능하게 된다. 게다가, 플립플롭(313)은 관통 전류가 흐르지 않기 때문에, 소비 전력도 적다.
도 23은, 기본적으로 도 22와 마찬가지의 플립플롭(311)을 이용하지만, 보다 간단화한 센스 앰프 SA의 예이다. 여기서는 도 22의 회로에서 이용되고 있는 전류 미러 회로(312, 313)가 생략되어 있다. 전류 미러 회로를 이용하여 노드 NA, NB에 레플리카 전류를 넣는 경우에는, 전원 전류에 대하여 셀 전류를 가산하게 되는 데 대하여, 직접 셀 전류를 넣는 경우에는 감산으로 된다. 따라서, 도 22와는 반대로, 입력 노드 IN, /IN을 각각 노드 NB, NA에 접속하고 있다.
노드 NA, NB에는, 전원 스위치 PMOS 트랜지스터 P20과 상보적으로 온 오프되는 리세트 NMOS 트랜지스터 N67, N68이 접속되어 있다. 이에 의해, 센스 전에 노드 NA, NB는 Vss로 설정된다. 귀환 회로(314, 315)는, NMOS 트랜지스터 N65, N66뿐이며, 출력 노드 OUT, /OUT의 “H”,“L”이 확정되면, 입력 노드 IN, /IN의 한쪽을 “L”=Vss로 하는 동작이 행해진다.
도 24는, 도 20에 있어서의 베리파이 체크 회로 VCK의 구체 구성을 도시하고 있다. 이 베리파이 체크 회로 VCK는, 기입 또는 소거 베리파이 시, 센스 앰프 출력 노드 OUT, /OUT에 베리파이 판독된 데이터가, 노드 B, /B에 판독되는 데이터 래치 HBL 또는 LBL의 기대값 데이터와 일치하는지의 여부를 판정하는 데이터 비교 회로(320)를 이용하고 있다.
소거 베리파이와 기입 베리파이에서는 기대 셀 상태가 서로 다르다. 즉 소거 베리파이에서는, 셀의 임계값 전압이 충분히 내려간 것을 검증하는 데 대하여, 기입 베리파이에서는 셀의 임계값 전압이 임의의 레벨까지 올라간 것을 검증한다. 구체적으로, 소거 베리파이에서는, 노드 B와 /OUT 사이 또는, /B와 OUT 사이가 역 논리로 되는 것을 검출하여 완료로 하고, 기입 베리파이에서는, 노드 B와 /OUT 사이 또는, /B와 OUT 사이가 동일한 논리로 되는 것을 검출하여 완료로 할 필요가 있 다.
이 때문에, 체크 입력 신호 INQi에 의해 제어되는 상보적으로 온 오프시키는 PMOS 트랜지스터 P41과 NMOS 트랜지스터 N89 사이에, 4개의 전류 경로가 배치되어 있다.
노드 OUT 및 /B에 각각의 게이트가 접속된 NMOS 트랜지스터 N81 및 N82 사이에, 기입 베리파이 시의 체크 신호 PRQ가 들어가는 NMOS 트랜지스터 N83을 개재시킨 제1 경로 및, 노드 /OUT 및 B에 각각의 게이트가 접속된 NMOS 트랜지스터 N84 및 N85 사이에, 기입 베리파이 시의 체크 신호 PRQ가 들어가는 NMOS 트랜지스터 N86을 개재시킨 제2 경로가 기입 베리파이 시의 데이터 비교 회로를 구성한다.
NMOS 트랜지스터 N81 및 N85와 이들 사이에 소거 베리파이 시의 체크 신호 ERQ가 들어가는 NMOS 트랜지스터 N87을 개재시킨 제3 경로 및, NMOS 트랜지스터 N84 및 N82와 이들 사이에 동일 체크 신호 ERQ가 들어가는 NMOS 트랜지스터 N88을 개재시킨 제4 경로가, 소거 베리파이 시의 데이터 비교 회로를 구성한다.
소스가 전원에 접속된 PMOS 트랜지스터 P41의 드레인 노드 NCi는, INQi=“L”인 동안 “H” 레벨로 충전된다. 그리고, INQi=“H”를 입력했을 때에, 베리파이 판독 데이터가 기대값으로 되었을 때에, 이 노드 NCi가 “L” 레벨로 방전된다. 이 노드 NCi의 “L” 레벨 천이를 받아서, 인버터(321)가 FINi=“H”를 출력한다.
실제로는, 도 25에 도시하는 바와 같이, 동시에 판독되는 1페이지 내의 전체 센스 유닛 내의 베리파이 체크 회로 VCKi가, 체크 출력 FINi가 다음의 체크 입력 INQi+1로 되도록, 도미노 붕괴 접속된다. 베리파이 판정 시, 최초의 베리파이 체 크 회로 VCK0에 체크 입력 INQo=“H”를 넣는다. 1페이지 내에 기입 혹은 소거 불충분의 셀이 1개라도 있으면, 최종 체크 출력 FINn-1은 “L”이다. 1페이지 내의 전체 셀의 기입 혹은 소거가 충분한 경우에 비로소, FINn-1=“H”가 얻어지고, 이것이 기입 혹은 소거 완료를 나타내는 패스 플래그 신호로 된다.
다음에 상술한 센스 유닛에 의거하여, 구체적인 데이터 판독, 베리파이 소거 및 베리파이 기입의 동작을 설명한다.
(판독)
데이터 판독은, 상술한 바와 같이 1회의 판독 스텝 t1에서 행해진다. 비트선 BL 측의 선택 워드선 TWL과 비트선 /BL 측의 참조 워드선 RWL에 의해, 정보 셀 T-cell과 참조 셀 R-cell이 선택되어, 각각에 판독 전압 R1과 Rr이 인가된다. 데이터가 “0”이면, 비트선 BL 측의 레벨 저하가 히트선 /BL의 그것보다 작아, OUT=“L”, /OUT=“H”가 얻어진다.
비트선 /BL 측의 선택 워드선 CWL과 비트선 BL 측의 참조 워드선 RWL에 의해, 정보 셀 C-cell과 참조 셀 R-cell이 선택된 경우도 마찬가지로, 각각에 판독 전압 R1과 Rr이 공급된다. 이 경우, T-cell과는 역 논리 데이터로서 센스된다.
이 실시예의 판독법에서는, 페어 셀의 셀 전류차를 차동 검출하기 때문에, 고속의 판독이 가능하다. 예를 들면, 후에 설명하는 베리파이 판독에서는, 셀 전류를 센스 앰프 회로 부속의 참조 트랜지스터 N10의 그것과 비교한다. 이 경우에는, 센스 앰프의 차동 입력 노드의 한쪽에만 비트선이 접속되기 때문에, 차동 입력 노드의 부하 용량의 언밸런스가 크다. 따라서, 데이터 센스를 위해서는, 비트선 용량의 충전 시간의 경과를 대기하여 DC 전류를 비교해야 한다.
이에 대하여 통상 판독 동작에서는, 2개의 셀이 연결되는 비트선쌍 사이에서 셀 전류차를 검출하기 때문에, 센스 앰프 차동 입력 노드의 부하 밸런스가 취해져 있다. 따라서, 비트선의 충전 시간을 대기할 필요는 없고, 매우 단시간에서의 데이터 센스가 가능하여, 통상의 NAND 플래시 메모리에 비하여, 고속의 판독이 가능하게 된다.
(베리파이 소거)
데이터 소거는, 소거 단위 내의 전체 셀에 소거 전압을 인가하는 동작과, 그 소거 상태를 확인하는 베리파이 동작의 반복에 의해 행한다. 데이터 소거는, NAND 블록을 최소의 소거 단위로 하여, 필요하다면 도 4에 도시하는 뱅크를 소거 단위로 하여 행해진다.
소거 동작은 셀을 임계값 레벨 L0으로 설정하는 동작이다. 그 때문에 선택 블록 내의 전체 워드선을 Vss로 하고, 셀 어레이가 형성된 웰에 큰 소거 전압 Vera를 인가하여, 전체 셀의 플로팅 게이트로부터 전자를 제거한다.
소거 베리파이는, 도 7 및 도 8에 도시하는 판독 전압 P0을, 선택 블록의 전체 워드선에 인가한 판독 동작에 의해, 블록 단위로 행해진다. 소거 베리파이에는, 센스 유닛(30)에 있어서, 셀 전류를 참조 전류원 회로(301)에 의한 참조 전류와 비교할 필요가 있다. 이 때문에, T-cell 어레이와 C-cell 어레이를 별개의 타이밍에서 베리파이 판독할 필요가 있다.
즉 데이터 래치 LAT에 “1”을 유지한 소거 베리파이와, “0”를 유지한 소 거 베리파이를 필요로 한다. 예를 들면, 도 21에 도시하는 바와 같이, 도 10에 도시한 소거 스텝 vp0은, 2개의 베리파이 소거 스텝 vp0(1), vp0(2)로 나누어진다.
스텝 vp0(1)은, 데이터 래치 LAT에 세트한 “1” 데이터에 기초하여, T-cell 어레이(1t)에 대하여 베리파이 소거를 행한다. 스텝 vp0(2)는, 데이터 래치 LAT에 세트한 데이터“0”에 기초하여 C-cell 어레이(1c)에 대하여 베리파이 소거를 행한다. 소거 베리파이 전압 PO을 선택 블록의 워드선에 인가할 때에 동시에, 참조 워드선 RefWL에 “H”가 부여되고, 베리파이 소거 스텝 vp0(1), (2)에 따라서, 참조 트랜지스터 N10가 입력 노드 /IN, IN에 접속된다.
참조 셀 R-cell에는, 소거 후 계속해서, 데이터 래치 LAT가 유지하는 데이터를 이용하여, 참조 임계값 레벨의 기입이 행해진다. 참조 셀 블록은, 센스 앰프 회로의 양측에 1개씩 있기 때문에, 이들을 순차적으로 기입한다. 그 때문에, 도 10에 도시한 참조 셀 기입 스텝 vpr은, 도 21에 도시하는 바와 같이, 데이터 래치 LAT의 서로 다른 유지 데이터를 이용한 2개의 기입 스텝 vpr(1), (2)으로 나누어진다.
구체적으로는, 참조 셀 블록 내의 참조 워드선을 1개씩 선택하여, 각각에 대하여 기입 전압 인가와 소거 베리파이가 행해진다. 기입 시, 선택된 워드선에 기입 전압 Vpgm을 인가하고, 남은 워드선에 기입 패스 전압 Vpass를 인가한다. 동시에 선택되는 비트선에 공급되는 기입 데이터는 모두 “0” 데이터로서, 이들의 비트선에 연결되는 참조 셀에 대하여 “0” 기입이 행해진다.
기입 베리파이는, 선택 워드선에 도 7 및 도 8에 도시하는 베리파이 전압 Pr 을 이용한 판독 동작이다. 동시에 참조 워드선 RefWL에 “H”가 공급되고, 베리파이 기입 스텝 vpr(1), vpr(2)에 따라서, 참조 트랜지스터 N10이 입력 노드 /IN, IN에 접속된다.
(베리파이 기입)
데이터 기입은 도 10에 도시한 바와 같이, 기입 데이터에 따라서, 소거 레벨 L0에 있는 정보 셀 T-cell 또는 (C-cell)에 레벨 L1을 기입하는 스텝 vp1로서 행해진다.
기입은, 예를 들면 임의의 페이지 뱅크 내에서 전체 센스 앰프 유닛에 동시에 접속되는 셀의 집합(구체적으로는, 1워드선 TWL(또는 CWL)과, 비트선 선택 회로(31t)(또는 31c)에 의해 동시에 선택되는 복수의 비트선 BL(또는 /BL)에 의해 선택되는 셀 집합)를 기입 단위(1페이지)로 하여 행해진다.
우선 기입 데이터가 데이터 래치 LAT에 로드된다. 이 때, “0” 기입 데이터가 “1” 데이터로서 로드되는 점에 주의할 필요가 있다. 이에 의해, 노드 B, /B의 “1”측의 비트선이 센스 앰프 유닛의 한쪽의 입력 노드에 접속되고, 다른 쪽의 입력 노드에는 참조 트랜지스터 N10가 접속된다. 센스 유닛에 연결된 비트선은, 센스 유닛을 통하여 Vss로 세트되고(“0”기입), 다른 비트선은 Vdd-Vth로 세트된다(기입 금지). 이 비트선 전압 세트에 의해, 기입 전압 인가 시, “0” 데이터가 공급된 선택 셀에서 플로팅 게이트에 전자 주입이 발생하도록, 미리 NAND 셀 채널이 기입 데이터에 의해 전위 설정된다.
그 후, 선택 워드선 TWL(또는 CWL)에 기입 전압 Vpgm을 인가하는 기입 동작 이 행해진다. NAND 블록 내의 비선택 워드선에는, 비선택 셀에서 기입이 발생하지 않도록, 필요한 기입 패스 전압 Vpass를 인가한다.
기입 베리파이는, 선택 워드선에 도 7 및 도 8에 도시하는 베리파이 전압 P1을 이용한 판독 동작이다. 동시에 참조 전류원 회로(301)의 참조 워드선 RefWL에 “H”가 공급되고, 참조 트랜지스터 N10가 입력 노드 /IN, IN의 한쪽에 접속된다.
정보 셀과 참조 트랜지스터의 전류의 비교에 의해 데이터 센스되지만, “0”기입 셀의 임계값 전압이 충분히 상승해 있지 않으면, 센스 결과는 비트선을 Vss로 하고, 충분히 임계값 전압이 상승해 있으면, 비트선은 Vdd-Vth로 된다. 따라서, “0”기입 셀의 임계값 전압이 충분히 상승하면, 센스 후, 노드 B와 센스 앰프 출력 노드 OUT 사이, 및 노드 /B와 센스 앰프 출력 노드 /OUT 사이가 역 논리로 된다. 이것을 기입 완료의 판정에 이용할 수 있다.
기입 불충분이라고 판정된 정보 셀에 대해서는, 센스 데이터 Vss에 의해 재차 “0” 기입의 NAND 셀 채널 전압 제어와 기입 전압 인가가 행해진다. 이상의 동작이, 모든 센스 유닛에서 기입 완료로 될 때까지 반복된다.
또 상술한 바와 같이, 기입 데이터와 판독 데이터는 논리 반전되기 때문에, 센스 앰프 회로와 칩 외부 사이에서는 데이터 전송의 인터페이스 회로를 고려하는 것이 필요하게 된다.
[4치 데이터 기억 방식(그 1)의 상세]
센스 유닛(30)을 구성하는 센스 앰프 SA 및 베리파이 체크 회로 VCK는, 2치 데이터 기억인 경우와 동일하고, 4치 데이터 기억인 경우에는 센스 유닛(30)에 적 어도 2개의 데이터 래치가 준비된다. 이하에서는, 센스 앰프 SA 및 베리파이 체크 회로 VCK는 생략하고, 데이터 래치 회로부에만 주목한 센스 유닛(30)을 참조하면서, 데이터 판독, 소거 및 기입의 동작을 순차적으로 설명한다.
(판독)
도 26은, 센스 유닛(30)의 데이터 판독계에 관계되는 데이터 래치 회로 구성을 도시하고 있다. 데이터 노드 B는, 앞의 2치 데이터 기억인 경우와 마찬가지로, 판독 시 센스 앰프의 출력 노드 OUT에 접속된다. 4치 데이터 기억에서는, 상위 비트 HB와 하위 비트 LB 기입이 필요하게 되어, 이들의 기입 데이터 유지를 위해 2개의 데이터 래치 HBL, LBL이 이용된다. 단, 데이터 판독 시에는, 도 26에 도시하는 바와 같이, 이들의 래치 HBL, LBL은 종속 접속되어, 2비트의 시프트 레지스터가 구성된다.
이것은, 상위 비트 데이터 및 하위 비트 데이터를 서로 독립적으로 판독하기 위한 수단이다. 즉, 도 16으로부터 명확한 바와 같이, 상위 비트 데이터 HB는, 사이클 t1에서의 “0”또는 “1”이다. 하위 비트 데이터 LB는, 사이클 t2 및 t3을 통해서 얻어지는 “1” 데이터 수가 홀수인 경우에는 “1”이고, 짝수인 경우 “0”이다. 따라서, 상위 비트 데이터와 하위 비트 데이터는, 모두 2비트 시프트 레지스터의 동작에 의해 “1” 데이터수의 짝수/홀수성을 판정함으로써, 서로 독립적으로 판독할 수 있게 된다.
구체적으로는, 상측의 데이터 래치 HBL이 최종적인 판독 데이터를 유지하는 것으로 한다. 이 데이터 래치 HBL의 데이터 노드는, 컬럼 선택 신호 CSL에 의해 구동되는 컬럼 게이트 N41, N42를 통하여 데이터선 DQ, /DQ에 접속된다.
데이터 래치 HBL은, 초기 상태에서는 데이터“0” 상태로 리세트된다. 구체적으로는, 리세트 신호 RS에 의해 제어되는 리세트용 NMOS 트랜지스터 N30에 의해, 데이터 래치 LBL이 데이터“1” 상태(LB=“H”)로 리세트되고, 이것을 받아서 데이터 래치 HBL이 데이터“0”(HB=“L”)으로 된다.
데이터 래치 HBL, LBL로 이루어지는 시프트 레지스터의 데이터 전송을 제어하는 상보 클럭(CLK, /CLK)은, 스텝 t1, t2, t3을 구동하는 신호의 OR로 결정되고, 그 발생 스텝은, 도 27과 같이 된다.
도 28은, 판독 사이클 t1-t3의 워드선 TWL(CWL)과 참조 워드선 RWL의 구동 파형 및 클럭 CLK의 파형을 도시하고 있다. 상위 비트 판독 사이클 t1 에서는, 도 13에 도시한 바와 같이, T-cell 어레이(또는 C-cell 어레이)의 워드선 TWL(또는 CWL)에 판독 전압 R1을, 참조 워드선 RWL에 판독 전압 Rr을 부여한다. 상위 비트 HB가 “0”인 경우, T-cell의 셀 전류가 R-cell인 그것보다 작고, “1”인 경우는, 셀 전류는 반대로 된다.
하위 비트 판독 사이클 t2, t3에서는 각각, 워드선 TWL(또는 CWL)에 판독 전압 R2, R3을 부여한다. 참조 워드선 RWL은 사이클 t1과 동일한 판독 전압 Rr이다. 사이클 t2에서는, 하위 비트 LB가 “0”이면, 비트선 BL이 비트선 /BL보다 고레벨로 되고(데이터“00”), 하위 비트 LB가 “1”이면, 역 데이터로 된다(데이터“01”). 사이클 t3에서는, 그 관계가 반대로 된다.
판독 사이클 t1-t3을 연속적으로 실행하는 것이면, 파선으로 나타낸 바와 같 이, 참조 워드선 RWL의 판독 전압 Rr을 사이클 t1-t3을 통해서 부여할 수 있다. 또한, 워드선 TWL에 인가하는 판독 전압도, 도 28에서는 사이클의 끊김부에서 일단 Vss로 하고 있지만, 파선으로 나타낸 바와 같이 절환할 수도 있다. 단, 도 28에서는 도시하고 있지 않지만, 센스 앰프는 각 사이클 t1, t2, t3마다, 일단 비활성으로 한 후 활성화하는 것이 필요하다.
판독 사이클 t1-t3은 반드시 연속할 필요는 없고, 상위 비트 HB 판독만이면, 사이클 t1만으로 되고, 하위 비트 LB만의 판독이면, 사이클 t2 및 t3이 행해지면 된다. 또한 사이클 t2와 t3의 순서는 상관없다.
판독 사이클 t1에서의 센스 데이터는, 사이클 t1에 동기한 클럭 CLK=“H”, /CLK=“L”에 의해, 노드 B를 통하여 데이터 래치 LBL에 공급되고, 이것이 /CLK=“H”에 의해 데이터 래치 HBL로 시프트되어, HBL과 LBL의 데이터가 일치한다.
즉 노드 B에 판독되는 데이터“0”,“1”에 따라서, 데이터 래치 HBL의 데이터는 “0”,“1”로 되고, 이것이 상위 비트 데이터 HB로 된다. 이 HB 데이터는 컬럼 선택 신호 CSL에 의해 데이터선 DQ, /DQ에 출력할 수 있다.
하위 비트 LB의 판독도 마찬가지로, 2스텝 t2, t3에서 데이터 시프트 동작이 제어된다. 2스텝 t2, t3 중 어느 한쪽에서만 “1”이 센스되면(즉 “1”의 수가 홀수), 데이터 래치 HBL은 최종적으로 “1”로 된다. 2스텝 t2, t3에서 “0”이 연속되거나 혹은 “1”이 연속되면(즉 “1”의 수가 짝수), 데이터 래치 HBL은 “0”으로 된다.
이상과 같이, 스텝 t1에서 상위 비트 HB의 “0”과 “1”이 확정되고, 스텝 t2과 t3에서는, 상위 비트의 여하에 상관없이, 하위 비트 LB의 “0”과 “1”이 확정된다.
이 실시예의 판독법에서는, 센스 앰프의 부하 밸런스로 된 상태에서, 셀 전류차를 차동 검출하기 때문에, 고속의 판독이 가능하다. 즉, 센스 앰프의 부하 밸런스가 취해져 있기 때문에, 비트선을 예비 충전하는 시간을 필요로 하지 않아, 매우 단시간에서의 데이터 센스가 가능하다.
도 29는, 3V 전원 시스템에서의 시뮬레이션에 의한 판독 동작 파형을 도시하고 있다. 여기서는, 데이터가 (HB, LB)=(1,1)인 경우에 대하여, 하위 비트 판독의 2사이클 t2, t3의 파형을 도시하고 있다.
2사이클을 통해서 참조 워드선 RWL에는 승압된 약 4.5V의 판독 전압 Rr을 부여하고, 워드선 TWL에는 사이클 t2에서 전원 전압보다 약간 승압된 판독 전압 R2를, 사이클 t3에서 전원 전압보다 낮은 판독 전압 R3을 부여하고 있다. Vread는, 선택 블록 내의 비선택 워드선에 부여하는 약 5V로 승압된 판독 패스 전압이다.
각 워드선을 소정 전압으로 설정함과 함께, 센스 앰프 활성화 신호 /SE를 “L”로 한 후, 클럭 CLK(t2)가 상승된다. 사이클 t2, t3 사이에서 센스 앰프는 일단 비활성화된다. 그 후 워드선 레벨을 설정한 후, 재차 센스 앰프가 활성화되고, 다음으로 클럭 CLK(t3)가 상승된다.
최초의 사이클 t2에서 데이터“1”(OUT=“H”)이 얻어지고, 다음의 사이클 t3에서 데이터“0”(OUT=“L”)이 얻어지고 있다. 따라서 데이터 래치 HBL은 최종적으로 데이터“1”로 되고, 도 29에서는 그 결과가 출력선 /DQ=“0”(=“L”)으로 서 판독되고 있다.
도 29의 결과에서는, 워드선의 상승으로부터 약 26㎱에서, 2사이클의 하위 비트 판독 데이터가 출력되고 있다. 따라서, 워드선의 상승이 충분히 빠르면, 종래에 없는 고속의 판독이 가능한 것을 알 수 있다.
(베리파이 소거)
도 30은 센스 유닛(30)의 베리파이 소거에 관계되는 데이터 래치 회로 구성을 도시하고 있다. 데이터 소거는, 소거 단위 내의 전체 셀에 소거 전압을 인가하는 동작과, 그 소거 상태를 확인하는 베리파이 동작의 반복에 의해 행한다. 예를 들면, 도 32에 도시하는 바와 같이 복수개의 NAND 블록을 소거 단위로 할 수 있다. 혹은 1개씩의 NAND 블록을 소거 단위로 할 수도 있다.
소거 동작은 셀을 최하위 임계값 레벨 L0으로 설정하는 동작이다. 그 때문에, 선택 블록 내의 전체 워드선을 Vss로 하고, 셀 어레이가 형성된 웰에 큰 소거 전압 Vera를 부여하여, 전체 셀의 플로팅 게이트로부터 전자를 제거한다.
센스 앰프 유닛의 양측의 모든 비트선 BL, /BL에 접속된 셀의 데이터 소거를 동시에 행하지만, 소거 베리파이에는, 상술한 센스 유닛(30)에 있어서, 셀 전류를 참조 전류원 회로(301)에 의한 참조 전류와 비교할 필요가 있다. 이 때문에, 비트선 BL 측의 셀 어레이(1t)와 비트선 /BL 측의 셀 어레이(1c)를 별개의 타이밍에서 베리파이 판독할 필요가 있다.
이 때문에, 2개의 데이터 래치 HBL, LBL에 상보 데이터를 유지하여, 이에 의해 셀 어레이(1t, 1c)가 순차적으로 선택되도록 한다. 예를 들면, 데이터 래치 HBL, LBL에는 각각 “0”,“1” 데이터를 래치한다. 도 30에서는, 도 26에 도시한 판독계에서와 같은 데이터 래치 HBL, LBL 사이의 종속 접속은 행해지지 않는다. 따라서 여기서는 설명의 편의상, 데이터 래치 HBL에 “0” 데이터를 유지시키기 위한, 리세트 신호 RS에 의해 제어되는 리세트 트랜지스터 N30a와, 데이터 래치 LBL에 “1” 데이터를 유지시키기 위한, 리세트 신호 RS2에 의해 제어되는 리세트 트랜지스터 N30b를 도시하고 있다. 실제로는, 도 26에서 설명한 바와 같이, 1개의 리세트 회로에서, LBL, HBL을 상보적 데이터 상태로 리세트할 수 있도록 구성되어 있다.
도 17에 도시하는 소거 스텝 vp0은, 2개의 베리파이 소거 스텝 p0(1), vp0(2)로 나누어진다. 도 31에 도시하는 바와 같이, 스텝 vp0(1)은, 데이터 래치 HBL에 세트한 “0” 데이터에 기초하여 비트선 BL 측의 셀 어레이(1t)에 대하여 베리파이 소거를 행한다. 스텝 vp0(2)은, 데이터 래치 LBL에 세트한 데이터“1”에 기초하여 반대측의 셀 어레이(1c)에 대하여 베리파이 소거를 행한다.
비트선 BL, /BL의 접속 및 분리 제어를 행하는 노드 B, /B에는, 판독 시(READ=“1”)에는 오프로 되고, 그 이외에서는 노드 B, /B의 한쪽을 Vdd로 충전하기 위한 충전 회로(310, 311)가 설치되어 있다.
스텝 vp0(1)에서는, 전송 NMOS 트랜지스터 N31, N32가 온으로 된다. 이에 의해, 노드 B, /B를 통하여 비트선 BL, /BL의 한쪽이 센스 앰프의 입력 노드에 접속되고, 다른 쪽은 분리된다.
스텝 vp0(2)에서는, 전송 NMOS 트랜지스터 N33, N34가 온으로 된다. 이 때, 데이터 래치 HBL에 의해 제어되는 전송 NMOS 트랜지스터 N35, N36이 온으로 된다.
단, 이들의 셀 어레이 선택은 반대라도 된다. 즉 HBL=“1”,“LBL”=“0”으로 하고, 스텝 vp0(1)에서 셀 어레이(1c)를 선택하고, 스텝 vp0(2)에서 셀 어레이(1t)를 선택해도 된다. 이 경우, 데이터 래치 LBL 측에서는, 전송 NMOS 트랜지스터 N37, N38이, NMOS 트랜지스터 N33, N34와 함께 온으로 된다.
구체적인 베리파이 소거 동작을 도 33 및 도 34를 참조하여 설명한다. 커맨드 입력에 계속해서 어드레스를 입력하고, 소거 단위를 선택한다(스텝 S1). 상술한 바와 같이 소거 단위는, 적어도 1NAND 블록이며, 바람직하게는 복수 NAND 블록이다.
다음으로, READ=“1”, RS=RS2=“1”로 하고, 센스 유닛(30) 내의 데이터 래치 HBL, LBL에 상보 데이터를 세트한다(스텝 S2). 도 30의 예에서는, HBL=“0”, LBL=“1”로 세트된다.
다음으로, 소거 단위가 복수의 NAND 블록인 경우, 블록을 선택하고(스텝 S3), 베리파이 소거 동작으로 이행한다. 선택 블록이 비트선 BL 측인지의 여부를 판단하고(스텝 S4), 「예」이면, vp0(1)=“1”로 하여, 비트선 BL 측의 셀 어레이의 소거 베리파이를 행하고(스텝 S5), 소거 부족의 셀이 있는 경우(베리파이가 “Fail”), 소거 전압 인가를 행한다(스텝 S6). 스텝 S4의 판정이 「아니오」이면, vp0(2)=“1”로 하여, 비트선 /BL 측의 셀 어레이의 소거 베리파이를 행하고(스텝 S7), 소거 부족의 셀이 있는 경우, 소거 전압 인가를 행한다(스텝 S8).
베리파이가 패스할 때까지, 이상의 베리파이 판독과 소거가 반복된다. 베리 파이가 패스되면, 전체 선택 블록의 소거가 종료했는지의 여부를 판정하고(스텝 S9), 「아니오」이면, 다음 블록을 선택하여(스텝 S3), 이하 마찬가지의 베리파이 소거를, 전체 블록이 종료할 때까지 반복한다.
또 소거 베리파이 판독은, NAND 블록 단위로, 그 NAND 블록 내의 전체 워드선에 Vss(베리파이 전압 PO)를 인가하여 행해진다. 선택된 NAND 블록의 셀이 모두, 베리파이 전압 P0보다 낮은 마이너스의 임계값 전압으로 되어 있으면, 참조 전류보다 큰 셀 전류가 흘러, 소거가 확인된다.
스텝 S5 혹은 S7에서의 소거 베리파이 체크는, 상술한 2치 기억인 경우의 센스 유닛에서 설명한 것과 동일한 베리파이 체크 회로 VCK에 의해 행해진다. 동시에 동작하는 전체 센스 유닛(30)에서 소거가 완료하면, FINn-1=“H”(패스 플래그 출력)가 얻어진다.
도 34는 소거 베리파이 스텝 S5 및 S7의 구체적인 플로우를 도시하고 있다. 우선 센스 앰프를 리세트하고, 판독 제어 신호를 READ=“0”으로 하고, 선택되어 있는 NAND 블록의 전체 워드선을 Vss로 하고, 참조 워드선 RefWL을 “1”로 한다(스텝 S11). 이에 의해, 센스 앰프 입력 노드 IN, /IN의 한쪽에, 비트선이 접속되고, 다른 쪽에 참조 셀이 접속된다.
그 후 센스 앰프 SA를 활성화한다(스텝 S12). 다음으로, PRQ=“0”, ERQ=“1”, INQ0=“1”을 부여하여, 베리파이 체크 회로 VCK를 소거 베리파이 모드에서 동작시킨다(스텝 S13). FINn-1=“1”로 되었는지의 여부에 따라 패스(pass) 또는 페일(fail)을 판정한다(스텝 S14). 페일이면, 소거가 행해진다. 패스이면 센스 앰프 SA를 리세트한다(스텝 S15).
(참조 셀 기입)
참조 셀 R-cell의 NAND 블록을 포함해서 데이터 소거한 후, 참조 셀의 NAND 블록에, 임계값 전압 레벨 L4를 기입하는 동작이 필요하다. 참조 셀의 NAND 블록 기입 동작은, 그 블록 내의 워드선을 1개씩 선택하고, 기입 전압 Vpgm을 인가하여, 부유 게이트에 전자를 주입하는 동작으로서 행해진다. 이 경우도 기입 전압 인가와 베리파이를 반복한다. 정보 셀 T-cell, C-cell의 기입과 달리, 1페이지분의 기입 데이터가 올“O”, 즉 동시에 선택되는 셀에 모두 셀 상태로서의 “O” 기입이 행해지게 된다.
비트선 BL측과 /BL측에 각각 1개씩 참조 셀 NAND 블록이 설정되는 것이 필요하다. 또한, 참조 셀 기입에서는, 선택된 전체 비트선에 공급되는 기입 데이터를 상술한 바와 같이 올“0”으로 하기 때문에, 센스 유닛에 통상과 같은 기입 데이터의 로드를 필요로 하지 않는다.
즉 센스 유닛(30)의 데이터 래치계는 소거의 경우와 마찬가지로서, 도 35와 같이 된다. 데이터 래치 HBL, LBL에 상보 데이터를 유지하여, 비트선 BL측, /BL측을 순차적으로 선택하는 것이 행해진다.
도 17에 도시하는 스텝 vpr은, 도 36에 도시하는 바와 같이, HBL에 래치된 데이터“0”에 의한 비트선 BL측의 참조 셀 기입 스텝 vpr(1)과, LBL에 래치된 데이터“1”에 의한 비트선 /BL측의 참조 셀 기입 스텝 vpr(2)로 나누어진다. 데이터 전송용 트랜지스터 N31, N32 및 N33, N34는, 이들의 스텝 vpr(1) 및 vpr(2)에 대응하는 타이밍 신호에 의해 구동된다.
기입 베리파이는, 베리파이 전압 Pr을 선택 워드선에 부여하고, 동시에 참조 워드선 RefWL을 상승시켜, 셀 전류와 참조 전류의 비교에 의해 데이터가 “0”으로 되는 것을 확인하는 동작이다. 기입 부족의 셀이 없어질 때까지, 기입이 반복된다.
(정보 셀 기입)
도 37은 센스 유닛(30)의 베리파이 기입에 관계되는 데이터 래치 회로부를 도시하고 있다. 데이터 래치 HBL, LBL에는 각각, 상위 비트(상위 페이지) 데이터, 하위 비트(하위 페이지) 데이터가 외부로부터 기입 데이터로서 로드된다. 즉 데이터선 DQ, /DQ를 통하여 전송되는 상위 비트 및 하위 비트 기입 데이터는, 컬럼 선택 신호 CSL1 및 CSL2에 의해 제어되는 컬럼 게이트 N41, N42 및 N43, N44를 통하여 데이터 래치 HBL 및 LBL에 전송된다.
데이터 기입은 도 17에 도시한 바와 같이, 상위 비트의 베리파이 기입 스텝 vp1과, 하위 비트의 베리파이 기입 스텝 vp2 및 vp3에 의해 행해진다. 하위 비트 LB의 기입 시에는, 상위 비트 HB에 따라서 노드 B, /B에 세트하는 데이터를 반전시키기 때문에, 상위 비트 HB를 확정해 두는 것이 필요하다. 따라서, 기입 스텝 vp1 후, 판독 동작 등이 인터럽트된 경우에는, 다음의 기입 스텝 vp2, vp3을 재개함에 있어서, 셀 어레이로부터 이미 기입되어 있는 상위 비트 데이터를 판독하여, 데이터 래치 HBL에 유지하는 동작이 필요하게 된다.
도 38은, 기입 스텝 vp1에서 상위 비트 HB의 “0”,“1”이 확정되고, 기입 스텝 vp2에서 상위 비트 HB=“0”에 대하여 하위 비트 LB의 “0”,“1”이 확정되고, 또한 기입 스텝 vp3에서 상위 비트 HB=“1”에 대하여 하위 비트 LB의 “0”,“1”이 확정되는 것을 도시하고 있다.
도 37의 상위 비트 데이터 전송용 트랜지스터 N31, N32, 하위 비트 데이터 전송용 트랜지스터 N33, N34 및 N39, N40은, 상술한 기입 스텝 vp1, vp2, vp3에 대응하는 타이밍 신호로 제어되는 것을 나타내고 있다.
기입은, 예를 들면 임의의 페이지 뱅크 내에서 전체 센스 앰프 유닛에 동시에 접속되는 복수의 비트선 BL(또는 /BL)과, 1개의 워드선 TWL(또는 CWL)에 의해 선택되는 셀 집합을 기입 단위(1페이지)로 하여 행해진다.
상위 비트 기입과 하위 비트 기입의 원리는 동일하며, 선택 워드선 TWL, CWL에 기입 전압 Vpgm을 인가하는 기입 전압 인가 동작과, 그 기입 상태를 확인하는 베리파이 판독 동작의 반복에 의해 행해진다.
기입 전압 인가 시, “0” 데이터가 공급된 선택 셀에서 플로팅 게이트에 전자 주입이 발생하도록, 미리 NAND 셀 채널이 기입 데이터에 의해 전위 설정된다. NAND 블록 내의 비선택 워드선에는, 비선택 셀에서 기입이 발생하지 않도록, 필요한 기입 패스 전압을 인가한다.
도 39는 페이지 기입의 시퀀스를 도시하고 있다. 기입 커맨드 입력에 계속해서 어드레스를 입력하고, 메인 페이지를 선택한다(스텝 S21). 계속해서, 선택 페이지에 대응하는 참조 셀, 즉 선택된 비트선과는 센스 앰프 회로를 사이에 두고 반대측의 비트선의 참조 셀 R-cell이 기입되어 있는지 기입되어 있지 않은지의 기 입 베리파이를 행하고(스텝 S22), 기입되어 있지 않으면, 기입을 행한다(스텝 S23).
참조 셀의 기입이 확인되면, 다음의 스텝으로 이행한다. 여기서는, 기입 시퀀스가 예를 들면 동일한 페이지 뱅크에 대한 판독 액세스에 의해서 일시 중단되는 경우가 있는 것을 고려하고 있다. 그 때문에, 상위 서브 페이지 HB 데이터가 이미 기입되어 있는지의 여부를 우선 판정하고(스텝 S24), 기입되어 있지 않은 경우에만, 외부로부터 HB 데이터를 입력하여, 데이터 래치 HBL에 로드한다(스텝 S27).
이미 HB 데이터가 기입되어 있는 경우에는, 그것이 데이터 래치 HBL에 유지되어 있는지의 여부를 판정하고(스텝 S25), 유지되어 있지 않은 경우에는 이것을 셀 어레이로부터 판독하여 데이터 래치 HBL에 전송한다(스텝 S26).
다음으로, HB 데이터의 기입 베리파이를 행한다(스텝 S28). 이 때, 기입 타이밍 신호 vp1=“1”에 의해, 데이터 래치 HBL의 HB 데이터가 노드 B, /B에 출력된다. 이에 의해, 센스 앰프 SA의 입력 노드 IN, /IN의 한쪽에 비트선이 접속되고, 다른 쪽에는 참조 트랜지스터 N10이 접속되어, 베리파이 판독이 행해진다.
기입 베리파이가 페일이면, 기입을 행한다(스텝 S29). HB 데이터가 이미 기입되어 있으면, 베리파이 스텝 S28은 바로 패스한다. 기입은, 워드선 TWL(또는 CWL)에 기입 전압 Vpgm을 인가하여 행해진다. HB 데이터에 의해서 셀 채널이 Vss로 설정된 셀에서 플로팅 게이트에 전자 주입이 이루어지고, 임계값 전압이 상승한다(“O”기입). 셀 채널이 보다 높은 플로팅 상태로 설정되어, 셀에서는 플로팅 게이트에 전자 주입은 발생하지 않는다(“1”기입 혹은 기입 금지).
마찬가지의 동작을 베리파이 패스할 때까지 반복한다. 그리고, 선택되어 있는 모든 서브 페이지 데이터가 기입되었는지의 여부를 판정하고(스텝 S30), 「아니오」이면, 하위 서브 페이지 LB 데이터를 외부로부터 로드하여, 데이터 래치 LBL에 전송 유지한다(스텝 S31).
LB 데이터 기입은, 상술한 바와 같이 HB 데이터에 따라서 2스텝으로 된다. 즉 기입 타이밍 신호 vp2=“1”에 의한 기입 베리파이(스텝 S32)와, 기입(스텝 S33)이 패스할 때까지 반복되고, 계속해서 기입 타이밍 신호 vp3=“1”에 의한 기입 베리파이(스텝 S34)와, 기입(스텝 S35)이 패스할 때까지 반복된다. 이상에 의해, 1페이지의 기입이 완료된다.
도 40은, 기입 베리파이 스텝 S32, S34의 구체적인 플로우를 도시하고 있다. 센스 앰프 SA를 리세트하고, 판독 제어 신호를 READ=“0”으로 하여 센스 앰프 출력과 데이터 래치를 분리하고, 워드선 TWL, CWL, RWL에 필요한 베리파이 전압 Px를 인가하고, 참조 워드선 RefWL에 “1”(=“H”)를 부여한다(스텝 S41).
베리파이 전압 Px는, HB 데이터 기입인 경우에는, 임계값 레벨이 L2까지 상승한 것을 확인하는 데에 필요한 전압 P1이고, LB 데이터 기입인 경우에는, 임계값 레벨이 L3 혹은 L1까지 상승한 것을 확인하는 데에 필요한 전압 P2 혹은 P3이다(도 13 참조). 이들의 베리파이 전압 Px는, 참조 전류보다 셀 전류가 작아지는 판독 워드선 전압으로서 정의되기 때문에, 각각 설정할 임계값 레벨의 분포의 상한값보다 약간 높은 전압값이다.
이 후, 센스 앰프 SA를 활성화하여 데이터 센스한다(스텝 S42). 센스 후, 비트선 BL, /BL의 한쪽을 Vdd, 다른 쪽을 Vss로 확정시킨 후, PRQ=“1”, ERQ=“0”, INQ0=“1”을 부여하여, 베리파이 체크 회로 VCK를 기입 베리파이 모드에서 동작시킨다(스텝 S43). 그리고 FINn-1=“1”로 되었는지의 여부에 따라 패스 또는 페일을 판정한다(스텝 S44). 페일이면, 기입이 행해진다. 패스이면 센스 앰프 SA를 리세트한다(스텝 S45).
또한, 데이터 래치 HBL, LBL에 유지되는 기입 데이터와 대응하는 베리파이 판독 데이터는 논리 레벨이 반전한다. 임계값 전압을 상승시키는 셀의 데이터는, 선택 비트선을 “L” 레벨(=Vss)로 하는 데이터로서 공급되고, 그 셀에 원하는 임계값 전압이 기입되면, 그 선택 비트선이 “H”로 되는 판독이 행해지기 때문이다. 이 점을 고려하여, 판독/기입 데이터 전송의 인터페이스 회로를 구성하는 것이 필요하다.
도 41은, 지금까지 설명한 판독계(도 26), 소거계(도 30), R-cell 기입계(도 35), T-cell, C-cell 기입계(도 37)를 통합한 데이터 래치계를 도시하고 있다. 판독 시에 2비트 시프트 레지스터를 구성하는 2개의 데이터 래치는, 기입 및 소거 베리파이를 위한 2개의 데이터 래치 HBL, LBL과 공용하고 있다.
이와 같은 데이터 래치계를 이용함으로써, 기입 도중에 판독이 인터럽트된 경우에도, 셀 어레이로부터 기존 기입 데이터를 판독하여, 중단된 기입 동작을 재개하는 것이 가능하다. 또한, 소거 및 R-cell 기입 시의 데이터 설정은, CLK=“0”, /CLK=“1”인 상태에서, 판독 제어 신호 READ 및 리세트 신호 RS를 “1”로 함으로써, 데이터 래치 LBL이 “1” 데이터 상태로, 데이터 래치 HBL은 데이터 래치 LBL을 경유하여 “0” 데이터 상태로 설정된다. 이에 의해, 타이밍 신호 vp1=“1”에 의해 비트선 BL을, vp2=“1”에 의해 비트선 /BL을 선택할 수 있다.
본 발명은 상기 실시예에 한정되지 않는다. 예를 들면 지금까지의 실시예에서는, 비트선쌍 BL, /BL을 센스 앰프 회로의 양측에 배치하는 오픈 비트선 방식을 설명했다. 이에 대하여, 셀 어레이(1t, 1c)의 한쪽을 되접은 레이아웃으로 하는 것, 즉 도 42에 도시하는 바와 같이, 센스 앰프 회로(3)의 한쪽 측에 셀 어레이(1t, 1c)를 통합하여 배치하는 되접음 비트선 방식을 이용하는 것도 가능하다.
또한 상기 실시예에서는 부유 게이트와 제어 게이트가 적층된 구조의 메모리 셀을 이용했지만, SONOS(Silicon Oxide Nitride Oxide Silicon) 구조나, MONOS(Metal Oxide Nitride Oxide Silicon) 구조의 메모리 셀을 이용할 수도 있다. 또한, 전하량에 의한 임계값 전압 이외의 다른 물리량 레벨을 불휘발로 기억하는 메모리, 예를 들면 상변화 메모리 PRAM(Phase-change RAM), 저항 메모리 RRAM(Resistance RAM), 오보닉 메모리 OUM(Ovonic Unified Memory), 자기 저항 메모리 MRAM(Magnetoresistive RAM), 강유전체 메모리(Ferroelectric RAM) 등의 다른 각종 불휘발성 메모리에도 본 발명을 적용하는 것이 가능하다.
[응용 디바이스]
일 실시예로서, 본 발명의 전술된 실시예에 따른 비휘발성 반도체 메모리 장치를 이용하는 전자 카드 및 상기 카드를 이용하는 전자장치가 이하에서 설명될 것이다.
도 43은 본 실시예에 따른 전자 카드 및 이 카드를 이용하는 전자장치의 구 성을 도시한다. 이 전자장치는 휴대형 전자장치들의 일 예로서 디지털 스틸(digital still) 카메라(101)이다. 전자카드는 디지털 스틸 카메라(101)의 기록매체로서 이용된 메모리 카드(61)이다. 메모리 카드(61)는 전술된 실시예들에 따르는 메모리 시스템 또는 비휘발성 반도체 메모리 장치가 통합 또는 인캡슐레이트되어 있는 IC 패키지 PK1을 포함한다.
디지털 스틸 카메라(101)의 케이스는 카드 슬롯(102) 및 이 카드 슬롯(102)에 접속된 회로보드(도시하지 않음)를 수용한다. 메모리 카드(61)는 디지털 스틸 카메라(101)의 카드 슬롯(102)에 분리가 가능하도록 삽입된다. 슬롯(102)에 삽입되는 경우, 메모리 카드(61)는 회로 보드의 전기 회로들에 전기적으로 접속된다.
이 전기 카드가 비접촉형 IC 카드라면, 카드 슬롯(102)에 삽입되거나 근접하는 경우 무선 신호들에 의하여 회로 보드상의 전기 회로들에 전기적으로 접속된다.
도 44는 디지털 스틸 카메라의 기본 구성을 도시한다. 물체로부터의 광은 렌즈(103)에 의하여 변환되어 이미지 픽업 장치(104)에 입력된다. 이미지 픽업 장치(104)는, 예를 들면, CMOS 센서이며 상기 입력광을 광전변환하여, 예를 들면, 아날로그 신호를 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의하여 증폭되며, A/D 컨버터(A/D)에 의하여 디지털 신호로 변환된다. 변환된 신호는 카메라 신호 처리회로(105)에 입력되며 여기에서 신호는 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 컬러 분리, 등을 거치게 되고, 루미넌스 신호 및 컬러 차이 신호들로 변환된다.
이미지를 모니터하기 위하여, 카메라 처리회로(105)로부터의 출력신호는 비 디오 신호 처리회로(106)에 입력되어 비디오 신호로 변환된다. 비디오 신호의 시스템은, 예를 들면 NTSC(National Television System Committee)이다. 비디오 신호는 디스플레이 신호 처리회로(107)를 통하여 디지털 스틸 카메라(101)에 부착된 디스플레이(108)에 입력된다. 디스플레이(108)는 예를 들면, 액정 모니터이다.
비디오 신호는 비디오 드라이버(109)를 통하여 비디오 출력 터미널(110)에 공급된다. 디지털 스틸 카메라(101)에 의하여 픽업된 이미지는 비디오 출력 터미널(110)을 통하여 텔레비젼 세트와 같은 이미지 장치에 출력될 수 있다. 이것은 픽업 이미지가 디스플레이(108) 이외의 이미지 장치상에 디스플레이되도록 한다. 마이크로 컴퓨터(111)는 이미지 픽업 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 및 카메라 신호 처리회로(105)를 제어한다.
이미지를 캡쳐하기 위하여, 조작자는 셔터 버튼(112)과 같은 조작 버튼을 누른다. 이에 응하여, 마이크로컴퓨터(111)는 플레임 이미지(flame image)로서 카메라 신호 처리회로(105)로부터의 출력 신호를 비디오 메모리(114)에 기입하도록 마이크로 컨트롤러(113)를 제어한다. 비디오 메모리(114)에 기입된 플레임 이미지는 압축/신장 회로(115)에 의하여 소정의 압축 포맷에 기초하여 압축된다. 압축된 이미지는, 카드 인터페이스(116)를 통하여, 카드 슬롯에 삽입된 메모리 카드(61)상에 기록된다.
기록된 이미지를 재생하기 위하여, 메모리 카드(61)상에 기록된 이미지는 카드 인터페이스(116)를 통하여 판독되고, 압축/신장 회로(115)에 의하여 신장되며, 비디오 메모리(114)에 기입된다. 기입된 이미지는 비디오 신호 처리회로(106)에 입력되고, 이미지가 모니터되는 경우와 동일한 방식으로 디스플레이(108) 또는 다른 이미지 장치상에서 디스플레이된다.
이 구성에서, 회로보드(100)상에 카드 슬롯(102), 이미지 픽업 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리회로(105), 비디오 신호 처리회로(106), 디스플레이 신호 처리회로(107), 비디오 드라이버(109), 마이크로컴퓨터(111), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 회로(115), 및 카드 인터페이스(116)가 장착된다.
카드 슬롯(102)은 회로 보드(100)상에 장착될 필요가 없으며, 커넥터 케이블 등에 의하여 회로 보드(100)에 접속될 수도 있다.
전원 회로(117)가 또한 회로 보드(100)상에 장착된다. 전원 회로(117)는 외부 전원 또는 배터리로부터 전력을 받고 디지털 스틸 카메라(101) 내부에서 이용되는 내부 전원 전압을 생성한다. 예를 들면, DC-DC 컨버터가 전원 회로(117)로서 이용될 수 있다. 내부 전원 전압은 전술된 각각의 회로들, 및 스트로브(118) 및 디스플레이(108)에 공급된다.
전술된 바와 같이, 본 실시예에 따른 전자 카드는 전술된 디지털 스틸 카메라와 같은 휴대형 전자 장치들에서 이용될 수 있다. 그러나, 전자 카드는 휴대형 전자 장치들 뿐만 아니라, 도 45a 내지 45j에 도시된 바와 같은 다양한 장치에서 이용될 수도 있다. 즉, 전자카드는 도 45a에 도시된 비디오 카메라, 도 45b에 도시된 텔레비젼 세트, 도 45c에 도시된 오디오 장치, 도 45d에 도시된 게임 장치, 도 45e에 도시된 전기 음악 장치, 도 45f에 도시된 셀 폰, 도 45g에 도시된 퍼스널 컴퓨터, 도 45h에 도시된 PDA(personal digital assistant), 도 45i에 도시된 음성 기록기, 및 도 45j에 도시된 PC 카드에서 이용될 수도 있다.
본 발명에 따르면, 다치 기억을 이용한 반도체 기억 장치가 제공된다.

Claims (20)

  1. 전기적 재기입이 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 데이터 판독을 행하는 센스 앰프 회로를 갖고,
    상기 메모리 셀 어레이는, 그 주요부가 M(≥2)개의 물리량 레벨 중 1개가 기입되는 정보 셀로서, 나머지부가 참조용 물리량 레벨이 기입되는 참조 셀로서 설정되어서, 정보 셀의 물리량 레벨과 참조 셀의 참조용 물리량 레벨의 조합에 의해 M치 데이터 기억을 행하는 것이며,
    상기 센스 앰프 회로는, 상기 메모리 셀 어레이로부터 선택되는 정보 셀과 참조 셀의 셀 전류차를 검출해서 데이터를 판독하고,
    상기 정보 셀에 4개의 임계값 레벨 L0, L1, L2 및 L3(단 L0<L1<L2<L3) 중 1개가 기입되고, 상기 참조 셀에 소정의 참조용 임계값 레벨 L4가 기입되고, 정보 셀의 임계값 레벨 L0, L1, L2 및 L3과 참조 셀의 참조용 임계값 레벨 L4의 각각의 조합에 의해서, 상위 비트 HB와 하위 비트 LB로 표현되는 4치 데이터(HB, LB)의 기억을 행하고,
    상기 센스 앰프 회로는, 4치 데이터 판독을 상기 정보 셀에 임계값 레벨 L2 또는 이것에 가까운 제1 판독 전압을 인가하고, 상기 참조 셀에 참조용 임계값 레벨 L4보다 높은 참조 판독 전압을 인가하여, 상위 비트를 판독하는 제1 판독 스텝과, 상기 정보 셀에 임계값 레벨 L3 또는 이것에 가까운 제2 판독 전압을 인가하고, 상기 참조 셀에 상기 참조 판독 전압을 인가하여, 상위 비트가 제1 논리 상태일 때의 하위 비트를 판독하는 제2 판독 스텝과, 상기 정보 셀에 임계값 레벨 L1 또는 이것에 가까운 제3 판독 전압을 인가하고, 상기 참조 셀에 상기 참조 판독 전압을 인가하여, 상위 비트가 제2 논리 상태일 때의 하위 비트를 판독하는 제3 판독 스텝에 의해 행하는 것을 특징으로 하는 반도체 기억 장치.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    제2 및 제3 판독 스텝을 통해서 얻어지는 “1” 데이터 수의 짝수/홀수 판정에 의해서, 하위 비트 데이터는 상위 비트 데이터와는 독립적으로 판독되는 반도체 기억 장치.
  5. 제1항에 있어서,
    4치 데이터 기입은,
    임계값 레벨 L0의 소거 상태에 있는 참조 셀에 참조용 임계값 레벨 L4를 기입하는 제1 기입 스텝과,
    상위 비트 데이터에 기초하여 임계값 레벨 L0의 소거 상태에 있는 정보 셀을 선택적으로 임계값 레벨 L2로 상승시키는 제2 기입 스텝과,
    상위 비트 데이터와 하위 비트 데이터에 기초하여, 임계값 레벨 L2의 정보 셀을 선택적으로 임계값 레벨 L3으로 상승시키는 제3 기입 스텝과,
    상위 비트 데이터와 하위 비트 데이터에 기초하여, 임계값 레벨 L0의 소거 상태에 있는 정보 셀을 선택적으로 임계값 레벨 L1로 상승시키는 제4 기입 스텝에 의해 행해지는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 메모리 셀 어레이는, 직렬 접속된 복수의 메모리 셀을 갖는 NAND 셀 유닛을 배열하여 구성되어 있는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 메모리 셀 어레이는, 각각 비트선과 워드선 및 이들의 교차부에 배치된 메모리 셀을 갖고 또한 직렬 접속된 복수의 메모리 셀이 NAND 셀 유닛을 구성하는 제1 및 제2 셀 어레이를 가지며,
    제1 및 제2 셀 어레이는 각각, 워드선 방향으로 나열되는 NAND 셀 유닛의 집합이 NAND 블록을 구성하여, 비트선의 방향으로 복수의 NAND 블록이 배열되고,
    제1 및 제2 셀 어레이의 각각으로부터 1개씩의 NAND 블록이 참조 셀 블록으로서, 나머지가 정보 셀 블록으로서 선택되고,
    상기 센스 앰프 회로는, 상기 제1 및 제2 셀 어레이의 한쪽으로부터 선택된 정보 셀 블록과 다른 쪽으로부터 선택된 참조 셀 블록 내의 각각 정보 셀과 참조 셀의 셀 전류차를 검출하여 데이터를 센스하는 전류 검출형의 차동 증폭기를 구비한 복수의 센스 유닛을 갖는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 메모리 셀 어레이는, 동시에 선택되는 비트선이 쌍을 이루어 상기 제1 및 제2 셀 어레이 사이에 배치된 상기 센스 앰프 회로에 접속되는 오픈 비트선 방식 또는, 제1 및 제2 셀 어레이가 상기 센스 앰프의 한쪽에 배치된 되접음 비트선 방식으로 레이아웃되어 있는 반도체 기억 장치.
  9. 제7항에 있어서,
    상기 각 센스 유닛은, 베리파이 기입 및 베리파이 소거 시에 상기 차동 증폭기의 한쪽의 입력 노드에 접속되어, 선택된 정보 셀이 소정 임계값 레벨로 된 것을 검출하기 위한 참조 전류를 흘리는 참조 트랜지스터를 갖는 반도체 기억 장치.
  10. 제7항에 있어서,
    상기 각 센스 유닛은, M(≥2)치 데이터의 n(≥1)비트 데이터를 유지하기 위한, 상기 차동 증폭기 또는 이것에 접속되는 비트선쌍에 선택적으로 접속되는 n개의 데이터 래치를 갖는 반도체 기억 장치.
  11. 제10항에 있어서,
    베리파이 기입 시, 외부로부터 공급된 기입 데이터가 대응하는 데이터 래치에 로드되고, 그 비트 데이터에 따라서 상기 제1 및 제2 셀 어레이의 한쪽으로부터 선택된 비트선이 상기 차동 증폭기의 한쪽의 입력 노드에 접속되고, 상기 참조 트랜지스터가 다른 쪽의 입력 노드에 접속되는 반도체 기억 장치.
  12. 제10항에 있어서,
    베리파이 소거 시, 2개의 데이터 래치에 로드된 상보 데이터에 따라서, 상기 제1 및 제2 셀 어레이가 순차적으로 선택되고 또한, 그 선택된 셀 어레이의 비트선이 상기 차동 증폭기의 한쪽의 입력 노드에 접속될 때에, 상기 참조 트랜지스터가 다른 쪽의 입력 노드에 접속되는 반도체 기억 장치.
  13. 제10항에 있어서,
    판독 시, 2개의 데이터 래치로 구성하는 시프트 레지스터의 데이터 전송 동작에 의해, 판독되는 “1” 데이터 수의 짝수/홀수성이 판정되는 반도체 기억 장치.
  14. 각각에 전기적 재기입이 가능한 불휘발성 메모리 셀을 갖고 또한, 각각에 복수의 정보 셀 블록과 적어도 1개의 참조 셀 블록을 가지며, 상기 정보 셀 블록의 각 메모리 셀은, M개의 물리량 레벨(단, M=2n으로, n은 2 이상의 정수) 중 1개가 설 정되는 정보 셀로 되고, 상기 참조 셀 블록의 각 메모리 셀은, 참조 물리량 레벨이 기입되는 참조 셀로 되는 제1 및 제2 셀 어레이와,
    상기 제1 및 제2 셀 어레이의 한쪽으로부터 선택되는 정보 셀의 셀 전류를, 다른 쪽으로부터 동시에 선택되는 참조 셀의 참조 전류와의 비교에 의해 검출하여, M개의 물리량 레벨로 정의되는 M치 데이터를 판독하는 센스 앰프 회로를 갖는 것을 특징으로 하는 반도체 기억 장치.
  15. 제14항에 있어서,
    상기 센스 앰프 회로는, 제1 및 제2 셀 어레이의 한쪽 중 하나의 정보 셀 블록으로부터 동시에 선택되는 복수의 정보 셀을, 다른 쪽의 셀 어레이의 참조 셀 블록으로부터 동시에 선택되는 복수의 참조 셀의 참조 전류와의 비교에 의해 검출하기 위한 복수의 센스 유닛을 갖고,
    상기 제1 및 제2 셀 어레이에는, 센스 유닛수분의 정보 셀을 동시에 선택하기 위한 메인 페이지 어드레스와, 각 메인 페이지 어드레스 내에서 n비트를 선택하기 위한 서브 페이지 어드레스가 설정되고,
    판독 시, 메인 페이지 내에서 서브 페이지 어드레스가 서로 독립적으로 액세스 가능하게 되도록, M치 데이터의 n비트 데이터가 할당되어 있는 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 제1 및 제2 셀 어레이는 각각, 비트선과 워드선 및 이들의 교차부에 배치된 메모리 셀을 갖고 또한, 직렬 접속된 복수의 메모리 셀이 NAND 셀 유닛을 구성하고,
    상기 제1 및 제2 셀 어레이는, 워드선 방향으로 나열되는 NAND 셀 유닛의 집합이 NAND 블록을 구성하여, 비트선의 방향으로 배열된 복수의 NAND 블록을 갖고,
    제1 및 제2 셀 어레이의 1개씩의 NAND 블록이 참조 셀 블록으로서, 나머지가 정보 셀 블록으로서 설정되고,
    판독 시, 제1 및 제2 셀 어레이의 한쪽의 1개의 정보 셀 블록과 다른 쪽의 참조 셀 블록이 동시에 선택되는 반도체 기억 장치.
  17. 제14항에 있어서,
    상기 각 정보 셀은, 4개의 임계값 레벨 L0, L1, L2 및 L3(단, L0<L1<L2<L3) 중 어느 하나로 설정되고, 상기 각 참조 셀은, 소정의 참조용 임계값 레벨 L4로 설정되어, 상기 정보 셀과 참조 셀의 임계값 레벨의 조합에 의해, 상위 비트 HB와 하위 비트 LB를 이용하여 표현되는 4치 데이터(HB, LB)를 기억하는 반도체 기억 장치.
  18. 제17항에 있어서,
    4치 데이터의 상위 비트 데이터는, 선택된 정보 셀에 레벨 L2에 가까운 제1 판독 전압을, 선택된 참조 셀에 레벨 L4보다 높은 참조 판독 전압을 각각 인가하 여, 그 셀 전류차에 따라서 판독되고,
    4치 데이터의 하위 비트 데이터는, 선택된 정보 셀에 레벨 L3에 가까운 제2 판독 전압을, 선택된 참조 셀에 상기 참조용 판독 전압을 각각 인가하는 제1 판독 스텝 및, 선택된 정보 셀에 레벨 L1에 가까운 제3 판독 전압을, 선택된 참조 셀에 상기 참조용 판독 전압을 각각 인가하는 제2 판독 스텝을 통해서 얻어지는 “1”데이터 수의 짝수/홀수 판정에 의해, 상위 비트 데이터와는 독립적으로 판독되는 반도체 기억 장치.
  19. 제15항에 있어서,
    상기 각 센스 유닛은, 차동 증폭기와, 베리파이 기입 및 베리파이 소거 시에 상기 차동 증폭기의 한쪽의 입력 노드에 접속되어, 선택된 정보 셀이 소정 임계값 레벨로 된 것을 검출하기 위한 참조 전류를 흘리는 참조 트랜지스터를 갖는 반도체 기억 장치.
  20. 제19항에 있어서,
    상기 각 센스 유닛은, M치 데이터의 n비트 데이터를 유지하기 위한, 상기 차동 증폭기 또는 이것에 접속되는 비트선쌍에 선택적으로 접속되는 n개의 데이터 래치를 갖는 반도체 기억 장치.
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