KR101379820B1 - 멀티-비트 프로그래밍 장치와 메모리 데이터 검출 장치 - Google Patents

멀티-비트 프로그래밍 장치와 메모리 데이터 검출 장치 Download PDF

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Abstract

멀티 비트 프로그래밍 장치는 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이, 제1 데이터를 상기 제1 멀티 비트 셀에 프로그래밍하고, 제2 데이터를 상기 제2 멀티 비트 셀에 프로그래밍하는 프로그래밍부, 및 제1 검증 전압을 이용하여 상기 제1 멀티 비트 셀에 상기 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 상기 제2 멀티 비트 셀에 상기 제2 데이터가 프로그래밍되었는지 여부를 검증하는 검증부를 포함하는 것을 특징으로 하며, 이를 통해 멀티 비트 셀 메모리에 있어서 최적의 산포를 형성할 수 있다.
verify voltage, read voltage, 멀티 비트 프로그래밍

Description

멀티-비트 프로그래밍 장치와 메모리 데이터 검출 장치{APPARATUS FOR MULTI-BIT PROGRAMMING AND MEMORY DATA DETECTION APPARATUS}
본 발명은 메모리 장치에 데이터를 프로그래밍하는 장치에 관한 것으로, 보다 상세하게는 멀티 레벨 메모리 장치에 데이터를 멀티 레벨(멀티 비트) 프로그래밍하는 장치와 메모리 데이터 검출 장치에 관한 것이다.
싱글 레벨 셀(SLC: single-level cell) 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 메모리이다. 싱글 레벨 셀 메모리는 싱글 비트 셀(SBC: single-bit cell) 메모리로도 불린다. 싱글 레벨 셀 메모리에서는 1비트의 데이터는 메모리 셀에 프로그램된 문턱 전압(threshold voltage)에 의하여 구분되는 2개의 산포(distribution)에 포함되는 전압으로 저장되고, 판독된다. 싱글 레벨 셀 메모리들 간의 미세한 전기적 특성의 차이로 인해 프로그램된 문턱 전압은 일정한 범위의 산포를 가지게 된다. 예를 들어, 메모리 셀로부터 판독된 전압이 0.5-1.5 볼트인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "1"이고, 메모리 셀로부터 판독된 전압이 2.5-3.5 볼트인 경우에는 상기 메모리 셀에 저장된 데이터는 논리 "0"으로 해석된다. 메모리 셀에 저장된 데이터는 판독 동작 시 셀 전류/전압의 차이에 의하여 구분된다.
한편 메모리의 고집적화 요구에 응답하여 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(MLC: multi-level cell) 메모리가 제안되었다. 멀티 레벨 셀 메모리는 멀티 비트 셀(MBC: multi-bit cell) 메모리로도 불린다. 그러나, 하나의 메모리 셀에 저장하는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다. 하나의 메모리 셀에 m개의 비트를 저장하려면, 2m개의 산포(distribution)를 형성하여야 한다. 그러나, 메모리의 전압 윈도우(voltage window)는 제한되어 있기 때문에, m이 증가함에 따라 인접한 비트들 간의 문턱 전압(threshold)의 차이는 줄어들게 되고, 이에 따라 판독 실패율이 증가한다. 이러한 이유로 종래기술에 따르면, 멀티 레벨 셀(MLC: multi-level cell) 메모리를 이용한 저장 밀도의 향상이 용이하지 않았다.
본 명세서에서는, 멀티 레벨 셀 메모리를 이용하여 데이터를 저장하는 과정 및 저장된 데이터를 판독하는 과정에서 판독 실패율을 줄이는 멀티 비트 프로그래밍 장치 및 방법을 제안한다.
본 발명은 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 프로그래밍 기법을 적용함으로써, 멀티 레벨 셀 메모리에 있어서 최적의 산포를 형성하는 것을 목적으로 한다.
또한, 본 발명은 멀티 레벨 셀 메모리에 새로운 멀티 레벨(멀티 비트) 프로그래밍 기법을 적용함으로써, 멀티 레벨 셀 메모리에 저장된 데이터의 판독 시의 오류를 최소화하는 것을 목적으로 한다.
또한, 본 발명은 멀티 레벨 셀 메모리에 저장된 데이터의 판독 시 새로운 판독 기법을 적용함으로써, 판독 시의 오류를 최소화하는 것을 목적으로 한다.
상기와 같은 본 발명의 목적을 달성하기 위하여, 본 발명의 멀티 비트 프로그래밍 장치는 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이, 제1 데이터를 상기 제1 멀티 비트 셀에 프로그래밍하고, 제2 데이터를 상기 제2 멀티 비트 셀에 프로그래밍하는 프로그래밍부, 및 제1 검증 전압을 이용하여 상기 제1 멀티 비트 셀에 상기 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 상기 제2 멀티 비트 셀에 상기 제2 데이터가 프로그래밍되었는지 여부를 검증하는 검증부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 측면에 따른 메모리 데이터 검출 장치는 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이, 및 제1 검출 전압을 이용하여 상기 제1 멀티 비트 셀에 프로그래밍된 제1 데이터를 검출하고, 제2 검출 전압을 이용하여 상기 제2 멀티 비트 셀에 프로그래밍된 제2 데이터를 검출하 는 데이터 검출부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 측면에 따른 멀티 비트 프로그래밍 방법은 제1 데이터를 상기 제1 멀티 비트 셀에 프로그래밍하는 단계, 제2 데이터를 상기 제2 멀티 비트 셀에 프로그래밍하는 단계, 제1 검증 전압을 이용하여 상기 제1 멀티 비트 셀에 상기 제1 데이터가 프로그래밍되었는지 여부를 검증하는 단계, 및 제2 검증 전압을 이용하여 상기 제2 멀티 비트 셀에 상기 제2 데이터가 프로그래밍되었는지 여부를 검증하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 또 다른 측면에 따른 메모리 데이터 검출 방법은 제1 검출 전압 및 제2 검출 전압을 설정하는 단계, 상기 제1 검출 전압을 이용하여 상기 제1 멀티 비트 셀에 프로그래밍된 제1 데이터를 검출하는 단계, 및 상기 제2 검출 전압을 이용하여 상기 제2 멀티 비트 셀에 프로그래밍된 제2 데이터를 검출하는 단계를 포함하는 것을 특징으로 한다.
이하에서, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
하나의 페이지는 동시에 데이터를 저장하는 최소 단위이고, 복수의 멀티 비트 셀들을 포함한다. 멀티 비트 프로그래밍 장치는 복수의 멀티 비트 셀들에 동시에 데이터를 저장함으로써 데이터 저장에 소요되는 시간을 단축한다.
하나의 페이지는 하나의 워드 라인에 연결된 복수의 멀티 비트 셀들을 포 함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 데이터 검출 장치(memory data detection apparatus)(100)를 나타낸 도면이다.
도 1을 참조하면, 메모리 데이터 검출 장치(100)는 멀티 비트 셀 어레이(110) 및 데이터 검출부(120)를 포함한다.
멀티 비트 셀 어레이(110)는 제1 페이지(111) 및 제2 페이지(112)를 포함한다.
제1 페이지(111)는 복수의 제1 멀티 비트 셀들을 포함하고, 제2 페이지(112)는 복수의 제2 멀티 비트 셀들을 포함한다.
제1 페이지(111)의 제1 멀티 비트 셀들에 프로그래밍되는 데이터를 제1 데이터라 하고, 제2 페이지(112)의 제2 멀티 비트 셀들에 프로그래밍되는 데이터를 제2 데이터라 한다.
데이터 검출부(120)는 제1 검출 전압(detection voltage)을 이용하여 제1 데이터를 검출하고, 제2 검출 전압을 이용하여 제2 데이터를 검출한다.
검출 전압은 읽기 전압(read voltage)라고도 한다.
실시예에 따라서는, 제1 검출 전압 및 제2 검출 전압은 제1 페이지(111) 및 제2 페이지(112) 중 어느 페이지가 먼저 프로그래밍되는지에 따라 결정될 수 있다.
도 2는 메모리 데이터 검출 장치(100)가 수행하는 데이터 검출 과정의 일 실시예를 도시하는 도면이다.
도 2의 가로축은 멀티 비트 셀들의 문턱 전압을 나타내고, 세로축은 문턱 전압에 대응하는 멀티 비트 셀들의 개수를 나타낸다. 문턱 전압에 대응하는 멀티 비트 셀들의 개수를 산포(distribution)라고도 한다.
도 2를 참조하면, 제1 페이지(111)에 포함되는 제1 멀티 비트 셀들은 산포 상태(211, 212, 213, 214)를 형성한다.
실시예에 따라서는, 산포 상태(211)는 데이터 "11"이 프로그래밍된 제1 멀티 비트 셀들의 산포를 나타낸다. 이 때, 산포 상태(212)는 데이터 "10"이 프로그래밍된 제1 멀티 비트 셀들의 산포를 나타내고, 산포 상태(213)는 데이터 "01"이 프로그래밍된 제1 멀티 비트 셀들의 산포를 나타내고, 산포 상태(214)는 데이터 "00"이 프로그래밍된 제1 멀티 비트 셀들의 산포를 나타낸다.
제1 페이지(111) 내의 제1 멀티 비트 셀들의 수가 충분히 크다면, 산포 상태(211)는 데이터 "11"이 프로그래밍된 제1 멀티 비트 셀들이 가질 수 있는 문턱 전압 값의 확률(probability)로 간주되어도 무방함이 통계적으로 증명되어 있다.
마찬가지로 산포 상태(212)는 데이터 "10"이 프로그래밍된 제1 멀티 비트 셀들이 가질 수 있는 문턱 전압 값의 확률로 간주되어도 무방하다.
데이터 검출부(120)는 전압 레벨들(215, 216, 217)을 이용하여 제1 멀티 비트 셀들 각각이 산포 상태 (211, 212, 213, 214) 중 어느 산포 상태인지를 판정 (determine)한다. 데이터 검출부(120)는 제1 멀티 비트 셀들 각각의 산포 상태를 판정하여 제1 멀티 비트 셀들 각각에 프로그래밍된 제1 데이터를 검출한다.
데이터 검출부(120)는 전압 레벨들(215, 216, 217)을 제1 검출 전압으로 선택한다. 제1 검출 전압 중 전압 레벨(215)은 산포 상태(211) 및 산포 상태(212)를 판정하기 적합하도록 선택된다. 실시예에 따라서는, 전압 레벨(215)은 산포 상태(211) 및 산포 상태(212)의 평균값을 가지도록 선택될 수 있다.
마찬가지로, 전압 레벨(216)은 산포 상태(212) 및 산포 상태(213)의 평균값을 가지도록 선택될 수 있다. 전압 레벨(217)은 산포 상태(213) 및 산포 상태(214)의 평균값을 가지도록 선택될 수 있다.
제2 페이지(112)에 포함되는 제2 멀티 비트 셀들은 산포 상태(221, 222, 223, 224)를 형성한다.
산포 상태(221)는 데이터 "11"이 프로그래밍된 제2 멀티 비트 셀들의 산포를 나타낸다. 이 때, 산포 상태(222)는 데이터 "10"이 프로그래밍된 제2 멀티 비트 셀들의 산포를 나타내고, 산포 상태(223)는 데이터 "01"이 프로그래밍된 제2 멀티 비트 셀들의 산포를 나타내고, 산포 상태(224)는 데이터 "00"이 프로그래밍된 제2 멀티 비트 셀들의 산포를 나타낸다.
데이터 검출부(120)는 전압 레벨들(225, 226, 227)을 이용하여 제2 멀티 비트 셀들 각각이 산포 상태(221, 222, 223, 224) 중 어느 산포 상태인지를 판정한다. 데이터 검출부(120)는 제2 멀티 비트 셀들 각각의 산포 상태를 판정하여 제2 멀티 비트 셀들 각각에 프로그래밍된 제2 데이터를 검출한다.
데이터 검출부(120)는 전압 레벨들(225, 226, 227)을 제2 검출 전압으로 선택한다.
전압 레벨(225)은 산포 상태(221) 및 산포 상태(222)를 판정하기 적합하도 록 선택된다. 실시예에 따라서는, 전압 레벨(225)은 산포 상태(221) 및 산포 상태(222)의 평균값을 가지도록 선택된다.
마찬가지로, 전압 레벨(226)은 산포 상태(222) 및 산포 상태(223)의 평균값을 가지도록 선택된다. 전압 레벨(227)은 산포 상태(223) 및 산포 상태(224)의 평균값을 가지도록 선택된다.
메모리 데이터 검출 장치(100)는 제1 페이지(111) 및 제2 페이지(112)에 대하여 서로 다른 전압 레벨을 적용함으로써 멀티 비트 셀들 각각의 산포 상태에 최적화된 전압 레벨이 검출 전압으로 선택될 수 있도록 한다.
예를 들어, 메모리 데이터 검출 장치(100)가 산포 상태(211) 및 산포 상태(212)를 판정하는 데에는 전압 레벨(215)이 전압 레벨(225)보다 적합하다. 반대로, 산포 상태(221) 및 산포 상태(222)를 판정하는 데에는 전압 레벨(225)이 전압 레벨(215)보다 적합하다.
실시예에 따라서는, 제1 페이지(111) 및 제2 페이지(112) 중 어느 페이지가 먼저 프로그래밍되는지에 따라 산포 상태가 결정될 수 있다.
제1 페이지(111)가 제2 페이지(112)보다 먼저 프로그래밍되는 경우, 제1 페이지(111)의 멀티 비트 셀들은 고전압 스트레스(high voltage stress) 또는 프로그램 디스터번스(program disturbance)와 같은 메커니즘에 의해 제2 페이지(112)의 멀티 비트 셀들보다 확산된 산포를 가지게 된다.
제1 페이지(111)가 먼저 프로그래밍된 후, 제2 페이지(112)가 프로그래밍되는 경우를 가정한다. 제2 페이지(112)가 프로그래밍되는 동안, 제1 페이지(111) 의 제1 멀티 비트 셀들은 제2 페이지(112)의 프로그래밍 과정의 영향을 받아 원치 않는 산포를 가지게 된다.
이런 경우 제1 페이지(111)의 제1 멀티 비트 셀들의 산포 상태(211, 212, 213, 214)는 제2 페이지(112)의 제2 멀티 비트 셀들의 산포 상태(221, 222, 223, 224)보다 확산된 형태를 가지게 된다.
도 2에 도시된 바와 같이, 제1 멀티 비트 셀들의 산포 상태(211, 212, 213, 214) 및 제2 멀티 비트 셀들의 산포 상태(221, 222, 223, 224)의 차이에 의해 제1 검출 전압 레벨들(215, 216, 217) 및 제2 검출 전압 레벨들(225, 226, 227)의 차이가 발생한다.
본 실시예에 따른 메모리 데이터 검출 장치(100)는 제1 페이지(111) 및 제2 페이지(112)의 프로그래밍 순서에 기초하여 제1 멀티 비트 셀들 및 제2 멀티 비트 셀들의 문턱 전압의 산포의 변화량을 추정한다.
메모리 데이터 검출 장치(100)는 추정된 산포의 변화량에 기초하여 제1 검출 전압 및 제2 검출 전압을 결정할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 메모리 데이터 검출 장치(300)를 도시하는 도면이다.
도 3을 참조하면, 메모리 데이터 검출 장치(300)는 멀티 비트 셀 어레이(310) 및 데이터 검출부(320)를 포함한다.
멀티 비트 셀 어레이(310)는 제1 페이지(311) 및 제2 페이지(312)를 포함한다. 제1 페이지(311)는 복수의 제1 멀티 비트 셀들을 포함하고, 제2 페이 지(312)는 복수의 제2 멀티 비트 셀들을 포함한다.
제1 페이지(311) 및 제2 페이지(312)에 포함되는 멀티 비트 셀들은 모두 워드 라인 WL에 연결된다. 제1 페이지(311) 및 제2 페이지(312) 각각은 k/2 개(k는 짝수인 자연수)의 멀티 비트 셀들로 이루어진다.
제1 페이지(311)는 비트 라인 BL(0)(313)에 연결된 멀티 비트 셀 및 비트 라인 BL(k-2)(316)에 연결된 멀티 비트 셀을 포함한다. 제1 페이지(311)에 포함되는 제1 멀티 비트 셀들은 워드 라인 WL에 연결된 멀티 비트 셀들 중에서 짝수 번째 비트 라인들에 연결된 멀티 비트 셀들로 이루어진다.
제2 페이지(312)는 비트 라인 BL(1)(314)에 연결된 멀티 비트 셀 및 비트 라인 BL(k-1)(315)에 연결된 멀티 비트 셀을 포함한다. 제2 페이지(312)에 포함되는 제2 멀티 비트 셀들은 워드 라인 WL에 연결된 멀티 비트 셀들 중에서 홀수 번째 비트 라인들에 연결된 멀티 비트 셀들로 이루어진다.
데이터 검출부(120)는 제1 검출 전압을 이용하여 제1 데이터를 검출하고, 제2 검출 전압을 이용하여 제2 데이터를 검출한다.
제1 검출 전압은 제1 멀티 비트 셀들이 짝수 번째 비트 라인들에 연결된 사실에 기초하여 결정된다.
제2 검출 전압은 제2 멀티 비트 셀들이 홀수 번째 비트 라인들에 연결된 사실에 기초하여 결정된다.
일반적으로, 고집적 (large integrated) 메모리에서는 메모리 셀들의 집적도 (integration)를 높이기 위하여 짝수 번째 비트 라인들에 연결된 메모리 셀들(A 라 하자) 및 홀수 번째 비트 라인들에 연결된 메모리 셀들(B라 하자)을 교차적으로 배치한다. 고집적 메모리에서는 교차적으로 배치된 메모리 셀 A들 및 메모리 셀 B들을 구분하여 읽기/쓰기 동작을 수행한다. 즉, 고집적 메모리에서는 메모리 셀 A들에 대해서만 읽기/쓰기 동작을 수행하고, 메모리 셀 B들에 대해서만 읽기/쓰기 동작을 수행한다.
본 실시예에서는, 짝수 번째 비트 라인들에 연결된 제1 멀티 비트 셀들이 제2 멀티 비트 셀들보다 먼저 프로그래밍된다고 가정한다.
제2 멀티 비트 셀들이 프로그래밍되는 동안, 제1 멀티 비트 셀들은 제2 멀티 비트 셀들의 프로그래밍 동작에 영향 받아 원치 않는 확산된 산포를 가지게 된다.
제1 멀티 비트 셀들의 산포 상태가 제2 멀티 비트 셀들의 프로그래밍 동안 확산됨에 따라, 제1 검증 전압 레벨들은 제2 검증 전압 레벨들과 다르도록 결정된다.
도 4는 본 발명의 다른 실시예에 따른 메모리 데이터 검출 장치(400)를 도시하는 도면이다
도 4를 참조하면, 메모리 데이터 검출 장치(400)는 멀티 비트 셀 어레이(410), 데이터 검출부(420) 및 프로그래밍부(430)를 포함한다.
멀티 비트 셀 어레이(410)는 제1 페이지(411) 및 제2 페이지(412)를 포함한다.
제1 페이지(411)는 복수의 제1 멀티 비트 셀들을 포함하고, 제2 페이 지(412)는 복수의 제2 멀티 비트 셀들을 포함한다.
데이터 검출부(420)는 제1 검출 전압을 이용하여 제1 멀티 비트 셀들에 프로그래밍된 제1 데이터를 검출하고, 제2 검출 전압을 이용하여 제2 멀티 비트 셀들에 프로그래밍된 제2 데이터를 검출한다.
프로그래밍부(430)는 제1 멀티 비트 셀들 또는 제2 멀티 비트 셀들의 게이트 단자(gate terminal)에 고전압을 인가하여 제1 멀티 비트 셀들 또는 제2 멀티 비트 셀들에 데이터를 프로그래밍한다.
도 4에 도시된 바와 같이, 제1 페이지(411)는 프로그래밍부(430)로부터 제2 페이지(412)보다 멀리 위치한다.
일반적으로, 프로그래밍부(430)는 제1 멀티 비트 셀들 또는 제2 멀티 비트 셀들의 게이트 단자(gate terminal)에 컨덕터(conductor) 라인(line)을 경유하여 고전압을 인가한다.
컨덕터 라인은 알루미늄 또는 구리 등의 금속으로 형성될 수도 있고, 도핑된 폴리실리콘(doped poly-silicon)으로 형성될 수도 있다.
멀티 비트 셀 어레이(410)의 집적도(integration)가 높아질수록 컨덕터 라인은 가늘어지고, 컨덕터 라인 간의 거리는 가까워진다.
컨덕터 라인이 가늘어지고 길어질수록 컨덕터 라인의 저항(resistance)은 커지며, 컨덕터 라인 간의 거리가 가까워질수록 컨덕터 라인 간의 기생 커패시턴스(parasitic capacitance)는 커진다.
일반적으로, 전기 회로에서 신호의 시간 지연은 저항 및 커패시턴스를 곱 한 값에 비례함이 알려져 있다.
매우 높은 집적도 (very large integration)를 가지는 멀티 비트 셀 어레이(410)에서, 프로그래밍부(430)로부터 멀리 위치한 제1 페이지(411)까지의 컨덕터 라인은, 프로그래밍부(430)로부터 가까이 위치한 제2 페이지(412)까지의 컨덕터 라인보다 큰 저항 및 기생 커패시턴스를 가진다.
따라서, 프로그래밍부(430)로부터 제1 페이지(411)에 인가되는 제1 고전압은, 프로그래밍부(430)로부터 제2 페이지(412)에 인가되는 제2 고전압보다 큰 시간 지연을 가진다. 또한, 프로그래밍부(430)는 제1 고전압을 제2 고전압만큼 정밀하게 제어하기 어렵다.
본 실시예에서, 프로그래밍부(430)로부터 멀리 위치한 제1 페이지(411)의 제1 멀티 비트 셀들의 문턱 전압은, 프로그래밍부(430)로부터 가까이 위치한 제2 페이지(412)의 제2 멀티 비트 셀들의 문턱 전압보다 확산된 산포 상태를 가진다.
메모리 데이터 검출 장치(400)의 데이터 검출 과정을, 앞의 도 2를 예로 들어 설명할 수 있다.
예를 들면, 제1 페이지(411)의 제1 멀티 비트 셀들은 산포 상태(211, 212, 213, 214)를 가진다.
이 때, 제2 페이지(412)의 제2 멀티 비트 셀들은 산포 상태(221, 222, 223, 224)를 가진다.
제1 멀티 비트 셀들에 대한 제1 검출 전압은 전압 레벨들(215, 216, 217)이고, 제2 멀티 비트 셀들에 대한 제2 검출 전압은 전압 레벨들(225, 226, 227)이 다.
제1 검출 전압은 제1 멀티 비트 셀들의 산포 상태(211, 212, 213, 214)에 기초하여 결정되고, 제1 멀티 비트 셀들의 산포 상태(211, 212, 213, 214)는 제1 페이지(411) 및 프로그래밍부(430)의 공간적 거리(spatial distance)에 기초하여 결정된다.
마찬가지로, 제2 검출 전압은 제2 멀티 비트 셀들의 산포 상태(221, 222, 223, 224)에 기초하여 결정되고, 제2 멀티 비트 셀들의 산포 상태(221, 222, 223, 224)는 제2 페이지(412) 및 프로그래밍부(430)의 공간적 거리에 기초하여 결정된다.
실시예에 따라서는, 메모리 데이터 검출 장치(400)는 제1 페이지(411) 및 제2 페이지(412)의 프로그래밍부(430)와의 공간적 거리에 기초하여 제1 멀티 비트 셀들 및 제2 멀티 비트 셀들의 문턱 전압의 산포를 추정할 수 있다.
메모리 데이터 검출 장치(400)는 추정된 문턱 전압의 산포에 기초하여 제1 검출 전압 및 제2 검출 전압을 결정할 수 있다.
이 때, 메모리 데이터 검출 장치(400)는 제1 멀티 비트 셀들 및 제2 멀티 비트 셀들의 게이트 단자(gate terminal)에 연결되는 컨덕터 라인의 기생 커패시턴스 및 저항에 기초하여 제1 멀티 비트 셀들 및 제2 멀티 비트 셀들의 문턱 전압의 산포를 추정할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 메모리 데이터 검출 장치(500)를 도시하는 도면이다
도 5를 참조하면, 메모리 데이터 검출 장치(500)는 멀티 비트 셀 어레이(510), 데이터 검출부(520), 프로그래밍부(530) 및 오류 판정부(540)를 포함한다.
멀티 비트 셀 어레이(510)는 제1 페이지(511) 및 제2 페이지(512)를 포함한다.
제1 페이지(511)는 복수의 제1 멀티 비트 셀들을 포함하고, 제2 페이지(512)는 복수의 제2 멀티 비트 셀들을 포함한다.
데이터 검출부(520)는 제1 검출 전압을 이용하여 제1 멀티 비트 셀들에 프로그래밍된 제1 데이터를 검출하고, 제2 검출 전압을 이용하여 제2 멀티 비트 셀들에 프로그래밍된 제2 데이터를 검출한다.
프로그래밍부(530)는 제1 멀티 비트 셀들의 게이트 단자(gate terminal)에 고전압을 인가하여 제1 멀티 비트 셀들에 제1 원본 데이터를 프로그래밍하고, 제2 멀티 비트 셀들의 게이트 단자(gate terminal)에 고전압을 인가하여 제2 멀티 비트 셀들에 제2 원본 데이터를 프로그래밍한다.
오류 판정부(540)는, 데이터 검출부(520)가 검출한 제1 데이터가 제1 원본 데이터에 대응하는지 여부를 판정한다. 실시예에 따라서는, 오류 판정부(540)는 제1 데이터가 제1 원본 데이터와 동일하지 않으면 제1 데이터에 오류가 있다고 판정할 수 있다.
오류 판정부(540)는, 데이터 검출부(520)가 검출한 제2 데이터가 제2 원본 데이터에 대응하는지 여부를 판정한다. 실시예에 따라서는, 오류 판정부(540)는 제2 데이터가 제2 원본 데이터와 동일하지 않으면 제2 데이터에 오류가 있다고 판정할 수 있다.
메모리 데이터 검출 장치(500)는 오류 판정부(540)의 제1 데이터에 대한 판정 결과에 기초하여 제1 데이터 오류 통계를 생성하고, 오류 판정부(540)의 제2 데이터에 대한 판정 결과에 기초하여 제2 데이터 오류 통계를 생성한다.
메모리 데이터 검출 장치(500)는 제1 데이터 오류 통계에 기초하여 제1 검출 전압을 결정하고, 제2 데이터 오류 통계에 기초하여 제2 검출 전압을 결정한다.
메모리 데이터 검출 장치(500)의 데이터 검출 과정을, 앞의 도 2를 예로 들어 설명할 수 있다.
예를 들면, 제1 페이지(511)의 제1 멀티 비트 셀들은 산포 상태(211, 212, 213, 214)를 가진다.
이 때, 제2 페이지(512)의 제2 멀티 비트 셀들은 산포 상태(221, 222, 223, 224)를 가진다.
제1 멀티 비트 셀들 중 원본 데이터 "11"이 프로그래밍된 일부는 산포 상태(211)를 가지고, 원본 데이터 "10"이 프로그래밍된 다른 일부는 산포 상태(212)를 가진다고 가정한다.
만일 데이터 검출부(520)가 전압 레벨(225)을 이용하여 제1 멀티 비트 셀들 중 임의의(arbitrary) 하나가 산포 상태(211) 및 산포 상태(212) 중 어느 산포 상태를 가지는지 판정한다면, 원본 데이터 "11"이 프로그래밍된 제1 멀티 비트 셀들 중 몇 개의 멀티 비트 셀들은 (전압 레벨(225)보다 높은 문턱 전압을 가질 수 있으므로) 데이터 검출부(520)에 의해 산포 상태(212)를 가지는 것으로 판정될 수 있다. 보다 정확하게는, 상기 몇 개의 제1 멀티 비트 셀들이 산포 상태(212)를 가지는 것으로 판정될 확률은 무시될 수 없을 만큼 크다.
원본 데이터 "11"이 프로그래밍된 제1 멀티 비트 셀들 중 상기 몇 개의 제1 멀티 비트 셀들이 산포 상태(212)를 가지는 것으로 판정되면, 데이터 검출부(520)는 상기 몇 개의 멀티 비트 셀들의 제1 데이터를 "10"으로 검출한다.
상기 몇 개의 제1 멀티 비트 셀들로부터 검출된 제1 데이터 "10"이 상기 몇 개의 제1 멀티 비트 셀들에 프로그래밍된 제1 원본 데이터 "11"과 다르기 때문에, 오류 판정부(540)는 상기 몇 개의 제1 멀티 비트 셀들에 대해 오류가 발생했음을 판정 결과로 생성한다.
만일 데이터 검출부(520)가 전압 레벨(215)을 이용하여 제1 멀티 비트 셀들 중 임의의(arbitrary) 하나가 산포 상태(211) 및 산포 상태(212) 중 어느 산포 상태를 가지는지 판정한다면, 원본 데이터 "11"이 프로그래밍된 제1 멀티 비트 셀들 중 몇 개의 멀티 비트 셀들이 전압 레벨(215)보다 높은 문턱 전압을 가질 확률은 매우 낮으므로, 데이터 검출부(520)에 의해 산포 상태(212)를 가지는 것으로 판정될 확률은 무시될 수 있을 만큼 작다.
따라서 데이터 검출부(520)가 전압 레벨(225)을 이용하는 경우보다 전압 레벨(215)을 이용하는 경우의 제1 데이터의 오류 발생 빈도가 작다.
메모리 데이터 검출 장치(500)는 제1 데이터 오류 통계에 기초하여 전압 레벨(215)을 선택하여 제1 검출 전압 중 하나로 결정한다.
마찬가지로, 메모리 데이터 검출 장치(500)는 제2 데이터 오류 통계에 기초하여 전압 레벨(225)을 선택하여 제2 검출 전압 중 하나로 결정한다.
도 6은 메모리 데이터 검출 장치(100)가 수행하는 데이터 검출 과정의 다른 실시예를 도시하는 도면이다.
도 6의 가로축은 멀티 비트 셀들의 문턱 전압을 나타내고, 세로축은 문턱 전압에 대응하는 멀티 비트 셀들의 개수를 나타낸다.
도 6을 참조하면, 제1 페이지(111)에 포함되는 제1 멀티 비트 셀들은 산포 상태(611, 612, 613, 614)를 가진다.
실시예에 따라서는, 산포 상태(611)는 데이터 "11"이 프로그래밍된 제1 멀티 비트 셀들의 산포를 나타낼 수 있다. 이 때, 산포 상태(612)는 데이터 "10"이 프로그래밍된 제1 멀티 비트 셀들의 산포를 나타낼 수 있고, 산포 상태(613)는 데이터 "01"이 프로그래밍된 제1 멀티 비트 셀들의 산포를 나타낼 수 있고, 산포 상태(614)는 데이터 "00"이 프로그래밍된 제1 멀티 비트 셀들의 산포를 나타낼 수 있다.
앞에서 설명한 바와 같이, 제1 페이지(111) 내의 제1 멀티 비트 셀들의 수가 충분히 크다면, 산포 상태(611)는 데이터 "11"이 프로그래밍된 제1 멀티 비트 셀들이 가질 수 있는 문턱 전압 값의 확률(probability)로 간주되어도 무방함이 통계적으로 증명되어 있다.
마찬가지로 산포 상태(612)는 데이터 "10"이 프로그래밍된 제1 멀티 비트 셀들이 가질 수 있는 문턱 전압 값의 확률로 간주될 수 있다.
제2 페이지(112)에 포함되는 제2 멀티 비트 셀들은 산포 상태(621, 622, 623, 624)를 가진다.
실시예에 따라서는, 산포 상태(621)는 데이터 "11"이 프로그래밍된 제2 멀티 비트 셀들의 산포를 나타낼 수 있다. 이 때, 산포 상태(621)은 데이터 "11"이 프로그래밍된 제2 멀티 비트 셀들이 가질 수 있는 문턱 전압의 확률로 간주될 수 있다.
본 실시예에서는 제1 멀티 비트 셀들이 프로그래밍 및 소거된(erased) 횟수가 제2 멀티 비트 셀들이 프로그래밍 및 소거된 횟수보다 크다고 가정한다.
일반적으로 비휘발성 메모리에서는 메모리 셀의 프로그래밍 및 소거된 횟수가 증가함에 따라 메모리 셀의 전하 보유 특성(charge retention characteristic)이 열화(degrade)된다는 점이 알려져 있다.
비휘발성 메모리의 메모리 셀의 문턱 전압은, 메모리 셀의 플로팅 게이트(floating gate)에 충전된 전하량에 따라 결정된다.
메모리 셀에 데이터를 프로그래밍한 직후의 메모리 셀의 문턱 전압을 제1 문턱 전압이라 하고, 메모리 셀에 데이터를 프로그래밍한 뒤 일정 시간이 경과한 뒤의 메모리 셀의 문턱 전압을 제2 문턱 전압이라 한다면, 메모리 셀의 프로그래밍 및 소거된 횟수가 증가할수록 메모리 셀의 전하 보유 특성이 열화되므로, 제1 문턱 전압 및 제2 문턱 전압 사이의 차이가 커진다.
따라서, 본 실시예에 따른 제1 멀티 비트 셀들의 문턱 전압은 프로그래밍된 후 시간이 경과할수록 프로그래밍된 직후의 값으로부터 감소한다.
반면에, 제2 멀티 비트 셀들의 문턱 전압은 프로그래밍된 후 경과된 시간에 관계없이 프로그래밍된 직후의 값을 유지한다.
도 6에 도시된 바와 같이, 제1 멀티 비트 셀들의 문턱 전압의 산포 상태(611, 612, 613, 614)는 제2 멀티 비트 셀들의 문턱 전압의 산포 상태(621, 622, 623, 624)보다 왼쪽에 위치한다. 즉, 제1 멀티 비트 셀들의 문턱 전압이 제2 멀티 비트 셀들의 문턱 전압보다 작음을 나타낸다.
본 실시예에 따른 메모리 데이터 검출 장치(100)는 제1 멀티 비트 셀들의 프로그래밍 및 소거된 횟수에 기초하여 문턱 전압의 변화량을 추정하고, 추정된 문턱 전압의 변화량에 기초하여 제1 검출 전압을 결정한다.
메모리 데이터 검출 장치(100)는 전압 레벨들(615, 616, 617)을 제1 검출 전압으로 선택한다.
메모리 데이터 검출 장치(100)는 제2 멀티 비트 셀들의 프로그래밍 및 소거된 횟수에 기초하여 문턱 전압의 변화량을 추정하고, 추정된 문턱 전압의 변화량에 기초하여 제2 검출 전압을 결정한다.
메모리 데이터 검출 장치(100)는 전압 레벨들(625, 626, 627)을 제2 검출 전압으로 선택한다.
도 7은 본 발명의 일 실시예에 따른 멀티 비트 프로그래밍 장치(700)를 도시하는 도면이다.
도 7을 참조하면, 멀티 비트 프로그래밍 장치(700)는 멀티 비트 셀 어레이(710), 프로그래밍부(720) 및 검증부(730)를 포함한다.
멀티 비트 셀 어레이(710)는 제1 페이지(711) 및 제2 페이지(712)를 포함한다.
제1 페이지(711)는 복수의 제1 멀티 비트 셀들을 포함하고, 제2 페이지(712)는 복수의 제2 멀티 비트 셀들을 포함한다.
프로그래밍부(720)는 제1 데이터를 제1 멀티 비트 셀들에 프로그래밍하고, 제2 데이터를 제2 멀티 비트 셀들에 프로그래밍한다.
검증부(730)는 제1 검증 전압(verification voltage)을 이용하여 제1 멀티 비트 셀들에 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 제2 멀티 비트 셀들에 제2 데이터가 프로그래밍되었는지 여부를 검증한다.
검증부(730)는 제1 검증 전압 및 제1 멀티 비트 셀들의 문턱 전압을 비교하고, 비교 결과에 따라 제1 멀티 비트 셀들에 대한 프로그래밍 동작을 반복 수행할지 여부를 결정한다.
도 8은 멀티 비트 프로그래밍 장치(700)의 프로그래밍 및 검증 과정의 일 실시예를 도시하는 도면이다.
도 8의 가로축은 멀티 비트 셀들의 문턱 전압을 나타내고, 세로축은 문턱 전압에 대응하는 멀티 비트 셀들의 개수를 나타낸다. 문턱 전압에 대응하는 멀티 비트 셀들의 개수를 산포(distribution)라고도 한다. 앞에서 설명한 바와 같이, 산포는 멀티 비트 셀들의 문턱 전압의 확률(probability)로 간주될 수 있다.
도 8을 참조하면, 검증부(730)는 전압 레벨들(815, 816, 817, 818)을 제1 검증 전압으로 선택하고, 선택된 제1 검증 전압을 이용하여 제1 멀티 비트 셀들에 제1 데이터가 프로그래밍되었는지 여부를 검증한다.
본 실시예에서는, 프로그래밍부(720)의 프로그래밍은 제1 멀티 비트 셀들 및 제2 멀티 비트 셀들의 문턱 전압을 증가시킨다고 가정한다.
검증부(730)는 제1 데이터 "10"이 프로그래밍된 제1 멀티 비트 셀의 문턱 전압을 검출(detect)한다. 검증부(730)는 검출된 문턱 전압을 전압 레벨(816)과 비교하고, 검출된 문턱 전압이 전압 레벨(816)보다 낮으면 제1 멀티 비트 셀에 대한 프로그래밍을 반복 수행한다. 검증부(730)는, 검출된 문턱 전압이 전압 레벨(816)보다 높으면 제1 멀티 비트 셀에 대한 프로그래밍을 종료한다.
이 때, 제1 데이터 "10"이 프로그래밍된 제1 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(812)를 형성한다.
검증부(730)는 제1 데이터 "01"이 프로그래밍된 제1 멀티 비트 셀의 문턱 전압을 검출한다. 검증부(730)는 검출된 문턱 전압을 전압 레벨(817)과 비교하고, 검출된 문턱 전압이 전압 레벨(817)보다 낮으면 제1 멀티 비트 셀에 대한 프로그래밍을 반복 수행한다. 검증부(730)는, 검출된 문턱 전압이 전압 레벨(817)보다 높으면 제1 멀티 비트 셀에 대한 프로그래밍을 종료한다.
이 때, 제1 데이터 "01"이 프로그래밍된 제1 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(813)를 형성한다.
마찬가지로 검증부(730)는 제1 데이터 "00"이 프로그래밍된 제1 멀티 비트 셀의 문턱 전압을 검출한다. 검증부(730)는 검출된 문턱 전압을 전압 레벨(818)과 비교하고, 검출된 문턱 전압이 전압 레벨(818)보다 낮으면 제1 멀티 비트 셀에 대한 프로그래밍을 반복 수행한다. 검증부(730)는, 검출된 문턱 전압이 전압 레벨(818)보다 높으면 제1 멀티 비트 셀에 대한 프로그래밍을 종료한다.
이 때, 제1 데이터 "00"이 프로그래밍된 제1 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(814)를 형성한다.
제1 데이터 "11"이 프로그래밍된 제1 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(811)를 형성한다.
검증부(730)는 전압 레벨들(825, 826, 827, 828)을 제2 검증 전압으로 선택하고, 선택된 제2 검증 전압을 이용하여 제2 멀티 비트 셀들에 제2 데이터가 프로그래밍되었는지 여부를 검증한다.
제2 데이터 "11"이 프로그래밍된 제2 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(821)를 형성한다.
검증부(730)는 제2 데이터 "10"이 프로그래밍된 제2 멀티 비트 셀의 문턱 전압을 검출(detect)한다. 검증부(730)는 검출된 문턱 전압을 전압 레벨(826)과 비교하고, 검출된 문턱 전압이 전압 레벨(826)보다 낮으면 제2 멀티 비트 셀에 대한 프로그래밍을 반복 수행한다. 검증부(730)는, 검출된 문턱 전압이 전압 레벨(826)보다 높으면 제2 멀티 비트 셀에 대한 프로그래밍을 종료한다.
이 때, 제2 데이터 "10"이 프로그래밍된 제2 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(822)를 형성한다.
검증부(730)는 제2 데이터 "01"이 프로그래밍된 제2 멀티 비트 셀의 문턱 전압을 검출한다. 검증부(730)는 검출된 문턱 전압을 전압 레벨(827)과 비교하고, 검출된 문턱 전압이 전압 레벨(827)보다 낮으면 제2 멀티 비트 셀에 대한 프로그래밍을 반복 수행한다. 검증부(730)는, 검출된 문턱 전압이 전압 레벨(827)보다 높으면 제2 멀티 비트 셀에 대한 프로그래밍을 종료한다.
이 때, 제2 데이터 "01"이 프로그래밍된 제2 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(823)를 형성한다.
마찬가지로 검증부(730)는 제2 데이터 "00"이 프로그래밍된 제2 멀티 비트 셀의 문턱 전압을 검출한다. 검증부(730)는 검출된 문턱 전압을 전압 레벨(828)과 비교하고, 검출된 문턱 전압이 전압 레벨(828)보다 낮으면 제2 멀티 비트 셀에 대한 프로그래밍을 반복 수행한다. 검증부(730)는, 검출된 문턱 전압이 전압 레벨(828)보다 높으면 제2 멀티 비트 셀에 대한 프로그래밍을 종료한다.
이 때, 제2 데이터 "00"이 프로그래밍된 제2 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(824)를 형성한다.
실시예에 따라서는, 제1 검증 전압 및 제2 검증 전압은 제1 페이지(711) 및 제2 페이지(712) 중 어느 것이 먼저 프로그래밍되는지에 따라 결정될 수 있다.
본 실시예에서는, 제1 페이지(711)가 제2 페이지(712)보다 먼저 프로그래밍된다고 가정한다.
앞에서 설명한 바와 같이, 먼저 프로그래밍되는 제1 페이지(711)는 제2 페이지(712)의 프로그래밍 동안 제2 페이지(712)의 프로그래밍에 영향받아 원치않는 확산된 산포를 가질 수 있다. 이 때, 제1 페이지(711)에 영향을 끼치는 메커니즘 의 예로는 프로그램 디스터번스(program disturbance) 등이 있다.
본 실시예에서는, 제1 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(811, 812, 813, 814)를 형성할 수 있다.
제2 멀티 비트 셀들의 문턱 전압의 산포는 산포 상태(821, 822, 823, 824)를 형성할 수 있다.
도 8에 도시된 바와 같이, 제1 멀티 비트 셀들의 문턱 전압의 산포 상태(811, 812, 813, 814)는 제2 멀티 비트 셀들의 문턱 전압의 산포 상태(821, 822, 823, 824)보다 확산된 형태를 가진다.
본 실시예의 멀티 비트 프로그래밍 장치(700)는, 제1 멀티 비트 셀들의 문턱 전압의 산포 상태(811, 812, 813, 814)가 제2 멀티 비트 셀들의 문턱 전압의 산포 상태(821, 822, 823, 824)보다 확산된 형태를 가지는 사실에 기초하여, 제1 검증 전압 및 제2 검증 전압을 결정한다.
실시예에 따라서는, 제1 검증 전압은 제1 멀티 비트 셀의 제1 데이터 오류 통계에 기초하여 결정될 수 있고, 제2 검증 전압은 제2 멀티 비트 셀의 제2 데이터 오류 통계에 기초하여 결정될 수 있다.
본 실시예에 따른 멀티 비트 프로그래밍 장치(700)는 제1 멀티 비트 셀에 프로그래밍된 제1 데이터를 제1 멀티 비트 셀로부터 검출된 제1 출력 데이터와 비교할 수 있다. 제1 데이터 및 제1 출력 데이터가 일치하지 않으면, 멀티 비트 프로그래밍 장치(700)는 제1 멀티 비트 셀에 대한 오류가 발생한 것으로 간주한다.
멀티 비트 프로그래밍 장치(700)는 제1 멀티 비트 셀에 대하여 발생한 오 류 통계를 생성하고, 생성된 제1 데이터 오류 통계에 기초하여 제1 검증 전압을 결정한다.
마찬가지로, 멀티 비트 프로그래밍 장치(700)는 제2 멀티 비트 셀에 프로그래밍된 제2 데이터를 제2 멀티 비트 셀로부터 검출된 제2 출력 데이터와 비교할 수 있다. 제2 데이터 및 제2 출력 데이터가 일치하지 않으면, 멀티 비트 프로그래밍 장치(700)는 제2 멀티 비트 셀에 대한 오류가 발생한 것으로 간주한다. 멀티 비트 프로그래밍 장치(700)는 제2 멀티 비트 셀에 대하여 발생한 오류 통계를 생성하고, 생성된 제2 데이터 오류 통계에 기초하여 제2 검증 전압을 결정한다.
실시예에 따라서는, 제1 검증 전압은 제1 멀티 비트 셀이 프로그래밍 및 소거된 횟수에 기초하여 결정될 수 있고, 제2 검증 전압을 제2 멀티 비트 셀이 프로그래밍 및 소거된 횟수에 기초하여 결정될 수 있다.
본 실시예에 따른 멀티 비트 프로그래밍 장치(700)의 프로그래밍 및 검증 과정은 도 10을 통하여 설명할 수 있다.
도 10은 멀티 비트 프로그래밍 장치(700)의 프로그래밍 및 검증 과정의 일 예를 도시하는 도면이다.
도 10을 참조하면, 가로축은 멀티 비트 셀의 문턱 전압을 나타내고, 세로축은 문턱 전압의 값을 가지는 멀티 비트 셀의 개수를 나타낸다. 문턱 전압의 값을 가지는 멀티 비트 셀의 개수는 산포(distribution)라 한다.
일반적으로 멀티 비트 셀의 프로그래밍 및 소거된(erase) 횟수가 증가할수록 멀티 비트 셀의 프로그래밍 특성이 열화(degradation)됨이 잘 알려져 있다.
본 실시예에서는 프로그래밍은 멀티 비트 셀의 문턱 전압을 증가시킨다고 가정한다.
제1 멀티 비트 셀들의 프로그래밍 및 소거된 횟수가 제2 멀티 비트 셀들의 프로그래밍 및 소거된 횟수보다 충분히 크면, 동일한 프로그래밍 이후 일정 시간이 지난 뒤에 제1 멀티 비트 셀들의 문턱 전압은 제2 멀티 비트 셀들의 문턱 전압보다 낮아진다.
이 때, 도 10에 도시된 바와 같이, 멀티 비트 프로그래밍 장치(700)는 제1 멀티 비트 셀들에 대해서는 전압 레벨들(1025, 1026, 1027, 1028)을 선택하고, 선택된 전압 레벨들을 제1 검증 전압으로 결정한다.
멀티 비트 프로그래밍 장치(700)는 제2 멀티 비트 셀들에 대해서는 전압 레벨들(1015, 1016, 1017, 1018)을 선택하고, 선택된 전압 레벨들을 제2 검증 전압으로 결정한다.
프로그램 및 검증 직후의 제1 멀티 비트 셀들의 문턱 전압은 산포 상태(1021, 1022, 1023, 1024)를 가지고, 제2 멀티 비트 셀들의 문턱 전압은 산포 상태(1011, 1012, 1013, 1014)를 가진다.
제1 데이터 "00"이 프로그래밍된 제1 멀티 비트 셀들의 문턱 전압은 산포 상태(1024)를 가지고, 제2 데이터 "00"이 프로그래밍된 제2 멀티 비트 셀들의 문턱 전압은 산포 상태(1014)를 가진다.
따라서, 프로그램 직후의 제1 검증 전압과 제2 검증 전압을 다르게 하여 일정 시간이 지난 뒤의 제1 멀티 비트 셀들과 제2 멀티 비트 셀들의 문턱 전압의 분포를 비슷한 수준으로 유지되게 할 수 있다.
실시예에 따라서는, 멀티 비트 프로그래밍 장치(700)는 제1 멀티 비트 셀의 프로그래밍 및 소거된 횟수에 기초하여 프로그래밍 이후 일정 시간이 지난 뒤에 제1 멀티 비트 셀의 문턱 전압의 변화량을 추정할 수 있다. 멀티 비트 프로그래밍 장치(700)는 추정된 제1 멀티 비트 셀의 문턱 전압의 변화량에 기초하여 제1 검증 전압을 결정할 수 있다.
마찬가지로, 멀티 비트 프로그래밍 장치(700)는 제2 멀티 비트 셀의 프로그래밍 및 소거된 횟수에 기초하여 프로그래밍 이후 일정 시간이 지난 뒤에 제2 멀티 비트 셀의 문턱 전압의 변화량을 추정할 수 있고, 추정된 제2 멀티 비트 셀의 문턱 전압의 변화량에 기초하여 제2 검증 전압을 결정할 수 있다.
도 9는 본 발명의 다른 실시예에 따른 멀티 비트 프로그래밍 장치(900)를 도시하는 도면이다.
도 9를 참조하면, 멀티 비트 프로그래밍 장치(900)는 멀티 비트 셀 어레이(910), 프로그래밍부(920) 및 검증부(930)를 포함한다.
멀티 비트 셀 어레이(910)는 제1 페이지(911) 및 제2 페이지(912)를 포함한다. 제1 페이지(911)는 복수의 제1 멀티 비트 셀들을 포함하고, 제2 페이지(912)는 복수의 제2 멀티 비트 셀들을 포함한다.
제1 페이지(911) 및 제2 페이지(912)에 포함되는 멀티 비트 셀들은 모두 워드 라인 WL에 연결된다. 제1 페이지(911) 및 제2 페이지(912) 각각은 k/2 개(k는 짝수인 자연수)의 멀티 비트 셀들로 이루어진다.
제1 페이지(911)는 비트 라인 BL(0)(913)에 연결된 멀티 비트 셀 및 비트 라인 BL(k-2)(915)에 연결된 멀티 비트 셀을 포함한다. 제1 페이지(911)에 포함되는 제1 멀티 비트 셀들은 워드 라인 WL에 연결된 멀티 비트 셀들 중에서 짝수 번째 비트 라인들에 연결된 멀티 비트 셀들로 이루어진다.
제2 페이지(912)는 비트 라인 BL(1)(914)에 연결된 멀티 비트 셀 및 비트 라인 BL(k-1)(916)에 연결된 멀티 비트 셀을 포함한다. 제2 페이지(912)에 포함되는 제2 멀티 비트 셀들은 워드 라인 WL에 연결된 멀티 비트 셀들 중에서 홀수 번째 비트 라인들에 연결된 멀티 비트 셀들로 이루어진다.
제1 검증 전압은 제1 멀티 비트 셀들이 짝수 번째 비트 라인들에 연결된 사실에 기초하여 결정될 수 있다.
제2 검증 전압은 제2 멀티 비트 셀들이 홀수 번째 비트 라인들에 연결된 사실에 기초하여 결정될 수 있다.
프로그래밍부(920)는 제1 데이터를 제1 멀티 비트 셀들에 프로그래밍하고, 제2 데이터를 제2 멀티 비트 셀들에 프로그래밍한다.
검증부(930)는 제1 검증 전압을 이용하여 제1 멀티 비트 셀들에 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 제2 멀티 비트 셀들에 제2 데이터가 프로그래밍되었는지 여부를 검증한다.
도 11은 본 발명의 다른 실시예에 따른 멀티 비트 프로그래밍 장치(1100)를 나타낸 도면이다.
도 11을 참조하면, 멀티 비트 프로그래밍 장치(1100)는 멀티 비트 셀 어레 이(1110), 프로그래밍부(1120) 및 검증부(1130)를 포함한다.
멀티 비트 셀 어레이(1110)는 제1 페이지(1111) 및 제2 페이지(1112)를 포함한다. 제1 페이지(1111)는 복수의 제1 멀티 비트 셀들을 포함하고, 제2 페이지(1112)는 복수의 제2 멀티 비트 셀들을 포함한다.
프로그래밍부(1120)는 제1 데이터를 제1 멀티 비트 셀들에 프로그래밍하고, 제2 데이터를 제2 멀티 비트 셀들에 프로그래밍한다.
검증부(1130)는 제1 검증 전압을 이용하여 제1 멀티 비트 셀들에 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 제2 멀티 비트 셀들에 제2 데이터가 프로그래밍되었는지 여부를 검증한다.
프로그래밍부(1120)는 제1 멀티 비트 셀들 또는 제2 멀티 비트 셀들의 게이트 단자(gate terminal)에 고전압을 인가하여 제1 멀티 비트 셀들 또는 제2 멀티 비트 셀들에 데이터를 프로그래밍한다.
도 11에 도시된 바와 같이, 제2 페이지(1112)는 프로그래밍부(1120)로부터 제1 페이지(1111)보다 멀리 위치한다.
일반적으로, 프로그래밍부(1120)는 제1 멀티 비트 셀들 또는 제2 멀티 비트 셀들의 게이트 단자에 컨덕터(conductor) 라인(line)을 경유하여 고전압을 인가한다.
컨덕터 라인은 알루미늄 또는 구리 등의 금속으로 형성될 수도 있고, 도핑된 폴리실리콘(doped poly-silicon)으로 형성될 수도 있다.
매우 높은 집적도 (very large integration)를 가지는 멀티 비트 셀 어레 이(1110)에서, 프로그래밍부(112)로부터 멀리 위치한 제2 페이지(1112)까지의 컨덕터 라인은, 프로그래밍부(1120)로부터 가까이 위치한 제1 페이지(1111)까지의 컨덕터 라인보다 큰 저항 및 기생 커패시턴스를 가진다.
따라서, 프로그래밍부(1120)로부터 제2 페이지(1112)에 인가되는 제2 고전압은, 프로그래밍부(1120)로부터 제1 페이지(1111)에 인가되는 제1 고전압보다 큰 시간 지연을 가진다. 또한, 프로그래밍부(112)는 제2 고전압을 제1 고전압만큼 정밀하게 제어하기 어렵다.
본 실시예에서, 프로그래밍부(1120)로부터 멀리 위치한 제2 페이지(1112)의 제2 멀티 비트 셀들의 문턱 전압은, 프로그래밍부(1120)로부터 가까이 위치한 제1 페이지(1111)의 제1 멀티 비트 셀들의 문턱 전압보다 확산된 산포 상태를 가진다.
실시예에 따라서는, 멀티 비트 프로그래밍 장치(1100)는 제1 페이지(1111) 및 제2 페이지(1112)의 프로그래밍부(1120)와의 공간적 거리에 기초하여 제1 멀티 비트 셀들 및 제2 멀티 비트 셀들의 문턱 전압의 산포를 추정할 수 있다.
멀티 비트 프로그래밍 장치(1100)는 추정된 문턱 전압의 산포에 기초하여 제1 검증 전압 및 제2 검증 전압을 결정할 수 있다.
이 때, 멀티 비트 프로그래밍 장치(1100)는 제1 멀티 비트 셀들 및 제2 멀티 비트 셀들의 게이트 단자에 연결되는 컨덕터 라인의 기생 커패시턴스 및 저항에 기초하여 제1 멀티 비트 셀들 및 제2 멀티 비트 셀들의 문턱 전압의 산포를 추정할 수 있다.
실시예에 따라서는, 본 발명의 멀티 비트 프로그래밍 장치(700) 및 메모리 데이터 검출 장치(100)가 결합되어 구현될 수도 있다.
예를 들어, 도 6 및 도 10에 도시된 바와 같이, 멀티 비트 셀들의 프로그래밍 및 소거된 횟수에 기초하여 검증 전압 및 검출 전압을 조정하는 경우에는, 프로그래밍 및 소거된 횟수가 큰 멀티 비트 셀들에 대해서는 검증 전압을 높게 조정하고, 검출 전압을 낮게 조정할 수 있다.
다른 실시예로는, 제1 멀티 비트 셀 및 제2 멀티 비트 셀에 동일한 검증 전압을 사용한 결과로 도 2와 같은 문턱 전압의 산포가 나타난다면, 본 실시예의 멀티 비트 프로그래밍 장치 및 메모리 데이터 검출 장치(도시되지 않음)는 제1 멀티 비트 셀에는 제1 검출 전압을 적용하고, 제2 멀티 비트 셀에는 제2 검출 전압을 적용할 수 있다.
또 다른 실시예로는, 멀티 비트 셀의 문턱 전압의 산포가 도 8에 도시된 바와 같다면, 제1 멀티 비트 셀 및 제2 멀티 비트 셀에 동일한 검출 전압을 적용하기 위해 본 실시예의 멀티 비트 프로그래밍 장치 및 메모리 데이터 검출 장치(도시되지 않음)는 제1 멀티 비트 셀에는 제1 검증 전압을 적용하고, 제2 멀티 비트 셀에는 제2 검증 전압을 적용할 수 있다.
이와 같은 실시예들에 따를 때, 멀티 비트 프로그래밍 장치는 멀티 레벨 셀들의 문턱 전압의 최적의 산포를 형성할 수 있다.
멀티 비트 프로그래밍 장치 및 메모리 데이터 검출 장치는 멀티 비트 프로그래밍 장치 및 메모리 데이터 검출 장치는 멀티 레벨 셀로부터 데이터를 검출함에 있어, 멀티 레벨 셀에 저장된 데이터의 판독 시 오류를 최소화할 수 있다.
도 12는 본 발명의 일 실시예에 따른 메모리 데이터 검출 방법을 나타낸 동작 흐름도이다.
메모리 데이터 검출 방법은 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이로부터 데이터를 검출한다.
도 12을 참조하면, 메모리 데이터 검출 방법은 제1 검출 전압 및 제2 검출 전압을 설정한다(S1210).
메모리 데이터 검출 방법은 제1 검출 전압을 이용하여 제1 멀티 비트 셀에 프로그래밍된 제1 데이터를 검출한다(S1220).
메모리 데이터 검출 방법은 제2 검출 전압을 이용하여 제2 멀티 비트 셀에 프로그래밍된 제2 데이터를 검출한다(S1230).
실시예에 따라서는, 단계(S1210)는 제1 멀티 비트 셀 및 제2 멀티 비트 셀의 공간적 위치에 기초하여 제1 검출 전압 및 제2 검출 전압을 설정할 수 있다.
단계(S1210)는 제1 멀티 비트 셀이 짝수 번째 비트 라인에 연결되는지 여부에 따라 제1 검출 전압을 설정할 수 있고, 제2 멀티 비트 셀이 홀수 번째 비트 라인에 연결되는지 여부에 따라 제2 검출 전압을 설정할 수 있다.
단계(S1210)는, 제1 멀티 비트 셀 및 제2 멀티 비트 셀의 게이트 단자(gate terminal)에 고전압을 인가하여 프로그래밍하는 고전압 인가 회로로부터 제1 멀티 비트 셀 및 제2 멀티 비트 셀의 공간적 거리(spatial distance)에 기초하여 제1 검출 전압 및 제2 검출 전압을 설정할 수 있다.
실시예에 따라서는, 메모리 데이터 검출 방법은 제1 멀티 비트 셀에 제1 원본 데이터를 프로그래밍할 수 있다.
메모리 데이터 검출 방법은 제2 멀티 비트 셀에 제2 원본 데이터를 프로그래밍할 수 있다.
메모리 데이터 검출 방법은 제1 데이터 및 제1 원본 데이터가 일치하는지 여부를 제1 판정할 수 있다.
메모리 데이터 검출 방법은 제2 데이터 및 제2 원본 데이터가 일치하는지 여부를 제2 판정할 수 있다.
메모리 데이터 검출 방법은 제1 판정의 결과에 기초하여 제1 멀티 비트 셀의 제1 데이터 오류 통계를 생성할 수 있다.
메모리 데이터 검출 방법은 제2 판정의 결과에 기초하여 제2 멀티 비트 셀의 제1 데이터 오류 통계를 생성할 수 있다.
이 때, 단계(S1210)는 제1 데이터 오류 통계에 기초하여 제1 검출 전압을 설정할 수 있고, 제2 데이터 오류 통계에 기초하여 제2 검출 전압을 설정할 수 있다.
실시예에 따라서는, 메모리 데이터 검출 방법은 제1 멀티 비트 셀의 프로그래밍 및 소거된 횟수에 기초하여 제1 검출 전압을 설정할 수 있고, 제2 멀티 비트 셀의 프로그래밍 및 소거된 횟수에 기초하여 제2 검출 전압을 설정할 수 있다.
도 13은 본 발명의 일 실시예에 따른 멀티 비트 프로그래밍 방법을 도시하는 동작 흐름도이다.
멀티 비트 프로그래밍 방법은 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이에 데이터를 프로그래밍한다.
도 13을 참조하면, 멀티 비트 프로그래밍 방법은 제1 데이터를 제1 멀티 비트 셀에 프로그래밍한다(S1310).
멀티 비트 프로그래밍 방법은 제2 데이터를 제2 멀티 비트 셀에 프로그래밍한다(S1320).
멀티 비트 프로그래밍 방법은 제1 검증 전압을 이용하여 제1 멀티 비트 셀에 제1 데이터가 프로그래밍되었는지 여부를 검증한다(S1330).
멀티 비트 프로그래밍 방법은 제2 검증 전압을 이용하여 제2 멀티 비트 셀에 제2 데이터가 프로그래밍되었는지 여부를 검증한다(S1340).
실시예에 따라서는, 멀티 비트 프로그래밍 방법은 제1 멀티 비트 셀의 공간적 위치에 기초하여 제1 검증 전압을 결정할 수 있고, 제2 멀티 비트 셀의 공간적 위치에 기초하여 제2 검증 전압을 결정할 수 있다.
이 때, 멀티 비트 프로그래밍 방법은 제1 멀티 비트 셀이 짝수 번째 비트 라인에 연결되는지 여부에 따라 제1 검증 전압을 결정할 수 있고, 제2 멀티 비트 셀이 홀수 번째 비트 라인에 연결되는지 여부에 따라 제2 검증 전압을 결정할 수 있다.
이 때, 멀티 비트 프로그래밍 방법은 제1 멀티 비트 셀 및 제2 멀티 비트 셀의 게이트 단자에 고전압을 인가하여 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 프로그래밍하는 고전압 인가 회로로부터 제1 멀티 비트 셀의 공간적 거리에 기초하 여 제1 검증 전압을 결정할 수 있고, 고전압 인가 회로로부터 제2 멀티 비트 셀의 공간적 거리에 기초하여 제2 검증 전압을 결정할 수 있다.
실시예에 따라서는, 멀티 비트 프로그래밍 방법은 제1 멀티 비트 셀이 프로그래밍 및 소거된 횟수에 기초하여 제1 검증 전압을 결정할 수 있고, 제2 멀티 비트 셀이 프로그래밍 및 소거된 횟수에 기초하여 제2 검증 전압을 결정할 수 있다.
본 발명에 따른 메모리 데이터 검출 방법 또는 멀티 비트 프로그래밍 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 본 발명을 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 본 발명의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작 동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명의 일 실시예에 따른 메모리 데이터 검출 장치(memory data detection apparatus)(100)를 나타낸 도면이다.
도 2는 메모리 데이터 검출 장치(100)가 수행하는 데이터 검출 과정의 일 실시예를 도시하는 도면이다.
도 3은 본 발명의 다른 실시예에 따른 메모리 데이터 검출 장치(300)를 도시하는 도면이다.
도 4는 본 발명의 다른 실시예에 따른 메모리 데이터 검출 장치(400)를 도시하는 도면이다
도 5는 본 발명의 다른 실시예에 따른 메모리 데이터 검출 장치(500)를 도시하는 도면이다
도 6은 메모리 데이터 검출 장치(100)가 수행하는 데이터 검출 과정의 다른 실시예를 도시하는 도면이다.
도 7은 본 발명의 일 실시예에 따른 멀티 비트 프로그래밍 장치(700)를 도시하는 도면이다.
도 8은 멀티 비트 프로그래밍 장치(700)의 프로그래밍 및 검증 과정의 일 실시예를 도시하는 도면이다.
도 9는 본 발명의 다른 실시예에 따른 멀티 비트 프로그래밍 장치(900)를 도시하는 도면이다.
도 10은 멀티 비트 프로그래밍 장치(700)의 프로그래밍 및 검증 과정의 일 예를 도시하는 도면이다.
도 11은 본 발명의 다른 실시예에 따른 멀티 비트 프로그래밍 장치(1100)를 나타낸 도면이다.
도 12는 본 발명의 일 실시예에 따른 메모리 데이터 검출 방법을 나타낸 동작 흐름도이다.
도 13은 본 발명의 일 실시예에 따른 멀티 비트 프로그래밍 방법을 도시하는 동작 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
110: 멀티 비트 셀 어레이
120: 데이터 검출부
710: 멀티 비트 셀 어레이
720: 프로그래밍부
730: 검증부

Claims (20)

  1. 삭제
  2. 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이;
    제1 데이터를 상기 제1 멀티 비트 셀에 프로그래밍하고, 제2 데이터를 상기 제2 멀티 비트 셀에 프로그래밍하는 프로그래밍부; 및
    제1 검증 전압을 이용하여 상기 제1 멀티 비트 셀에 상기 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 상기 제2 멀티 비트 셀에 상기 제2 데이터가 프로그래밍되었는지 여부를 검증하는 검증부를 포함하며,
    상기 제1 검증 전압은 상기 제1 멀티 비트 셀이 짝수번째 비트 라인에 연결되는지 여부에 따라 결정되고, 상기 제2 검증 전압은 상기 제2 멀티 비트 셀이 홀수번째 비트 라인에 연결되는지 여부에 따라 결정되는 멀티 비트 프로그래밍 장치.
  3. 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이;
    제1 데이터를 상기 제1 멀티 비트 셀에 프로그래밍하고, 제2 데이터를 상기 제2 멀티 비트 셀에 프로그래밍하는 프로그래밍부; 및
    제1 검증 전압을 이용하여 상기 제1 멀티 비트 셀에 상기 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 상기 제2 멀티 비트 셀에 상기 제2 데이터가 프로그래밍되었는지 여부를 검증하는 검증부를 포함하며,
    상기 제1 검증 전압은 상기 제1 멀티 비트 셀이 프로그래밍 및 소거된 횟수에 기초하여 결정되고,
    상기 제2 검증 전압은 상기 제2 멀티 비트 셀이 프로그래밍 및 소거된 횟수에 기초하여 결정되는 멀티 비트 프로그래밍 장치.
  4. 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이;
    제1 데이터를 상기 제1 멀티 비트 셀에 프로그래밍하고, 제2 데이터를 상기 제2 멀티 비트 셀에 프로그래밍하는 프로그래밍부; 및
    제1 검증 전압을 이용하여 상기 제1 멀티 비트 셀에 상기 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 상기 제2 멀티 비트 셀에 상기 제2 데이터가 프로그래밍되었는지 여부를 검증하는 검증부를 포함하며,
    상기 제1 검증 전압 및 상기 제2 검증 전압은 상기 제1 멀티 비트 셀 및 상기 제2 멀티 비트 셀 중 어느 멀티 비트 셀이 먼저 프로그래밍되는지에 따라 결정되는 멀티 비트 프로그래밍 장치.
  5. 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이;
    제1 데이터를 상기 제1 멀티 비트 셀에 프로그래밍하고, 제2 데이터를 상기 제2 멀티 비트 셀에 프로그래밍하는 프로그래밍부; 및
    제1 검증 전압을 이용하여 상기 제1 멀티 비트 셀에 상기 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 상기 제2 멀티 비트 셀에 상기 제2 데이터가 프로그래밍되었는지 여부를 검증하는 검증부를 포함하며,
    상기 프로그래밍부는 상기 제1 멀티 비트 셀 및 상기 제2 멀티 비트 셀의 게이트 단자에 고전압을 인가함으로써 상기 제1 멀티 비트 셀 및 상기 제2 멀티 비트 셀에 상기 제1 데이터 및 상기 제2 데이터를 프로그래밍하고,
    상기 제1 검증 전압은 상기 제1 멀티 비트 셀 및 상기 프로그래밍부의 공간적 거리에 기초하여 결정되고,
    상기 제2 검증 전압은 상기 제2 멀티 비트 셀 및 상기 프로그래밍부의 공간적 거리에 기초하여 결정되는 멀티 비트 프로그래밍 장치.
  6. 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이;
    제1 데이터를 상기 제1 멀티 비트 셀에 프로그래밍하고, 제2 데이터를 상기 제2 멀티 비트 셀에 프로그래밍하는 프로그래밍부; 및
    제1 검증 전압을 이용하여 상기 제1 멀티 비트 셀에 상기 제1 데이터가 프로그래밍되었는지 여부를 검증하고, 제2 검증 전압을 이용하여 상기 제2 멀티 비트 셀에 상기 제2 데이터가 프로그래밍되었는지 여부를 검증하는 검증부를 포함하며,
    상기 제1 검증 전압은 상기 제1 멀티 비트 셀의 제1 데이터 오류 통계에 기초하여 결정되고,
    상기 제2 검증 전압은 상기 제2 멀티 비트 셀의 제2 데이터 오류 통계에 기초하여 결정되는 멀티 비트 프로그래밍 장치.
  7. 삭제
  8. 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이; 및
    제1 검출 전압을 이용하여 상기 제1 멀티 비트 셀에 프로그래밍된 제1 데이터를 검출하고, 제2 검출 전압을 이용하여 상기 제2 멀티 비트 셀에 프로그래밍된 제2 데이터를 검출하는 데이터 검출부를 포함하며,
    상기 제1 검출 전압은 상기 제1 멀티 비트 셀이 짝수번째 비트 라인에 연결되는지 여부에 따라 결정되고, 상기 제2 검출 전압은 상기 제2 멀티 비트 셀이 홀수번째 비트 라인에 연결되는지 여부에 따라 결정되는 메모리 데이터 검출 장치.
  9. 삭제
  10. 삭제
  11. 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이;
    제1 검출 전압을 이용하여 상기 제1 멀티 비트 셀에 프로그래밍된 제1 데이터를 검출하고, 제2 검출 전압을 이용하여 상기 제2 멀티 비트 셀에 프로그래밍된 제2 데이터를 검출하는 데이터 검출부; 및
    상기 제1 멀티 비트 셀 또는 상기 제2 멀티 비트 셀의 게이트 단자에 고전압을 인가하여 상기 제1 멀티 비트 셀 또는 상기 제2 멀티 비트 셀에 데이터를 프로그래밍하는 프로그래밍부를 더 포함하고,
    상기 제1 검출 전압은 상기 제1 멀티 비트 셀 및 상기 프로그래밍부의 공간적 거리에 기초하여 결정되고,
    상기 제2 검출 전압은 상기 제2 멀티 비트 셀 및 상기 프로그래밍부의 공간적 거리에 기초하여 결정되는 메모리 데이터 검출 장치.
  12. 제1 멀티 비트 셀 및 제2 멀티 비트 셀을 포함하는 멀티 비트 셀 어레이;
    제1 검출 전압을 이용하여 상기 제1 멀티 비트 셀에 프로그래밍된 제1 데이터를 검출하고, 제2 검출 전압을 이용하여 상기 제2 멀티 비트 셀에 프로그래밍된 제2 데이터를 검출하는 데이터 검출부; 및
    상기 제1 데이터가 상기 제1 멀티 비트 셀에 프로그래밍된 제1 원본 데이터에 대응하고, 상기 제2 데이터가 상기 제2 멀티 비트 셀에 프로그래밍된 제2 원본 데이터에 대응하는지 여부를 판정하는 오류 판정부를 더 포함하고,
    상기 제1 검출 전압은 상기 제1 멀티 비트 셀의 제1 데이터 오류 통계에 기초하여 결정되고,
    상기 제2 검출 전압은 상기 제2 멀티 비트 셀의 제2 데이터 오류 통계에 기초하여 결정되며,
    상기 제1 및 상기 제2 데이터 오류 통계는 상기 오류 판정부의 판정 결과에 기초하여 생성되는 메모리 데이터 검출 장치.
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