JP5291112B2 - マルチビットプログラミングのための装置および方法 - Google Patents

Description

本発明は、メモリ装置にデータをプログラミングする装置および方法に関し、より詳しくは、マルチレベルメモリ装置にデータをマルチレベル（マルチビット）プログラミングする装置および方法に関する。

シングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ−ｌｅｖｅｌ ｃｅｌｌ）メモリは、１つのメモリセルに１ビットのデータを格納するメモリである。シングルレベルセルメモリは、シングルビットセル（ＳＢＣ：ｓｉｎｇｌｅ−ｂｉｔ ｃｅｌｌ）メモリとも呼ばれる。シングルレベルセルメモリにおいて１ビットのデータはメモリセルにプログラムされた閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）によって区分される２つの分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）に含まれる電圧として格納されて読み取られる。シングルレベルセルメモリの間のわずかな電気的特性の差によって、プログラムされた閾値電圧は一定の範囲の分布を有するようになる。例えば、メモリセルから読み取られた電圧が０．５〜１．５ボルトの場合、前記メモリセルに格納されたデータは論理「１」であり、メモリセルから読み取られた電圧が２．５〜３．５ボルトの場合、前記メモリセルに格納されたデータは論理「０」と解釈される。メモリセルに格納されたデータは読み取り動作時セルの電流／電圧の差によって区分される。

一方、メモリの高集積化要求に応答して１つのメモリセルに２ビット以上のデータを格納できるマルチレベルセル（ＭＬＣ：ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ）メモリが提案された。マルチレベルセルメモリは、マルチビットセル（ＭＢＣ：ｍｕｌｔｉ−ｂｉｔ ｃｅｌｌ）メモリとも呼ばれる。しかし、１つのメモリセルに格納するビット数が増加するほど信頼性は落ち、読み取り失敗率（ｒｅａｄ ｆａｉｌｕｒｅ ｒａｔｅ）は増加するようになる。１つのメモリセルにｍ個のビットを格納する場合、２^ｍ個の分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）を形成しなければならない。しかし、メモリの電圧ウィンドウ（ｖｏｌｔａｇｅ ｗｉｎｄｏｗ）は制限されているため、ｍが増加するのにつれて隣接したビットの間の閾値電圧（ｔｈｒｅｓｈｏｌｄ）の差は減るようになり、これによって読み取り失敗率が増加する。このような理由で従来技術において、マルチレベルセル（ＭＬＣ：ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ）メモリを用いた格納密度の向上は容易でなかった。

本明細書では、マルチレベルセルメモリを用いてデータを格納する過程および格納されたデータを読み取る過程で読み取り失敗率を減らすマルチビットプログラミング装置および方法を提案する。

本発明は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、マルチレベルセルメモリにおいて最適の分布を形成する装置および方法を提供するものである。

本発明は、マルチレベルセルメモリを用いることによって、データを格納して格納されたデータを読み取る場合、読み取り失敗率を減少させることができるマルチビットプログラミング装置および方法を提供するものである。

また、本発明は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、マルチレベルセルメモリに格納されたデータの読み取り時のエラーを最小化することを目的とする。

また、本発明は、マルチレベルセルメモリに格納されたデータの読み取り時に新しい読み取り技法を適用することによって、読み取り時のエラーを最小化することを目的とする。

上記のような本発明の目的を達成するために、本発明のマルチビットプログラミング装置は、第１マルチビットセルおよび第２マルチビットセルを含むマルチビットセルアレイと、第１データを前記第１マルチビットセルにプログラミングして、第２データを前記第２マルチビットセルにプログラミングするプログラミング部と、第１検証電圧を用いて、前記第１マルチビットセルに前記第１データがプログラミングされたか否かを検証し、第２検証電圧を用いて、前記第２マルチビットセルに前記第２データがプログラミングされたか否かを検証する検証部とを含むことを特徴とする。

また、本発明のさらに他の側面に係るメモリデータ検出装置は、第１マルチビットセルおよび第２マルチビットセルを含むマルチビットセルアレイと、第１検出電圧を用いて、前記第１マルチビットセルにプログラミングされた第１データを検出して、第２検出電圧を用いて、前記第２マルチビットセルにプログラミングされた第２データを検出するデータ検出部とを含むことを特徴とする。

また、本発明のさらに他の側面に係るマルチビットプログラミング方法は、第１データを前記第１マルチビットセルにプログラミングするステップと、第２データを前記第２マルチビットセルにプログラミングするステップと、第１検証電圧を用いて、前記第１マルチビットセルに前記第１データがプログラミングされたか否かを検証するステップと、第２検証電圧を用いて、前記第２マルチビットセルに前記第２データがプログラミングされたか否かを検証するステップとを含むことを特徴とする。

また、本発明のさらに他の側面に係るメモリデータ検出方法は、第１検出電圧および第２検出電圧を設定するステップと、前記第１検出電圧を用いて、前記第１マルチビットセルにプログラミングされた第１データを検出するステップと、前記第２検出電圧を用いて、前記第２マルチビットセルにプログラミングされた第２データを検出するステップとを含むことを特徴とする。

本発明の一実施形態に係るメモリデータ検出装置１００を示す図である。 メモリデータ検出装置１００が行うデータ検出過程の一実施形態を示す図である。 本発明の他の実施形態に係るメモリデータ検出装置３００を示す図である。 本発明の他の実施形態に係るメモリデータ検出装置４００を示す図である。 本発明の他の実施形態に係るメモリデータ検出装置５００を示す図である。 メモリデータ検出装置１００が行うデータ検出過程の他の実施形態を示す図である。 本発明の一実施形態に係るマルチビットプログラミング装置７００を示す図である。 マルチビットプログラミング装置７００のプログラミングおよび検証過程の一実施形態を示す図である。 本発明の他の実施形態に係るマルチビットプログラミング装置９００を示す図である。 マルチビットプログラミング装置７００のプログラミングおよび検証過程の一例を示す図である。 本発明の他の実施形態に係るマルチビットプログラミング装置１１００を示す図である。 本発明の一実施形態に係るメモリデータ検出方法を示す動作フローチャートである。 本発明の一実施形態に係るマルチビットプログラミング方法を示す動作フローチャートである。

以下、本発明に係る好適な実施形態を添付の図面を参照しながら詳細に説明する。しかし、本発明が実施形態によって制限されたり限定されたりすることはない。各図面に提示する同一の参照符号は、同一の部材を示す。

１つのページは、同時にデータを格納する最小単位であり、複数のマルチビットセルを含む。マルチビットプログラミング装置は、複数のマルチビットセルに同時にデータを格納することによってデータ格納に必要とする時間を短縮する。１つのページは、１つのワード線に接続された複数のマルチビットセルを含んでもよい。

図１は、本発明の一実施形態に係るメモリデータ検出装置（ｍｅｍｏｒｙ ｄａｔａ ｄｅｔｅｃｔｉｏｎ ａｐｐａｒａｔｕｓ）１００を示す図である。

図１を参照すれば、メモリデータ検出装置１００は、マルチビットセルアレイ１１０、およびデータ検出部１２０を含む。

マルチビットセルアレイ１１０は、第１ページ１１１、および第２ページ１１２を含む。
第１ページ１１１は、複数の第１マルチビットセルを含み、第２ページ１１２は、複数の第２マルチビットセルを含む。

第１ページ１１１の第１マルチビットセルにプログラミングされるデータを第１データと称し、第２ページ１１２の第２マルチビットセルにプログラミングされるデータを第２データと称する。

データ検出部１２０は、第１検出電圧（ｄｅｔｅｃｔｉｏｎ ｖｏｌｔａｇｅ）を用いて第１データを検出し、第２検出電圧を用いて第２データを検出する。第１および第２検出電圧は互いに異なってもよい。

検出電圧は、読み取り電圧（ｒｅａｄ ｖｏｌｔａｇｅ）とも呼ばれる。

実施形態によれば、第１検出電圧および第２検出電圧は、第１ページ１１１および第２ページ１１２のうちの何れかのページが先にプログラミングされるかによって決定される。

図２は、メモリデータ検出装置１００が行うデータ検出過程の一実施形態を示す図である。

図２の横軸はマルチビットセルの閾値電圧を示し、縦軸は閾値電圧に対応するマルチビットセルの個数を示す。閾値電圧に対応するマルチビットセルの個数は分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）とも呼ばれる。

図２を参照すれば、第１ページ１１１に含まれる第１マルチビットセルは、分布状態２１１，２１２，２１３，２１４を形成する。

実施形態によれば、分布状態２１１は、データ「１１」がプログラミングされた第１マルチビットセルの分布を示す。この時、分布状態２１２は、データ「１０」がプログラミングされた第１マルチビットセルの分布を示し、分布状態２１３は、データ「０１」がプログラミングされた第１マルチビットセルの分布を示し、分布状態２１４は、データ「００」がプログラミングされた第１マルチビットセルの分布を示す。

第１ページ１１１のうちの第１マルチビットセルの数が十分に大きい場合、分布状態２１１は、データ「１１」がプログラミングされた第１マルチビットセルが有することのできる閾値電圧値の確率（ｐｒｏｂａｂｉｌｉｔｙ）であるとみなすことができると統計的に証明されている。

同じように、分布状態２１２は、データ「１０」がプログラミングされた第１マルチビットセルが有することのできる閾値電圧値の確率とみなすことができる。

データ検出部１２０は、電圧レベル２１５，２１６，２１７を用いて、第１各マルチビットセルが分布状態２１１，２１２，２１３，２１４のうちの何れかの分布状態であるかを判定（ｄｅｔｅｒｍｉｎｅ）とする。データ検出部１２０は、第１各マルチビットセルの分布状態を判定して、第１各マルチビットセルにプログラミングされた第１データを検出する。

データ検出部１２０は、電圧レベル２１５，２１６，２１７を第１検出電圧として選択する。第１検出電圧のうちの電圧レベル２１５は、分布状態２１１および分布状態２１２を判定するのに適するように選択される。実施形態によれば、電圧レベル２１５は、分布状態２１１および分布状態２１２の平均値を有するように選択される。

同じように、電圧レベル２１６は、分布状態２１２および分布状態２１３の平均値を有するように選択される。電圧レベル２１７は、分布状態２１３および分布状態２１４の平均値を有するように選択される。

第２ページ１１２に含まれる第２マルチビットセルは、分布状態２２１，２２２，２２３，２２４を形成する。

分布状態２２１は、データ「１１」がプログラミングされた第２マルチビットセルの分布を示す。この時、分布状態２２２は、データ「１０」がプログラミングされた第２マルチビットセルの分布を示し、分布状態２２３は、データ「０１」がプログラミングされた第２マルチビットセルの分布を示し、分布状態２２４は、データ「００」がプログラミングされた第２マルチビットセルの分布を示す。

データ検出部１２０は、電圧レベル２２５，２２６，２２７を用いて、第２各マルチビットセルが分布状態２２１，２２２，２２３，２２４のうちの何れかの分布状態であるかを判定する。データ検出部１２０は、第２各マルチビットセルの分布状態を判定して、第２各マルチビットセルにプログラミングされた第２データを検出する。

データ検出部１２０は、電圧レベル２２５，２２６，２２７を第２検出電圧として選択する。

電圧レベル２２５は、分布状態２２１および分布状態２２２を判定するのに適するように選択される。実施形態によれば、電圧レベル２２５は、分布状態２２１および分布状態２２２の平均値を有するように選択される。

同じように、電圧レベル２２６は、分布状態２２２および分布状態２２３の平均値を有するように選択される。電圧レベル２２７は、分布状態２２３および分布状態２２４の平均値を有するように選択される。

メモリデータ検出装置１００は、第１ページ１１１および第２ページ１１２に対して互いに異なる電圧レベルを適用することによって、各マルチビットセルの分布状態により最適化された電圧レベルが検出電圧に選択されるようにする。

例えば、メモリデータ検出装置１００が分布状態２１１および分布状態２１２を判定するためには、電圧レベル２１５が電圧レベル２２５より適している。反対に、分布状態２２１および分布状態２２２を判定するためには、電圧レベル２２５が電圧レベル２１５より適している。

実施形態によれば、第１ページ１１１および第２ページ１１２のうちの何れかのページが、先にプログラミングされるかによって分布状態が決定される。

第１ページ１１１が第２ページ１１２より先にプログラミングされる場合、第１ページ１１１のマルチビットセルは、高電圧ストレス（ｈｉｇｈ ｖｏｌｔａｇｅ ｓｔｒｅｓｓ）またはプログラムディスターバンス（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）と同じメカニズムによって、第２ページ１１２のマルチビットセルより広がった分布を有するようになる。

第１ページ１１１が先にプログラミングされた後、第２ページ１１２がプログラミングされる場合を仮定する。第２ページ１１２がプログラミングされる間、第１ページ１１１の第１マルチビットセルは、第２ページ１１２のプログラミング過程の影響を受けて所望しない分布を有するようになる。

このような場合、第１ページ１１１の第１マルチビットセルの分布状態２１１，２１２，２１３，２１４は、第２ページ１１２の第２マルチビットセルの分布状態２２１，２２２，２２３，２２４より広がった形態を有するようになる。

図２に示すように、第１マルチビットセルの分布状態２１１，２１２，２１３，２１４および第２マルチビットセルの分布状態２２１，２２２，２２３，２２４の差によって、第１検出電圧レベル２１５，２１６，２１７および第２検出電圧レベル２２５，２２６，２２７の差が発生する。

本実施形態に係るメモリデータ検出装置１００は、第１ページ１１１および第２ページ１１２のプログラミング順序に基づいて、第１マルチビットセルおよび第２マルチビットセルの閾値電圧の分布の変化量を推定する。

メモリデータ検出装置１００は、推定された分布の変化量に基づいて第１検出電圧および第２検出電圧を決定してもよい。

図３は、本発明の他の実施形態に係るメモリデータ検出装置３００を示す図である。

図３を参照すれば、メモリデータ検出装置３００は、マルチビットセルアレイ３１０およびデータ検出部３２０を含む。

マルチビットセルアレイ３１０は、第１ページ３１１および第２ページ３１２を含む。第１ページ３１１は、複数の第１マルチビットセルを含み、第２ページ３１２は、複数の第２マルチビットセルを含む。

第１ページ３１１および第２ページ３１２に含まれるマルチビットセルは、すべてワード線ＷＬに接続する。第１ページ３１１および第２ページ３１２のそれぞれは、ｋ／２個（ｋは偶数の自然数）のマルチビットセルからなる。

第１ページ３１１は、ビット線ＢＬ（０）３１３に接続されたマルチビットセルおよびビット線ＢＬ（ｋ−２）３１６に接続されたマルチビットセルを含む。第１ページ３１１に含まれる第１マルチビットセルは、ワード線ＷＬに接続されたマルチビットセルのうち偶数回目のビット線に接続されたマルチビットセルからなる。

第２ページ３１２は、ビット線ＢＬ（１）３１４に接続されたマルチビットセルと、ビット線ＢＬ（ｋ−１）３１５に接続されたマルチビットセルとを含む。第２ページ３１２に含まれる第２マルチビットセルは、ワード線ＷＬに接続されたマルチビットセルのうち、奇数回目のビット線に接続されたマルチビットセルからなる。

データ検出部１２０は、第１検出電圧を用いて第１データを検出し、第２検出電圧を用いて第２データを検出する。

第１検出電圧は、第１マルチビットセルが偶数回目のビット線に接続された事実に基づいて決定されてもよい。

第２検出電圧は、第２マルチビットセルが奇数回目のビット線に接続された事実に基づいて決定されてもよい。

一般に、高集積（ｌａｒｇｅ ｉｎｔｅｇｒａｔｅｄ）メモリでは、メモリセルの集積度（ｉｎｔｅｇｒａｔｉｏｎ）を高めるために、偶数回目のビット線に接続されたメモリセル（Ａとする）、および奇数回目のビット線に接続されたメモリセル（Ｂとする）を交差して配置する。高集積メモリでは、交差して配置されたメモリセルＡおよびメモリセルＢを区分して読み取り／書き込み動作を行う。具体的に、高集積メモリでは、メモリセルＡおよびメモリセルＢに対して、それぞれ読み取り／書き込み動作を行う。

本実施形態では、偶数回目のビット線に接続された第１マルチビットセルが、第２マルチビットセルより先にプログラミングされると仮定する。

第２マルチビットセルがプログラミングされる間、第１マルチビットセルは、第２マルチビットセルのプログラミング動作に影響を受けて所望しない広がった分布を有するようになる。

第１マルチビットセルの分布状態が、第２マルチビットセルのプログラミングの間に広がることによって、第１検証電圧レベルは、第２検証電圧レベルと異なるように決定される。

図４は、本発明の他の実施形態に係るメモリデータ検出装置４００を示す図である。

図４を参照すれば、メモリデータ検出装置４００は、マルチビットセルアレイ４１０、データ検出部４２０、およびプログラミング部４３０を含む。

マルチビットセルアレイ４１０は、第１ページ４１１および第２ページ４１２を含む。

第１ページ４１１は、複数の第１マルチビットセルを含み、第２ページ４１２は、複数の第２マルチビットセルを含む。

データ検出部４２０は、第１検出電圧を用いて、第１マルチビットセルにプログラミングされた第１データを検出して、第２検出電圧を用いて第、２マルチビットセルにプログラミングされた第２データを検出する。

プログラミング部４３０は、第１マルチビットセルまたは第２マルチビットセルのゲート端子（ｇａｔｅ ｔｅｒｍｉｎａｌ）に高電圧を印加して、第１マルチビットセルまたは第２マルチビットセルにデータをプログラミングする。

図４に示すように、第１ページ４１１は、プログラミング部４３０から第２ページ４１２より遠くに位置する。

一般に、プログラミング部４３０は、第１マルチビットセルまたは第２マルチビットセルのゲート端子（ｇａｔｅ ｔｅｒｍｉｎａｌ）にコンダクター（ｃｏｎｄｕｃｔｏｒ）ライン（ｌｉｎｅ）を経由して高電圧を印加する。

コンダクターラインは、アルミニウムまたは銅などの金属で形成されてもよく、ドーピングされたポリシリコン（ｄｏｐｅｄ ｐｏｌｙ−ｓｉｌｉｃｏｎ）で形成されてもよい。

マルチビットセルアレイ４１０の集積度（ｉｎｔｅｇｒａｔｉｏｎ）が高くなるほど、コンダクターラインは細くなって、コンダクターライン間の距離は近づく。

コンダクターラインが細く長くなるほど、コンダクターラインの抵抗（ｒｅｓｉｓｔａｎｃｅ）は大きくなり、コンダクターライン間の距離が近くなるほど、コンダクターライン間の寄生キャパシタンス（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）は大きくなる。

一般に、前記回路で信号の時間遅延は、抵抗およびキャパシタンスをかけた値に比例することが知られている。

非常に高い集積度（ｖｅｒｙ ｌａｒｇｅ ｉｎｔｅｇｒａｔｉｏｎ）を有するマルチビットセルアレイ４１０で、プログラミング部４３０から遠く位置した第１ページ４１１までのコンダクターラインは、プログラミング部４３０から近くに位置する第２ページ４１２までのコンダクターラインより大きい抵抗および寄生キャパシタンスを有する。

したがって、プログラミング部４３０から第１ページ４１１に印加される第１高電圧は、プログラミング部４３０から第２ページ４１２に印加される第２高電圧より大きい時間の遅延を有する。また、プログラミング部４３０は、第１高電圧を第２高電圧ほど精密に制御することが難しい。

本実施形態で、プログラミング部４３０から遠くに位置する第１ページ４１１の第１マルチビットセルの閾値電圧は、プログラミング部４３０から近くに位置する第２ページ４１２の第２マルチビットセルの閾値電圧より広がった分布状態を有する。

メモリデータ検出装置４００のデータ検出過程は、上述の図２を例に挙げて説明することができる。

例えば、第１ページ４１１の第１マルチビットセルは、分布状態２１１，２１２，２１３，２１４を有する。

この時、第２ページ４１２の第２マルチビットセルは、分布状態２２１，２２２，２２３，２２４を有する。

第１マルチビットセルに対する第１検出電圧は、電圧レベル２１５，２１６，２１７であり、第２マルチビットセルに対する第２検出電圧は、電圧レベル２２５，２２６，２２７である。

第１検出電圧は、第１マルチビットセルの分布状態２１１，２１２，２１３，２１４に基づいて決定され、第１マルチビットセルの分布状態２１１，２１２，２１３，２１４は、第１ページ４１１およびプログラミング部４３０の空間的距離（ｓｐａｔｉａｌ ｄｉｓｔａｎｃｅ）に基づいて決定されてもよい。

同じように、第２検出電圧は、第２マルチビットセルの分布状態２２１，２２２，２２３，２２４に基づいて決定され、第２マルチビットセルの分布状態２２１，２２２，２２３，２２４は、第２ページ４１２およびプログラミング部４３０の空間的距離に基づいて決定されてもよい。

実施形態によれば、メモリデータ検出装置４００は、第１ページ４１１および第２ページ４１２のプログラミング部４３０との空間的距離に基づいて、第１マルチビットセルおよび第２マルチビットセルの閾値電圧の分布を推定することができる。

メモリデータ検出装置４００は、推定された閾値電圧の分布に基づいて、第１検出電圧および第２検出電圧を決定することができる。

この時、メモリデータ検出装置４００は、第１マルチビットセルおよび第２マルチビットセルのゲート端子（ｇａｔｅ ｔｅｒｍｉｎａｌ）に接続するコンダクターラインの寄生キャパシタンスおよび抵抗に基づいて、第１マルチビットセルおよび第２マルチビットセルの閾値電圧の分布を推定することができる。

図５は、本発明の他の実施形態に係るメモリデータ検出装置５００を示す図である。

図５を参照すれば、メモリデータ検出装置５００は、マルチビットセルアレイ５１０と、データ検出部５２０と、プログラミング部５３０と、エラー判定部５４０とを含む。

マルチビットセルアレイ５１０は、第１ページ５１１と、第２ページ５１２とを含む。

第１ページ５１１は複数の第１マルチビットセルを含み、第２ページ５１２は複数の第２マルチビットセルを含む。

データ検出部５２０は、第１検出電圧を用いて第１マルチビットセルにプログラミングされた第１データを検出して、第２検出電圧を用いて第２マルチビットセルにプログラミングされた第２データを検出する。

プログラミング部５３０は、第１マルチビットセルのゲート端子（ｇａｔｅ ｔｅｒｍｉｎａｌ）に高電圧を印加して、第１マルチビットセルに第１原本データをプログラミングし、第２マルチビットセルのゲート端子（ｇａｔｅ ｔｅｒｍｉｎａｌ）に高電圧を印加して第２マルチビットセルに第２原本データをプログラミングする。

エラー判定部５４０は、データ検出部５２０が検出した第１データが第１原本データに対応するか否かを判定する。実施形態によれば、エラー判定部５４０は、第１データが第１原本データと同一でなければ第１データに誤りがあると判定することができる。

エラー判定部５４０は、データ検出部５２０が検出した第２データが第２原本データに対応するか否かを判定する。実施形態によれば、エラー判定部５４０は、第２データが第２原本データと同一でない場合、第２データに誤りがあると判定することができる。

メモリデータ検出装置５００は、エラー判定部５４０の第１データに対する判定結果に基づいて、第１データエラー統計を生成して、エラー判定部５４０の第２データに対する判定結果に基づいて、第２データエラー統計を生成する。

メモリデータ検出装置５００は、第１データエラー統計に基づいて第１検出電圧を決定し、第２データエラー統計に基づいて第２検出電圧を決定する。

メモリデータ検出装置５００のデータ検出過程は、上述の図２を例に挙げて説明することができる。

例えば、第１ページ５１１の第１マルチビットセルは、分布状態２１１，２１２，２１３，２１４を有する。

この時、第２ページ５１２の第２マルチビットセルは、分布状態２２１，２２２，２２３，２２４を有する。

第１マルチビットセルの中の原本データ「１１」がプログラミングされた一部は、分布状態２１１を有し、原本データ「１０」がプログラミングされた他の一部は、分布状態２１２を有すると仮定する。

もし、データ検出部５２０が電圧レベル２２５を用いて、第１マルチビットセルの中の任意（ａｒｂｉｔｒａｒｙ）の１つが分布状態２１１および分布状態２１２のうち何れかの分布状態を有するかを判定するならば、原本データ「１１」がプログラミングされた第１マルチビットセルの中のいくつかのマルチビットセルは、（電圧レベル２２５より高い閾値電圧を有することがあり得るため）データ検出部５２０によって分布状態２１２を有するものと判定されてもよい。より正確には、上記のいくつかの第１マルチビットセルが分布状態２１２を有するものと判定される確率は、無視できないほどに大きい。

原本データ「１１」がプログラミングされた第１マルチビットセルのうち、前記いくつかの第１マルチビットセルが分布状態２１２を有するものと判定されれば、データ検出部５２０は、前記いくつかのマルチビットセルの第１データを「１０」と検出する。

前記いくつかの第１マルチビットセルから検出された第１データ「１０」が、前記いくつかの第１マルチビットセルにプログラミングされた第１原本データ「１１」と異なるため、エラー判定部５４０は、前記いくつかの第１マルチビットセルに対してエラーが発生したことを判定結果として生成する。

もし、データ検出部５２０が電圧レベル２１５を用いて、第１マルチビットセルの中の任意（ａｒｂｉｔｒａｒｙ）の１つが分布状態２１１および分布状態２１２のうち何れかの分布状態を有するかを判定するならば、原本データ「１１」がプログラミングされた第１マルチビットセルの中のいくつかのマルチビットセルが、電圧レベル２１５より高い閾値電圧を有する確率は非常に低いため、データ検出部５２０によって分布状態２１２を有するものと判定される確率は、無視してもよいほどに小さい。

したがって、データ検出部５２０が電圧レベル２２５を用いる場合より、電圧レベル２１５を用いる場合の方が、第１データのエラー発生頻度は小さい。

メモリデータ検出装置５００は、第１データエラー統計に基づいて電圧レベル２１５を選択して第１検出電圧のうちの１つとして決定する。

同じように、メモリデータ検出装置５００は、第２データエラー統計に基づいて電圧レベル２２５を選択して第２検出電圧のうちの１つとして決定する。

図６は、メモリデータ検出装置１００が行うデータ検出過程の他の実施形態を示す図である。

図６の横軸はマルチビットセルの閾値電圧を示し、縦軸は閾値電圧に対応するマルチビットセルの個数を示す。

図６を参照すれば、第１ページ１１１に含まれる第１マルチビットセルは、分布状態６１１，６１２，６１３，６１４を有する。

実施形態によれば、分布状態６１１は、データ「１１」がプログラミングされた第１マルチビットセルの分布を示すことができる。この時、分布状態６１２は、データ「１０」がプログラミングされた第１マルチビットセルの分布を示し、分布状態６１３は、データ「０１」がプログラミングされた第１マルチビットセルの分布を示し、分布状態６１４は、データ「００」がプログラミングされた第１マルチビットセルの分布を示すことができる。

上述したように、第１ページ１１１のうち第１マルチビットセルの数が十分に大きい場合、分布状態６１１は、データ「１１」がプログラミングされた第１マルチビットセルが有することのできる閾値電圧値の確率（ｐｒｏｂａｂｉｌｉｔｙ）であるとみなすことができると統計的に証明されている。

同じように、分布状態６１２はデータ「１０」がプログラミングされた第１マルチビットセルが有することのできる閾値電圧値の確率と見なすことができる。

第２ページ１１２に含まれる第２マルチビットセルは、分布状態６２１，６２２，６２３，６２４を有する。

実施形態によれば、分布状態６２１は、データ「１１」がプログラミングされた第２マルチビットセルの分布を示すことができる。この時、分布状態６２１は、データ「１１」がプログラミングされた第２マルチビットセルが有することのできる閾値電圧の確率と見なすことができる。

本実施形態では、第１マルチビットセルがプログラミングおよび消去された（ｅｒａｓｅｄ）回数が、第２マルチビットセルがプログラミングおよび消去された回数より大きいと仮定する。

一般的に非揮発性メモリでは、メモリセルのプログラミングおよび消去された回数が増加するにつれて、メモリセルの電荷保有特性（ｃｈａｒｇｅ ｒｅｔｅｎｔｉｏｎ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）が劣化（ｄｅｇｒａｄｅ）するという点が知られている。

非揮発性メモリのメモリセルの閾値電圧は、メモリセルのフローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）に充電された電荷量によって決定される。

メモリセルにデータをプログラミングした直後のメモリセルの閾値電圧を第１閾値電圧とし、メモリセルにデータをプログラミングした後に一定時間が経過した後のメモリセルの閾値電圧を第２閾値電圧とすれば、メモリセルのプログラミングおよび消去された回数が増加するほど、メモリセルの電荷保有特性が劣化するため、第１閾値電圧および第２閾値電圧の間の差が大きくなる。

したがって、本実施形態に係る第１マルチビットセルの閾値電圧は、プログラミングされた後に時間が経過するほどプログラミングされた直後の値から減少する。

一方、第２マルチビットセルの閾値電圧は、プログラミングされた後に経過した時間に関係なくプログラミングされた直後の値を維持する。

図６に示すように、第１マルチビットセルの閾値電圧の分布状態６１１，６１２，６１３，６１４は、第２マルチビットセルの閾値電圧の分布状態６２１，６２２，６２３，６２４より左側に位置する。すなわち、第１マルチビットセルの閾値電圧が第２マルチビットセルの閾値電圧より小さいことを示す。

本実施形態に係るメモリデータ検出装置１００は、第１マルチビットセルのプログラミングおよび消去された回数に基づいて閾値電圧の変化量を推定し、推定された閾値電圧の変化量に基づいて第１検出電圧を決定する。

メモリデータ検出装置１００は、電圧レベル６１５，６１６，６１７を第１検出電圧として選択する。

メモリデータ検出装置１００は、第２マルチビットセルのプログラミングおよび消去された回数に基づいて閾値電圧の変化量を推定し、推定された閾値電圧の変化量に基づいて第２検出電圧を決定する。

メモリデータ検出装置１００は、電圧レベル６２５，６２６，６２７を第２検出電圧として選択する。

図７は、本発明の一実施形態に係るマルチビットプログラミング装置７００を示す図である。

図７を参照すれば、マルチビットプログラミング装置７００は、マルチビットセルアレイ７１０、プログラミング部７２０、および検証部７３０を含む。

マルチビットセルアレイ７１０は、第１ページ７１１および第２ページ７１２を含む。

第１ページ７１１は、複数の第１マルチビットセルを含み、第２ページ７１２は、複数の第２マルチビットセルを含む。

プログラミング部７２０は、第１データを第１マルチビットセルにプログラミングして、第２データを第２マルチビットセルにプログラミングする。

検証部７３０は、第１検証電圧（ｖｅｒｉｆｉｃａｔｉｏｎ ｖｏｌｔａｇｅ）を用いて、第１マルチビットセルに第１データがプログラミングされたか否かを検証し、第２検証電圧を用いて、第２マルチビットセルに第２データがプログラミングされたか否かを検証する。第１および第２検証電圧は互いに異なってもよい。

検証部７３０は、第１検証電圧および第１マルチビットセルの閾値電圧を比較し、比較結果に応じて第１マルチビットセルに対するプログラミング動作を繰り返し行うか否かを決定する。

また、検証部７３０は、複数の第２マルチビットセルの第２検証電圧と閾値電圧とを比較し、比較結果を基に複数の第２マルチビットセルに対するプログラミング動作を繰り返し行うか否かを決定する。

図８は、マルチビットプログラミング装置７００のプログラミングおよび検証過程の一実施形態を示す図である。

図８の横軸は、マルチビットセルの閾値電圧を示し、縦軸は閾値電圧に対応するマルチビットセルの個数を示す。閾値電圧に対応するマルチビットセルの個数を分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）ともいう。上述したように、分布はマルチビットセルの閾値電圧の確率（ｐｒｏｂａｂｉｌｉｔｙ）と見なすことができる。

図８を参照すれば、検証部７３０は、電圧レベル８１５，８１６，８１７，８１８を第１検証電圧に選択し、選択された第１検証電圧を用いて第１マルチビットセルに第１データがプログラミングされたか否かを検証する。

本実施形態では、プログラミング部７２０のプログラミングは、第１マルチビットセルおよび第２マルチビットセルの閾値電圧を増加させると仮定する。

検証部７３０は、第１データ「１０」がプログラミングされた第１マルチビットセルの閾値電圧を検出（ｄｅｔｅｃｔ）する。検証部７３０は、検出された閾値電圧を電圧レベル８１６と比較して、検出された閾値電圧が電圧レベル８１６より低い場合、第１マルチビットセルに対するプログラミングを繰り返し行う。検証部７３０は、検出された閾値電圧が電圧レベル８１６より高い場合、第１マルチビットセルに対するプログラミングを終了する。

この時、第１データ「１０」がプログラミングされた第１マルチビットセルの閾値電圧の分布は、分布状態８１２を形成する。

検証部７３０は、第１データ「０１」がプログラミングされた第１マルチビットセルの閾値電圧を検出する。検証部７３０は、検出された閾値電圧を電圧レベル８１７と比較して、検出された閾値電圧が電圧レベル８１７より低い場合、第１マルチビットセルに対するプログラミングを繰り返し行う。検証部７３０は、検出された閾値電圧が電圧レベル８１７より高い場合、第１マルチビットセルに対するプログラミングを終了する。

この時、第１データ「０１」がプログラミングされた第１マルチビットセルの閾値電圧の分布は、分布状態８１３を形成する。

同じように、検証部７３０は、第１データ「００」がプログラミングされた第１マルチビットセルの閾値電圧を検出する。検証部７３０は、検出された閾値電圧を電圧レベル８１８と比較して、検出された閾値電圧が電圧レベル８１８より低けい場合、第１マルチビットセルに対するプログラミングを繰り返し行う。検証部７３０は、検出された閾値電圧が電圧レベル８１８より高い場合、第１マルチビットセルに対するプログラミングを終了する。

この時、第１データ「００」がプログラミングされた第１マルチビットセルの閾値電圧の分布は、分布状態８１４を形成する。

第１データ「１１」がプログラミングされた第１マルチビットセルの閾値電圧の分布は、分布状態８１１を形成する。

検証部７３０は、電圧レベル８２５，８２６，８２７，８２８を第２検証電圧に選択し、選択された第２検証電圧を用いて第２マルチビットセルに第２データがプログラミングされたか否かを検証する。

第２データ「１１」がプログラミングされた第２マルチビットセルの閾値電圧の分布は、分布状態８２１を形成する。

検証部７３０は、第２データ「１０」がプログラミングされた第２マルチビットセルの閾値電圧を検出（ｄｅｔｅｃｔ）する。検証部７３０は、検出された閾値電圧を電圧レベル８２６と比較して、検出された閾値電圧が電圧レベル８２６より低い場合、第２マルチビットセルに対するプログラミングを繰り返し行う。検証部７３０は、検出された閾値電圧が電圧レベル８２６より高い場合、第２マルチビットセルに対するプログラミングを終了する。

この時、第２データ「１０」がプログラミングされた第２マルチビットセルの閾値電圧の分布は、分布状態８２２を形成する。

検証部７３０は、第２データ「０１」がプログラミングされた第２マルチビットセルの閾値電圧を検出する。検証部７３０は、検出された閾値電圧を電圧レベル８２７と比較して、検出された閾値電圧が電圧レベル８２７より低い場合、第２マルチビットセルに対するプログラミングを繰り返し行う。検証部７３０は、検出された閾値電圧が電圧レベル８２７より高い場合、第２マルチビットセルに対するプログラミングを終了する。

この時、第２データ「０１」がプログラミングされた第２マルチビットセルの閾値電圧の分布は、分布状態８２３を形成する。

同じように、検証部７３０は、第２データ「００」がプログラミングされた第２マルチビットセルの閾値電圧を検出する。検証部７３０は、検出された閾値電圧を電圧レベル８２８と比較して、検出された閾値電圧が電圧レベル８２８より低い場合、第２マルチビットセルに対するプログラミングを繰り返し行う。検証部７３０は、検出された閾値電圧が電圧レベル８２８より高い場合、第２マルチビットセルに対するプログラミングを終了する。

この時、第２データ「００」がプログラミングされた第２マルチビットセルの閾値電圧の分布は、分布状態８２４を形成する。

実施形態によれば、第１検証電圧および第２検証電圧は、第１ページ７１１および第２ページ７１２のうちいずれが先にプログラミングされるかによって決定される。

本実施形態では、第１ページ７１１が第２ページ７１２より先にプログラミングされると仮定する。

上述したように、まずプログラミングされる第１ページ７１１は、第２ページ７１２のプログラミングの間に第２ページ７１２のプログラミングの影響を受けて、望まれない広がった分布を有することがある。この時、第１ページ７１１に影響をおよぼすメカニズムの例としては、プログラムディスターバンス（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）等がある。

本実施形態では、第１マルチビットセルの閾値電圧の分布は、分布状態８１１，８１２，８１３，８１４を形成することができる。

第２マルチビットセルの閾値電圧の分布は、分布状態８２１，８２２，８２３，８２４を形成することができる。

図８に示すように、第１マルチビットセルの閾値電圧の分布状態８１１，８１２，８１３，８１４は、第２マルチビットセルの閾値電圧の分布状態８２１，８２２，８２３，８２４より広がった形態を有する。

本実施形態のマルチビットプログラミング装置７００は、第１マルチビットセルの閾値電圧の分布状態８１１，８１２，８１３，８１４が、第２マルチビットセルの閾値電圧の分布状態８２１，８２２，８２３，８２４より広がった形態を有する事実に基づいて、第１検証電圧および第２検証電圧を決定する。

実施形態によれば、第１検証電圧は第１マルチビットセルの第１データエラー統計に基づいて決定され、第２検証電圧は第２マルチビットセルの第２データエラー統計に基づいて決定されてもよい。

本実施形態に係るマルチビットプログラミング装置７００は、第１マルチビットセルにプログラミングされた第１データを第１マルチビットセルから検出された第１出力データと比較してもよい。第１データおよび第１出力データが一致しなければ、マルチビットプログラミング装置７００は、第１マルチビットセルに対するエラーが発生したものと見なす。

マルチビットプログラミング装置７００は、第１マルチビットセルに対し発生したエラー統計を生成し、生成された第１データエラー統計に基づいて第１検証電圧を決定する。

同じように、マルチビットプログラミング装置７００は、第２マルチビットセルにプログラミングされた第２データを第２マルチビットセルから検出された第２出力データと比較してもよい。第２データおよび第２出力データが一致しない場合、マルチビットプログラミング装置７００は、第２マルチビットセルに対するエラーが発生したものと見なす。マルチビットプログラミング装置７００は、第２マルチビットセルに対し発生したエラー統計を生成し、生成された第２データエラー統計に基づいて第２検証電圧を決定する。

実施形態によれば、第１検証電圧は第１マルチビットセルがプログラミングおよび消去された回数に基づいて決定され、第２検証電圧を第２マルチビットセルがプログラミングおよび消去された回数に基づいて決定されてもよい。

本実施形態に係るマルチビットプログラミング装置７００のプログラミングおよび検証過程は、図１０によって説明することができる。

図１０は、マルチビットプログラミング装置７００のプログラミングおよび検証過程の一例を示す図である。

図１０を参照すれば、横軸はマルチビットセルの閾値電圧を示し、縦軸は閾値電圧の値を有するマルチビットセルの個数を示す。閾値電圧の値を有するマルチビットセルの個数は分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）と呼ばれる。

一般的に、マルチビットセルのプログラミングおよび消去された（ｅｒａｓｅ）回数が増加するほど、マルチビットセルのプログラミング特性が劣化（ｄｅｇｒａｄａｔｉｏｎ）することがよく知られている。

本実施形態では、プログラミングは、マルチビットセルの閾値電圧を増加させると仮定する。

第１マルチビットセルのプログラミングおよび消去された回数が、第２マルチビットセルのプログラミングおよび消去された回数より十分に大きい場合、同一のプログラミング以後、一定時間が過ぎた後に第１マルチビットセルの閾値電圧は第２マルチビットセルの閾値電圧より低くなる。

この時、図１０に示すように、マルチビットプログラミング装置７００は、第１マルチビットセルに対しては電圧レベル１０２５，１０２６，１０２７，１０２８を選択し、選択された電圧レベルを第１検証電圧と決定する。

マルチビットプログラミング装置７００は、第２マルチビットセルに対して電圧レベル１０１５，１０１６，１０１７，１０１８を選択し、選択された電圧レベルを第２検証電圧と決定する。

プログラムおよび検証直後の第１マルチビットセルの閾値電圧は、分布状態１０２１，１０２２，１０２３，１０２４を有し、第２マルチビットセルの閾値電圧は、分布状態１０１１，１０１２，１０１３，１０１４を有する。

第１データ「００」がプログラミングされた第１マルチビットセルの閾値電圧は、分布状態１０２４を有し、第２データ「００」がプログラミングされた第２マルチビットセルの閾値電圧は、分布状態１０１４を有する。

したがって、プログラム直後の第１検証電圧と第２検証電圧とを異なるようにして、一定時間が過ぎた後の第１マルチビットセルと第２マルチビットセルとの閾値電圧の分布を似たレベルで維持するようにできる。

実施形態によれば、マルチビットプログラミング装置７００は、第１マルチビットセルのプログラミングおよび消去された回数に基づいて、プログラミング以後、一定時間が過ぎた後に第１マルチビットセルの閾値電圧の変化量を推定することができる。マルチビットプログラミング装置７００は、推定された第１マルチビットセルの閾値電圧の変化量に基づいて第１検証電圧を決定することができる。

同じように、マルチビットプログラミング装置７００は、第２マルチビットセルのプログラミングおよび消去された回数に基づいて、プログラミング以後、一定時間が過ぎた後に第２マルチビットセルの閾値電圧の変化量を推定でき推定された第２マルチビットセルの閾値電圧の変化量に基づいて第２検証電圧を決定することができる。

図９は、本発明の他の実施形態に係るマルチビットプログラミング装置９００を示す図である。

図９を参照すれば、マルチビットプログラミング装置９００は、マルチビットセルアレイ９１０、プログラミング部９２０、および検証部９３０を含む。

マルチビットセルアレイ９１０は、第１ページ９１１および第２ページ９１２を含む。第１ページ９１１は、複数の第１マルチビットセルを含み、第２ページ９１２は、複数の第２マルチビットセルを含む。

第１ページ９１１および第２ページ９１２に含まれるマルチビットセルは、すべてワード線ＷＬに接続する。第１ページ９１１および第２ページ９１２のそれぞれは、ｋ／２個（ｋは偶数の自然数）のマルチビットセルからなる。

第１ページ９１１は、ビット線ＢＬ（０）９１３に接続されたマルチビットセルおよびビット線ＢＬ（ｋ−２）９１５に接続されたマルチビットセルを含む。第１ページ９１１に含まれる第１マルチビットセルは、ワード線ＷＬに接続されたマルチビットセルのうち偶数回目のビット線に接続されたマルチビットセルからなる。

第２ページ９１２は、ビット線ＢＬ（１）９１４に接続されたマルチビットセルおよびビット線ＢＬ（ｋ−１）９１６に接続されたマルチビットセルを含む。第２ページ９１２に含まれる第２マルチビットセルは、ワード線ＷＬに接続されたマルチビットセルのうちで奇数回目のビット線に接続されたマルチビットセルからなる。

第１検証電圧は、第１マルチビットセルが偶数回目のビット線に接続された事実に基づいて決定されてもよい。

第２検証電圧は、第２マルチビットセルが奇数回目のビット線に接続された事実に基づいて決定され、プログラミング部９２０は、第１データを第１マルチビットセルにプログラミングして、第２データを第２マルチビットセルにプログラミングする。

検証部９３０は、第１検証電圧を用いて、第１マルチビットセルに第１データがプログラミングされたか否かを検証し、第２検証電圧を用いて、第２マルチビットセルに第２データがプログラミングされたか否かを検証する。

図１１は、本発明の他の実施形態に係るマルチビットプログラミング装置１１００を示す図である。

図１１を参照すれば、マルチビットプログラミング装置１１００は、マルチビットセルアレイ１１１０、プログラミング部１１２０、および検証部１１３０を含む。

マルチビットセルアレイ１１１０は、第１ページ１１１１、および第２ページ１１１２を含む。第１ページ１１１１は、複数の第１マルチビットセルを含み、第２ページ１１１２は、複数の第２マルチビットセルを含む。

プログラミング部１１２０は、第１データを第１マルチビットセルにプログラミングして、第２データを第２マルチビットセルにプログラミングする。

検証部１１３０は、第１検証電圧を用いて、第１マルチビットセルに第１データがプログラミングされたか否かを検証し、第２検証電圧を用いて、第２マルチビットセルに第２データがプログラミングされたか否かを検証する。

プログラミング部１１２０は、第１マルチビットセルまたは第２マルチビットセルのゲート端子（ｇａｔｅ ｔｅｒｍｉｎａｌ）に高電圧を印加して、第１マルチビットセルまたは第２マルチビットセルにデータをプログラミングする。

図１１に示すように、第２ページ１１１２は、プログラミング部１１２０から第１ページ１１１１より遠くに位置する。

一般に、プログラミング部１１２０は、第１マルチビットセルまたは第２マルチビットセルのゲート端子にコンダクター（ｃｏｎｄｕｃｔｏｒ）ライン（ｌｉｎｅ）を経由して高電圧を印加する。

コンダクターラインは、アルミニウムまたは銅などの金属で形成されてもよく、ドーピングされたポリシリコン（ｄｏｐｅｄ ｐｏｌｙ−ｓｉｌｉｃｏｎ）で形成されてもよい。

非常に高い集積度（ｖｅｒｙ ｌａｒｇｅ ｉｎｔｅｇｒａｔｉｏｎ）を有するマルチビットセルアレイ１１１０において、プログラミング部１１２から遠くに位置する第２ページ１１１２までのコンダクターラインは、プログラミング部１１２０から近くに位置する第１ページ１１１１までのコンダクターラインより大きい抵抗および寄生キャパシタンスを有する。

したがって、プログラミング部１１２０から第２ページ１１１２に印加される第２高電圧は、プログラミング部１１２０から第１ページ１１１１に印加される第１高電圧より長い時間の遅延を有する。また、プログラミング部１１２は、第２高電圧を第１高電圧ほど精密に制御することが難しい。

本実施形態で、プログラミング部１１２０から遠くに位置する第２ページ１１１２の第２マルチビットセルの閾値電圧は、プログラミング部１１２０から近くに位置する第１ページ１１１１の第１マルチビットセルの閾値電圧より広がった分布状態を有する。

実施形態によれば、マルチビットプログラミング装置１１００は、第１ページ１１１１および第２ページ１１１２のプログラミング部１１２０との空間的距離に基づいて、第１マルチビットセルおよび第２マルチビットセルの閾値電圧の分布を推定することができる。

マルチビットプログラミング装置１１００は、推定された閾値電圧の分布に基づいて、第１検証電圧および第２検証電圧を決定することができる。

この時、マルチビットプログラミング装置１１００は、第１マルチビットセルおよび第２マルチビットセルのゲート端子に接続するコンダクターラインの寄生キャパシタンスおよび抵抗に基づいて、第１マルチビットセルおよび第２マルチビットセルの閾値電圧の分布を推定することができる。

実施形態によれば、本発明のマルチビットプログラミング装置７００およびメモリデータ検出装置１００が結びついて実現されることもできる。

例えば、図６および図１０に示すように、マルチビットセルのプログラミングおよび消去された回数に基づいて、検証電圧および検出電圧を調整する場合には、プログラミングおよび消去された回数が大きいマルチビットセルに対しては検証電圧を高く調整して、検出電圧を低く調整することができる。

他の実施形態では、第１マルチビットセルおよび第２マルチビットセルに同一の検証電圧を用いた結果として図２のような閾値電圧の分布が表れた場合、本実施形態のマルチビットプログラミング装置およびメモリデータ検出装置（図示なし）は、第１マルチビットセルには第１検出電圧を適用し、第２マルチビットセルには第２検出電圧を適用することができる。

また他の実施形態では、マルチビットセルの閾値電圧の分布が図８に示すものと同様であれば、第１マルチビットセルおよび第２マルチビットセルに同一の検出電圧を適用するために、本実施形態のマルチビットプログラミング装置およびメモリデータ検出装置（図示なし）は、第１マルチビットセルには第１検証電圧を適用し、第２マルチビットセルには第２検証電圧を適用することができる。

このような実施形態に従う時、マルチビットプログラミング装置は、マルチレベルセルの閾値電圧の向上した分布を形成することができる。

マルチビットプログラミング装置およびメモリデータ検出装置は、マルチレベルセルからデータを検出する場合、マルチレベルセルに格納されたデータの読み取り時にエラーを減少させることができる。

図１２は、本発明の一実施形態に係るメモリデータ検出方法を示す動作フローチャートである。

メモリデータ検出方法は、第１マルチビットセルおよび第２マルチビットセルを含むマルチビットセルアレイからデータを検出する。

図１２を参照すれば、メモリデータ検出方法は、第１検出電圧および第２検出電圧を設定する（Ｓ１２１０）。
てもよい。

メモリデータ検出方法は、第１検出電圧を用いて、第１マルチビットセルにプログラミングされた第１データを検出する（Ｓ１２２０）。

メモリデータ検出方法は、第２検出電圧を用いて、第２マルチビットセルにプログラミングされた第２データを検出する（Ｓ１２３０）。

実施形態によれば、ステップＳ１２１０は、第１マルチビットセルおよび第２マルチビットセルの空間的位置に基づいて、第１検出電圧および第２検出電圧を設定することができる。

ステップＳ１２１０は、第１マルチビットセルが偶数回目のビット線に接続するか否かによって第１検出電圧を設定することができ、第２マルチビットセルが奇数回目のビット線に接続するか否かによって第２検出電圧を設定することができる。

ステップＳ１２１０は、第１マルチビットセルおよび第２マルチビットセルのゲート端子（ｇａｔｅ ｔｅｒｍｉｎａｌ）に高電圧を印加して、プログラミングする高電圧印加回路から第１マルチビットセルおよび第２マルチビットセルの空間的距離（ｓｐａｔｉａｌ ｄｉｓｔａｎｃｅ）に基づいて、第１検出電圧および第２検出電圧を設定することができる。

実施形態によれば、メモリデータ検出方法は、第１マルチビットセルに第１原本データをプログラミングすることができる。

メモリデータ検出方法は、第２マルチビットセルに第２原本データをプログラミングすることができる。

メモリデータ検出方法は、第１データおよび第１原本データが一致するか否かを第１判定することができる。

メモリデータ検出方法は、第２データおよび第２原本データが一致するか否かを第２判定することができる。

メモリデータ検出方法は、第１判定の結果に基づいて第１マルチビットセルの第１データエラー統計を生成することができる。

メモリデータ検出方法は、第２判定の結果に基づいて第２マルチビットセルの第１データエラー統計を生成することができる。

この時、ステップＳ１２１０は、第１データエラー統計に基づいて、第１検出電圧を設定することができ、第２データエラー統計に基づいて、第２検出電圧を設定することができる。

実施形態によれば、メモリデータ検出方法は、第１マルチビットセルのプログラミングおよび消去された回数に基づいて、第１検出電圧を設定することができ、第２マルチビットセルのプログラミングおよび消去された回数に基づいて、第２検出電圧を設定することができる。

図１３は、本発明の一実施形態に係るマルチビットプログラミング方法を示す動作フローチャートである。

マルチビットプログラミング方法は、第１マルチビットセルおよび第２マルチビットセルを含むマルチビットセルアレイにデータをプログラミングする。

図１３を参照すれば、マルチビットプログラミング方法は、第１データを第１マルチビットセルにプログラミングする（Ｓ１３１０）。

マルチビットプログラミング方法は、第２データを第２マルチビットセルにプログラミングする（Ｓ１３２０）。

マルチビットプログラミング方法は、第１検証電圧を用いて、第１マルチビットセルに第１データがプログラミングされたか否かを検証する（Ｓ１３３０）。

また、第１および第２検証電圧の両方とマルチビットセルとに対し、検証は、マルチビットセルの検証電圧と閾値電圧とを比較することを含み、比較結果を基にマルチビットセルに対するプログラミング動作を行うか否かを決定する。比較およびプログラミング動作は、検出された閾値電圧が要求される閾値電圧と同一であるか大きくなる時まで反復して行われる。

マルチビットプログラミング方法は、第２検証電圧を用いて第２マルチビットセルに第２データがプログラミングされたか否かを検証する（Ｓ１３４０）。

実施形態によれば、マルチビットプログラミング方法は、第１マルチビットセルの空間的位置に基づいて第１検証電圧を決定することができ、第２マルチビットセルの空間的位置に基づいて第２検証電圧を決定することができる。

この時、マルチビットプログラミング方法は、第１マルチビットセルが偶数回目のビット線に接続するか否かによって第１検証電圧を決定することができ、第２マルチビットセルが奇数回目のビット線に接続するか否かによって第２検証電圧を決定することができる。

この時、マルチビットプログラミング方法は、第１マルチビットセルおよび第２マルチビットセルのゲート端子に高電圧を印加して第１マルチビットセルおよび第２マルチビットセルをプログラミングする高電圧印加回路から第１マルチビットセルの空間的距離に基づいて第１検証電圧を決定することができ、高電圧印加回路から第２マルチビットセルの空間的距離に基づいて第２検証電圧を決定することができる。

実施形態によれば、マルチビットプログラミング方法は、第１マルチビットセルがプログラミングおよび消去された回数に基づいて第１検証電圧を決定することができ、第２マルチビットセルがプログラミングおよび消去された回数に基づいて第２検証電圧を決定することができる。

本発明に係るメモリデータ検出方法またはマルチビットプログラミング方法は、コンピュータにより実現される多様な動作を実行するためのプログラム命令を含むコンピュータ読取可能な記録媒体を含む。当該記録媒体は、プログラム命令、データファイル、データ構造などを単独または組み合わせて含むこともでき、記録媒体およびプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知であり使用可能なものであってもよい。コンピュータ読取可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気−光媒体、およびＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれる。また、記録媒体は、プログラム命令、データ構造などを保存する信号を送信する搬送波を含む光または金属線、導波管などの送信媒体でもある。プログラム命令の例としては、コンパイラによって生成されるような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行され得る高級言語コードを含む。上記のハードウェア装置は、本発明の動作を行うために１つ以上のソフトウェアモジュールとして作動するように構成されることができ、その逆も同様である。

上述したように本発明は、例示的な実施形態と図面とによって説明されたが、本発明は上記の実施形態に限定されることはなく、本発明が属する分野で通常の知識を有する者であれば、このような記載からさまざまな修正および変形が可能である。

したがって、本発明の範囲は、説明した実施形態に限定して解釈されてはならず、後述する特許請求の範囲、およびこの特許請求の範囲と均等なものによって決められるものである。

１００ メモリデータ検出装置
１１０ マルチビットセルアレイ
１２０ データ検出部
１１１ 第１ページ
１１２ 第２ページ

Claims (20)

1. 第１マルチビットセルおよび第２マルチビットセルを含むマルチビットセルアレイと、
   第１データを前記第１マルチビットセルにプログラミングして、第２データを前記第２マルチビットセルにプログラミングするプログラミング部と、
   第１検証電圧を用いて、前記第１マルチビットセルに前記第１データがプログラミングされたか否かを検証し、第２検証電圧を用いて、前記第２マルチビットセルに前記第２データがプログラミングされたか否かを検証する検証部と、
   を含むマルチビットプログラミング装置であって、
   前記装置は、前記第１マルチビットセルおよび前記プログラミング部の空間的距離に基づいて前記第１検証電圧を決定し、前記第２マルチビットセルおよび前記プログラミング部の空間的距離に基づいて前記第２検証電圧を決定する、ことを特徴とするマルチビットプログラミング装置。
2. 前記装置は、前記第１マルチビットセルが偶数回目のビット線に接続するか否かによって前記第１検証電圧を決定し、前記第２マルチビットセルが奇数回目のビット線に接続するか否かによって前記第２検証電圧を決定することを特徴とする請求項１に記載のマルチビットプログラミング装置。
3. 前記装置は、前記第１マルチビットセルがプログラミングおよび消去された回数に基づいて前記第１検証電圧を決定し、前記第２マルチビットセルがプログラミングおよび消去された回数に基づいて前記第２検証電圧を決定することを特徴とする請求項１に記載のマルチビットプログラミング装置。
4. 前記装置は、前記第１マルチビットセルおよび前記第２マルチビットセルのうち何れのマルチビットセルが先にプログラミングされるかによって、前記第１検証電圧および前記第２検証電圧を決定することを特徴とする請求項１に記載のマルチビットプログラミング装置。
5. 前記プログラミング部は、前記第１マルチビットセルおよび前記第２マルチビットセルのゲート端子に高電圧を印加することによって、前記第１マルチビットセルおよび前記第２マルチビットセルに前記第１データおよび前記第２データをプログラミングすることを特徴とする請求項１に記載のマルチビットプログラミング装置。
6. 前記装置は、前記第１マルチビットセルの第１データエラー統計に基づいて前記第１検証電圧を決定し、前記第２マルチビットセルの第２データエラー統計に基づいて前記第２検証電圧を決定することを特徴とする請求項１に記載のマルチビットプログラミング装置。
7. 第１マルチビットセルおよび第２マルチビットセルを含むマルチビットセルアレイと、
   第１検出電圧を用いて、前記第１マルチビットセルにプログラミングされた第１データを検出して、第２検出電圧を用いて、前記第２マルチビットセルにプログラミングされた第２データを検出するデータ検出部と、
   を含むメモリデータ検出装置であって、
   前記第１マルチビットセルまたは前記第２マルチビットセルにデータをプログラミングするプログラミング部をさらに含み、
   前記装置は、前記第１マルチビットセルおよび前記プログラミング部の空間的距離に基づいて前記第１検出電圧を決定し、前記第２マルチビットセルおよび前記プログラミング部の空間的距離に基づいて前記第２検出電圧を決定する、ことを特徴とするメモリデータ検出装置。
8. 前記装置は、前記第１マルチビットセルが偶数回目のビット線に接続するか否かによって前記第１検出電圧を決定し、前記第２マルチビットセルが奇数回目のビット線に接続するか否かによって前記第２検出電圧を決定することを特徴とする請求項７に記載のメモリデータ検出装置。
9. 前記装置は、前記第１マルチビットセルがプログラミングおよび消去された回数に基づいて前記第１検出電圧を決定し、前記第２マルチビットセルがプログラミングおよび消去された回数に基づいて前記第２検出電圧を決定することを特徴とする請求項７に記載のメモリデータ検出装置。
10. 前記装置は、
    前記第１マルチビットセルおよび前記第２マルチビットセルのうち何れのマルチビットセルが先にプログラミングされるかによって、前記第１検出電圧および前記第２検出電圧を決定することを特徴とする請求項７に記載のメモリデータ検出装置。
11. 前記プログラミング部は、前記第１マルチビットセルまたは前記第２マルチビットセルのゲート端子に高電圧を印加して、前記第１マルチビットセルまたは前記第２マルチビットセルにデータをプログラミングすることを特徴とする請求項７に記載のメモリデータ検出装置。
12. 前記装置は、前記第１マルチビットセルの第１データエラー統計に基づいて前記第１検出電圧を決定し、前記第２マルチビットセルの第２データエラー統計に基づいて前記第２検出電圧を決定することを特徴とする請求項７に記載のメモリデータ検出装置。
13. 前記第１データが前記第１マルチビットセルにプログラミングされた第１原本データに対応して、前記第２データが前記第２マルチビットセルにプログラミングされた第２原本データに対応するか否かを判定するエラー判定部をさらに含み、
    前記装置は、前記エラー判定部の判定結果に基づいて前記第１および前記第２データエラー統計を生成することを特徴とする請求項１２に記載のメモリデータ検出装置。
14. マルチビットプログラミング装置において、第１マルチビットセルおよび第２マルチビットセルを含むマルチビットセルアレイにデータをプログラミングするマルチビットプログラミング方法であって、
    第１データを前記第１マルチビットセルにプログラミングするステップと、
    第２データを前記第２マルチビットセルにプログラミングするステップと、
    第１検証電圧を用いて、前記第１マルチビットセルに前記第１データがプログラミングされたか否かを検証するステップと、
    第２検証電圧を用いて、前記第２マルチビットセルに前記第２データがプログラミングされたか否かを検証するステップと、
    を含み、
    前記第１データおよび第２データは、前記マルチビットプログラミング装置のプログラミング部によってプログラムされ、
    前記第１検証電圧は、前記第１マルチビットセルおよび前記プログラミング部の空間的距離に基づいて決定され、
    前記第２検証電圧は、前記第２マルチビットセルおよび前記プログラミング部の空間的距離に基づいて決定されることを特徴とするマルチビットプログラミング方法。
15. 前記第１検証電圧は、前記第１マルチビットセルの空間的位置に基づいて決定され、
    前記第２検証電圧は、前記第２マルチビットセルの空間的位置に基づいて決定されることを特徴とする請求項１４に記載のマルチビットプログラミング方法。
16. 前記第１検証電圧は、前記第１マルチビットセルがプログラミングおよび消去された回数に基づいて決定され、
    前記第２検証電圧は、前記第２マルチビットセルがプログラミングおよび消去された回数に基づいて決定されることを特徴とする請求項１４に記載のマルチビットプログラミング方法。
17. メモリデータ検出装置において、第１マルチビットセルおよび第２マルチビットセルを含むマルチビットセルアレイからデータを検出するメモリデータ検出方法であって、
    第１検出電圧および第２検出電圧を設定するステップと、
    前記第１検出電圧を用いて、前記第１マルチビットセルにプログラミングされた第１データを検出するステップと、
    前記第２検出電圧を用いて、前記第２マルチビットセルにプログラミングされた第２データを検出するステップと、
    を含み、
    前記第１データおよび第２データは、前記メモリ検出装置のプログラミング部によってプログラムされ、
    前記第１検出電圧および前記第２検出電圧を設定するステップは、前記第１マルチビットセルおよび前記プログラミング部の空間的距離に基づいて前記第１検出電圧を設定し、前記第２マルチビットセルおよび前記プログラミング部の空間的距離に基づいて前記第２検出電圧を設定する、ことを特徴とするメモリデータ検出方法。
18. 前記第１検出電圧および前記第２検出電圧を設定するステップは、前記第１マルチビットセルの空間的位置に基づいて前記第１検出電圧を設定し、前記第２マルチビットセルの空間的位置に基づいて前記第２検出電圧を設定することを特徴とする請求項１７に記載のメモリデータ検出方法。
19. 前記第１マルチビットセルに第１原本データをプログラミングするステップと、
    前記第２マルチビットセルに第２原本データをプログラミングするステップと、
    前記第１データおよび前記第１原本データが一致するか否かを第１判定するステップと、
    前記第２データおよび前記第２原本データが一致するか否かを第２判定するステップと、
    前記第１判定の結果に基づいて前記第１マルチビットセルの第１データエラー統計を生成するステップと、
    前記第２判定の結果に基づいて前記第２マルチビットセルの第２データエラー統計を生成するステップと、
    をさらに含み、
    前記第１検出電圧および前記第２検出電圧を設定するステップは、前記第１データエラー統計に基づいて前記第１検出電圧を設定し、前記第２データエラー統計に基づいて前記第２検出電圧を設定することを特徴とする請求項１７に記載のメモリデータ検出方法。
20. 請求項１４または請求項１９に記載の方法を実行するためのプログラムが記録されていることを特徴とするコンピュータ可読記録媒体。

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