JP2010537352A - マルチビットプログラミング装置および方法 - Google Patents

Abstract

マルチビットプログラミング装置および方法が提供される。本発明のマルチビットプログラミング装置は、１つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納する第１プログラミング部と、１つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納する第２プログラミング部とを含み、これによってデータの信頼レベルを向上させながら全体的なメモリセルに格納するビット数を増加させることができる。

Description

本発明は、メモリ装置にデータをプログラミングする装置および方法に関し、より詳しくは、マルチレベルメモリ装置にデータをマルチレベル（マルチビット）プログラミングする装置および方法に関する。

シングルレベルセル（ＳＬＣ：ｓｉｎｇｌｅ−ｌｅｖｅｌ ｃｅｌｌ）メモリは、１つのメモリセルに１ビットのデータを格納するメモリである。シングルレベルセルメモリは、シングルビットセル（ＳＢＣ：ｓｉｎｇｌｅ−ｂｉｔ ｃｅｌｌ）メモリとも呼ばれる。シングルレベルセルメモリでは１ビットのデータはメモリセルにプログラムされた閾値電圧（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）によって区分される２つの分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）に含まれる電圧として格納され読み取られる。例えば、メモリセルから読み取られた電圧が０．５〜１．５ボルトである場合には、前記メモリセルに格納されたデータは論理「１」であり、メモリセルから読み取られた電圧が２．５〜３．５ボルトである場合には、前記メモリセルに格納されたデータは論理「０」と解釈される。メモリセルに格納されたデータは読み取り動作時のセル電流／電圧の差によって区分される。

一方、メモリの高集積化要求に応答して１つのメモリセルに２ビット以上のデータを格納できるマルチレベルセル（ＭＬＣ：ｍｕｌｔｉ−ｌｅｖｅｌ ｃｅｌｌ）メモリが提案された。マルチレベルセルメモリは、マルチビットセル（ＭＢＣ：ｍｕｌｔｉ−ｂｉｔ ｃｅｌｌ）メモリとも呼ばれる。しかし、１つのメモリセルに格納するビット数が増加するほど信頼性は落ち、読み取り失敗率（ｒｅａｄ ｆａｉｌｕｒｅ ｒａｔｅ）は増加するようになる。１つのメモリセルにｍ個のビットを格納しようとすれば、２ｍ個の分布を形成しなければならない。しかし、メモリの電圧ウィンドウ（ｖｏｌｔａｇｅ ｗｉｎｄｏｗ）は制限されているため、ｍが増加するにつれて隣接したビットの間の閾値電圧の差は減るようになり、これによって読み取り失敗率が増加する。このような理由により、従来技術ではマルチレベルセルメモリを用いた格納密度の向上は容易でなかった。

したがって、マルチレベルセルメモリの利用が最近の傾向として広がる中で、データを格納して読む過程で発生するエラーを減らすための新しいマルチレベル（マルチビット）プログラミング装置および方法の開発の必要性が高まっている。

本発明は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、マルチレベルセルメモリにおいて、格納されたデータを読み取る時のエラーを減らすことを目的とする。

また、本発明は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、データの信頼レベルを向上させながら全体メモリセルに格納するビット数を増加させることを目的とする。

また、本発明は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、メモリセルアレイ全体に格納するビット数を安定して最適化することを目的とする。

上記のような本発明の目的を達成するために、本発明のマルチビットプログラミング装置は、１つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納する第１プログラミング部と、１つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納する第２プログラミング部とを含むことを特徴とする。

また、本発明のまた他の側面に係るマルチビットプログラミング方法は１つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納するステップと、１つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納するステップとを含むことを特徴とする。

本発明によればマルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、マルチレベルセルメモリにおいて、格納されたデータを読み取る時のエラーを減らすことができる。

また、本発明は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、データの信頼レベルを向上させながら全体メモリセルに格納するビット数を増加させることができる。

また、本発明は、マルチレベルセルメモリに新しいマルチレベル（マルチビット）プログラミング技法を適用することによって、メモリセルアレイ全体に格納するビット数を安定して最適化することができる。

本発明の一実施形態に係るマルチビットプログラミング装置を示す図である。 図１のプログラミング制御部を示す図である。 本発明の他の実施形態に係るマルチビットプログラミング装置を示す図である。 マルチビットプログラミング装置によってプログラムされたメモリセルの閾値電圧の分布を示す図である。 本発明のまた他の実施形態に係るマルチビットプログラミング装置がメモリセルアレイにデータを格納する過程を示す図である。 本発明のまた他の実施形態に係るマルチビットプログラミング装置がメモリセルアレイにデータを格納する過程を示す図である。 本発明のまた他の実施形態に係るマルチビットプログラミング装置がメモリセルアレイにデータを格納する過程を示す図である。 本発明のマルチビットプログラミング装置によってデータが格納されるメモリセルアレイの一部を詳細に示す図である。 本発明のまた他の実施形態に係るマルチビットプログラミング方法を示す動作フローチャートである。 本発明のまた他の実施形態に係るマルチビットプログラミング方法を示した動作フローチャートである。 本発明のまた他の実施形態に係るマルチビットプログラミング方法を示した動作フローチャートである。

以下で、本発明に係る好適な実施形態を添付された図面を参照しながら詳細に説明する。しかし、本発明が実施形態によって制限されたり限定されることはない。各図面に提示した同一の参照符号は、同一の部材を示す。

図１は、本発明の一実施形態に係るマルチビットプログラミング装置１００を示す図である。
図１を参照すれば、マルチビットプログラミング装置１００は、メモリセルアレイ１１０と、プログラミング制御部１２０とを含む。

プログラミング制御部１２０は、第１ビット線１１１に接続された第１メモリセル１１３に第１ビット数のデータを格納し、第２ビット線１１２に接続された第２メモリセル１１４に第２ビット数のデータを格納する。

第１ビット数は、第１メモリセル１１３に格納されるデータの密度を示す。例えば、第１ビット数が４であれば、第１メモリセル１１３に４ビットのデータが格納される。
同じように、第２ビット数は、第２メモリセル１１４に格納されるデータの密度を示す。

プログラミング制御部１２０は、第１メモリセル１１３の閾値電圧を変化させて第１ビット数のデータを第１メモリセル１１３に格納する。この時、第１メモリセル１１３の変化した閾値電圧は、第１ビット数に相応する数の電圧レベルのうちいずれか１つである。

例えば、第１ビット数が４であれば、第１メモリセル１１３の変化した閾値電圧は１６（＝２^４）個の電圧レベルのうちいずれか１つである。第１メモリセル１１３に格納された４ビットのデータは、第１メモリセル１１３の変化した閾値電圧の電圧レベルと関連する。

プログラミング制御部１２０は、第２メモリセル１１４の閾値電圧を変化させて第２ビット数のデータを第２メモリセル１１４に格納する。この時、第２メモリセル１１４の変化した閾値電圧は、第２ビット数に相応する数の電圧レベルのうちいずれか１つである。

図２は、図１のプログラミング制御部１２０を示す図である。
図２を参照すれば、プログラミング制御部１２０は、第１プログラミング部２１０と、第２プログラミング部２２０と、データ密度決定部２３０とを含む。

第１プログラミング部２１０は、第１ビット線１１１に接続された第１メモリセル１１３に第１ビット数のデータを格納する。
第１プログラミング部２１０は、第１ビット線１１１に接続された第１メモリセル１１３の閾値電圧を変化させて第１メモリセル１１３にデータを格納する。

第２プログラミング部２２０は、第２ビット線１１２に接続された第２メモリセル１１４に第２ビット数のデータを格納する。
第２プログラミング部２２０は、第２ビット線１１２に接続された第２メモリセル１１４の閾値電圧を変化させて第２メモリセル１１４にデータを格納する。

データ密度決定部２３０は、ワード線別に第１ビット数および第２ビット数をビット線の位置によって決定する。
データ密度決定部２３０は、第１ビット数および第２ビット数を互いに異なる値になるように決定し、第１メモリセル１１３および第２メモリセル１１４に格納されるデータの密度を異なるように作ることができる。

データ密度決定部２３０は、ワード線選択アドレスであるＲＡ（Ｒｏｗ Ａｄｄｒｅｓｓ）、およびビット線選択アドレスのＣＡ（Ｃｏｌｕｍｎ Ａｄｄｒｅｓｓ）が入力され、ＲＡおよびＣＡが示すメモリセルに格納されるデータの密度を決定する。

データ密度決定部２３０の第１ビット数および第２ビット数の決定基準は、メモリセルアレイ１１０の構造によって予め決定されて、データ密度決定部２３０内に格納されていてもよい。

第１ビット数は、第１メモリセル１１３のメモリセルアレイ１１０内の位置によって予め決定されてもよい。第２ビット数は、第２メモリセル１１４のメモリセルアレイ１１０内の位置によって予め決定されてもよい。

実施形態により、第１プログラミング部２１０は、データ密度決定部２３０によって同一の第１ビット数が割り当てられたメモリセルに対して同時にマルチビットプログラミングすることができる。

第２プログラミング部２２０は、データ密度決定部２３０によって同一の第２ビット数が割り当てられたメモリセルに対して同時にマルチビットプログラミングすることができる。

例えば、第１ビット数は２で、第２ビット数は４であれば、第１プログラミング部２１０は格納されるデータの密度が２ビットに決定されたメモリセルに対して同時にマルチビットプログラミングすることができる。第２プログラミング部２２０は、格納されるデータの密度が４ビットに決定されたメモリセルに対して同時にマルチビットプログラミングすることができる。

この時、第１プログラミング部２１０は、同一のワード線に接続されたメモリセルに対して同時にマルチビットプログラミングすることができる。同じように、第２プログラミング部２２０は、同一のワード線に接続されたメモリセルに対して同時にマルチビットプログラミングすることができる。

図３は、本発明の他の実施形態に係るマルチビットプログラミング装置３００を示す図である。
図３を参照すれば、マルチビットプログラミング装置３００は、プログラミング特性測定部３３０と、データ密度決定部３４０と、第１プログラミング部３５０と、第２プログラミング部３６０とを含む。

プログラミング特性測定部３３０は、メモリセルアレイ３１０内の第１メモリセル３１４、および第２メモリセル３１５のプログラミング特性を測定する。

データ密度決定部３４０は、プログラミング特性測定部３３０が測定したプログラミング特性に応じて第１メモリセル３１４の第１ビット数および第２メモリセル３１５の第２ビット数を決定する。

第１メモリセル３１４および第２メモリセル３１５は、メモリセルアレイ３１０内のメモリセルであり、同一のワード線３１３に接続されたメモリセルである。

第１プログラミング部３５０は、第１メモリセル３１４に第１ビット数のデータを格納する。第２プログラミング部３６０は、第２メモリセル３１５に第２ビット数のデータを格納する。

この時、プログラミング特性測定部３３０が測定するプログラミング特性は、第１メモリセル３１４および第２メモリセル３１５の閾値電圧の変化傾向としてもよい。
プログラミング特性測定部３３０が第１メモリセル３１４のプログラミング特性（閾値電圧の変化傾向）を測定する過程は下記のようになる。

プログラミング特性測定部３３０は、ワード線３１３にワード線制御電圧を印加する。第１ビット線３１１および検出増幅器３２０を経由して検出される信号レベルによって第１メモリセル３１４の閾値電圧がワード線制御電圧より高いか低いかを判別する。

プログラミング特性測定部３３０は、ワード線３１３に印加されるワード線制御電圧を変化させながら、検出増幅器３２０を経由して検出される信号レベルの変化を検出して第１メモリセル３１４の閾値電圧を測定する。

第１メモリセル３１４がプログラミングされるようにする電圧条件が一定時間の間維持されれば、第１メモリセル３１４の閾値電圧が変化する。プログラミング特性測定部３３０は、変化する前後の第１メモリセル３１４の閾値電圧を比較して、第１メモリセル３１４の閾値電圧変化傾向を測定する。

前記プログラミング特性の測定過程は第１メモリセル３１４だけでなく第２メモリセル３１５に対しても同じように適用される。

プログラミング特性測定部３３０は、ワード線３１３にワード線制御電圧を印加する。第２ビット線３１２および検出増幅器３２０を経由して検出される信号レベルによって第２メモリセル３１５の閾値電圧がワード線制御電圧より高いか低いかを判別する。

前記プログラミング特性の測定過程は、第１メモリセル３１４および第２メモリセル３１５の不良であるか否かを検出することにも用いられる。
例えば、測定された第１メモリセル３１４のプログラミング特性（閾値電圧の変化傾向）が許容範囲を外れる場合、プログラミング特性測定部３３０は第１メモリセル３１４を不良と判断する。

プログラミング特性の許容範囲は、正常なメモリセルがプログラミングされた時に閾値電圧が変化する平均値から統計的確率に従う標準偏差（ｓｔａｎｄａｒｄ ｄｅｖｉａｔｉｏｎ）が考慮された数値範囲である。

データ密度決定部３４０は、測定されたプログラミング特性に基づいて第１ビット数および第２ビット数を決定する。

本発明のまた他の実施形態に係るマルチビットプログラミング装置の第１プログラミング部は、１つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納する。

第２プログラミング部は、１つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納する。

一般に、非揮発性メモリでは、長いプログラミング時間が要求されるため、同時に複数のメモリセルに対してプログラミングが行われる。同時にプログラミングされる複数のメモリセルは、１つのワード線に接続されたメモリセルの一部であり、これらをページ（ｐａｇｅ）という。

１つのワード線に接続された複数のページの中で、先にプログラムされたページに格納されたデータが異なるページに対するプログラミング過程に影響を受けて変形する場合をプログラムディスターバンス（ｐｒｏｇｒａｍ ｄｉｓｔｕｒｂａｎｃｅ）という。

１つのワード線に接続された第１ページが先にプログラムされれば、第１ページのメモリセルの閾値電圧の平均値はＶ１に変化する。

第１ページおよび第２ページは、同一のワード線に接続されている。
第１ページがプログラムされた後、第２ページがプログラムされれば、第２ページのメモリセルの閾値電圧の平均値はＶ２に変化する。
プログラミング過程が一貫して制御されたとすれば、Ｖ１およびＶ２は実質的に同じである。

第２ページがプログラムされる間、第１ページのメモリセルはワード線を介して高電圧ストレスを受けるようになる。したがって、第１ページのメモリセルの閾値電圧の平均値は、高電圧ストレスの影響によってＶ１を維持することが難しい。

プログラミング過程が一貫して制御されたとしても、第１ページのメモリセルの閾値電圧の平均値と第２ページのメモリセルの閾値電圧の平均値とを同じにすることは困難である。一般に、先にプログラムされて高電圧ストレスにより長い時間の間露出するページのメモリセルの閾値電圧の平均値を制御することは、さらに困難である。

図４は、マルチビットプログラミング装置によってプログラムされたメモリセルの閾値電圧の分布を示す図である。
図４を参照すれば、第１ページだけがプログラムされた状態で、プログラムされない「００」状態に対応するメモリセルの閾値電圧は、分布４１０に従う。

図４に関しては、２ビットプログラミング過程を仮定する。第１ページだけがプログラムされた状態で、プログラムされて「０１」状態に対応する第１ページのメモリセルの閾値電圧は分布４１１に従う。

同じように、第１ページだけがプログラムされた状態で、プログラムされて「１０」状態に対応する第１ページのメモリセルの閾値電圧は分布４１２に従う。
第１ページだけがプログラムされた状態で、プログラムされて「１１」状態に対応する第１ページのメモリセルの閾値電圧は、分布４１３に従う。
分布４１０〜分布４１３のそれぞれは、互いに重ならないで明確に区分される。

メモリセルのゲート（ｇａｔｅ）にワード線を介して一定レベルの電圧を印加すれば、メモリセルに流れる電流を検出し、検出された電流の大きさに基づいてメモリセルの閾値電圧が現在ワード線に印加された電圧より低いか否かを判断することができる。

ワード線に分布４１１および分布４１２間のレベルの電圧を印加すれば、メモリセルに流れる電流を検出し、検出された電流の大きさに基づいて「００」、「０１」状態に対応するメモリセルと、「１０」、「１１」状態に対応するメモリセルを区分することができる。

ワード線に分布４１０および分布４１１間のレベルの電圧を印加すれば、メモリセルに流れる電流を検出し、検出された電流の大きさに基づいて「００」状態に対応するメモリセルを区分することができる。

ワード線に分布４１２および分布４１３間のレベルの電圧を印加すれば、メモリセルに流れる電流を検出し、検出された電流の大きさに基づいて「１１」状態に対応するメモリセルを区分することができる。

第２ページがプログラムされた後に、第１ページのメモリセルの閾値電圧は分布４２０〜分布４２３に従う。

第２ページがプログラムされる間、第１ページのメモリセルはワード線を介して高電圧ストレスを受ける。したがって、第１ページのメモリセルの閾値電圧は本来の値より高くなり、高くなる程度はメモリセルによって異なる。これをプログラムディスターバンスということについては、先に説明した通りである。

第２ページがプログラムされた後、「００」状態に対応する第１ページのメモリセルの閾値電圧は分布４２０に従う。
第２ページがプログラムされた後、「０１」状態に対応する第１ページのメモリセルの閾値電圧は分布４２１に従う。

第２ページがプログラムされた後、「１０」状態に対応する第１ページのメモリセルの閾値電圧は分布４２２に従う。
第２ページがプログラムされた後、「１１」状態に対応する第１ページのメモリセルの閾値電圧は分布４２３に従う。

分布４２０の一部メモリセルは、分布４２１の一部メモリセルと重なる。メモリセルのワード線に一定レベルの電圧を印加し、メモリセルに流れる電流の大きさに基づいてメモリセルの閾値電圧を読み出す過程を用いても、分布４２０および分布４２１のメモリセルを明確に区分することはできない。

このように高電圧ストレスによって閾値電圧が変化したメモリセルに対しては、２ビットプログラミング過程を適用することができない。プログラムされた後のデータを正確に読み出すことができないためである。したがって、閾値電圧が変化することが確実なメモリセルに対しては、シングルビットまたは１．５ビットのプログラミング過程を適用する。

本発明のマルチビットプログラミング装置のデータ密度決定部は、メモリセルのプログラミング特性、特に、閾値電圧の変化傾向によりシングルビットプログラミング過程を適用するか、またはマルチビットプログラミング過程を適用するかを決定する。

実施形態によっては、データ密度決定部は閾値電圧の変化傾向によりｍビットプログラミング過程を適用するか、またはｎ（ｎ＜ｍ）ビットプログラミング過程を適用するかを決定することができる。

この時、マルチビットプログラミング装置は、メモリセルのそれぞれに対して決定されたデータ密度（２ビットであるか４ビットであるか）をデータベースに格納することができる。
この時、前記データベースは、メモリアレイのページ内の一部のセルを用いて実現することができる。

実施形態によっては、マルチビットプログラミング装置は、メモリセルの閾値電圧の変化傾向が許容範囲を大きく外れる場合、前記メモリセルを不良と判定して不良と判定されたメモリセルに対しては、プログラミングまたは読み取りアクセスがなされないようにすることができる。

この時、マルチビットプログラミング装置は、メモリセルのそれぞれに対して判定された不良有無をデータベースに格納することができる。
この時、前記データベースはメモリアレイのページ内の一部のセルを用いて実現することができる。

一般に、プログラムディスターバンス以外にも次のような原因がメモリセルのそれぞれの閾値電圧変化傾向の多様化を招く。

半導体製造技術が発展するにつれて製造される半導体の大きさが小さくなり、金属またはポリシリコン（ｐｏｌｙ−ｓｉｌｉｃｏｎ）で生成される前記導線の線間幅が狭くなることによってワード線の電気抵抗が無視できないレベルになる。また、メモリセルの集積度を高めるために１つのワード線に接続されたメモリセルの個数が増えることにより、ワード線の寄生静電容量（ｐａｒａｓｉｔｉｃ ｃａｐａｃｉｔａｎｃｅ）も無視できないレベルになる。

ワード線の電気抵抗および寄生静電容量が増加するにつれて同一のワード線に接続されたメモリセルのプログラミング特性（特に、閾値電圧の変化傾向）の分布図が広がる傾向がある。プログラムされた後の閾値電圧の分布が、平均値を中心に集中しておらず拡散した分布となり、これらのメモリセルに対するデータ格納密度を同一に設定できなくなる。

本発明のマルチビットプログラミング装置および方法は、このようなメモリセルに対してデータ格納密度を異なるように設定し、データ格納および読み取りにおいて正確性および安定性を獲得することのできる範囲内で全体メモリセルアレイのデータ格納密度を最適化することができる。

図５は、本発明のまた他の実施形態に係るマルチビットプログラミング装置がメモリセルアレイ５００にデータを格納する過程を示す図である。

図５を参照すれば、マルチビットプログラミング装置の第１プログラミング部５１０は、メモリセルアレイ５００の偶数番目のビット線５０１に接続されたメモリセルに第１ビット数のデータを格納する。
マルチビットプログラミング装置の第２プログラミング部５２０は、メモリセルアレイ５００の奇数番目のビット線５０２に接続されたメモリセルに第２ビット数のデータを格納する。

マルチビットプログラミング装置は、第１プログラミング部５１０が偶数番目のビット線５０１に接続されたメモリセルにデータを格納した後、第２プログラミング部５２０が奇数番目のビット線５０２に接続されたメモリセルにデータを格納する。

この時、先に説明した通り、プログラムディスターバンスによって偶数番目のビット線５０１に接続されたメモリセルの閾値電圧が第２プログラミング部５２０のデータ格納過程で変化する。

偶数番目のビット線５０１に接続されたメモリセルの閾値電圧が広い範囲に分布する可能性が高いため、マルチビットプログラミング部は第１ビット数を第２ビット数より小さく設定する。

例えば、第１ビット数が２で第２ビット数が４であれば、マルチビットプログラミング装置は、偶数番目のビット線５０１に接続されたメモリセルのそれぞれに２ビットのデータを格納し、奇数番目のビット線５０２に接続されたメモリセルのそれぞれに４ビットのデータを格納する。

図６は、本発明のまた他の実施形態に係るマルチビットプログラミング装置がメモリセルアレイ６００にデータを格納する過程を示す図である。

図６を参照すれば、マルチビットプログラミング装置の第１プログラミング部６１０は、下位アドレスに対応するビット線６０１に接続されたメモリセルに第１ビット数のデータを格納する。
マルチビットプログラミング装置の第２プログラミング部６２０は、上位アドレスに対応するビット線６０２に接続されたメモリセルに第２ビット数のデータを格納する。

ビット線６０１はビット線０〜ビット線５１１を含み、ビット線６０２はビット線５１２〜ビット線１０２３を含む。

マルチビットプログラミング装置は、第１プログラミング部６１０が下位アドレスに対応するビット線６０１に接続されたメモリセルにデータを格納した後、第２プログラミング部６２０が上位アドレスに対応するビット線６０２に接続されたメモリセルにデータを格納する。

この時、先に説明した通り、プログラムディスターバンスによって下位アドレスに対応するビット線６０１に接続されたメモリセルの閾値電圧が第２プログラミング部６２０のデータ格納過程で変化する。

下位アドレスに対応するビット線６０１に接続されたメモリセルの閾値電圧が広い範囲に分布する可能性が高いため、マルチビットプログラミング部は第１ビット数を第２ビット数より小さく設定する。

例えば、第１ビット数が２で第２ビット数が４であれば、マルチビットプログラミング装置は下位アドレスに対応するビット線６０１に接続されたメモリセルのそれぞれに２ビットのデータを格納し、上位アドレスに対応するビット線６０２に接続されたメモリセルのそれぞれに４ビットのデータを格納する。

実施形態によっては、第１プログラミング部６１０および第２プログラミング部６２０のデータ格納過程が同時に形成される。

この時、ワード線を駆動する駆動回路が下位アドレスに対応するビット線６０１に近く位置していれば、上位アドレスに対応するビット線６０２に接続されたメモリセルの閾値電圧を効果的に制御できないこともある。

このような場合には、マルチビットプログラミング装置は、第２ビット数を第１ビット数より小さく設定して下位アドレスに対応するビット線６０１に接続されたメモリセルにさらに多いデータを格納することができる。

図７は、本発明のまた他の実施形態に係るマルチビットプログラミング装置がメモリセルアレイ７００にデータを格納する過程を示す図である。

図７を参照すれば、マルチビットプログラミング装置の第１プログラミング部７１０は、メモリセルアレイ７００の端に位置するビット線７０１，７０２に接続されたメモリセルに第１ビット数のデータを格納する。
マルチビットプログラミング装置の第２プログラミング部７２０は、メモリセルアレイ７００の中央部に位置するビット線７０３に接続されたメモリセルに第２ビット数のデータを格納する。

一般に、半導体製造工程（ｆａｂｒｉｃａｔｉｏｎ ｐｒｏｃｅｓｓ）によって製造されたメモリセルアレイ７００のメモリセルは、アレイ７００内の位置によってその特性が影響を受ける。

アレイ７００の中心部に位置するメモリセルは、類似の形態を有するメモリセルによって囲まれているため一貫した特性を有する可能性が高い。
反対に、アレイ７００の端に位置するメモリセルは、周辺の形態（ｔｏｐｏｌｏｇｙ）が急激に変化する環境に囲まれているため、不安定な特性を有する可能性が高い。

したがって、マルチビットプログラミング装置は、第１ビット数を第２ビット数より小さく設定する。
例えば、第１ビット数が２で第２ビット数が４であれば、第１プログラミング部７１０はアレイ７００の端に位置するビット線７０１，７０２に接続されたメモリセルのそれぞれに２ビットのデータを格納する。第２プログラミング部７２０は、ビット線７０３に接続されたメモリセルのそれぞれに４ビットのデータを格納する。

図８は、本発明のマルチビットプログラミング装置によってデータが格納されるメモリセルアレイ７００の一部を詳細に示す図である。
図８を参照すれば、メモリセル８１０は、ビット線８５０に直列に接続する。

メモリセル８２０は、ビット線８６０に直列に接続する。
メモリセル８３０は、ビット線８７０に直列に接続する。
メモリセル８４０は、ビット線８８０に直列に接続する。

マルチビットプログラミング装置は、１つのビット線８５０に直列に接続されたメモリセル８１０に対して１つのデータ格納密度を設定する。
同じように、マルチビットプログラミング装置は、１つのビット線８６０に直列に接続されたメモリセル８２０に対して１つのデータ格納密度を設定する。

図８のように実現されたメモリセルアレイ７００をＮＡＮＤ型（ＮＡＮＤ ｔｙｐｅ）メモリという。ＮＡＮＤ型メモリは、ＮＯＲ型（ＮＯＲ ｔｙｐｅ）メモリに比べてデータアクセス速度は遅い代わりにメモリセルの集積度を高めることができ、費用の節減効果が大きい。

メモリセル８１０のうちのある１つのメモリセルにアクセスするためには、ビット線８５０およびメモリセル８１０のうちの残りのメモリセルを経由しなければならない。

図９は、本発明のまた他の実施形態に係るマルチビットプログラミング方法を示す動作フローチャートである。

図９を参照すれば、マルチビットプログラミング方法は、１つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納する（Ｓ９１０）。
マルチビットプログラミング方法は、１つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納する（Ｓ９２０）。

この時、１つ以上の第１メモリセルは、第１ビット線に接続されたメモリセルとしてもよい。
この時、１つ以上の第２メモリセルは、第２ビット線に接続されたメモリセルとしてもよい。

実施形態により、１つ以上の第１ビット線はメモリセルアレイ内の偶数番目のビット線とし、１つ以上の第２ビット線はメモリセルアレイ内の奇数番目のビット線としてもよい。
実施形態により、１つ以上の第１ビット線は下位アドレスに対応するビット線とし、１つ以上の第２ビット線は上位アドレスに対応するビット線としてもよい。

実施形態により、１つ以上の第１ビット線は前記メモリセルアレイの最も外側に位置してもよい。
実施形態により、マルチビットプログラミング方法は第１ビット数および第２ビット数を互いに異なるように設定してもよい。

ステップ（Ｓ９１０）は、第１メモリセルの閾値電圧を変化させて第１メモリセルにデータを格納してもよい。
ステップ（Ｓ９１０）は、第１メモリセルの閾値電圧を第１ビット数に相応する数の電圧レベルのうちいずれか１つになるように変化させ、第１メモリセルに第１ビット数のデータを格納してもよい。

もし第１ビット数がｍであれば、ステップ（Ｓ９１０）は、第１メモリセルの閾値電圧を２^ｍ個の電圧レベルのうちいずれか１つになるように変化させてもよい。

第１メモリセルに格納されたデータは、第１メモリセルの閾値電圧が２^ｍ個の電圧レベルのうちいずれになるかによって決定される。

ステップ（Ｓ９２０）は、第２メモリセルの閾値電圧を変化させて第２メモリセルにデータを格納する。

ステップ（Ｓ９２０）は、第２メモリセルの閾値電圧を第２ビット数に相応する数の電圧レベルのうちいずれか１つになるように変化させ、第２メモリセルに第２ビット数のデータを格納する。

実施形態により、ステップ（Ｓ９１０）およびステップ（Ｓ９２０）が同時に実行されることもできる。この時、ステップ（Ｓ９１０）およびステップ（Ｓ９２０）が同時に実行されるためには、ステップ（Ｓ９１０）およびステップ（Ｓ９２０）に対する制御が可能な状況でなければならない。

図１０は、本発明のまた他の実施形態に係るマルチビットプログラミング方法を示した動作フローチャートである。

図１０を参照すれば、マルチビットプログラミング方法は、ワード線別に第１ビット数および第２ビット数をビット線の位置によって決定する（Ｓ１０１０）。

マルチビットプログラミング方法は、１つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納する（Ｓ１０２０）。

マルチビットプログラミング方法は、１つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納する（Ｓ１０３０）。

第１ビット数は、第１ビット線に接続された第１メモリセルのデータ格納密度であり、第２ビット数は第２ビット線に接続された第２メモリセルのデータ格納密度である。マルチビットプログラミング方法は、ビット線およびワード線によりメモリセルのデータ格納密度を異なるように設定することができる。

図１１は、本発明のまた他の実施形態に係るマルチビットプログラミング方法を示した動作フローチャートである。

図１１を参照すれば、マルチビットプログラミング方法は、第１メモリセルおよび第２メモリセルのプログラミング特性を測定する（Ｓ１１１０）。

マルチビットプログラミング方法は、測定されたプログラミング特性に応じて第１ビット数および第２ビット数を決定する（Ｓ１１２０）。

マルチビットプログラミング方法は、１つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納する（Ｓ１１３０）。

マルチビットプログラミング方法は、１つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納する（Ｓ１１４０）。

マルチビットプログラミング方法が測定するプログラミング特性は、第１メモリセルおよび第２メモリセルの閾値電圧の変化傾向としてもよい。

本発明に係るマルチビットプログラミング方法は、さまざまなコンピュータ手段によって実行されるプログラム命令形態によって実現され、コンピュータ読み取り可能媒体に記録される。前記コンピュータ読み取り可能媒体は、プログラム命令、データファイル、データ構造などを単独又は組み合わせて含むこともできる。前記媒体及びプログラム命令は、本発明の目的のために特別に設計されて構成されたものでもよく、コンピュータソフトウェア分野の技術を有する当業者にとって公知であり使用可能なものであってもよい。コンピュータ読み取り可能な記録媒体の例としては、ハードディスク、フロッピー（登録商標）ディスク及び磁気テープのような磁気媒体、ＣＤ−ＲＯＭ、ＤＶＤのような光記録媒体、フロプティカルディスクのような磁気−光媒体、及びＲＯＭ、ＲＡＭ、フラッシュメモリなどのようなプログラム命令を保存して実行するように特別に構成されたハードウェア装置が含まれる。また、上記記録前記媒体は、プログラム命令、データ構造などを保存する信号を送信する搬送波を含む光又は金属線、導波管などの送信媒体でもある。プログラム命令の例としては、コンパイラによって生成されるもののような機械語コードだけでなく、インタプリタなどを用いてコンピュータによって実行される高級言語コードを含む。また上述前記したハードウェア要素は、本発明の動作を実行するために一以上のソフトウェアモジュールとして作動するように構成することができ、その逆もできる。

以上、上述したように、本発明をの好ましい実施形態に則して図面を参照して詳細に説明したが、本発明の属する該当の技術分野において熟練した当業者にとっては、特許請求の範囲に記載された本発明の技術的思想及びその領域から逸脱しない範囲内で、本発明を多様に修正及び変更させることができることを理解することができるであろう。すなわち、本発明の技術的範囲は、特許請求の範囲に基づいて定められ、発明を実施するための最良の形態により制限されるものではない。

１００，３００ マルチビットプログラミング装置
１１０，３１０ メモリセルアレイ
１１１，３１１ 第１ビット線
１１２，３１２ 第２ビット線
１１３，３１４ 第１メモリセル
１１４，３１５ 第２メモリセル
１２０ プログラミング制御部
２１０，３５０ 第１プログラミング部
２２０，３６０ 第２プログラミング部
２３０，３４０ データ密度決定部
３１３ ワード線
３２０ 検出増幅器
３３０ プログラミング特性測定部

Claims (24)

1. メモリセルアレイ内のメモリセルにデータを格納するプログラミング装置であって、
   １つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納する第１プログラミング部と、
   １つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納する第２プログラミング部と、
   を含むマルチビットプログラミング装置。
2. 前記１つ以上の第１メモリセルは前記第１ビット線に直列に接続されたメモリセルの集合であり、
   前記１つ以上の第２メモリセルは前記第２ビット線に直列に接続されたメモリセルの集合であることを特徴とする請求項１に記載のマルチビットプログラミング装置。
3. 前記第１ビット線および前記第２ビット線は互いに隣接して配置されることを特徴とする請求項１に記載のマルチビットプログラミング装置。
4. 前記１つ以上の第１ビット線は偶数番目のビット線であり、
   前記１つ以上の第２ビット線は奇数番目のビット線であることを特徴とする請求項１に記載のマルチビットプログラミング装置。
5. 前記１つ以上の第１ビット線は下位アドレスに対応するビット線であり、
   前記１つ以上の第２ビット線は上位アドレスに対応するビット線であることを特徴とする請求項１に記載のマルチビットプログラミング装置。
6. 前記１つ以上の第１ビット線は、前記メモリセルアレイの最も外側に位置することを特徴とする請求項１に記載のマルチビットプログラミング装置。
7. 前記第２ビット数は、前記第１ビット数と互いに異なることを特徴とする請求項１に記載のマルチビットプログラミング装置。
8. 前記第１ビット数および前記第２ビット数をワード線別にビット線の位置によって決定するデータ密度決定部
   をさらに含むことを特徴とする請求項１に記載のマルチビットプログラミング装置。
9. 前記１つ以上の第１メモリセルおよび前記１つ以上の第２メモリセルのプログラミング特性を測定するプログラミング特性測定部と、
   前記測定されたプログラミング特性に応じて前記第１ビット数および前記第２ビット数を決定するデータ密度決定部と、
   をさらに含むことを特徴とする請求項１に記載のマルチビットプログラミング装置。
10. 前記プログラミング特性は、
    前記１つ以上の第１メモリセルおよび前記１つ以上の第２メモリセルの閾値電圧の変化傾向であることを特徴とする請求項９に記載のマルチビットプログラミング装置。
11. 前記第１プログラミング部は前記第１メモリセルの閾値電圧を変化させて前記第１メモリセルにデータを格納し、
    前記第２プログラミング部は前記第２メモリセルの閾値電圧を変化させて前記第２メモリセルにデータを格納することを特徴とする請求項１に記載のマルチビットプログラミング装置。
12. 前記第１プログラミング部は前記第１メモリセルの閾値電圧を前記第１ビット数に相応する数の電圧レベルのうちいずれか１つになるように変化させ、前記第１メモリセルに前記第１ビット数のデータを格納し、
    前記第２プログラミング部は前記第２メモリセルのそれぞれの閾値電圧を前記第２ビット数に相応する数の電圧レベルのうちいずれか１つになるように変化させ、前記第２メモリセルに前記第２ビット数のデータを格納することを特徴とする請求項１１に記載のマルチビットプログラミング装置。
13. 前記第２プログラミング部は前記第１プログラミング部が前記第１メモリセルに前記第１ビット数のデータを格納した後に、前記第２メモリセルに前記第２ビット数のデータを格納することを特徴とする請求項１に記載のマルチビットプログラミング装置。
14. メモリセルアレイと、
    １つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納し、１つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納するプログラミング制御部と、
    を含むマルチビットプログラミング装置。
15. メモリセルアレイ内のメモリセルにデータを格納するプログラミング方法であって、
    １つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納するステップと、
    １つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納するステップと、
    を含むマルチビットプログラミング方法。
16. 前記１つ以上の第１メモリセルは前記第１ビット線に直列に接続されたメモリセルの集合であり、
    前記１つ以上の第２メモリセルは前記第２ビット線に直列に接続されたメモリセルの集合であることを特徴とする請求項１５に記載のマルチビットプログラミング方法。
17. 前記１つ以上の第１ビット線は偶数番目のビット線であり、
    前記１つ以上の第２ビット線は奇数番目のビット線であることを特徴とする請求項１５に記載のマルチビットプログラミング方法。
18. 前記１つ以上の第１ビット線は下位アドレスに対応するビット線であり、
    前記１つ以上の第２ビット線は上位アドレスに対応するビット線であることを特徴とする請求項１５に記載のマルチビットプログラミング方法。
19. 前記１つ以上の第１ビット線は前記メモリセルアレイの最も外側に位置することを特徴とする請求項１５に記載のマルチビットプログラミング方法。
20. 前記第２ビット数は前記第１ビット数と互いに異なることを特徴とする請求項１５に記載のマルチビットプログラミング方法。
21. 前記第１ビット数および前記第２ビット数をワード線別にビット線の位置によって決定するステップ
    をさらに含むことを特徴とする請求項１５に記載のマルチビットプログラミング方法。
22. 前記１つ以上の第１メモリセルおよび前記１つ以上の第２メモリセルのプログラミング特性を測定するステップと、
    前記測定されたプログラミング特性に応じて前記第１ビット数および前記第２ビット数を決定するステップと、
    をさらに含むことを特徴とする請求項１５に記載のマルチビットプログラミング方法。
23. 前記プログラミング特性は、
    前記１つ以上の第１メモリセルおよび前記１つ以上の第２メモリセルの閾値電圧の変化傾向であることを特徴とする請求項２２に記載のマルチビットプログラミング方法。
24. メモリセルアレイ内のメモリセルにデータを格納するプログラミング方法を行うコンピュータ読み取り可能記録媒体において、前記プログラミング方法は、
    １つ以上の第１ビット線に接続された１つ以上の第１メモリセルに第１ビット数のデータを格納するステップと、
    １つ以上の第２ビット線に接続された１つ以上の第２メモリセルに第２ビット数のデータを格納するステップと、
    を含むコンピュータ読み取り可能記録媒体。

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