JPH11176178A - 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード - Google Patents

不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード

Info

Publication number
JPH11176178A
JPH11176178A JP34536597A JP34536597A JPH11176178A JP H11176178 A JPH11176178 A JP H11176178A JP 34536597 A JP34536597 A JP 34536597A JP 34536597 A JP34536597 A JP 34536597A JP H11176178 A JPH11176178 A JP H11176178A
Authority
JP
Japan
Prior art keywords
recording capacity
levels
recording
mode
changing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP34536597A
Other languages
English (en)
Inventor
Tadahachi Naiki
唯八 内貴
Masanori Noda
昌敬 野田
Toru Adachi
徹 安達
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP34536597A priority Critical patent/JPH11176178A/ja
Priority to TW087120536A priority patent/TW409425B/zh
Priority to US09/210,615 priority patent/US6075723A/en
Priority to KR1019980054985A priority patent/KR19990063059A/ko
Publication of JPH11176178A publication Critical patent/JPH11176178A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7202—Allocation control and policies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
    • G06F2212/72—Details relating to flash memory management
    • G06F2212/7208—Multiple device management, e.g. distributing data over multiple flash devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/349—Arrangements for evaluating degradation, retention or wearout, e.g. by counting erase cycles
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C2211/56—Indexing scheme relating to G11C11/56 and sub-groups for features not covered by these groups
    • G11C2211/564—Miscellaneous aspects
    • G11C2211/5641—Multilevel memory having cells with different number of storage levels

Abstract

(57)【要約】 【課題】用途に応じて使用方法の変更が可能で、しかも
信頼性の高い不揮発性半導体記憶装置およびそれを用い
たＩＣメモリカードを提供する。 【解決手段】ＩＣメモリカード１０は、多値型フラッシ
ュメモリチップ１１ａ，１１ｂ，１１ｃ，１１ｄ、およ
びコントローラ１２を主構成要素として備え、記憶容量
が大きいが書き込み／消去速度や繰り返し書き換え保証
回数の低下がある使用と、記憶容量が小さいが書き込み
／消去速度や繰り返し書き換え保証回数の低下がない使
用方法、すなわち複数の動作モードを使用用途に応じて
任意に設定できるように構成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルに２値
または３値以上のデータを記録可能な不揮発性半導体記
憶装置およびそれを用いたＩＣメモリカードに関するも
のである。
【０００２】
【従来の技術】フラッシュメモリ等の不揮発性半導体記
憶装置においては、１個のメモリセルトランジスタに
「０」、「１」の２つの値をとるデータを記録する２値
型のメモリセル構造が通常である。また、最近の半導体
記憶装置の大容量化の要望に伴い、１個のメモリセルト
ランジスタに少なくとも３値以上のデータを記憶する、
いわゆる多値型の不揮発性半導体記憶装置が提案されて
いる（たとえば、「Ａ Ｍｕｌｔｉ−Ｌｅｖｅｌ３２Ｍ
ｂ Ｆｌａｓｈ Ｍｅｍｏｒｙ」’９５ ＩＳＳＣＣ
ｐ１３２〜 参照）。
【０００３】このように２値を含む多値データを記録可
能な不揮発性半導体記憶装置は、一般的には、いわゆる
データストレージとして用いられる。データストレージ
用途のフラッシュメモリは、最近６４ＭビットのＮＡＮ
Ｄ型フラッシュメモリ等、大容量のものが出始め、それ
に伴ってデジタルスチルカメラ等の大容量品の市場も活
性化してきている。そして、フラッシュメモリを記憶媒
体としたＩＣ(Integrated Circuit)メモリカードが提案
され市場に投入されて一部のデジタルスチルカメラに採
用されている。
【０００４】とことで近年、デジタルスチルカメラにお
いては、フラッシュメモリカードが静止画の記録に使わ
れてきているが、今後、音楽記録や動画記録にもその利
用が広まってくることが予想される。
【０００５】フラッシュメモリカードの大容量化には、
フラッシュメモリチップの大容量化が必要であるが、フ
ラッシュメモリの大容量化は、半導体のスケーリングに
加えて、前述した１個のメモリセルに複数のデータ（ビ
ット）を格納するメモリセルの多値化によっても実現さ
れている。
【０００６】一般に、メモリセルの多値化を行うとメモ
リ容量は増大するが、反面、書き込み速度や読み出し速
度の低下、繰り返し書き換え保証回数の低下を招く。す
なわちこの多値化したフラッシュメモリを使用したフラ
ッシュメモリカードでは、多値化していないフラッシュ
メモリを使ったフラッシュメモリカードに比べて、書き
込み／読み出し速度の低下、繰り返し書き換え保証回数
の低下が生じる。
【０００７】携帯用パソコンや携帯用情報端末に代表さ
れる情報機器においては、これらの機器で使用されるフ
ラッシュメモリカードへの繰り返し書き換え回数は多
く、多値化していないフラッシュメモリを搭載したフラ
ッシュメモリカードの使用が適している。繰り返し書き
換え保証回数としては１０万回程度である。
【０００８】しかし、一般民生用機器、特に静止画や音
楽や動画を記録するＡＶ(Audio Video) 機器において
は、フラッシュメモリカードへのデータの繰り返し書き
換え回数は少なく、多値フラッシュメモリを搭載したフ
ラッシュメモリカードが使われていくことが予想され
る。この繰り返し書き換え保証回数は１万回程度以下で
ある。
【０００９】多値フラッシュメモリを搭載したフラッシ
ュメモリカードの方が、多値ではないフラッシュメモリ
を搭載したフラッシュメモリカードに比べてカードの記
憶容量が大きくなる、つまりバイト単価が安くなる。以
上のように、多値フラッシュメモリを搭載したフラッシ
ュメモリカードは一般民生用機器の使用に適している。
【００１０】
【発明が解決しようとする課題】このように今後フラッ
シュメモリカードは、書き込み／読み出し速度が速く繰
り返し書き換え保証回数が多い商品と、書き込み／読み
出し速度が遅く繰り返し書き換え回数が少ない商品の２
つが用途に応じて使い分けられていくと推測される。
【００１１】したがって、ユーザーは用途に応じてどち
らかに限定した商品を選択しなければならないという煩
雑な手間を要する。また、開発もそれぞれの専用フラッ
シュメモリカードおよび専用フラッシュメモリチップや
これを制御する専用コントローラの開発が必要となる。
【００１２】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、用途に応じて使用方法の変更が
可能で、しかも信頼性の高い不揮発性半導体記憶装置お
よびそれを用いたＩＣメモリカードを提供することにあ
る。
【００１３】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、２値または３値以上の多値データを記録
可能なメモリセルトランジスタが複数配列されたメモリ
アレイ領域を有する不揮発性半導体記憶装置であって、
上記メモリアレイ領域の少なくとも一部の領域の記録容
量を変更して記録可能な手段を有する。
【００１４】また、本発明は、２値または３値以上の多
値データを記録可能なメモリセルトランジスタが複数配
列されたメモリアレイ領域を有する不揮発性半導体記憶
装置であって、上記メモリアレイ領域の少なくとも一部
の領域の記録すべき多値レベル数を変更して記録容量を
変更し、記録可能な手段を有する。
【００１５】また、本発明では、上記多値レベル数を変
更可能な手段は、外部からの動作モード信号に応じて多
値レベル数の変更を行う。
【００１６】また、本発明では、上記動作モードは、記
録容量が大きい第１のモードと、記憶容量が小さいが第
２のモードであり、上記多値レベル数を変更可能な手段
は、第１のモード時の多値レベル数を第２の多値レベル
数より高く設定する。
【００１７】また、本発明では、上記多値レベル数を変
更可能な手段は、外部からの動作モード信号に応じて最
大記録容量を変更可能であり、当該最大記録容量に応じ
て多値レベル数を変更する。
【００１８】また、本発明では、上記多値レベル数を変
更可能な手段は、記録領域の部分毎に記録容量の変更を
行う場合には、書き込み／消去単位であるブロック毎に
当該変更を行う。
【００１９】また、本発明の不揮発性半導体記憶装置
は、ページ単位でデータの書き込み、読み出しを行う。
【００２０】また、本発明では、多値レベル数を変更し
てもページサイズが一定に保たれるように、多値レベル
数を低くした場合には、多値レベル数が高いときにアク
セスされる複数行分を１ページとする手段を有する。
【００２１】また、本発明では、複数の動作モードのう
ちの少なくとも一つの記録容量のモードにおいて、その
モードでの書き込み／消去の繰り返し回数をカウントす
るカウンタを有する。
【００２２】また、本発明では、上記多値レベル数を変
更可能な手段は、記録領域の部分毎に記録容量の変更を
行う場合には、書き込み／消去単位であるブロック毎に
当該変更を行い、かつ、ブロック毎に、複数の動作モー
ドのうちの少なくとも一つの記録容量のモードにおい
て、そのモードでの書き込み／消去の繰り返し回数をカ
ウントするカウンタを有する。
【００２３】また、本発明では、上記多値レベル数を変
更可能な手段は、上記カウンタが、そのモードでの繰り
返し書き換え保証回数を越えた場合には、記録領域の少
なくも一部の最大記録容量が小さくなるように多値レベ
ル数を低く設定変更する。
【００２４】また、本発明では、最大記録容量を小さく
なるように多値レベル数を低く設定変更した場合、外部
にその変更があった旨を知らせる手段を有する。
【００２５】また、本発明は、外部装置との間でデータ
の記録／再生が可能なＩＣメモリカードであって、２値
または３値以上の多値データを記録可能なメモリセルト
ランジスタが複数配列されたメモリアレイ領域と、上記
メモリアレイ領域の少なくとも一部の領域の記録容量を
変更して記録可能な手段とを備えた不揮発性半導体記憶
装置を有する。
【００２６】また、本発明は、外部装置との間でデータ
の記録／再生が可能なＩＣメモリカードであって、２値
または３値以上の多値データを記録可能なメモリセルト
ランジスタが複数配列されたメモリアレイ領域と、上記
メモリアレイ領域の少なくとも一部の領域の記録すべき
多値レベル数を変更して記録容量を変更し、記録可能な
手段とを備えた不揮発性半導体記憶装置を有する。
【００２７】また、本発明では、上記記録容量を変更可
能な手段は、外部信号に応じて記録容量の変更を行う。
【００２８】また、本発明では、上記動作モードは、記
録容量が大きい第１のモードと、記録容量が小さい第２
のモードであり、上記多値レベル数を変更可能な手段
は、第１のモード時の多値レベル数を第２の多値レベル
数より高く設定する。
【００２９】また、本発明では、カードに記録容量を設
定するための特徴部が形成され、上記外部装置は、上記
カードの特徴部に応じて記録容量を識別し、上記記録容
量を変更可能な手段は、外部装置からの信号に応じて記
録容量の変更を行う。
【００３０】また、本発明では、上記多値レベル数を変
更可能な手段は、記録領域の部分毎に記録容量の変更を
行う場合には、書き込み／消去単位であるブロック毎に
当該変更を行う。
【００３１】また、本発明のＩＣメモリカードにおいて
は、上記不揮発性半導体記憶装置は、ページ単位でデー
タの書き込み、読み出しを行う。
【００３２】また、本発明では、多値レベル数を変更し
てもページサイズが一定に保たれるように、多値レベル
数を低くした場合には、多値レベル数が高いときにアク
セスされる複数行分を１ページとする手段を有する。
【００３３】また、本発明では、複数の動作モードのう
ちの少なくとも一つの記録容量のモードにおいて、その
モードでの書き込み／消去の繰り返し回数をカウントす
るカウンタを有する。
【００３４】また、本発明では、上記多値レベル数を変
更可能な手段は、記録領域の部分毎に記録容量の変更を
行う場合には、書き込み／消去単位であるブロック毎に
当該変更を行い、かつ、ブロック毎に、複数の動作モー
ドのうちの少なくとも一つの記録容量のモードにおい
て、そのモードでの書き込み／消去の繰り返し回数をカ
ウントするカウンタを有する。
【００３５】また、本発明では、上記多値レベル数を変
更可能な手段は、上記カウンタが、そのモードでの繰り
返し書き換え保証回数を越えた場合には、記録領域の少
なくとも一部の最大記録容量が小さくなるように多値レ
ベル数を低く設定変更する。
【００３６】また、発明では、最大記録容量を小さくな
るように多値レベル数を低く設定変更した場合、外部に
その変更があった旨を知らせる手段を有する。
【００３７】本発明によれば、外部信号の指定、あるい
はＩＣメモリカードに形成された特徴部に基づいて外部
装置で記録容量を識別される。そして、記録容量を変更
可能な手段により、外部装置からの信号に応じて記録容
量が変更される。なお、ＩＣメモリカードの特徴部とし
て、電気的なスイッチにより最大記録容量のモードを変
更して可能なもの、あるいはカードの切り欠きの位置や
大きさ、カードの穴形状の位置や大きさを示す、使用者
が外形変更を自由にできるスライドスイッチにより識別
することも含まれる。
【００３８】また、最大記録容量を変更する際には、カ
ードに搭載されているフラッシュメモリの多値のレベル
数がその最大記録容量に応じて変更される。また、記録
の部分毎に記録容量の変更を行う場合には、その変更の
最小単位としてメモリの書き込み／消去単位であるブロ
ック毎にモードの設定が行われる。そして、記録容量を
変更した際に、ページサイズ（たとえば５１２バイト）
が変化しないように複数ページで１ページとする機能が
備えられている。
【００３９】また、たとえばカウンタで少なくとも一つ
の記憶容量のモードにおいて、そのモードでの書き込み
／消去の繰り返し回数がカウントされ、その回数が記録
される。そして、そのモードでの繰り返し書き換え保証
回数を越えた場合には、その信号が外部装置に送られ、
それ以降はモードを設定しているメモリ全体あるいは一
部は最大記憶容量を縮小して使用される。
【００４０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に関連付けて説明する。
【００４１】図１は、本発明に係る不揮発性半導体記憶
装置を用いたＩＣメモリカード（フラッシュメモリカー
ド）システムの一実施形態を示すブロック構成図であ
る。図１に示すように、このＩＣメモリカードシステム
は、ＩＣメモリカード１０およびＩＣメモリカード１０
との間でデータの記録／再生が可能なホスト機器２０に
より構成されている。
【００４２】ＩＣメモリカード１０は、多値型フラッシ
ュメモリチップ１１ａ，１１ｂ，１１ｃ，１１ｄ、およ
びコントローラ１２を主構成要素として備え、記憶容量
が大きいが書き込み／消去速度や繰り返し書き換え保証
回数の低下がある使用と、記憶容量が小さいが書き込み
／消去速度や繰り返し書き換え保証回数の低下がない使
用方法、すなわち複数の動作モードを使用用途に応じて
任意に設定できるように構成されている。このＩＣメモ
リカード１０は、ホスト機器２０としての情報機器へ
も、また一般民生用機器へもモード設定の変更のみで適
用できる。
【００４３】以下、分かりやすくするために、記憶容量
が大きいが書き込み／消去速度や繰り返し書き換え保証
回数の低下がある使用をＬＰ（Ｌｏｎｇ Ｐｌａｙ）モ
ードと、記憶容量が小さいが書き込み／消去速度や繰り
返し書き換え保証回数の低下がない使用をＳＰ（Ｓｈｏ
ｒｔ Ｐｌａｙ）モードとして説明する。
【００４４】本実施形態に係るＩＣメモリカード１０に
おけるモード設定は、図２（ａ），（ｂ）に示すよう
に、ＩＣメモリカード１０のデータ記憶領域の全体をＬ
ＰモードまたはＳＰモードに設定する態様と、図３
（ａ），（ｂ）に示すように、ＩＣメモリカード１０の
記憶領域の部分毎にＬＰモードまたはＳＰモードに設定
する態様とをとることが可能である。そして、記憶領域
の部分毎にＬＰモードまたはＳＰモードに設定する態様
の場合、図３（ａ）に示すように、フラッシュメモリの
書き込み／消去単位（ブロック）毎（たとえば、ＮＡＮ
Ｄ型フラッシュメモリにおいては２値６４Ｍビットフラ
ッシュメモリの場合、８Ｋバイトが消去単位）にモード
を設定する態様と、図３（ｂ）に示すように、搭載した
フラッシュメモリチップ毎にモードを設定する態様をと
ることが可能である。なお、図３（ｂ）に示す例は、フ
ラッシュメモリチップが４チップ搭載されている場合で
ある。
【００４５】多値型フラッシュメモリチップ１１ａ〜１
１ｄは、コントローラ１２からの動作モード指定等を含
む制御信号Ｓ１２ａ〜Ｓ１２ｄを受けて、多値レベル数
を変更してホスト機器２０からのデータを記憶し、ある
いはデータを読み出す。多値のレベル数の変更として
は、たとえば２ビット（４値）／セル⇔１ビット（２
値）／セル、３ビット（８値）／セル⇔２ビット（４
値）／セル、３ビット（８値）／セル⇔１ビット（２
値）／セル等の変更を行うことが可能である。そして、
コントローラー１２による制御の下、ＬＰモード時には
多値のレベル数を高くして記憶容量が大きくなるように
制御され、ＳＰモード時には多値のレベル数を低くして
記憶容量が小さくなるように制御される。以下、本実施
形態では、２ビット（４値）／セル⇔１ビット（２値）
／セルの変更する場合を例に説明する。
【００４６】図４は、本発明に係るフラッシュメモリチ
ップ１１ａ（〜１１ｄ）の構成例を示すブロック図であ
る。このフラッシュメモリチップ１１は、図４に示すよ
うに、メモリアレイ１１１、メインデコーダ１１２、サ
ブデコーダ１１３および多値用ラッチおよびセンスアン
プ回路（ＬＳ）１１４により構成されている。
【００４７】メモリアレイ１１１は、データ領域１１１
ａおよびスペア領域１１１ｂにより構成されており、ス
ペア領域１１１ｂには、たとえばデータ領域１１１ａに
格納したデータの管理情報が格納される。そして、デー
タ領域１１１ａおよびスペア領域１１１ｂは、一つのメ
インデコーダ１１２により駆動される。
【００４８】図５は、メモリアレイ１１１およびメイン
デコーダ１１２の具体的な構成例を示す回路図である。
図５においては、ＮＡＮＤ型フラッシュメモリを例に示
している。
【００４９】図５に示すように、メモリアレイ１１１
は、直列に接続された８個のメモリトランジスタＭ０〜
Ｍ７およびその両端に直列に接続された２個の選択トラ
ンジスタＳＴ０，ＳＴ１により構成されたメモリストリ
ングＳＴＲＧ０，ＳＴＲＧ１，・・がマトリクス状に配
置されている。そして、たとえばストリングＳＴＲＧ１
がデータ領域１１１ａとして割り当てられ、ストリング
ＳＴＲＧ１がスペア領域１１１ｂとして割り当てられ
る。
【００５０】メモリストリングＳＴＲＧ０のメモリトラ
ンジスタＭ０のドレインに接続された選択トランジスタ
ＳＴ０がビット線ＢＬ０に接続され、メモリトランジス
タＳＴＲＧ１のメモリトランジスタＭ０のドレインに接
続された選択トランジスタＳＴ０がビット線ＢＬ１に接
続されている。また、各メモリストリングＳＴＲＧ０，
ＳＴＲＧ１のメモリトランジスタＭ７が接続された選択
トランジスタＳＴ１が共通のソース線ＳＬに接続されて
いる。
【００５１】また、同一行に配置されたメモリストリン
グＳＴＲＧ０，ＳＴＲＧ１のメモリトランジスタのゲー
ト電極が共通のワード線ＷＬ０〜ＷＬ７に接続され、選
択トランジスタＳＴ０のゲート電極が共通の選択ゲート
線ＤＳＧ０に接続され、選択トランジスタＳＴ１のゲー
ト電極が共通の選択ゲート線ＳＳＧ０に接続されてい
る。
【００５２】メインデコーダ１１２は、メインローデコ
ーダ１２０、メインローデコーダ１２０により導通状態
が制御される転送ゲート群１３０、図示しないサブデコ
ーダから供給されるワード線および選択ゲート線用駆動
電圧供給線ＶＣＧ０〜ＶＣＧ７，ＶＤＳＧ，ＶＳＳＧ、
並びにメインローデコーダ１２０に接続されたプログラ
ム電圧Ｖｐｐの供給線Ｖｐｐｌにより構成されている。
【００５３】転送ゲート群１３０は、転送ゲートＴＷ０
〜ＴＷ７，ＴＤ０，ＴＳ０、並びにＴＦ０により構成さ
れている。具体的には、各転送ゲートＴＷ０〜ＴＷ７
は、それぞれメインローデコーダ１２０の出力信号ＢＳ
ＥＬに応じてワード線ＷＬ０〜ＷＬ７と駆動電圧供給線
ＶＣＧ０〜ＶＣＧ７とを作動的に接続し、転送ゲートＴ
Ｄ０，ＴＳ０は同じくメインローデコーダ１２０の出力
信号ＢＳＥＬに応じて選択ゲート線ＤＳＧ０，ＳＳＧ０
と駆動電圧供給線ＶＤＳＧ，ＶＳＳＧとを作動的に接続
する。また、転送ゲートＴＦ０は、非選択の場合に選択
ゲート線ＤＳＧ０がフローティング状態になること防止
するために設けらており、非選択のときに選択ゲート線
ＤＳＧ０を接地ラインに接続する。
【００５４】また、メインローデコーダ１２０は、３入
力ＮＡＮＤ回路ＮＡ１２１、インバータＩＮＶ１２１，
ＩＮＶ１２２、２入力ＮＡＮＤ回路ＮＡ１２２、デプレ
ッション型ＮＭＯＳトランジスタＮＴ１２１、エンハン
スメント型ＮＭＯＳトランジスタＮＴ１２２（低しきい
値電圧），ＮＴ１２３、およびＭＯＳのソース・ドレイ
ンを結合してなるキャパシタＣ１２１により構成されて
いる。
【００５５】ＮＡＮＤ回路ＮＡ１２１の３入力端子はア
ドレスデコード信号Ｘ１，Ｘ２，Ｘ３の入力ラインにそ
れぞれ接続され、出力端子はインバータＩＮＶ１２１の
入力端子に接続されている。インバータＩＮＶ１２１の
出力端子はＮＡＮＤ回路ＮＡ１２２の一方の入力端子、
およびインバータＩＮＶ１２２の入力端子に接続されて
いるとともに、ゲートが制御信号の供給端子ＳＥＰに接
続されたＮＭＯＳトランジスタＮＴ１２１を介してＮＭ
ＯＳトランジスタＮＴ１２２のソースおよびＮＭＯＳト
ランジスタＮＴ１２３のゲート電極に接続されている。
ＮＡＮＤ回路ＮＡ１２２の他方の入力端子はクロック信
号ＣＬＫの入力ラインに接続され、出力端子はキャパシ
タＣ１２１の一方の電極に接続されている。キャパシタ
Ｃ１２１の他方の電極はＮＭＯＳトランジスタＮＴ１２
２のドレインおよびゲート電極に接続され、このドレイ
ンとゲート電極との接続点はＮＭＯＳトランジスタＮＴ
１２３を介してプログラム電圧供給線Ｖｐｐｌに接続さ
れている。そして、インバータＩＮＶ１２２の出力端子
が、転送ゲート群１３０の転送ゲートＴＦＤ０のゲート
に接続されている。
【００５６】このような構成において、メモリストリン
グＳＴＲＧ０，ＳＴＲＧ１のメモリトランジスタＭ３の
データの読み出し、およびメモリトランジスタＭ３への
データの書き込みは以下のように行われる。
【００５７】読み出し時には、図示しないサブデコーダ
により駆動電圧供給線ＶＣＧ３に接地電圧ＧＮＤ（０
Ｖ）が供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ２，
ＶＣＧ４〜ＶＣＧ７および駆動電圧供給線ＶＤＳＧ，Ｖ
ＳＳＧにＰ５Ｖ（たとえば４．５Ｖ）が供給され、プロ
グラム電圧供給線ＶｐｐｌにＰ５Ｖが供給され、ソース
線ＳＬに接地電圧０Ｖが供給される。そして、メインロ
ーデコーダ１２０にアクティブのアドレス信号Ｘ１，Ｘ
２，Ｘ３が入力されて、メインローデコーダ１２０の出
力信号ＢＳＥＬがＰ５Ｖ＋αのレベルで出力される。こ
れにより、転送ゲート群１３０の転送ゲートＴＷ０〜Ｔ
Ｗ７，ＴＤ０およびＴＳ０が導通状態となる。このと
き、転送ゲートＴＦ０は非導通状態に保持される。その
結果、メモリストリングＳＴＲＧ０，ＳＴＲＧ１の選択
トランジスタＳＴ０，ＳＴ１が導通状態になり、ビット
線ＢＬ０，ＢＬ１にデータが読み出される。
【００５８】書き込み時には、サブデコーダ１３により
選択された駆動電圧供給線ＶＣＧ３に高電圧、たとえば
２０Ｖが供給され、駆動電圧供給線ＶＣＧ０〜ＶＣＧ
２，ＶＣＧ４〜ＶＣＧ７に中間電圧（たとえば１０
Ｖ）、駆動電圧供給線ＶＤＳＧに電源電圧ＶCC（たとえ
ば３．３Ｖ）、駆動電圧供給線ＶＳＳＧに接地電圧ＧＮ
Ｄが供給され、プログラム電圧供給線Ｖｐｐｌにたとえ
ば２０Ｖが供給される。また、書き込みを行うべきメモ
リトランジスタＭ３を有するメモリストリングＳＴＲＧ
０が接続されたビット線ＢＬ０に接地電圧ＧＮＤ、書き
込みを禁止すべきメモリトランジスタＭ３を有するメモ
リストリングＳＴＲＧ１が接続されたビット線ＢＬ１に
電源電圧ＶCCが印加される。そして、メインローデコー
ダ１２０にアクティブのアドレス信号Ｘ１，Ｘ２，Ｘ３
が入力されて、メインローデコーダ１２０の出力信号Ｂ
ＳＥＬが２０Ｖ＋αのレベルで出力される。これによ
り、転送ゲート群１３０の転送ゲートＴＷ０〜ＴＷ７，
ＴＤ０およびＴＳ０が導通状態となる。その結果、選択
ワード線ＷＬ３に書き込み電圧２０Ｖが、非選択のワー
ド線ＷＬ０〜ＷＬ２，ＷＬ４〜ＷＬ７にパス電圧（中間
電圧）Ｖｐａｓｓ（たとえば１０Ｖ）が印加される。
【００５９】これにより、メモリストリングＳＴＲＧ１
の選択トランジスタＳＴ０がカットオフ状態となり、書
き込みを禁止すべきメモリトランジスタが接続されたメ
モリストリングＳＴＲＧ１のチャネル部はフローティン
グ状態となる。その結果、これらのチャネル部の電位
は、主として非選択ワード線に印加されるパス電圧Ｖｐ
ａｓｓとのキャパシタカップリングによりブーストさ
れ、書き込み禁止電圧まで上昇し、メモリストリングＳ
ＴＲＧ１のメモリトランジスタＭ３へのデータ書き込み
が禁止される。一方、書き込みをすべきメモリトランジ
スタが接続されたメモリストリングＳＴＲＧ０のチャネ
ル部は接地電圧ＧＮＤ（０Ｖ）に設定され、選択ワード
線ＷＬ３に印加された書き込み電圧２０Ｖとの電位差に
より、メモリトランジスタＭ３へのデータの書き込みが
なされ、しきい値電圧が正方向にシフトして、たとえば
消去状態の−３Ｖから２Ｖ程度になる。
【００６０】サブデコーダ１１３は、記憶容量が大きい
が書き込み／消去速度や繰り返し書き換え保証回数の低
下がある使用を行う場合にはコントローラ１２からＬＰ
モード動作である旨を指示する制御信号ＳＬＰ（Ｓ１２
ａ〜Ｓ１２ｄ）、または、多値用ラッチおよびセンスア
ンプ回路として動作し、記憶容量が小さいが書き込み／
消去速度や繰り返し書き換え保証回数の低下がない使用
を行う場合にはコントローラ１２からＳＰモード動作で
ある旨を指示する制御信号ＳＳＰ（Ｓ１２ａ〜Ｓ１２
ｄ）を受けて、動作モードに応じた駆動電圧をメインデ
コーダ１１２に供給する。
【００６１】２値／多値兼用ラッチおよびセンスアンプ
回路（ＬＳ）１１４は、記憶容量が大きいが書き込み／
消去速度や繰り返し書き換え保証回数の低下がある使用
を行う場合にはコントローラ１２からＬＰモード動作で
ある旨を指示する制御信号ＳＬＰ（Ｓ１２ａ〜Ｓ１２
ｄ）を受けて、多値用ラッチおよびセンスアンプ回路と
して動作し、記憶容量が小さいが書き込み／消去速度や
繰り返し書き換え保証回数の低下がない使用を行う場合
にはコントローラ１２からＳＰモード動作である旨を指
示する制御信号ＳＳＰ（Ｓ１２ａ〜Ｓ１２ｄ）を受け
て、２値用ラッチおよびセンスアンプ回路として動作す
る。
【００６２】図６は、この２値／多値兼用ラッチおよび
センスアンプ回路（ＬＳ）１１４の具体的な構成例を示
す回路図である。図６においては、ＮＡＮＤ型フラッシ
ュメモリを例に示している。
【００６３】２値／多値兼用ラッチおよびセンスアンプ
回路１１４は、図６に示すように、ＮＭＯＳトランジス
タＮＴ1401〜ＮＴ1422、ＰＭＯＳトランジスタＰＴ140
1，ＰＴ1402、インバータＩＮＶ1401、およびインバー
タの入出力同士を結合してなるラッチ回路Ｑ１４１，Ｑ
１４２により構成されている。
【００６４】ＮＭＯＳトランジスタＮＴ1401は電源電圧
ＶCCの供給ラインとビット線ＢＬＤ０との間に接続さ
れ、ゲート電極が禁止信号ＩＨＢ１の供給ラインに接続
されている。ＮＭＯＳトランジスタＮＴ1402は電源電圧
ＶCCの供給ラインとビット線ＢＬＤ１との間に接続さ
れ、ゲート電極が禁止信号ＩＨＢ２の供給ラインに接続
されている。ビット線ＢＬＤ０およびＮＭＯＳトランジ
スタＮＴ1401の接続点とメモリストリングＳＴＲＧＤ０
およびビット線ＢＬＤ０との接続点との間にはデプレッ
ション型のＮＭＯＳトランジスタＮＴ1423が接続され、
ビット線ＢＬＤ１およびＮＭＯＳトランジスタＮＴ1402
の接続点とメモリストリングＳＴＲＧＤ１およびビット
線ＢＬＤ１との接続点との間にはデプレッション型のＮ
ＭＯＳトランジスタＮＴ1424が接続されている。そし
て、ＮＭＯＳトランジスタＮＴ1423，ＮＴ1424のゲート
はデカップル信号供給線ＤＣＰＬに接続されている。
【００６５】ビット線ＢＬＤ０およびＮＭＯＳトランジ
スタＮＴ1401の接続点とバスラインＩＯｉとの間にＮＭ
ＯＳトランジスタＮＴ1403，ＮＴ1405，ＮＴ1419が直列
に接続され、ビット線ＢＬＤ１およびＮＭＯＳトランジ
スタＮＴ1402の接続点とバスラインＩＯｉ＋1 との間に
ＮＭＯＳトランジスタＮＴ1404，ＮＴ1406，ＮＴ１４２
０が直列に接続されている。
【００６６】ＮＭＯＳトランジスタＮＴ１４０３とＮＴ
1405の接続点からなるノードＳＡ１はＮＭＯＳトランジ
スタＮＴ1407を介して接地されるとともに、ＰＭＯＳト
ランジスタＰＴ1401のドレインに接続され、さらにＮＭ
ＯＳトランジスタＮＴ1418を介してＮＭＯＳトランジス
タＮＴ1408のゲート電極に接続されている。また、ＮＭ
ＯＳトランジスタＮＴ1404とＮＴ1406の接続点からなる
ノードＳＡ２はＰＭＯＳトランジスタＰＴ1402のドレイ
ンおよびＮＭＯＳトランジスタＮＴ1413のゲート電極に
接続されている。ノードＳＡ１とノードＳＡ２はＮＭＯ
ＳトランジスタＮＴ1416を介して接続され、ＮＭＯＳト
ランジスタＮＴ1413のゲート電極とＮＭＯＳトランジス
タＮＴ1408のゲート電極とがＮＭＯＳトランジスタＮＴ
1417を介して接続されている。
【００６７】そして、ＮＭＯＳトランジスタＮＴ1407の
ゲートがリセット信号ＲＳＴの供給ラインに接続され、
ＰＭＯＳトランジスタＰＴ1401のソースが電源電圧ＶCC
の供給ラインに接続され、ＰＭＯＳトランジスタＰＴ14
01のゲートが信号Ｖref1の供給ラインに接続されてい
る。また、ＰＭＯＳトランジスタＰＴ1402のソースが電
源電圧ＶCCの供給ラインに接続され、ＰＭＯＳトランジ
スタＰＴ1402のゲートが信号Ｖref2の供給ラインに接続
されている。さらに、ＮＭＯＳトランジスタＮＴ1416，
ＮＴ1417のゲート電極がＬＰモード信号（多値）信号Ｓ
ＬＰの供給ラインに接続され、ＮＭＯＳトランジスタＮ
Ｔ2418のゲート電極がＳＰモード信号ＳＳＰの供給ライ
ンに接続されている。
【００６８】ラッチ回路Ｑ１４１の第１の記憶ノードＮ
１４１ａがＮＭＯＳトランジスタＮＴ1405とＮＴ1419と
の接続点に接続され、第２の記憶ノードＮ１４１ｂが直
列に接続されたＮＭＯＳトランジスタＮＴ1408〜ＮＴ14
10を介して接地されている。ラッチ回路Ｑ１４２の第１
の記憶ノードＮ１４２ａがＮＭＯＳトランジスタＮＴ14
06とＮＴ1420との接続点に接続され、第２の記憶ノード
Ｎ１４２ｂが直列に接続されたＮＭＯＳトランジスタＮ
Ｔ1413〜ＮＴ1415を介して接地されている。また、ＮＭ
ＯＳトランジスタＮＴ1408とＮＴ1409の接続点が直列に
接続されたＮＭＯＳトランジスタＮＴ1411，ＮＴ1412を
介して接地されている。ＮＭＯＳトランジスタＮＴ1409
のゲートはラッチ回路Ｑ１４２の第１の記憶ノードＮ１
４２ａに接続され、ＮＭＯＳトランジスタＮＴ1410のゲ
ートはラッチ信号φＬＡＴ２の供給ラインに接続され、
ＮＭＯＳトランジスタＮＴ1411のゲートが第２の記憶ノ
ードＮ１４２ｂに接続され、ＮＭＯＳトランジスタＮＴ
1412のゲートがラッチ信号φＬＡＴ１の供給ラインに接
続され、ＮＭＯＳトランジスタＮＴ1414，ＮＴ1415のゲ
ートがラッチ信号φＬＡＴ３の供給ラインに接続されて
いる。そして、カラムゲートとしてのＮＭＯＳトランジ
スタＮＴ1419のゲートが信号Ｙｉの供給ラインに接続さ
れ、ＮＭＯＳトランジスタＮＴ1420のゲートが信号Ｙｉ
＋1 の供給ラインに接続されている。
【００６９】さらに、インバータＩＮＶ1401の入力端子
が接地され、出力端子が判定回路１４１に接続されてい
る。また、インバータＩＮＶ1401の出力端子と接地ライ
ンとの間にＮＭＯＳトランジスタＮＴ1421およびＮＴ14
22が並列に接続されている。そして、ＮＭＯＳトランジ
スタＮＴ1421のゲート電極が第１のラッチ回路Ｑ１４１
の第２の記憶ノードＮ１４１ｂに接続され、ＮＭＯＳト
ランジスタＮＴ1422のゲート電極が第２のラッチ回路Ｑ
１４２の第２の記憶ノードＮ１４２ｂに接続されてい
る。
【００７０】判定回路１４１は、書き込み動作時に、全
てのメモリセルトランジスタに対して書き込みが終了し
たか否かを、インバータＩＮＶ1401の出力ラインの電位
で判定し、書き込みが終了したものと判定したときは、
サブデコーダ１１３に終了信号ＳEND を出力する。具体
的には、書き込みが完了すると各ラッチ回路Ｑ１４１，
Ｑ１４２の第１の記憶ノードＮ１４１ａ，１４２ａが電
源電圧ＶCCレベルになり、第２の記憶ノードＮ１４１
ｂ，１４２ｂが接地レベルになる。その結果、ＮＭＯＳ
トランジスタＮＴ1421，ＮＴ1422が非導通状態に保持さ
れてインバータＩＮＶ2401の出力ラインの電位が電源電
圧ＶCCレベルになり、これにより書き込みが終了したも
のと判定する。一方、書き込みが十分でないセルがある
場合には、各ラッチ回路Ｑ１４１，Ｑ１４２の第１の記
憶ノードＮ１４１ａ，１４２ａのいずれか、あるいは全
てが接地レベルになり、第２の記憶ノードＮ１４１ｂ，
１４２ｂが電源電圧ＶCCレベルになる。その結果、ＮＭ
ＯＳトランジスタＮＴ1421またはＮＴ1422、あるいは両
トランジスタが導通状態に保持されてインバータＩＮＶ
1401の出力ラインの電位が接地レベルになり、これによ
り書き込みが不十分なセルがあるものと判定する。
【００７１】ここで、２値／多値兼用ラッチおよびセン
スアンプ回路１１４の読み出しおよび書き込み（プログ
ラム）時の動作の一例について、図７、図８、図９、図
１０に関連付けて説明する。図７は４値の読み出し時の
タイミングチャートを示し、図８は４値の書き込み（プ
ログラム）時のタイミングチャートを示している。ま
た、図９は２値の読み出し時のタイミングチャートを示
し、図１０は２値の書き込み（プログラム）時のタイミ
ングチャートを示している。なお、図８からわかるよう
に、本例の４値の書き込みは３ステップで行い、本来は
各ステップでページ単位に書き込みを行うすべてのセル
が書き込み十分と判断された段階で次のステップに移行
する。しかし、本発明はこの書き込み方法に限定される
ものではない。
【００７２】まず、４値のデータの読み出しあるいは書
き込みを行う場合には、ＬＰモード信号信号ＳＬＰがア
クティブのハイレベルで入力され、ＳＰモード信号ＳＳ
Ｐはローレベルの入力される（図７および図８には図示
せず）。これにより、ＮＭＯＳトランジスタＮＴ1416，
ＮＴ1417が導通状態となり、ＮＭＯＳトランジスタＮＴ
1418は非導通状態に保持され、ノードＳＡ１とＳＡ２と
が電気的に接続され、ノードＳＡ１の電位はＮＭＯＳト
ランジスタＮＴ1408のゲート電極へはＮＭＯＳトランジ
スタＮＴ1418を介して直接伝達されない。
【００７３】４値の読み出し動作について説明する。ま
ず、リセット信号ＲＳＴと信号ＰＧＭ１，ＰＧＭ２がハ
イレベルに設定される。これにより、ラッチ回路Ｑ１４
１，Ｑ１４２の第１の記憶ノードＮ１４１ａ，Ｎ１４２
ａが接地レベルに引き込まれる。その結果、ラッチ回路
Ｑ１４１，Ｑ１４２がクリアされる。次に、ワード線電
圧をたとえば２．４Ｖとして読み出しが行われる。しき
い値電圧Ｖｔｈがワード線電圧（２．４Ｖ）より高けれ
ばセル電流が流れないことによりビット線電圧はプリチ
ャージ電圧を保持し、ハイがセンスされる。一方、しき
い値電圧Ｖｔｈがワード線電圧（２．４Ｖ）より低けれ
ばセル電流が流れることによりビット線電圧は降下し、
ローがセンスされる。次に、たとえばワード線電圧１．
２Ｖで読み出しが行われ、最後にワード線電圧０Ｖで読
み出しが行われる。そして、３回読み出しを行って２ビ
ットのデータとしたあとＩＯに出力する。
【００７４】具体的にはセルデータが”００”の場合、
全てのワード線で電流が流れないため、バスＩＯi+1 ，
ＩＯi には（１，１）が出力される。まず、ワード線電
圧を２．４Ｖにして読むとき、ラッチ信号φＬＡＴ１が
ハイレベルに設定される。このとき、セル電流が流れな
いことによりビット線はハイレベルに保たれるためＮＭ
ＯＳトランジスタＮＴ1408が導通状態に保たれ、ラッチ
回路Ｑ１４２がクリアされていることによりラッチ回路
Ｑ１４２の第２の記憶ノードＮ１４２ｂがハイレベルに
保たれるためＮＭＯＳトランジスタＮＴ1411が導通状態
に保たれる。したがって、ＮＭＯＳトランジスタＮＴ14
08，ＮＴ1411，ＮＴ1412が導通状態に保持され、ラッチ
回路Ｑ１４１の第２の記憶ノードＮ１４１ｂが接地レベ
ルに引き込まれ、ラッチ回路Ｑ１４１の第１の記憶ノー
ドＮ１４１ａはハイレベルに遷移する。次に、たとえば
ワード線電圧を１．２Ｖにして読むとき、ラッチ信号φ
ＬＡＴ３がハイベルに設定される。この時、セル電流が
流れないことによりビット線はハイレベルに保たれるた
めＮＭＯＳトランジスタＮＴ1413が導通状態に保たれ、
ラッチ回路Ｑ１４２の第２の記憶ノードＮ１４２ｂが接
地レベルに引き込まれ、ラッチ回路Ｑ１４２の第１の記
憶ノードＮ１４２ａはハイレベルに遷移する。最後にワ
−ド線電圧を０Ｖにして読むとき、ラッチ信号φＬＡＴ
１がハイレベルに設定される。この時、セル電流が流れ
ないことによりビット線はハイレベルに保たれるためＮ
ＭＯＳトランジスタＮＴ1408が導通状態に保たれるが、
ラッチ回路Ｑ１４２の第２の記憶ノードＮ１４２ｂがロ
ーレベルのためＮＭＯＳトランジスタＮＴ1411が非導通
状態となり、ラッチ回路Ｑ１４１の第１の記憶ノードＮ
１４１ａはハイレベルを保持する。
【００７５】セルデータが”０１”の場合、所定のワー
ド線電圧の場合のみ電流が流れ、バスＩＯi+1 ，ＩＯi
には（１，０）が出力される。まず、ワード線電圧を
２．４Ｖにして読むとき、ラッチ信号φＬＡＴ１がハイ
レベルに設定される。このとき、セル電流が流れること
によりビット線はローレベルに保たれるためＮＭＯＳト
ランジスタＮＴ1408が非導通状態に保たれ、ラッチ回路
Ｑ１４１の第１の記憶ノードＮ１４１ａはローレベルを
保持する。次にワード線電圧を１．２Ｖにして読むと
き、ラッチ信号φＬＡＴ３がハイレベルに設定される。
この時、セル電流が流れないことによりビット線はハイ
レベルに保たれるためＮＭＯＳトランジスタＮＴ1413が
導通状態に保たれ、ラッチ回路Ｑ１４２の第２の記憶ノ
ードＮ１４２ｂが接地レベルに引き込まれ、ラッチ回路
Ｑ１４２の第１の記憶ノードＮ１４２ａはハイレベルに
遷移する。最後にワード線電圧を０Ｖにして読むとき、
ラッチ信号φＬＡＴ１がハイレベルに設定される。この
時、セル電流が流れないことによりビット線はハイレベ
ルに保たれるためＮＭＯＳトランジスタＮＴ1408が導通
状態に保たれるが、ラッチ回路Ｑ１４２の第２の記憶ノ
ードＮ１４２ｂがローレベルのためＮＭＯＳトランジス
タＮＴ1411が非導通状態となり、ラッチ回路Ｑ１４１の
第１の記憶ノードＮ１４１ａはローレベルを保持する。
セルデータが”１０”，”１１”の場合も同様にして各
々バスＩＯi+1 ，ＩＯi には（０，１）、（０，０）が
読み出される。
【００７６】次に、書き込み動作について説明する。図
６の回路においては、まず、ラッチ回路Ｑ１４１に格納
されているデータによって書き込みが行われ、次にラッ
チ回路Ｑ１４２、最後に再びラッチ回路Ｑ１４１のデー
タによって書き込みが行われる。書き込みデータが（Ｑ
２，Ｑ１）＝（１，０）の場合はラッチ回路Ｑ１４１は
書き込み十分となると“０”から“１”に反転するが、
（Ｑ２，Ｑ１）＝（０，０）の場合はラッチ回路Ｑ１４
１は３ステップ目の書き込みデータとしても使用する必
要があるため第１ステップで書き込み十分となっても
“０”から“１”に反転しない（できない）。
【００７７】各ステップでの書き込み終了判定は、ラッ
チされているデータが全て“１”となった段階でそのス
テップの書き込み終了と判定する。書き込みデータ（Ｑ
２，Ｑ１）＝（０，０）のセルは、第１ステップでのラ
ッチ回路Ｑ１４１の反転は起こらないからワイヤードＯ
Ｒによる終了判定は行われない。
【００７８】２値のデータの読み出しあるいは書き込み
を行う場合には、ＳＰモード信号ＳＳＰがアクティブの
ハイレベルで入力され、ＬＰモード信号ＳＬＰはローレ
ベルで入力される（図７および図８には図示せず）。こ
れにより、ＮＭＯＳトランジスタＮＴ1418は導通状態に
保持され、ＮＭＯＳトランジスタＮＴ1416，ＮＴ1417が
非導通状態となり、ノードＳＡ１とＳＡ２とが電気的に
非接続状態となる。そして、ノードＳＡ１の電位はＮＭ
ＯＳトランジスタＮＴ1408のゲート電極へはＮＭＯＳト
ランジスタＮＴ1418を介して直接伝達される。また、Ａ
ｉ”／“／Ａｉ”が全選択（ともにＶCC）、“ＩＨＢ
１”、“ＩＨＢ２”がともにＧＮＤに固定されることに
より、ビット線とデータラッチがが１対１の関係になり
２値動作が可能となる。ここでは、２値時の読み出しお
よび書き込みの詳細な説明は省略する。
【００７９】また、読出／ベリファイの制御は信号φＬ
ＡＴ３をハイレベルに設定することによりノードＳＡ２
の電位がラッチ回路Ｑ１４２に反映され、信号φＬＡＴ
１、φＬＡＴ２を同時にハイレベルに設定することによ
りＮＭＯＳトランジスタＮＴ1411，ＮＭＯＳトランジス
タＮＴ1409のどちらかが導通状態になり、ノードＳＡ１
の電位がラッチ回路Ｑ１４１に反映される。
【００８０】以上のようにして、たとえば本実施形態の
不揮発性半導体記憶装置がＩＣメモリカードに適用され
た場合には、ＩＣメモリカードの仕様を変えないで２値
フラッシュメモリと置き換え可能な多値フラッシュメモ
リが実現される。
【００８１】コントローラ１２は、たとえばホスト機器
２０から送信されるＬＰ／ＳＰモードに切り換えるため
のモード切換信号Ｓ２０を受けて、ＬＰモードまたはＳ
Ｐモードに応じた制御信号Ｓ１２ａ〜Ｓ１２ｄをフラッ
シュメモリチップ１２ａ〜２１２ｄに出力して、ホスト
機器２０と各フラッシュメモリチップ１２ａ〜１２ｄと
のデータの授受、すなわち書き込み（および消去）動作
または読み出し動作の制御を行う。また、コントローラ
１２は、ホスト機器２０に対して現在ＩＣメモリカード
１０がＬＰ／ＳＰのいずれのモードに設定されているか
を知らせるためのモード識別信号Ｓ１２を出力する。
【００８２】ＬＰ／ＳＰモード切換信号Ｓ２０は、ホス
ト機器２０が両者のモードに対応していれば、ホスト機
器２０の使用者が随時にコマンドとしてＩＣメモリカー
ド１０へ送ることができる。また、ホスト機器２０がど
ちらかのモードに限定されていれば、自動的にホスト機
器２０からＩＣメモリカード１０へモード切換信号Ｓ２
０が出され特定のモードでのみ使用される。そして、Ｉ
Ｃメモリカード１０からは、モード識別信号Ｓ１２がホ
スト機器へ出されることにより、ホスト機器２０はその
モードに応じたデータの処理（読み出し動作等）を行
う。また、コントローラ１２は、データ読み出し時に
は、多値フラッシュメモリの多値レベル数を制御する制
御信号Ｓ１２ａ〜１２ｄにより２値／多値のデータラッ
チの切り換えやページサイズを常に一定する処理を行
う。
【００８３】そして、コントローラ１２は、ＩＣメモリ
カード１０へ設定されたモードは、ＩＣメモリカードの
いずれかの個所に記憶されていなければならないが、こ
のモードデータの記憶は、たとえば図１１（ａ）〜
（ｃ）に示すような方法で行われる。
【００８４】図１１（ａ）に示す方法は、フラッシュメ
モリの書き込み／読み出し単位であるページ単位毎にモ
ードを記憶する方法である。具体的には、ページ内のス
ペア（管理）領域（ＮＡＮＤ型フラッシュメモリでは予
備（冗長）領域）１１１ｂの１バイトがこの記憶にあて
られる。
【００８５】図１１（ｂ）に示す方法は、フラッシュメ
モリの特定領域（ブロック）にモードデータを集中して
記憶する方法である。
【００８６】図１１（ｃ）に示す方法は、ＥＥＰＲＯＭ
等の不揮発性メモリをコントローラ１２にオンチップさ
せて、このＥＥＰＲＯＭ上に設定モードを記憶する方法
である。この記憶されるモードデータは、ＩＣメモリカ
ード１０全体のモードデータ、あるいはフラッシュメモ
リの最小単位（ブロック）毎のモードデータが集中的に
記憶される。なお、ＥＥＰＲＯＭ等の不揮発性メモリは
コントローラ１２と別チップ構成とすることも可能であ
る。
【００８７】以上の方法をとることにより、ＩＣメモリ
カード１０には、図３を参照して説明したように、ＬＰ
／ＳＰモード混在とすることが可能である。また、コン
トローラ１２は、記録容量を変更した際に、多値レベル
数を変更してもページサイズが一定に保たれるように、
多値レベル数を低くした場合には、多値レベル数が高い
ときにアクセス（書き込み／読み出し）される複数行分
を１ページとするように制御する。具体的には、コント
ローラ１２は、たとえば、４値を２値とした場合は、４
値でアクセスされる２行分を２値での１ページとするよ
うに制御する。
【００８８】次に、図１に示すシステムの動作を説明す
る。ＩＣメモリカード１０がホスト機器２０に対してセ
ットされると、たとえばＩＣメモリカード１０のコント
ローラ１２から、図１１に示すような方法によって記憶
されているモードデータが読み出されて、設定されてい
るモードを示すモード識別信号Ｓ１２がホスト機器２０
に出力される。
【００８９】ホスト機器２０側からは、たとえばモード
識別信号Ｓ１２を受けて、ホスト機器２０の使用者が所
望するＬＰモードまたはＳＰモードでデータの記録を行
うように、モード切換信号Ｓ２０がＩＣメモリカード１
０に送出される。また、モード切換信号Ｓ２０によっ
て、ＩＣメモリカード１０の全体あるいは一部をＬＰ／
ＳＰモードで使用するか否かの指示も行われる。そし
て、モード切換信号Ｓ２０を受けたＩＣメモリカード１
０では、コントローラ１２の制御の下、所定の方法によ
りモードデータの記録が行われる。
【００９０】なお、ＬＰ／ＳＰモード切換信号Ｓ２０
は、ホスト機器２０が両者のモードに対応していれば、
ホスト機器２０の使用者によって、随時にコマンドとし
てＩＣメモリカード１０へ送られる。また、ホスト機器
２０がどちらかのモードに限定されていれば、自動的に
ホスト機器２０からＩＣメモリカード１０へモード切換
信号Ｓ２０が出され特定のモードでのみ使用される。
【００９１】そして、ＩＣメモリカード１０において
は、モード識別信号Ｓ１２で指定されたモードに応じた
データの処理（読み出し動作等）が行われる。ＬＰ／Ｓ
Ｐモードに応じた各フラッシュメモリチップ１１ａ〜１
１ｄにおける書き込み、読み出し動作は、既に図４〜図
１０に関連付けて説明したように行われる（ここではそ
の詳細な説明は省略する）。
【００９２】以上説明したように、本実施形態によれ
ば、ＩＣメモリカード１０全体、あるいは部分毎に最大
記憶容量を変化させることができ、書き込み／読み出し
速度が速いあるいは繰り返し書き換え保証回数が要求さ
れる用途では最大記憶容量が小さいモードとし、一方書
き込み／読み出し速度が遅いあるいは繰り返し書き換え
保証回数が要求されない用途では最大記憶容量が大きい
モードとするように構成したので、同一のＩＣメモリカ
ード１０が用途によって使用方法の変更が可能となる利
点がある。
【００９３】なお、本実施形態では、モードの切り換え
をホスト機器２０とのコマンドの授受で行うように構成
したが、ＩＣメモリカード１０全体でＬＰモードまたは
ＳＰモードで使用する目的のみの場合には、たとえば図
１２に示すような方法を用いて、カード外形の一部に特
徴つけることにより、ＬＰモード専用カードあるいはＳ
Ｐモード専用カードとすることも可能である。この場合
には、ホスト機器２０は、ＩＣメモリカード１０から送
出されるモード識別信号Ｓ１２に基づいてモード識別を
行うのではなく、ＩＣメモリカード１０に対してモード
識別を行う。
【００９４】図１２（ａ）に示す方法は、ＩＣメモリカ
ード１０の周辺部にスライドスイッチ１０ａを設け、こ
のスライドスイッチ１０ａに位置で、ＬＰモード専用カ
ードであるかＳＰモード専用カードであるかを識別する
方法である。
【００９５】図１２（ｂ）に示す方法は、ＩＣメモリカ
ード１０の周辺部に穴やくぼみ１０ｂを設け、この穴や
くぼみ１０ｂの位置や有無でＬＰモード専用カードであ
るかＳＰモード専用カードであるかを識別する方法であ
る。
【００９６】図１２（ｃ）に示す方法は、ＩＣメモリカ
ード１０の周辺部に切り欠き１０ｃを設け、この切り欠
き１０ｃの位置や有無でＬＰモード専用カードであるか
ＳＰモード専用カードであるかを識別する方法である。
【００９７】図１２（ｄ）に示す方法は、ＩＣメモリカ
ード１０の周辺部に電気的なオン／オフスイッチ１０ｄ
を設け、このオン・オフスイッチ１０ｄの設定に応じた
オン／オフ信号により、ＬＰモード専用カードであるか
ＳＰモード専用カードであるかを識別する方法である。
【００９８】また、ＬＰモードでの繰り返し書き換え回
数はＳＰモードよりも少なく、ＬＰモードでの書き換え
保証回数（たとえば１００００回）を越えた場合には、
その後はＳＰモードのみで使用する機能を持たせること
も可能である。具体的には、ＩＣメモリカード１０のコ
ントローラ１２のオンチップあるいは別のチップに書き
換え回数用のカウンタを設け、このカウント値があらか
じめ設定したＬＰモードでの保証値を越えた場合には、
それ以降はＳＰモードにて使用する。
【００９９】図１３は、この書き換え保証回数に基づく
ＬＰ／ＳＰモード切り換え処理を示すフローチャートで
ある。この例では、消去命令を受けて切り換え判定処理
を行う例である。
【０１００】図１３の例出は、当初は記憶容量の大きい
ＬＰモードで使用し（Ｓ１）、ホスト機器２０からの消
去命令を受けて、カウンタのカウント値がコントローラ
１２により読み取られる（Ｓ２，Ｓ３）。
【０１０１】コントローラ１２においては、読み取った
カウント値があらかじめ設定されている書き換え保証回
数を越えているか否かの判別が行われる（Ｓ４）。ステ
ップＳ４において、カウント値が書き換え保証回数を越
えていないと判別した場合には、フラッシュメモリチッ
プに対する消去動作が行われ（Ｓ５）、カウンタが＋１
だけインククリメントされ（Ｓ６）、次の動作へ移行す
る（Ｓ７）。
【０１０２】一方、ステップＳ４において、カウント値
が書き換え保証回数を越えていると判別した場合には、
今後ＳＰモードでしか書き込みができないことを、ホス
ト機器２０側へ警告信号を送出するとともに、消去する
か否かを問う（Ｓ８）。
【０１０３】ステップＳ８において、消去を行う場合に
は消去動作を行って、消去したブロックをＳＰモードに
固定して、次の動作に移行する（Ｓ９〜Ｓ１１）。一
方、ステップＳ８において、消去を行わないには消去動
作を行わないで、次の動作に移行する（Ｓ１２，Ｓ１
３）。
【０１０４】このように、ＬＰモードでの繰り返し書き
換え回数はＳＰモードよりも少なく、ＬＰモードでの書
き換え保証回数を越えた場合には、その後はＳＰモード
のみで使用する機能を持たせることにより、用途に応じ
て使用方法を変更できるとともに、信頼性の高いＩＣメ
モリカードを実現できる利点がある。
【０１０５】なお、カウンタは、書き込み／消去単位で
あるブロック毎にモード設定を行う場合には、ブロック
毎に設けられる。
【０１０６】以上の説明では、いわゆるＡＶ(Audio Vid
eo) 機器に用いられるＬＰ／ＳＰモードを例に説明した
が、本発明が他の機器や他のモードに対しても適用可能
であることは勿論である。たとえばＬＰ／ＳＰの２つの
モードを切り換えるだけでなく、３つ以上のモード切り
換えも可能である。具体的には、フラッシュメモリが３
ビット（８値）の場合、第１モードが３ビット（８値）
／セルで使用、第２モードが２ビット（４値）／セルで
使用、第３モードが１ビット（２値）／セルで使用、で
あるように構成することも可能である。また、ＩＣメモ
リカード以外にも適用可能であることはいうまでもな
い。
【０１０７】
【発明の効果】以上説明したように、本発明によれば、
目的用途によって使用方法の変更が可能となる利点があ
る。また、多値レベル数の高いモードでの書き換え保証
回数を越えた場合には、さらに多値レベル数の低いモー
ドで使用することができ、用途に応じて使用方法を変更
できるとともに、信頼性の向上を図れる。さらに、同一
のＩＣメモリカードでカード外形の一部の変更によりモ
ードを固定した商品設定ができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置を用いた
ＩＣメモリカード（フラッシュメモリカード）システム
の一実施形態を示すブロック構成図である。
【図２】ＩＣメモリカードのデータ記憶領域の全体をＬ
ＰモードまたはＳＰモードに設定する態様を説明するた
めの図である。
【図３】ＩＣメモリカードの記憶領域の部分毎にＬＰモ
ードまたはＳＰモードに設定する態様を説明するための
図である。
【図４】本発明に係るフラッシュメモリチップの構成例
を示すブロック図である。
【図５】図４のメモリアレイおよびメインデコーダの具
体的な構成例を示す回路図である。
【図６】２値／多値兼用ラッチおよびセンスアンプ回路
の具体的な構成例を示す回路図である。
【図７】図６の回路の４値読み出し時の動作を説明する
ためのタイミングチャートである。
【図８】図６の回路の４値プログラム時の動作を説明す
るためのタイミングチャートである。
【図９】図６の回路の２値読み出し時の動作を説明する
ためのタイミングチャートである。
【図１０】図６の回路の２値プログラム時の動作を説明
するためのタイミングチャートである。
【図１１】モードデータの記録方法を説明するための図
である。
【図１２】カード外形の一部に特徴つけることにより、
ＬＰモード専用カードあるいはＳＰモード専用カードと
する方法を説明するための図である。
【図１３】この書き換え保証回数に基づくＬＰ／ＳＰモ
ード切り換え処理を示すフローチャートである。
【符号の説明】
１０…ＩＣメモリカード、１１ａ〜１１ｄ…フラッシュ
メモリチップ、１２…コントローラ、２０…ホスト機
器、１１１…メモリアレイ、１１１ａ…データ領域用、
１１１ｂ…スペア領域、１１２…メインデコーダ、１１
３…サブデコーダ、１１４…２値／多値兼用ラッチおよ
びセンスアンプ回路（ＬＳ）。

Claims (31)

    【特許請求の範囲】
  1. 【請求項１】 ２値または３値以上の多値データを記録
    可能なメモリセルトランジスタが複数配列されたメモリ
    アレイ領域を有する不揮発性半導体記憶装置であって、 上記メモリアレイ領域の少なくとも一部の領域の記録容
    量を変更して記録可能な手段を有する不揮発性半導体記
    憶装置。
  2. 【請求項２】 上記記録容量を変更可能な手段は、外部
    信号に応じて記録容量の変更を行う請求項１記載の不揮
    発性半導体記憶装置。
  3. 【請求項３】 ２値または３値以上の多値データを記録
    可能なメモリセルトランジスタが複数配列されたメモリ
    アレイ領域を有する不揮発性半導体記憶装置であって、 上記メモリアレイ領域の少なくとも一部の領域の記録す
    べき多値レベル数を変更して記録容量を変更し、記録可
    能な手段を有する不揮発性半導体記憶装置。
  4. 【請求項４】 上記多値レベル数を変更可能な手段は、
    外部からの動作モード信号に応じて多値レベル数の変更
    を行う請求項３記載の不揮発性半導体記憶装置。
  5. 【請求項５】 上記動作モードは、記録容量が大きい第
    １のモードと、記憶容量が小さい第２のモードであり、 上記多値レベル数を変更可能な手段は、第１のモード時
    の多値レベル数を第２の多値レベル数より高く設定する
    請求項３記載の不揮発性半導体記憶装置。
  6. 【請求項６】 上記多値レベル数を変更可能な手段は、
    外部からの動作モード信号に応じて最大記録容量を変更
    可能であり、当該最大記録容量に応じて多値レベル数を
    変更する請求項３記載の不揮発性半導体記憶装置。
  7. 【請求項７】 上記多値レベル数を変更可能な手段は、
    記録領域の部分毎に記録容量の変更を行う場合には、書
    き込み／消去単位であるブロック毎に当該変更を行う請
    求項３記載の不揮発性半導体記憶装置。
  8. 【請求項８】 ページ単位でデータの書き込み、読み出
    しを行う請求項３記載の不揮発性半導体記憶装置。
  9. 【請求項９】 多値レベル数を変更してもページサイズ
    が一定に保たれるように、多値レベル数を低くした場合
    には、多値レベル数が高いときにアクセスされる複数行
    分を１ページとする手段を有する請求項８記載の不揮発
    性半導体記憶装置。
  10. 【請求項１０】 複数の動作モードのうちの少なくとも
    一つの記録容量のモードにおいて、そのモードでの書き
    込み／消去の繰り返し回数をカウントするカウンタを有
    する請求項３記載の不揮発性半導体記憶装置。
  11. 【請求項１１】 上記多値レベル数を変更可能な手段
    は、記録領域の部分毎に記録容量の変更を行う場合に
    は、書き込み／消去単位であるブロック毎に当該変更を
    行い、 かつ、ブロック毎に、複数の動作モードのうちの少なく
    とも一つの記録容量のモードにおいて、そのモードでの
    書き込み／消去の繰り返し回数をカウントするカウンタ
    を有する請求項３記載の不揮発性半導体記憶装置。
  12. 【請求項１２】 上記多値レベル数を変更可能な手段
    は、上記カウンタが、そのモードでの繰り返し書き換え
    保証回数を越えた場合には、記録領域の少なくとも一部
    の最大記録容量が小さくなるように多値レベル数を低く
    設定変更する請求項１０記載の不揮発性半導体記憶装
    置。
  13. 【請求項１３】 上記多値レベル数を変更可能な手段
    は、上記カウンタが、そのモードでの繰り返し書き換え
    保証回数を越えた場合には、記録領域の少なくも一部の
    最大記録容量を小さくなるように多値レベル数を低く設
    定変更する請求項１１記載の不揮発性半導体記憶装置。
  14. 【請求項１４】 最大記録容量を小さくなるように多値
    レベル数を低く設定変更した場合、外部にその変更があ
    った旨を知らせる手段を有する請求項１１記載の不揮発
    性半導体記憶装置。
  15. 【請求項１５】 最大記録容量を小さくなるように多値
    レベル数を低く設定変更した場合、外部にその変更があ
    った旨を知らせる手段を有する請求項１３記載の不揮発
    性半導体記憶装置。
  16. 【請求項１６】 外部装置との間でデータの記録／再生
    が可能なＩＣメモリカードであって、 ２値または３値以上の多値データを記録可能なメモリセ
    ルトランジスタが複数配列されたメモリアレイ領域と、
    上記メモリアレイ領域の少なくとも一部の領域の記録容
    量を変更して記録可能な手段とを備えた不揮発性半導体
    記憶装置を有するＩＣメモリカード。
  17. 【請求項１７】 上記記録容量を変更可能な手段は、外
    部信号に応じて記録容量の変更を行う請求項１６記載の
    ＩＣメモリカード。
  18. 【請求項１８】 カードに記録容量を設定するための特
    徴部が形成され、上記外部装置は、上記カードの特徴部
    に応じて記録容量を識別し、上記記録容量を変更可能な
    手段は、外部装置からの信号に応じて記録容量の変更を
    行う請求項１６記載のＩＣメモリカード。
  19. 【請求項１９】 外部装置との間でデータの記録／再生
    が可能なＩＣメモリカードであって、 ２値または３値以上の多値データを記録可能なメモリセ
    ルトランジスタが複数配列されたメモリアレイ領域と、
    上記メモリアレイ領域の少なくとも一部の領域の記録す
    べき多値レベル数を変更して記録容量を変更し、記録可
    能な手段とを備えた不揮発性半導体記憶装置を有するＩ
    Ｃメモリカード。
  20. 【請求項２０】 上記記録容量を変更可能な手段は、外
    部信号に応じて記録容量の変更を行う請求項１９記載の
    ＩＣメモリカード。
  21. 【請求項２１】 上記動作モードは、記録容量が大きい
    第１のモードと、記録容量が小さい第２のモードであ
    り、 上記多値レベル数を変更可能な手段は、第１のモード時
    の多値レベル数を第２の多値レベル数より高く設定する
    請求項１９記載の不揮発性半導体記憶装置。
  22. 【請求項２２】 カードに記録容量を設定するための特
    徴部が形成され、 上記外部装置は、上記カードの特徴部に応じて記録容量
    を識別し、 上記記録容量を変更可能な手段は、外部装置からの信号
    に応じて記録容量の変更を行う請求項１９記載のＩＣメ
    モリカード。
  23. 【請求項２３】 上記多値レベル数を変更可能な手段
    は、記録領域の部分毎に記録容量の変更を行う場合に
    は、書き込み／消去単位であるブロック毎に当該変更を
    行う請求項１９記載のＩＣメモリカード。
  24. 【請求項２４】 ページ単位でデータの書き込み、読み
    出しを行う請求項１９記載のＩＣメモリカード。
  25. 【請求項２５】 多値レベル数を変更してもページサイ
    ズが一定に保たれるように、多値レベル数を低くした場
    合には、多値レベル数が高いときにアクセスされる複数
    行分を１ページとする手段を有する請求項２４記載のＩ
    Ｃメモリカード。
  26. 【請求項２６】 複数の動作モードのうちの少なくとも
    一つの記録容量のモードにおいて、そのモードでの書き
    込み／消去の繰り返し回数をカウントするカウンタを有
    する請求項１９記載の不揮発性半導体記憶装置。
  27. 【請求項２７】 上記多値レベル数を変更可能な手段
    は、記録領域の部分毎に記録容量の変更を行う場合に
    は、書き込み／消去単位であるブロック毎に当該変更を
    行い、 かつ、ブロック毎に、複数の動作モードのうちの少なく
    とも一つの記録容量のモードにおいて、そのモードでの
    書き込み／消去の繰り返し回数をカウントするカウンタ
    を有する請求項１９記載のＩＣメモリカード。
  28. 【請求項２８】 上記多値レベル数を変更可能な手段
    は、上記カウンタが、そのモードでの繰り返し書き換え
    保証回数を越えた場合には、記録領域の少なくとも一部
    の最大記録容量が小さくなるように多値レベル数を低く
    設定変更する請求項２６記載のＩＣメモリカード。
  29. 【請求項２９】 上記多値レベル数を変更可能な手段
    は、上記カウンタが、そのモードでの繰り返し書き換え
    保証回数を越えた場合には、記録領域の少なくも一部の
    最大記録容量を小さくなるように多値レベル数を低く設
    定変更する請求項２７記載のＩＣメモリカード。
  30. 【請求項３０】 最大記録容量を小さくなるように多値
    レベル数を低く設定変更した場合、外部にその変更があ
    った旨を知らせる手段を有する請求項２８記載のＩＣメ
    モリカード。
  31. 【請求項３１】 最大記録容量を小さくなるように多値
    レベル数を低く設定変更した場合、外部にその変更があ
    った旨を知らせる手段を有する請求項２９記載のＩＣメ
    モリカード。
JP34536597A 1997-12-15 1997-12-15 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード Pending JPH11176178A (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP34536597A JPH11176178A (ja) 1997-12-15 1997-12-15 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード
TW087120536A TW409425B (en) 1997-12-15 1998-12-10 Nonvolatile semiconductor memory device and IC memory card using same
US09/210,615 US6075723A (en) 1997-12-15 1998-12-14 Nonvolatile semiconductor memory device and IC memory card using same
KR1019980054985A KR19990063059A (ko) 1997-12-15 1998-12-15 불휘발성 반도체 기억장치 및 이를 사용한 ic 메모리 카드

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34536597A JPH11176178A (ja) 1997-12-15 1997-12-15 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード

Publications (1)

Publication Number Publication Date
JPH11176178A true JPH11176178A (ja) 1999-07-02

Family

ID=18376112

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34536597A Pending JPH11176178A (ja) 1997-12-15 1997-12-15 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード

Country Status (4)

Country Link
US (1) US6075723A (ja)
JP (1) JPH11176178A (ja)
KR (1) KR19990063059A (ja)
TW (1) TW409425B (ja)

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7177196B2 (en) 1999-09-28 2007-02-13 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
KR100801179B1 (ko) 2006-08-16 2008-02-05 (주) 라모스테크놀러지 불량 플래시 메모리를 재활용할 수 있는 플래시 메모리장치
JP2008506189A (ja) * 2004-07-06 2008-02-28 サンディスク コーポレイション 多目的不揮発性メモリカード
JP2008108299A (ja) * 2006-10-23 2008-05-08 Toshiba Corp 不揮発性半導体メモリ、及びメモリカード
JP2008310793A (ja) * 2007-05-14 2008-12-25 Buffalo Inc 記憶装置
KR100875978B1 (ko) 2007-02-06 2008-12-26 삼성전자주식회사 메모리 카드 및 그것을 포함한 메모리 시스템
JP2009015978A (ja) * 2007-07-05 2009-01-22 Toshiba Corp 半導体記憶装置及びメモリシステム
JP2009064394A (ja) * 2007-09-10 2009-03-26 Ricoh Co Ltd アクセス制御装置、アクセス制御方法、アクセス制御プログラム、記録媒体、記憶装置および画像処理装置
JP2009064468A (ja) * 2008-12-12 2009-03-26 Renesas Technology Corp 不揮発性半導体記憶装置およびデータ記憶システム
JP2009129477A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 不揮発性半導体記憶装置
JP2009537935A (ja) * 2006-05-15 2009-10-29 アップル インコーポレイテッド 多値データ記憶セルの保守動作
KR100926195B1 (ko) * 2006-11-14 2009-11-09 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
US7668015B2 (en) 2007-02-08 2010-02-23 Samsung Electronics Co., Ltd. Nonvolatile memory devices capable of reducing data programming time and methods of driving the same
JP2010534889A (ja) * 2007-07-26 2010-11-11 マイクロン テクノロジー， インク． コントローラの性能要件に基づくプログラミング
EP2312448A2 (en) 2009-10-19 2011-04-20 Sony Corporation Storage device and data communication system
JP2011522350A (ja) * 2008-05-28 2011-07-28 マイクロン テクノロジー， インク． ハイブリッドメモリ管理
JP2013196161A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体記憶装置の制御方法
US8964469B2 (en) 2006-05-15 2015-02-24 Apple Inc. Off-die charge pump that supplies multiple flash devices
JP2015156251A (ja) * 2007-02-16 2015-08-27 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． ダイナミックマルチモード動作を有する不揮発性メモリ
WO2017090176A1 (ja) * 2015-11-27 2017-06-01 株式会社日立製作所 ストレージシステム
JP2018063624A (ja) * 2016-10-14 2018-04-19 京セラドキュメントソリューションズ株式会社 メモリーシステム及び画像形成装置
WO2018154669A1 (ja) * 2017-02-23 2018-08-30 株式会社日立製作所 ストレージシステム

Families Citing this family (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5673218A (en) 1996-03-05 1997-09-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US6802453B1 (en) * 1997-06-04 2004-10-12 Sony Corporation External storage apparatus and control apparatus thereof, and data transmission reception apparatus
JP2000251483A (ja) * 1999-02-24 2000-09-14 Sanyo Electric Co Ltd １チップマイクロコンピュータとそのデータリフレッシュ方法
JP2001306393A (ja) * 2000-04-20 2001-11-02 Mitsubishi Electric Corp 記憶装置
US6956757B2 (en) * 2000-06-22 2005-10-18 Contour Semiconductor, Inc. Low cost high density rectifier matrix memory
KR100422445B1 (ko) * 2001-06-01 2004-03-12 삼성전자주식회사 선택적 배속동작 모드를 갖는 불휘발성 반도체 메모리 장치
FI20011985A (fi) * 2001-10-12 2003-04-13 Nokia Corp Muistikorttiväline informaation siirtämiseksi sovelluslaitteen muistikorttipaikan ja langattoman päätelaitteen välillä
US7987007B2 (en) * 2002-03-18 2011-07-26 Creative Technology Ltd Memory module with audio playback mode
JP4238580B2 (ja) * 2002-11-15 2009-03-18 ソニー株式会社 データ記憶装置、データ記録システム
US7412581B2 (en) * 2003-10-28 2008-08-12 Renesas Technology America, Inc. Processor for virtual machines and method therefor
US8234421B2 (en) * 2004-04-21 2012-07-31 Stmicroelectronics, Inc. Smart card with selectively allocatable data buffers and associated methods
US7535759B2 (en) * 2004-06-04 2009-05-19 Micron Technology, Inc. Memory system with user configurable density/performance option
JP2007280347A (ja) * 2006-03-14 2007-10-25 Ricoh Co Ltd メモリカード及びメモリカード制御切替方法
TWI421772B (zh) * 2006-03-14 2014-01-01 Ricoh Co Ltd 符合多種標準的記憶卡
US20090100238A1 (en) * 2006-03-14 2009-04-16 Masaharu Adachi Memory card and memory card control changeover method
US7911834B2 (en) 2006-05-15 2011-03-22 Apple Inc. Analog interface for a flash memory die
US7568135B2 (en) 2006-05-15 2009-07-28 Apple Inc. Use of alternative value in cell detection
JP2008257773A (ja) * 2007-04-02 2008-10-23 Toshiba Corp 不揮発性半導体記憶装置、不揮発性半導体記憶装置の制御方法、不揮発性半導体記憶システム、及びメモリカード
KR101379820B1 (ko) * 2007-10-17 2014-04-01 삼성전자주식회사 멀티-비트 프로그래밍 장치와 메모리 데이터 검출 장치
US7813157B2 (en) * 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory
US7898851B2 (en) * 2007-12-19 2011-03-01 Kabushiki Kaisha Toshiba Semiconductor memory device which includes memory cell having charge accumulation layer and control gate
TWI373045B (en) * 2008-01-07 2012-09-21 Phison Electronics Corp Flash memory storage apparatus, flash memory controller and switching method thereof
CN101494086B (zh) * 2008-01-24 2011-12-07 群联电子股份有限公司 快闪存储器储存装置、快闪存储器控制器及其切换方法
US20090225621A1 (en) * 2008-03-05 2009-09-10 Shepard Daniel R Split decoder storage array and methods of forming the same
KR100953065B1 (ko) * 2008-03-14 2010-04-13 주식회사 하이닉스반도체 불휘발성 메모리 소자
WO2009149061A2 (en) * 2008-06-02 2009-12-10 Contour Semiconductor, Inc. Diode decoder array with non-sequential layout and methods of forming the same
US8325556B2 (en) * 2008-10-07 2012-12-04 Contour Semiconductor, Inc. Sequencing decoder circuit
US8995195B2 (en) 2013-02-12 2015-03-31 Sandisk Technologies Inc. Fast-reading NAND flash memory
US9971537B1 (en) * 2016-10-26 2018-05-15 Pure Storage, Inc. Hardware support to track and transition flash LUNs into SLC mode
US11403241B2 (en) 2017-10-02 2022-08-02 Micron Technology, Inc. Communicating data with stacked memory dies
US10725913B2 (en) * 2017-10-02 2020-07-28 Micron Technology, Inc. Variable modulation scheme for memory device access or operation
US10490245B2 (en) 2017-10-02 2019-11-26 Micron Technology, Inc. Memory system that supports dual-mode modulation
US10446198B2 (en) 2017-10-02 2019-10-15 Micron Technology, Inc. Multiple concurrent modulation schemes in a memory system
US10355893B2 (en) 2017-10-02 2019-07-16 Micron Technology, Inc. Multiplexing distinct signals on a single pin of a memory device
JP7128088B2 (ja) 2018-11-02 2022-08-30 キオクシア株式会社 メモリシステム

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1995034075A1 (en) * 1994-06-02 1995-12-14 Intel Corporation Sensing schemes for flash memory with multilevel cells
US5497354A (en) * 1994-06-02 1996-03-05 Intel Corporation Bit map addressing schemes for flash memory
US5594691A (en) * 1995-02-15 1997-01-14 Intel Corporation Address transition detection sensing interface for flash memory having multi-bit cells
US5901299A (en) * 1997-09-19 1999-05-04 International Business Machines Corporation Method and apparatus for transferring data between buses having differing ordering policies

Cited By (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7177196B2 (en) 1999-09-28 2007-02-13 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
US7196932B2 (en) 1999-09-28 2007-03-27 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
US7342825B2 (en) 1999-09-28 2008-03-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
US7969784B2 (en) 1999-09-28 2011-06-28 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
US7394695B2 (en) 1999-09-28 2008-07-01 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
US7864592B2 (en) 1999-09-28 2011-01-04 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory having plural data storage portions for a bit line connected to memory cells
JP2008506189A (ja) * 2004-07-06 2008-02-28 サンディスク コーポレイション 多目的不揮発性メモリカード
KR101283145B1 (ko) * 2006-05-15 2013-07-05 애플 인크. 멀티레벨 데이터 저장 셀용 관리 동작
JP2009537935A (ja) * 2006-05-15 2009-10-29 アップル インコーポレイテッド 多値データ記憶セルの保守動作
US9245616B2 (en) 2006-05-15 2016-01-26 Apple Inc. Dynamic cell state resolution
US8964469B2 (en) 2006-05-15 2015-02-24 Apple Inc. Off-die charge pump that supplies multiple flash devices
US9042170B2 (en) 2006-05-15 2015-05-26 Apple Inc. Off-die charge pump that supplies multiple flash devices
KR100801179B1 (ko) 2006-08-16 2008-02-05 (주) 라모스테크놀러지 불량 플래시 메모리를 재활용할 수 있는 플래시 메모리장치
JP2008108299A (ja) * 2006-10-23 2008-05-08 Toshiba Corp 不揮発性半導体メモリ、及びメモリカード
KR100926195B1 (ko) * 2006-11-14 2009-11-09 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
KR100875978B1 (ko) 2007-02-06 2008-12-26 삼성전자주식회사 메모리 카드 및 그것을 포함한 메모리 시스템
US7970982B2 (en) 2007-02-06 2011-06-28 Samsung Electronics Co., Ltd. Memory card and memory system having the same
US7668015B2 (en) 2007-02-08 2010-02-23 Samsung Electronics Co., Ltd. Nonvolatile memory devices capable of reducing data programming time and methods of driving the same
JP2015156251A (ja) * 2007-02-16 2015-08-27 コンバーサント・インテレクチュアル・プロパティ・マネジメント・インコーポレイテッドＣｏｎｖｅｒｓａｎｔ Ｉｎｔｅｌｌｅｃｔｕａｌ Ｐｒｏｐｅｒｔｙ Ｍａｎａｇｅｍｅｎｔ Ｉｎｃ． ダイナミックマルチモード動作を有する不揮発性メモリ
JP2008310793A (ja) * 2007-05-14 2008-12-25 Buffalo Inc 記憶装置
JP2009015978A (ja) * 2007-07-05 2009-01-22 Toshiba Corp 半導体記憶装置及びメモリシステム
US8098523B2 (en) 2007-07-05 2012-01-17 Kabushiki Kaisha Toshiba Semiconductor memory device with memory cell having charge accumulation layer and control gate and memory system
JP2010534889A (ja) * 2007-07-26 2010-11-11 マイクロン テクノロジー， インク． コントローラの性能要件に基づくプログラミング
JP2009064394A (ja) * 2007-09-10 2009-03-26 Ricoh Co Ltd アクセス制御装置、アクセス制御方法、アクセス制御プログラム、記録媒体、記憶装置および画像処理装置
JP2009129477A (ja) * 2007-11-20 2009-06-11 Toshiba Corp 不揮発性半導体記憶装置
US9390004B2 (en) 2008-05-28 2016-07-12 Round Rock Research, Llc Hybrid memory management
JP2011522350A (ja) * 2008-05-28 2011-07-28 マイクロン テクノロジー， インク． ハイブリッドメモリ管理
US8751733B2 (en) 2008-05-28 2014-06-10 Round Rock Research, Llc Hybrid memory management
JP2009064468A (ja) * 2008-12-12 2009-03-26 Renesas Technology Corp 不揮発性半導体記憶装置およびデータ記憶システム
US8700849B2 (en) 2009-10-19 2014-04-15 Sony Corporation Storage device having capability to transmit stored data to an external apparatus and receive data for storage from the external apparatus based on an instruction from a host apparatus, and data communication system using the same
EP2312448A2 (en) 2009-10-19 2011-04-20 Sony Corporation Storage device and data communication system
JP2013196161A (ja) * 2012-03-16 2013-09-30 Toshiba Corp 半導体記憶装置の制御方法
WO2017090176A1 (ja) * 2015-11-27 2017-06-01 株式会社日立製作所 ストレージシステム
JPWO2017090176A1 (ja) * 2015-11-27 2018-02-15 株式会社日立製作所 ストレージシステム
US10387062B2 (en) 2015-11-27 2019-08-20 Hitachi, Ltd. Storage system with cells changeable between two different level cell modes based on predicted lifetime
JP2018063624A (ja) * 2016-10-14 2018-04-19 京セラドキュメントソリューションズ株式会社 メモリーシステム及び画像形成装置
WO2018154669A1 (ja) * 2017-02-23 2018-08-30 株式会社日立製作所 ストレージシステム
US10684785B2 (en) 2017-02-23 2020-06-16 Hitachi, Ltd. Storage system

Also Published As

Publication number Publication date
US6075723A (en) 2000-06-13
KR19990063059A (ko) 1999-07-26
TW409425B (en) 2000-10-21

Similar Documents

Publication Publication Date Title
US6075723A (en) Nonvolatile semiconductor memory device and IC memory card using same
KR100328405B1 (ko) 어드레스가다중선택되는불휘발성반도체기억장치
JP3703951B2 (ja) 不揮発性半導体メモリ装置
KR100380775B1 (ko) 불휘발성 반도체 메모리 장치
JP4806814B2 (ja) 不揮発性メモリデバイスにおけるマルチレベルプログラミング
KR101014046B1 (ko) Ｎａｎｄ 아키텍쳐 메모리 디바이스들 및 동작
JP3062730B2 (ja) 不揮発性半導体記憶装置および書込み方法
US5982663A (en) Nonvolatile semiconductor memory performing single bit and multi-bit operations
US6046933A (en) Nonvolatile semiconductor memory device and IC memory card using same
US8189390B2 (en) NAND flash architecture with multi-level row decoding
US7495957B2 (en) Nonvolatile memory device having a block erase operation
KR100322470B1 (ko) 고밀도 노어형 플래시 메모리 장치 및 그것의 프로그램 방법
US7184307B2 (en) Flash memory device capable of preventing program disturbance according to partial programming
US8638632B2 (en) Access line management in a memory device
JP2004014043A (ja) 不揮発性半導体メモリ
JP3662725B2 (ja) 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置
JPH10326493A (ja) 複合化フラッシュメモリ装置
KR100666015B1 (ko) 뱅크 구성을 변경할 수 있는 플래시 메모리
JP2007109309A (ja) 不揮発性半導体記憶装置
JPH05282882A (ja) 不揮発性半導体メモリ
JP4521618B2 (ja) 不揮発性メモリ装置
KR100732633B1 (ko) 비연속적인 비트라인 디코딩을 수행하는 플래시 메모리장치
US20230168820A1 (en) Device having page buffer, memory system, and method of operating the same
JP3392839B2 (ja) 不揮発性半導体メモリ
JP3519542B2 (ja) 半導体記憶装置