JP2001306393A - 記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】 フラッシュストレージメディアの大容量化と
転送速度の高速化を得る。 【解決手段】 ２値型フラッシュメモリ２と多値型フラ
ッシュメモリ３１〜３３とをフラッシュメモリ群２００
に混載し、管理データを２値型フラッシュメモリ２に、
ユーザデータを多値型フラッシュメモリ３１〜３３に、
それぞれ格納する。ＣＰＵ４は統合物理アドレスに基づ
いて動作する。その一方、統合物理アドレスに基づい
て、２値／多値セレクタ７、フラッシュインターフェー
ス６の有する２値型フラッシュシーケンサ６ａ及び多値
型フラッシュシーケンサ６ｂが機能し、２値型フラッシ
ュメモリ２と多値型フラッシュメモリ３１〜３３に振り
分けて管理データとユーザデータの授受が行われる。
転送速度の高速化を得る。 【解決手段】 ２値型フラッシュメモリ２と多値型フラ
ッシュメモリ３１〜３３とをフラッシュメモリ群２００
に混載し、管理データを２値型フラッシュメモリ２に、
ユーザデータを多値型フラッシュメモリ３１〜３３に、
それぞれ格納する。ＣＰＵ４は統合物理アドレスに基づ
いて動作する。その一方、統合物理アドレスに基づい
て、２値／多値セレクタ７、フラッシュインターフェー
ス６の有する２値型フラッシュシーケンサ６ａ及び多値
型フラッシュシーケンサ６ｂが機能し、２値型フラッシ
ュメモリ２と多値型フラッシュメモリ３１〜３３に振り
分けて管理データとユーザデータの授受が行われる。
Description
【０００１】
【発明の属する技術分野】この発明は記憶装置に関し、
特に２値の論理を扱う２値型メモリと３値以上の論理値
を扱う多値型メモリとを混載した記憶装置に関する。
特に２値の論理を扱う２値型メモリと３値以上の論理値
を扱う多値型メモリとを混載した記憶装置に関する。
【０００２】
【従来の技術】フラッシュメモリは大容量化に適してお
り、これを記憶素子として備えたフラッシュストレージ
メディアは、情報記憶装置として一般に利用されてい
る。そして情報の多様化に伴って、フラッシュストレー
ジメディアには更なる大容量化と転送速度の高速化とい
う２点が要求されている。
り、これを記憶素子として備えたフラッシュストレージ
メディアは、情報記憶装置として一般に利用されてい
る。そして情報の多様化に伴って、フラッシュストレー
ジメディアには更なる大容量化と転送速度の高速化とい
う２点が要求されている。
【０００３】大容量化の観点からは、扱う論理値が３値
以上である多値型フラッシュメモリの技術が提案されて
いる。図１０はフラッシュメモリの動作を概念的に示す
断面図である。同図（ａ）〜（ｃ）において、例えばｐ
型の半導体基板Ｔの表面にはｎ型のソースＳとドレイン
Ｄが離れて設けられ、両者が挟む領域の上方にはフロー
ティングゲートＦＧと、ゲートＧとが互いに絶縁されて
この順に設けられている。
以上である多値型フラッシュメモリの技術が提案されて
いる。図１０はフラッシュメモリの動作を概念的に示す
断面図である。同図（ａ）〜（ｃ）において、例えばｐ
型の半導体基板Ｔの表面にはｎ型のソースＳとドレイン
Ｄが離れて設けられ、両者が挟む領域の上方にはフロー
ティングゲートＦＧと、ゲートＧとが互いに絶縁されて
この順に設けられている。
【０００４】同図（ａ）は書き込み状態を示しており、
ソースＳとドレインＤの間の半導体基板Ｔの表面からフ
ローティングゲートＦＧへと電子（図中丸囲みのマイナ
ス記号で示している）が取り込まれている。これはゲー
トＧに正電圧を印加することによって行われ、フラッシ
ュメモリが２値型であれば書き込み時の正電圧は１種類
であり、書き込み状態は論理“０”の状態であると設定
される。一方、フラッシュメモリが多値型、例えば４つ
の論理値を扱う場合には、書き込み状態としてゲートＧ
に印加される正電圧が３種類設定され、これらの電圧の
高いものから順に論理“１０”、“００”、“０１”が
対応して設定される。
ソースＳとドレインＤの間の半導体基板Ｔの表面からフ
ローティングゲートＦＧへと電子（図中丸囲みのマイナ
ス記号で示している）が取り込まれている。これはゲー
トＧに正電圧を印加することによって行われ、フラッシ
ュメモリが２値型であれば書き込み時の正電圧は１種類
であり、書き込み状態は論理“０”の状態であると設定
される。一方、フラッシュメモリが多値型、例えば４つ
の論理値を扱う場合には、書き込み状態としてゲートＧ
に印加される正電圧が３種類設定され、これらの電圧の
高いものから順に論理“１０”、“００”、“０１”が
対応して設定される。
【０００５】同図（ｂ）は消去状態を示しており、ソー
スＳとドレインＤの間の半導体基板Ｔの表面へとフロー
ティングゲートＦＧから電子が送り込まれている。これ
はゲートＧに高い負電圧を印加することによって行わ
れ、フラッシュメモリが２値型であるか多値型であるか
によらず負電圧は１種類が採用される。そして２値型フ
ラッシュメモリであれば論理値“１”が、多値型フラッ
シュメモリであれば論理値“１１”が、それぞれ消去状
態に対応して設定される。
スＳとドレインＤの間の半導体基板Ｔの表面へとフロー
ティングゲートＦＧから電子が送り込まれている。これ
はゲートＧに高い負電圧を印加することによって行わ
れ、フラッシュメモリが２値型であるか多値型であるか
によらず負電圧は１種類が採用される。そして２値型フ
ラッシュメモリであれば論理値“１”が、多値型フラッ
シュメモリであれば論理値“１１”が、それぞれ消去状
態に対応して設定される。
【０００６】同図（ｃ）は読み出し状態を示しており、
ソースＳとドレインＤとの間にチャネルが形成されて導
通するのにゲート電圧Ｇに印加すべき電圧が測定され
る。書き込み状態の方が消去状態よりもしきい値が高く
なる。
ソースＳとドレインＤとの間にチャネルが形成されて導
通するのにゲート電圧Ｇに印加すべき電圧が測定され
る。書き込み状態の方が消去状態よりもしきい値が高く
なる。
【０００７】図１１及び図１２は、それぞれ２値型及び
４値型フラッシュメモリについてのしきい値電圧Ｖｔｈ
の分布を示すグラフである。２値型フラッシュメモリで
は、図１１に示されるように、しきい値電圧Ｖｔｈの分
布が一つの値Ｖ０を境界として２つに分かれる。よって
ゲートＧに電圧Ｖ０を印加し、ソースＳとドレインＤ間
に電流が流れるか否かによってそれぞれ論理値として
“１”、“０”の状態が判断される、即ち読み出される
ことになる。
４値型フラッシュメモリについてのしきい値電圧Ｖｔｈ
の分布を示すグラフである。２値型フラッシュメモリで
は、図１１に示されるように、しきい値電圧Ｖｔｈの分
布が一つの値Ｖ０を境界として２つに分かれる。よって
ゲートＧに電圧Ｖ０を印加し、ソースＳとドレインＤ間
に電流が流れるか否かによってそれぞれ論理値として
“１”、“０”の状態が判断される、即ち読み出される
ことになる。
【０００８】一方、４値型フラッシュメモリでは、図１
２に示されるように、しきい値電圧Ｖｔｈの分布が三つ
の値Ｖ１，Ｖ２，Ｖ３を境界として４つに分かれる。よ
って三つの電圧値Ｖ１，Ｖ２，Ｖ３をゲートＧに印加
し、論理値として“１０”、“００”、“０１”、“１
１”の状態が読み出されることになる。
２に示されるように、しきい値電圧Ｖｔｈの分布が三つ
の値Ｖ１，Ｖ２，Ｖ３を境界として４つに分かれる。よ
って三つの電圧値Ｖ１，Ｖ２，Ｖ３をゲートＧに印加
し、論理値として“１０”、“００”、“０１”、“１
１”の状態が読み出されることになる。
【０００９】
【発明が解決しようとする課題】多値型フラッシュメモ
リは大容量化には適しているが、以上のように、その読
み出し動作において、複数の電圧を使用して読み出しを
行わなければならないので、転送速度の高速化には適さ
ないという問題があった。逆に、２値型フラッシュメモ
リは迅速なデータ転送が可能ではあるが大容量化には適
していない。
リは大容量化には適しているが、以上のように、その読
み出し動作において、複数の電圧を使用して読み出しを
行わなければならないので、転送速度の高速化には適さ
ないという問題があった。逆に、２値型フラッシュメモ
リは迅速なデータ転送が可能ではあるが大容量化には適
していない。
【００１０】一方、フラッシュメモリが扱うべきデータ
は、フラッシュストレージメディアの内部処理を行う為
に必要なパラメータを含む管理データと、ユーザが使用
するユーザデータの２種類に大別される。そして管理デ
ータはフラッシュストレージメディアがアクセスされる
際に、異なる少量のデータが複数回に亘って読み出され
る。そのため、管理データの読み出し速度は転送速度に
大きな影響を与えることになる。その一方、フラッシュ
メモリはユーザデータを大量に扱えることが望ましい。
は、フラッシュストレージメディアの内部処理を行う為
に必要なパラメータを含む管理データと、ユーザが使用
するユーザデータの２種類に大別される。そして管理デ
ータはフラッシュストレージメディアがアクセスされる
際に、異なる少量のデータが複数回に亘って読み出され
る。そのため、管理データの読み出し速度は転送速度に
大きな影響を与えることになる。その一方、フラッシュ
メモリはユーザデータを大量に扱えることが望ましい。
【００１１】本発明は上記の事情に鑑みてなされたもの
で、２値型記憶領域と多値型記憶領域とを混載した記憶
装置であって、管理データを２値型記憶領域に格納し、
ユーザデータを多値型記憶領域に格納し、特にフラッシ
ュメモリの物理メモリを管理することによって上記２種
のデータの授受の振り分けを行う技術を提供することを
目的とする。
で、２値型記憶領域と多値型記憶領域とを混載した記憶
装置であって、管理データを２値型記憶領域に格納し、
ユーザデータを多値型記憶領域に格納し、特にフラッシ
ュメモリの物理メモリを管理することによって上記２種
のデータの授受の振り分けを行う技術を提供することを
目的とする。
【００１２】なお、２値型記憶領域と多値型記憶領域と
を混載した記憶装置においてデータを振り分けて扱う技
術は、例えば特開平１１−３１１０２号公報や、特開平
１１−２２４４９１号公報に開示されている。
を混載した記憶装置においてデータを振り分けて扱う技
術は、例えば特開平１１−３１１０２号公報や、特開平
１１−２２４４９１号公報に開示されている。
【００１３】
【課題を解決するための手段】この発明のうち請求項１
にかかるものは記憶装置であって、単一の読み出し電圧
を用いて記憶状態を読み出す第１記憶領域と、複数の読
み出し電圧を用いて記憶状態を読み出す第２記憶領域と
を備え、前記第１記憶領域には管理データが、前記第２
記憶領域にはユーザデータが、それぞれ格納される。
にかかるものは記憶装置であって、単一の読み出し電圧
を用いて記憶状態を読み出す第１記憶領域と、複数の読
み出し電圧を用いて記憶状態を読み出す第２記憶領域と
を備え、前記第１記憶領域には管理データが、前記第２
記憶領域にはユーザデータが、それぞれ格納される。
【００１４】この発明のうち請求項２にかかるものは、
請求項１記載の記憶装置であって、前記第１及び第２記
憶領域は、それぞれ独立した個別物理アドレスを用い
て、前記管理データ及び前記ユーザデータを格納し、前
記個別物理アドレスの全てを統一的に扱う統合物理アド
レスを用いて全体を制御するＣＰＵを更に備える。
請求項１記載の記憶装置であって、前記第１及び第２記
憶領域は、それぞれ独立した個別物理アドレスを用い
て、前記管理データ及び前記ユーザデータを格納し、前
記個別物理アドレスの全てを統一的に扱う統合物理アド
レスを用いて全体を制御するＣＰＵを更に備える。
【００１５】この発明のうち請求項３にかかるものは、
請求項２記載の記憶装置であって、前記統合物理アドレ
スは、前記個別物理アドレスを第１及び第２記憶領域の
いずれに使用するかを識別する選択ビットと、前記個別
物理アドレスを示すビットとを含む。
請求項２記載の記憶装置であって、前記統合物理アドレ
スは、前記個別物理アドレスを第１及び第２記憶領域の
いずれに使用するかを識別する選択ビットと、前記個別
物理アドレスを示すビットとを含む。
【００１６】この発明のうち請求項４にかかるものは、
請求項１記載の記憶装置であって、前記第１及び第２記
憶領域は相互に対応付けられて複数設けられ、相互に対
応付く前記第１及び第２記憶領域は、個別物理アドレス
を共用する一つの記憶素子を形成し、前記個別物理アド
レスによってそれぞれ前記管理データ及び前記ユーザデ
ータを格納し、異なる前記記憶素子においては前記個別
物理アドレスがそれぞれ別個に用いられ、前記個別アド
レスの全てを統一的に扱う統合物理アドレスを用いて全
体を制御するＣＰＵを更に備える。
請求項１記載の記憶装置であって、前記第１及び第２記
憶領域は相互に対応付けられて複数設けられ、相互に対
応付く前記第１及び第２記憶領域は、個別物理アドレス
を共用する一つの記憶素子を形成し、前記個別物理アド
レスによってそれぞれ前記管理データ及び前記ユーザデ
ータを格納し、異なる前記記憶素子においては前記個別
物理アドレスがそれぞれ別個に用いられ、前記個別アド
レスの全てを統一的に扱う統合物理アドレスを用いて全
体を制御するＣＰＵを更に備える。
【００１７】この発明のうち請求項５にかかるものは、
請求項４記載の記憶装置であって、前記統合物理アドレ
スは、前記個別物理アドレスをいずれの前記記憶素子に
使用するかを識別する選択ビットと、前記個別物理アド
レスを示すビットとを含む。
請求項４記載の記憶装置であって、前記統合物理アドレ
スは、前記個別物理アドレスをいずれの前記記憶素子に
使用するかを識別する選択ビットと、前記個別物理アド
レスを示すビットとを含む。
【００１８】
【発明の実施の形態】実施の形態１．図１は本発明の実
施の形態１にかかる記憶装置の一例である、フラッシュ
ストレージメディア３００の構成の概略を示すブロック
図である。
施の形態１にかかる記憶装置の一例である、フラッシュ
ストレージメディア３００の構成の概略を示すブロック
図である。
【００１９】フラッシュストレージメディア３００はホ
スト４００に対する記憶装置として機能し、ホスト４０
０との間でデータの転送を行うホストインターフェース
１を備えている。
スト４００に対する記憶装置として機能し、ホスト４０
０との間でデータの転送を行うホストインターフェース
１を備えている。
【００２０】フラッシュストレージメディア３００はフ
ラッシュメモリ群２００をも備えており、その第１記憶
領域として２値型フラッシュメモリ２を、第２記憶領域
として多値型フラッシュメモリ３１〜３３を、それぞれ
有している。
ラッシュメモリ群２００をも備えており、その第１記憶
領域として２値型フラッシュメモリ２を、第２記憶領域
として多値型フラッシュメモリ３１〜３３を、それぞれ
有している。
【００２１】２値型フラッシュメモリ２はユーザデータ
を記憶するユーザデータ領域として使用される。また、
多値型フラッシュメモリ３１〜３３は、フラッシュスト
レージメディア３００の内部処理に必要なパラメータで
ある管理データを記憶する管理データ領域として使用さ
れる。
を記憶するユーザデータ領域として使用される。また、
多値型フラッシュメモリ３１〜３３は、フラッシュスト
レージメディア３００の内部処理に必要なパラメータで
ある管理データを記憶する管理データ領域として使用さ
れる。
【００２２】フラッシュメモリ群２００の動作は直接的
には、後述するフラッシュメモリ選択信号１７を除い
て、フラッシュストレージメディア３００が備えるフラ
ッシュインターフェース６によって制御される。フラッ
シュインターフェース６は２値型フラッシュメモリ２を
制御するための２値型フラッシュシーケンサ６ａと、多
値型フラッシュメモリ３１〜３３を制御するための多値
型フラッシュシーケンサ６ｂとを有している。これら２
つのシーケンサ６ａ，６ｂは、ブロックで示されるよう
に個別に構成されても良いし、フラッシュインターフェ
ース６がこれら２つのシーケンサ６ａ，６ｂの機能を併
有してもよい。
には、後述するフラッシュメモリ選択信号１７を除い
て、フラッシュストレージメディア３００が備えるフラ
ッシュインターフェース６によって制御される。フラッ
シュインターフェース６は２値型フラッシュメモリ２を
制御するための２値型フラッシュシーケンサ６ａと、多
値型フラッシュメモリ３１〜３３を制御するための多値
型フラッシュシーケンサ６ｂとを有している。これら２
つのシーケンサ６ａ，６ｂは、ブロックで示されるよう
に個別に構成されても良いし、フラッシュインターフェ
ース６がこれら２つのシーケンサ６ａ，６ｂの機能を併
有してもよい。
【００２３】フラッシュインターフェース６には、いず
れもフラッシュストレージメディア３００に備えられる
ユーザデータバッファ９及び管理データバッファ１０が
接続され、それぞれユーザデータ及び管理データの授受
を行う。これらをフラッシュメモリ群２００と授受する
こともフラッシュインターフェース６の機能の一つであ
る。
れもフラッシュストレージメディア３００に備えられる
ユーザデータバッファ９及び管理データバッファ１０が
接続され、それぞれユーザデータ及び管理データの授受
を行う。これらをフラッシュメモリ群２００と授受する
こともフラッシュインターフェース６の機能の一つであ
る。
【００２４】シーケンサ６ａ，６ｂの機能は、フラッシ
ュストレージメディア３００の備える２値／多値セレク
タ７が出力するセレクト信号８によって切り替わって発
揮される。２値／多値セレクタ７はまた、フラッシュメ
モリ選択信号１７をフラッシュメモリ２００に与える。
ュストレージメディア３００の備える２値／多値セレク
タ７が出力するセレクト信号８によって切り替わって発
揮される。２値／多値セレクタ７はまた、フラッシュメ
モリ選択信号１７をフラッシュメモリ２００に与える。
【００２５】ホストインターフェース１、フラッシュイ
ンターフェース６、ユーザデータバッファ９、管理デー
タバッファ１０は、フラッシュストレージメディア３０
０に備えられる中央演算部（ＣＰＵ）４にバスＢ１を介
して接続される。ＣＰＵ４はこれらの全体的な制御を、
内部処理フローを記述したプログラム５に基づき、更に
管理データを用いて行う。
ンターフェース６、ユーザデータバッファ９、管理デー
タバッファ１０は、フラッシュストレージメディア３０
０に備えられる中央演算部（ＣＰＵ）４にバスＢ１を介
して接続される。ＣＰＵ４はこれらの全体的な制御を、
内部処理フローを記述したプログラム５に基づき、更に
管理データを用いて行う。
【００２６】図２は２値型フラッシュメモリ２、多値型
フラッシュメモリ３１〜３３のいずれにも適用される、
一般的なフラッシュメモリ１００の構成の概略を示すブ
ロック図である。
フラッシュメモリ３１〜３３のいずれにも適用される、
一般的なフラッシュメモリ１００の構成の概略を示すブ
ロック図である。
【００２７】フラッシュメモリ１００の電源端子Ｖｃｃ
及び接地端子ＧＮＤにはそれぞれ電源電位及び接地電位
が与えられる。フラッシュメモリ１００の備える制御信
号バッファ１０１には各種の制御信号が入力され、これ
らを一時的に保持する。制御信号バッファ１０１は、端
子ＣＥ＃，ＯＥ＃，ＷＥ＃，ＳＣ，ＲＥＳ＃，ＣＤＥ＃
を介して、それぞれチップイネーブル信号、アウトプッ
トイネーブル信号、ライトイネーブル信号、シリアルク
ロック信号、リセット信号、コマンドイネーブル信号を
入力する。ここでは末尾に＃が付く名前の端子に与えら
れる制御信号は、ローアクティブである。これらの制御
信号はフラッシュメモリ１００に備えられるリード／プ
ログラム／イレーズ制御部１０２に与えられる。フラッ
シュメモリ１００はセクタ構造を有しており、シリアル
クロック信号に同期しつつ、データが端子ＤＱ０〜ＤＱ
７を入出力する。
及び接地端子ＧＮＤにはそれぞれ電源電位及び接地電位
が与えられる。フラッシュメモリ１００の備える制御信
号バッファ１０１には各種の制御信号が入力され、これ
らを一時的に保持する。制御信号バッファ１０１は、端
子ＣＥ＃，ＯＥ＃，ＷＥ＃，ＳＣ，ＲＥＳ＃，ＣＤＥ＃
を介して、それぞれチップイネーブル信号、アウトプッ
トイネーブル信号、ライトイネーブル信号、シリアルク
ロック信号、リセット信号、コマンドイネーブル信号を
入力する。ここでは末尾に＃が付く名前の端子に与えら
れる制御信号は、ローアクティブである。これらの制御
信号はフラッシュメモリ１００に備えられるリード／プ
ログラム／イレーズ制御部１０２に与えられる。フラッ
シュメモリ１００はセクタ構造を有しており、シリアル
クロック信号に同期しつつ、データが端子ＤＱ０〜ＤＱ
７を入出力する。
【００２８】フラッシュメモリ１００は更に、マルチプ
レクサ１０３、データ入力用バッファ１０４、入力デー
タ制御部１０５、データ出力用バッファ１０９を備えて
いる。マルチプレクサ１０３はデータ入力バッファ１０
４へとデータを出力し、データ出力用バッファ１０９か
らデータを入力する。入力データ制御部１０５は後述す
るＹ−ゲート１０８へのデータの入力を制御する。また
いずれもフラッシュメモリ１００に備えられるセクタア
ドレスバッファ１１０及びＹ−アドレスカウンタ１０６
に対しても、マルチプレクサ１０３はそれぞれＸ−アド
レス及びＹ−アドレスに関する情報を出力する。
レクサ１０３、データ入力用バッファ１０４、入力デー
タ制御部１０５、データ出力用バッファ１０９を備えて
いる。マルチプレクサ１０３はデータ入力バッファ１０
４へとデータを出力し、データ出力用バッファ１０９か
らデータを入力する。入力データ制御部１０５は後述す
るＹ−ゲート１０８へのデータの入力を制御する。また
いずれもフラッシュメモリ１００に備えられるセクタア
ドレスバッファ１１０及びＹ−アドレスカウンタ１０６
に対しても、マルチプレクサ１０３はそれぞれＸ−アド
レス及びＹ−アドレスに関する情報を出力する。
【００２９】マルチプレクサ１０３、データ入力用バッ
ファ１０４、入力データ制御部１０５、Ｙ−アドレスカ
ウンタ１０６、データ出力用バッファ１０９はいずれも
リード／プログラム／イレーズ制御部１０２から制御を
受けて動作する。また、リード／プログラム／イレーズ
制御部１０２は各部の動作状態に応じ、フラッシュメモ
リ１００がビジー状態にあるか否かを示すビジー／レデ
ィ信号を端子Ｒ／Ｂ＃に出力する。
ファ１０４、入力データ制御部１０５、Ｙ−アドレスカ
ウンタ１０６、データ出力用バッファ１０９はいずれも
リード／プログラム／イレーズ制御部１０２から制御を
受けて動作する。また、リード／プログラム／イレーズ
制御部１０２は各部の動作状態に応じ、フラッシュメモ
リ１００がビジー状態にあるか否かを示すビジー／レデ
ィ信号を端子Ｒ／Ｂ＃に出力する。
【００３０】フラッシュメモリ１００は更に、Ｘ−デコ
ーダ１１１及びＹ−デコーダ１０７を備え、これらはそ
れぞれセクタアドレスバッファ１１０及びＹ−アドレス
カウンタ１０６からＸ−アドレス及びＹ−アドレスを入
力し、デコードを行う。
ーダ１１１及びＹ−デコーダ１０７を備え、これらはそ
れぞれセクタアドレスバッファ１１０及びＹ−アドレス
カウンタ１０６からＸ−アドレス及びＹ−アドレスを入
力し、デコードを行う。
【００３１】フラッシュメモリ１００はフラッシュメモ
リセルが配列されたメモリマトリックス１１２と、セク
タ単位でデータを記憶するデータレジスタ１１３とを更
に備えており、例えばメモリマトリックス１１２とデー
タレジスタ１１３とは同数設けられる。そしてデータレ
ジスタ１１３及びＹ−ゲート１０８を介して、メモリマ
トリックス１１２へのデータの入出力が行われる。
リセルが配列されたメモリマトリックス１１２と、セク
タ単位でデータを記憶するデータレジスタ１１３とを更
に備えており、例えばメモリマトリックス１１２とデー
タレジスタ１１３とは同数設けられる。そしてデータレ
ジスタ１１３及びＹ−ゲート１０８を介して、メモリマ
トリックス１１２へのデータの入出力が行われる。
【００３２】フラッシュメモリ１００は例えば２14個の
セクタを有する。ここでは多値型フラッシュメモリ３１
〜３３は、いずれもセクタサイズが２値型フラッシュメ
モリ２と等しいフラッシュメモリで構成されている場合
を考えると、図１に示されたフラッシュメモリ群２００
に備えられた２値型フラッシュメモリ２及び多値型フラ
ッシュメモリ３１〜３３は、各々においては個別に物理
アドレス（以下「個別物理アドレス」と称す）００００
ｈ〜３ＦＦＦｈが使用される。
セクタを有する。ここでは多値型フラッシュメモリ３１
〜３３は、いずれもセクタサイズが２値型フラッシュメ
モリ２と等しいフラッシュメモリで構成されている場合
を考えると、図１に示されたフラッシュメモリ群２００
に備えられた２値型フラッシュメモリ２及び多値型フラ
ッシュメモリ３１〜３３は、各々においては個別に物理
アドレス（以下「個別物理アドレス」と称す）００００
ｈ〜３ＦＦＦｈが使用される。
【００３３】図１に戻り、ＣＰＵ４は２値型フラッシュ
メモリ２及び多値型フラッシュメモリ３１〜３３を通し
て採用される統合物理アドレスを物理アドレスとして採
用する。その一方、フラッシュインターフェース６は個
別物理アドレスを採用して動作する。
メモリ２及び多値型フラッシュメモリ３１〜３３を通し
て採用される統合物理アドレスを物理アドレスとして採
用する。その一方、フラッシュインターフェース６は個
別物理アドレスを採用して動作する。
【００３４】図３は統合物理アドレスのメモリマップを
示す図である。２値型フラッシュメモリ２の個別物理ア
ドレスは統合物理アドレスとしても使用される。また多
値型フラッシュメモリ３１〜３３の個別物理アドレスに
はそれぞれ４０００ｈ，８０００ｈ，Ｃ０００ｈが加算
されて、統合物理アドレスとして使用される。つまり管
理データを格納する領域たる２値型フラッシュメモリ２
には統合物理アドレス００００ｈ〜３ＦＦＦｈが、ユー
ザデータの一部であるユーザデータIを格納する領域た
る多値型フラッシュメモリ３１には統合物理アドレス４
０００ｈ〜７ＦＦＦｈが、ユーザデータの一部であるユ
ーザデータIIを格納する領域たる多値型フラッシュメモ
リ３２には統合物理アドレス８０００ｈ〜ＢＦＦＦｈ
が、ユーザデータの一部であるユーザデータIIIを格納
する領域たる多値型フラッシュメモリ３３には統合物理
アドレスＣ０００ｈ〜ＦＦＦＦｈが、それぞれ割り当て
られる。従って個別物理アドレスの各々には１４ビット
のアドレス信号が使用される一方、統合物理アドレスに
は１６ビットのアドレス信号が使用される。図３に示さ
れる対応を得るための構成について、以下に説明する。
示す図である。２値型フラッシュメモリ２の個別物理ア
ドレスは統合物理アドレスとしても使用される。また多
値型フラッシュメモリ３１〜３３の個別物理アドレスに
はそれぞれ４０００ｈ，８０００ｈ，Ｃ０００ｈが加算
されて、統合物理アドレスとして使用される。つまり管
理データを格納する領域たる２値型フラッシュメモリ２
には統合物理アドレス００００ｈ〜３ＦＦＦｈが、ユー
ザデータの一部であるユーザデータIを格納する領域た
る多値型フラッシュメモリ３１には統合物理アドレス４
０００ｈ〜７ＦＦＦｈが、ユーザデータの一部であるユ
ーザデータIIを格納する領域たる多値型フラッシュメモ
リ３２には統合物理アドレス８０００ｈ〜ＢＦＦＦｈ
が、ユーザデータの一部であるユーザデータIIIを格納
する領域たる多値型フラッシュメモリ３３には統合物理
アドレスＣ０００ｈ〜ＦＦＦＦｈが、それぞれ割り当て
られる。従って個別物理アドレスの各々には１４ビット
のアドレス信号が使用される一方、統合物理アドレスに
は１６ビットのアドレス信号が使用される。図３に示さ
れる対応を得るための構成について、以下に説明する。
【００３５】図４は２値／多値セレクタ７の構成の概略
を示すブロック図である。２値／多値セレクタ７はバス
Ｂ１を介してＣＰＵ４に接続され、統合物理アドレスを
格納する物理アドレスレジスタ部１２を備えている。統
合物理アドレスの最上位ビットＭＳＢ及びそのすぐ下位
のビットの２つのビットは選択ビット１４として、その
他の１４ビットは個別物理アドレス１５として、それぞ
れ機能する。
を示すブロック図である。２値／多値セレクタ７はバス
Ｂ１を介してＣＰＵ４に接続され、統合物理アドレスを
格納する物理アドレスレジスタ部１２を備えている。統
合物理アドレスの最上位ビットＭＳＢ及びそのすぐ下位
のビットの２つのビットは選択ビット１４として、その
他の１４ビットは個別物理アドレス１５として、それぞ
れ機能する。
【００３６】個別物理アドレス１５はフラッシュインタ
ーフェース６に与えられる。一方、選択ビット１４は、
いずれも２値／多値セレクタ７の備えるフラッシュメモ
リデコード部１６及びセレクト信号生成部１８の両方に
与えられる。フラッシュメモリデコード部１６はフラッ
シュメモリ選択信号１７を生成し、セレクト信号生成部
１８はセレクト信号８を生成する。
ーフェース６に与えられる。一方、選択ビット１４は、
いずれも２値／多値セレクタ７の備えるフラッシュメモ
リデコード部１６及びセレクト信号生成部１８の両方に
与えられる。フラッシュメモリデコード部１６はフラッ
シュメモリ選択信号１７を生成し、セレクト信号生成部
１８はセレクト信号８を生成する。
【００３７】フラッシュメモリ選択信号１７は４ビット
＜ｂ３：ｂ０＞から構成される。選択ビット１４が“０
０”，“０１”，“１０”，“１１”であることに対応
して、それぞれｂ０，ｂ１，ｂ２，ｂ３のみが“Ｌ”と
なり、その他のビットは“Ｈ”となる。そしてｂ０，ｂ
１，ｂ２，ｂ３はそれぞれ２値型フラッシュメモリ２及
び多値型フラッシュメモリ３１〜３３の端子ＣＥ＃（図
２参照）に与えられ、チップイネーブル信号として機能
する。
＜ｂ３：ｂ０＞から構成される。選択ビット１４が“０
０”，“０１”，“１０”，“１１”であることに対応
して、それぞれｂ０，ｂ１，ｂ２，ｂ３のみが“Ｌ”と
なり、その他のビットは“Ｈ”となる。そしてｂ０，ｂ
１，ｂ２，ｂ３はそれぞれ２値型フラッシュメモリ２及
び多値型フラッシュメモリ３１〜３３の端子ＣＥ＃（図
２参照）に与えられ、チップイネーブル信号として機能
する。
【００３８】セレクト信号８は選択ビット１４が“０
０”の場合のみ“Ｌ”となり、“０１”，“１０”，
“１１”の場合には“Ｈ”となる。つまりセレクト信号
生成部１８は、選択ビット１４の一対のビットの論理和
を採る機能を果たす。
０”の場合のみ“Ｌ”となり、“０１”，“１０”，
“１１”の場合には“Ｈ”となる。つまりセレクト信号
生成部１８は、選択ビット１４の一対のビットの論理和
を採る機能を果たす。
【００３９】図５は種々の場合の統合物理アドレスと個
別物理アドレス１５、並びにフラッシュメモリ選択信号
１７及びセレクト信号８との関係を示す対応図である。
ケース（１）では統合物理アドレスの値は０１０Ｆｈで
あり、選択ビット１４は“００”、個別物理アドレス１
５は０１０Ｆｈとなる。よってフラッシュメモリ選択信
号１７ではビットｂ０のみが“Ｌ”となり、ビットｂ
１，ｂ２，ｂ３は“Ｈ”となる。これにより、２値型フ
ラッシュメモリ２の端子ＣＥ＃のみが“Ｌ”に設定さ
れ、２値型フラッシュメモリ２に対するアクセスが許可
される。またセレクト信号８は“Ｌ”となり、これを受
けたフラッシュインターフェース６は２値型フラッシュ
シーケンサ６ａの機能を働かせる。よって図３と整合し
て、統合物理アドレス０１０Ｆｈは２値型フラッシュメ
モリ２の個別物理アドレス０１０Ｆｈに対応し、管理デ
ータの入出力に用いられる。
別物理アドレス１５、並びにフラッシュメモリ選択信号
１７及びセレクト信号８との関係を示す対応図である。
ケース（１）では統合物理アドレスの値は０１０Ｆｈで
あり、選択ビット１４は“００”、個別物理アドレス１
５は０１０Ｆｈとなる。よってフラッシュメモリ選択信
号１７ではビットｂ０のみが“Ｌ”となり、ビットｂ
１，ｂ２，ｂ３は“Ｈ”となる。これにより、２値型フ
ラッシュメモリ２の端子ＣＥ＃のみが“Ｌ”に設定さ
れ、２値型フラッシュメモリ２に対するアクセスが許可
される。またセレクト信号８は“Ｌ”となり、これを受
けたフラッシュインターフェース６は２値型フラッシュ
シーケンサ６ａの機能を働かせる。よって図３と整合し
て、統合物理アドレス０１０Ｆｈは２値型フラッシュメ
モリ２の個別物理アドレス０１０Ｆｈに対応し、管理デ
ータの入出力に用いられる。
【００４０】ケース（２）では、統合物理アドレスの値
は５１ＦＥｈであり、選択ビット１４は“０１”、個別
物理アドレス１５は１１ＦＥｈとなる。よってフラッシ
ュメモリ選択信号１７ではビットｂ１のみが“Ｌ”とな
り、ビットｂ０，ｂ２，ｂ３は“Ｈ”となる。これによ
り、多値型フラッシュメモリ３１の端子ＣＥ＃のみが
“Ｌ”に設定され、多値型フラッシュメモリ３１に対す
るアクセスが許可される。またセレクト信号８は“Ｈ”
となり、これを受けたフラッシュインターフェース６は
多値型フラッシュシーケンサ６ｂの機能を働かせる。よ
って図３と整合して、統合物理アドレス５１ＦＥｈは多
値型フラッシュメモリ３１の個別物理アドレス１１ＦＥ
ｈに対応し、ユーザデータIの入出力に使用される。
は５１ＦＥｈであり、選択ビット１４は“０１”、個別
物理アドレス１５は１１ＦＥｈとなる。よってフラッシ
ュメモリ選択信号１７ではビットｂ１のみが“Ｌ”とな
り、ビットｂ０，ｂ２，ｂ３は“Ｈ”となる。これによ
り、多値型フラッシュメモリ３１の端子ＣＥ＃のみが
“Ｌ”に設定され、多値型フラッシュメモリ３１に対す
るアクセスが許可される。またセレクト信号８は“Ｈ”
となり、これを受けたフラッシュインターフェース６は
多値型フラッシュシーケンサ６ｂの機能を働かせる。よ
って図３と整合して、統合物理アドレス５１ＦＥｈは多
値型フラッシュメモリ３１の個別物理アドレス１１ＦＥ
ｈに対応し、ユーザデータIの入出力に使用される。
【００４１】ケース（３）では、統合物理アドレスの値
はＢＦＤＥｈであり、選択ビット１４は“１０”、個別
物理アドレス１５は３ＦＤＥｈとなる。よってフラッシ
ュメモリ選択信号１７ではビットｂ２のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ３は“Ｈ”となる。これによ
り、多値型フラッシュメモリ３２の端子ＣＥ＃のみが
“Ｌ”に設定され、多値型フラッシュメモリ３２に対す
るアクセスが許可される。またセレクト信号８は“Ｈ”
となり、これを受けたフラッシュインターフェース６は
多値型フラッシュシーケンサ６ｂの機能を働かせる。よ
って図３と整合して、統合物理アドレスＢＦＤＥｈは多
値型フラッシュメモリ３２の個別物理アドレス３ＦＤＥ
ｈに対応し、ユーザデータIIの入出力に使用される。
はＢＦＤＥｈであり、選択ビット１４は“１０”、個別
物理アドレス１５は３ＦＤＥｈとなる。よってフラッシ
ュメモリ選択信号１７ではビットｂ２のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ３は“Ｈ”となる。これによ
り、多値型フラッシュメモリ３２の端子ＣＥ＃のみが
“Ｌ”に設定され、多値型フラッシュメモリ３２に対す
るアクセスが許可される。またセレクト信号８は“Ｈ”
となり、これを受けたフラッシュインターフェース６は
多値型フラッシュシーケンサ６ｂの機能を働かせる。よ
って図３と整合して、統合物理アドレスＢＦＤＥｈは多
値型フラッシュメモリ３２の個別物理アドレス３ＦＤＥ
ｈに対応し、ユーザデータIIの入出力に使用される。
【００４２】ケース（４）では、統合物理アドレスの値
はＤ１２３ｈであり、選択ビット１４は“１１”、個別
物理アドレス１５は１１２３ｈとなる。よってフラッシ
ュメモリ選択信号１７ではビットｂ３のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ２は“Ｈ”となる。これによ
り、多値型フラッシュメモリ３３の端子ＣＥ＃のみが
“Ｌ”に設定され、多値型フラッシュメモリ３３に対す
るアクセスが許可される。またセレクト信号８は“Ｈ”
となり、これを受けたフラッシュインターフェース６は
多値型フラッシュシーケンサ６ｂの機能を働かせる。よ
って図３と整合して、統合物理アドレスＤ１２３ｈは多
値型フラッシュメモリ３３の個別物理アドレス１１２３
ｈに対応し、ユーザデータIIIの入出力に使用される。
はＤ１２３ｈであり、選択ビット１４は“１１”、個別
物理アドレス１５は１１２３ｈとなる。よってフラッシ
ュメモリ選択信号１７ではビットｂ３のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ２は“Ｈ”となる。これによ
り、多値型フラッシュメモリ３３の端子ＣＥ＃のみが
“Ｌ”に設定され、多値型フラッシュメモリ３３に対す
るアクセスが許可される。またセレクト信号８は“Ｈ”
となり、これを受けたフラッシュインターフェース６は
多値型フラッシュシーケンサ６ｂの機能を働かせる。よ
って図３と整合して、統合物理アドレスＤ１２３ｈは多
値型フラッシュメモリ３３の個別物理アドレス１１２３
ｈに対応し、ユーザデータIIIの入出力に使用される。
【００４３】図１に戻り、ＣＰＵ４はホストインターフ
ェース１を介して、ホスト４００から与えられたアクセ
ス情報１１を得る。アクセス情報１１には、ホスト４０
０がフラッシュストレージメディア３００に対して、読
み出し／書き込み／消去（リード／プログラム／イレー
ズ）のいずれを要求するかについても示されている。
ェース１を介して、ホスト４００から与えられたアクセ
ス情報１１を得る。アクセス情報１１には、ホスト４０
０がフラッシュストレージメディア３００に対して、読
み出し／書き込み／消去（リード／プログラム／イレー
ズ）のいずれを要求するかについても示されている。
【００４４】ＣＰＵ４はアクセス情報１１に基づいて、
フラッシュストレージメディア３００においてなされる
べき内部処理に必要な管理データの読み出しを、フラッ
シュインターフェース６に要求する。必要な内部処理
は、ホスト４００の要求が読み出し／書き込み／消去の
いずれであるかによって異なる。
フラッシュストレージメディア３００においてなされる
べき内部処理に必要な管理データの読み出しを、フラッ
シュインターフェース６に要求する。必要な内部処理
は、ホスト４００の要求が読み出し／書き込み／消去の
いずれであるかによって異なる。
【００４５】この際にＣＰＵ４が用いる統合物理データ
のアドレスは００００ｈ〜３ＦＦＦｈの範囲にあり、２
値／多値セレクタ７が出力するフラッシュメモリ選択信
号１７はビットｂ０のみが“Ｌ”となり、セレクト信号
８は“Ｌ”となる。よってチップイネーブル状態にある
２値型フラッシュメモリ２から、２値型フラッシュシー
ケンサ６ａの機能によって管理データが読み出され、管
理データバッファ１０に格納される。
のアドレスは００００ｈ〜３ＦＦＦｈの範囲にあり、２
値／多値セレクタ７が出力するフラッシュメモリ選択信
号１７はビットｂ０のみが“Ｌ”となり、セレクト信号
８は“Ｌ”となる。よってチップイネーブル状態にある
２値型フラッシュメモリ２から、２値型フラッシュシー
ケンサ６ａの機能によって管理データが読み出され、管
理データバッファ１０に格納される。
【００４６】アクセス情報１１からホスト４００の要求
が読み出しあるいは書き込みであることが判断された場
合、読み出し／書き込みの対象となるユーザデータにつ
いての論理アドレス（ホスト４００において管理するア
ドレス）は、図示されない管理テーブル（例えばＣＰＵ
４のコアに付設されるＲＡＭに格納される）によって、
統合物理アドレスの４０００ｈ〜ＦＦＦＦｈに変換され
る。そしてＣＰＵ４は管理データバッファ１０へ格納さ
れた管理データに基づいて、ユーザデータの読み出しあ
るいは書き込みを、フラッシュインターフェース６に要
求する。
が読み出しあるいは書き込みであることが判断された場
合、読み出し／書き込みの対象となるユーザデータにつ
いての論理アドレス（ホスト４００において管理するア
ドレス）は、図示されない管理テーブル（例えばＣＰＵ
４のコアに付設されるＲＡＭに格納される）によって、
統合物理アドレスの４０００ｈ〜ＦＦＦＦｈに変換され
る。そしてＣＰＵ４は管理データバッファ１０へ格納さ
れた管理データに基づいて、ユーザデータの読み出しあ
るいは書き込みを、フラッシュインターフェース６に要
求する。
【００４７】ユーザデータの統合物理アドレスは２値／
多値セレクタ７に送られ、２値／多値セレクタ７が出力
するフラッシュメモリ選択信号１７はビットｂ１，ｂ
２，ｂ３のいずれか一つのみが“Ｌ”となり、セレクト
信号８は“Ｈ”となる。よってチップイネーブル状態に
ある多値型フラッシュメモリ３１〜３３のいずれか一つ
に対し、多値型フラッシュシーケンサ６ｂの機能によっ
てユーザデータの読み出しあるいは書き込みが行われ
る。もちろん、ユーザデータが統合物理アドレス７ＦＦ
Ｆｈ及び８０００ｈを連続して使用していたり、統合物
理アドレスＢＦＦＦｈ及びＣ０００ｈを連続して使用し
ていてもよく、その場合にはフラッシュメモリ３１から
フラッシュメモリ３２へとアクセスが移動し、またはフ
ラッシュメモリ３２からフラッシュメモリ３３へとアク
セスが移動することになる。
多値セレクタ７に送られ、２値／多値セレクタ７が出力
するフラッシュメモリ選択信号１７はビットｂ１，ｂ
２，ｂ３のいずれか一つのみが“Ｌ”となり、セレクト
信号８は“Ｈ”となる。よってチップイネーブル状態に
ある多値型フラッシュメモリ３１〜３３のいずれか一つ
に対し、多値型フラッシュシーケンサ６ｂの機能によっ
てユーザデータの読み出しあるいは書き込みが行われ
る。もちろん、ユーザデータが統合物理アドレス７ＦＦ
Ｆｈ及び８０００ｈを連続して使用していたり、統合物
理アドレスＢＦＦＦｈ及びＣ０００ｈを連続して使用し
ていてもよく、その場合にはフラッシュメモリ３１から
フラッシュメモリ３２へとアクセスが移動し、またはフ
ラッシュメモリ３２からフラッシュメモリ３３へとアク
セスが移動することになる。
【００４８】読み出し時には、ユーザデータは多値型フ
ラッシュメモリ３１〜３３のいずれかからフラッシュイ
ンターフェース６を介してユーザデータバッファ９に格
納される。そしてＣＰＵ４はユーザデータバッファ９へ
格納されたユーザデータを、ホストインターフェース１
を介してホスト４００へと与える。
ラッシュメモリ３１〜３３のいずれかからフラッシュイ
ンターフェース６を介してユーザデータバッファ９に格
納される。そしてＣＰＵ４はユーザデータバッファ９へ
格納されたユーザデータを、ホストインターフェース１
を介してホスト４００へと与える。
【００４９】また書き込み時には、ユーザデータはバス
Ｂ１を介してホストインターフェース１からユーザデー
タバッファ９へと一旦格納され、多値型フラッシュメモ
リ３１〜３３のいずれかへとフラッシュインターフェー
ス６を介して格納する。
Ｂ１を介してホストインターフェース１からユーザデー
タバッファ９へと一旦格納され、多値型フラッシュメモ
リ３１〜３３のいずれかへとフラッシュインターフェー
ス６を介して格納する。
【００５０】以上のようにして、本実施の形態では、２
値型フラッシュメモリ２と多値型フラッシュメモリ３１
〜３３とを混載し、それぞれに管理データ及びユーザデ
ータを振り分けて授受するので、転送の高速化と大容量
化を実現している。
値型フラッシュメモリ２と多値型フラッシュメモリ３１
〜３３とを混載し、それぞれに管理データ及びユーザデ
ータを振り分けて授受するので、転送の高速化と大容量
化を実現している。
【００５１】しかも、ＣＰＵ４は個別物理データを統一
的に扱う統合物理アドレスを使用して各部を制御する一
方、２値／多値セレクタ７、フラッシュインターフェー
ス６によって２値型フラッシュメモリ２と多値型フラッ
シュメモリ３１〜３３とのデータの格納の振り分けを行
うので、ＣＰＵ４の処理において、フラッシュメモリ群
２００内の上記混載を考慮する必要はなく、プログラム
５に大きな変更を行う必要もない。特に統合物理アドレ
スが選択ビット１４と個別物理アドレス１５とを有して
いるので、授受についての振り分けが容易となってい
る。
的に扱う統合物理アドレスを使用して各部を制御する一
方、２値／多値セレクタ７、フラッシュインターフェー
ス６によって２値型フラッシュメモリ２と多値型フラッ
シュメモリ３１〜３３とのデータの格納の振り分けを行
うので、ＣＰＵ４の処理において、フラッシュメモリ群
２００内の上記混載を考慮する必要はなく、プログラム
５に大きな変更を行う必要もない。特に統合物理アドレ
スが選択ビット１４と個別物理アドレス１５とを有して
いるので、授受についての振り分けが容易となってい
る。
【００５２】実施の形態２．図６は本発明の実施の形態
２にかかる記憶装置の一例である、フラッシュストレー
ジメディア３０１の構成の概略を示すブロック図であ
る。フラッシュストレージメディア３０１もフラッシュ
ストレージメディア３０１と同様に、ホスト４００に対
する記憶装置として機能する。
２にかかる記憶装置の一例である、フラッシュストレー
ジメディア３０１の構成の概略を示すブロック図であ
る。フラッシュストレージメディア３０１もフラッシュ
ストレージメディア３０１と同様に、ホスト４００に対
する記憶装置として機能する。
【００５３】フラッシュストレージメディア３０１は、
フラッシュストレージメディア３００の２値／多値セレ
クタ７、フラッシュメモリ群２００を、それぞれ２値／
多値セレクタ２２、フラッシュメモリ群２０１に置換し
た構成を有している。
フラッシュストレージメディア３００の２値／多値セレ
クタ７、フラッシュメモリ群２００を、それぞれ２値／
多値セレクタ２２、フラッシュメモリ群２０１に置換し
た構成を有している。
【００５４】フラッシュメモリ群２０１は複数の、ここ
では４個の２値／多値フラッシュメモリ９１，９２，９
３，９４を有している。いずれの２値／多値フラッシュ
メモリ９１〜９４にも管理データ領域たる２値メモリ空
間２０と、ユーザデータ領域たる多値メモリ空間２１と
が設定される。例えば２値／多値フラッシュメモリ９１
〜９４の各々は例えば２14個のセクタを有し、各々が個
別物理アドレス００００ｈ〜３ＦＦＦｈを使用する。具
体的には個別物理アドレス００００ｈ〜００ＦＦｈは２
値メモリ空間２０に割り当てられ、個別物理アドレス０
１００ｈ〜３ＦＦＦｈは多値メモリ空間２１に割り当て
られる。
では４個の２値／多値フラッシュメモリ９１，９２，９
３，９４を有している。いずれの２値／多値フラッシュ
メモリ９１〜９４にも管理データ領域たる２値メモリ空
間２０と、ユーザデータ領域たる多値メモリ空間２１と
が設定される。例えば２値／多値フラッシュメモリ９１
〜９４の各々は例えば２14個のセクタを有し、各々が個
別物理アドレス００００ｈ〜３ＦＦＦｈを使用する。具
体的には個別物理アドレス００００ｈ〜００ＦＦｈは２
値メモリ空間２０に割り当てられ、個別物理アドレス０
１００ｈ〜３ＦＦＦｈは多値メモリ空間２１に割り当て
られる。
【００５５】そして２値メモリ空間２０、多値メモリ空
間２１に対しては、それぞれ２値型フラッシュシーケン
サ６ａ、多値型フラッシュシーケンサ６ｂの機能によっ
てデータの入出力及び制御が行われる。２値型フラッシ
ュシーケンサ６ａ、多値型フラッシュシーケンサ６ｂの
機能のいずれが採用されるかは、２値／多値セレクタ２
２の出力するセレクト信号２８によって決定される。ま
た、２値／多値フラッシュメモリ９１〜９４のいずれが
アクセスされるかについては２値／多値セレクタ２２の
出力するフラッシュメモリ選択信号３０によって決定さ
れる。
間２１に対しては、それぞれ２値型フラッシュシーケン
サ６ａ、多値型フラッシュシーケンサ６ｂの機能によっ
てデータの入出力及び制御が行われる。２値型フラッシ
ュシーケンサ６ａ、多値型フラッシュシーケンサ６ｂの
機能のいずれが採用されるかは、２値／多値セレクタ２
２の出力するセレクト信号２８によって決定される。ま
た、２値／多値フラッシュメモリ９１〜９４のいずれが
アクセスされるかについては２値／多値セレクタ２２の
出力するフラッシュメモリ選択信号３０によって決定さ
れる。
【００５６】図７は統合物理アドレスのメモリマップを
示す図である。２2個の２値／多値フラッシュメモリ９
１〜９４の各々が２14個のセクタを有しているので、実
施の形態１の場合と同様に、統合物理アドレスには１６
ビットのアドレス信号が使用され、その値は００００ｈ
〜ＦＦＦＦｈに設定される。そして２値／多値フラッシ
ュメモリ９１の２値メモリ空間２０には統合物理アドレ
ス００００ｈ〜００ＦＦｈが割り当てられ、管理データ
の一部である管理データIが格納される。また多値メモ
リ空間２１には統合物理アドレス０１００ｈ〜３ＦＦＦ
ｈが割り当てられ、ユーザデータの一部であるユーザデ
ータIが格納される。
示す図である。２2個の２値／多値フラッシュメモリ９
１〜９４の各々が２14個のセクタを有しているので、実
施の形態１の場合と同様に、統合物理アドレスには１６
ビットのアドレス信号が使用され、その値は００００ｈ
〜ＦＦＦＦｈに設定される。そして２値／多値フラッシ
ュメモリ９１の２値メモリ空間２０には統合物理アドレ
ス００００ｈ〜００ＦＦｈが割り当てられ、管理データ
の一部である管理データIが格納される。また多値メモ
リ空間２１には統合物理アドレス０１００ｈ〜３ＦＦＦ
ｈが割り当てられ、ユーザデータの一部であるユーザデ
ータIが格納される。
【００５７】同様に、２値／多値フラッシュメモリ９２
の２値メモリ空間２０には統合物理アドレス４０００ｈ
〜４０ＦＦｈが割り当てられ、管理データの一部である
管理データIIが格納される。また多値メモリ空間２１に
は統合物理アドレス４１００ｈ〜７ＦＦＦｈが割り当て
られ、ユーザデータの一部であるユーザデータIIが格納
される。２値／多値フラッシュメモリ９３の２値メモリ
空間２０には統合物理アドレス８０００ｈ〜８０ＦＦｈ
が割り当てられ、管理データの一部である管理データII
Iが格納される。また多値メモリ空間２１には統合物理
アドレス８１００ｈ〜ＢＦＦＦｈが割り当てられ、ユー
ザデータの一部であるユーザデータIIIが格納される。
２値／多値フラッシュメモリ９４の２値メモリ空間２０
には統合物理アドレスＣ０００ｈ〜Ｃ０ＦＦｈが割り当
てられ、管理データの一部である管理データIVが格納さ
れる。また多値メモリ空間２１には統合物理アドレスＣ
１００ｈ〜ＦＦＦＦｈが割り当てられ、ユーザデータの
一部であるユーザデータIVが格納される。
の２値メモリ空間２０には統合物理アドレス４０００ｈ
〜４０ＦＦｈが割り当てられ、管理データの一部である
管理データIIが格納される。また多値メモリ空間２１に
は統合物理アドレス４１００ｈ〜７ＦＦＦｈが割り当て
られ、ユーザデータの一部であるユーザデータIIが格納
される。２値／多値フラッシュメモリ９３の２値メモリ
空間２０には統合物理アドレス８０００ｈ〜８０ＦＦｈ
が割り当てられ、管理データの一部である管理データII
Iが格納される。また多値メモリ空間２１には統合物理
アドレス８１００ｈ〜ＢＦＦＦｈが割り当てられ、ユー
ザデータの一部であるユーザデータIIIが格納される。
２値／多値フラッシュメモリ９４の２値メモリ空間２０
には統合物理アドレスＣ０００ｈ〜Ｃ０ＦＦｈが割り当
てられ、管理データの一部である管理データIVが格納さ
れる。また多値メモリ空間２１には統合物理アドレスＣ
１００ｈ〜ＦＦＦＦｈが割り当てられ、ユーザデータの
一部であるユーザデータIVが格納される。
【００５８】図８は２値／多値セレクタ２２の構成の概
略を示すブロック図である。２値／多値セレクタ２２は
バスＢ１を介してＣＰＵ４に接続され、統合物理アドレ
スを格納する物理アドレスレジスタ部２３を備えてい
る。統合物理アドレスの最上位ビットＭＳＢ及びそのす
ぐ下位のビットの２つのビットは選択ビット２５とし
て、その他の１４ビットは個別物理アドレス２６とし
て、それぞれ機能する。
略を示すブロック図である。２値／多値セレクタ２２は
バスＢ１を介してＣＰＵ４に接続され、統合物理アドレ
スを格納する物理アドレスレジスタ部２３を備えてい
る。統合物理アドレスの最上位ビットＭＳＢ及びそのす
ぐ下位のビットの２つのビットは選択ビット２５とし
て、その他の１４ビットは個別物理アドレス２６とし
て、それぞれ機能する。
【００５９】個別物理アドレス２６はフラッシュインタ
ーフェース６に与えられる。一方、選択ビット２５は、
いずれも２値／多値セレクタ２２の備えるフラッシュメ
モリデコード部２９及びセレクト信号生成部２７の両方
に与えられる。フラッシュメモリデコード部２９はフラ
ッシュメモリ選択信号３０を生成し、セレクト信号生成
部２７はセレクト信号２８を生成する。
ーフェース６に与えられる。一方、選択ビット２５は、
いずれも２値／多値セレクタ２２の備えるフラッシュメ
モリデコード部２９及びセレクト信号生成部２７の両方
に与えられる。フラッシュメモリデコード部２９はフラ
ッシュメモリ選択信号３０を生成し、セレクト信号生成
部２７はセレクト信号２８を生成する。
【００６０】フラッシュメモリ選択信号２７もフラッシ
ュメモリ選択信号１７と同様に、４ビット＜ｂ３：ｂ０
＞から構成される。選択ビット２５が“００”，“０
１”，“１０”，“１１”であることに対応して、それ
ぞれｂ０，ｂ１，ｂ２，ｂ３のみが“Ｌ”となり、その
他のビットは“Ｈ”となる。そしてｂ０，ｂ１，ｂ２，
ｂ３はそれぞれ２値／多値フラッシュメモリ９２〜９４
に対するアクセスを許可するチップイネーブル信号とし
て機能する。従って、フラッシュメモリデコード部２９
として、実施の形態１で示されたフラッシュメモリデコ
ード部１６を使用することができる。
ュメモリ選択信号１７と同様に、４ビット＜ｂ３：ｂ０
＞から構成される。選択ビット２５が“００”，“０
１”，“１０”，“１１”であることに対応して、それ
ぞれｂ０，ｂ１，ｂ２，ｂ３のみが“Ｌ”となり、その
他のビットは“Ｈ”となる。そしてｂ０，ｂ１，ｂ２，
ｂ３はそれぞれ２値／多値フラッシュメモリ９２〜９４
に対するアクセスを許可するチップイネーブル信号とし
て機能する。従って、フラッシュメモリデコード部２９
として、実施の形態１で示されたフラッシュメモリデコ
ード部１６を使用することができる。
【００６１】セレクト信号２８は統合物理アドレスが０
０００ｈ〜００ＦＦｈ，４０００ｈ〜４０ＦＦｈ，８０
００ｈ〜８０ＦＦｈ，Ｃ０００ｈ〜Ｃ０ＦＦｈである場
合にのみ“Ｌ”となってアクティブとなる。つまり、統
合物理アドレスの１６進表記での上位２桁が“００”、
“４０”，“８０”，“Ｃ０”のいずれかの場合のみ
“Ｌ”となり、それ以外の場合には“Ｈ”となる。つま
りセレクト信号生成部２７は、統合物理アドレスにおい
て最下位ビットＬＳＢ及び最上位ビットＭＳＢを１５ビ
ット目としたときの、第８ビット目から第１３ビット目
に亘る６ビット２４の値の論理和を採る機能を果たす。
０００ｈ〜００ＦＦｈ，４０００ｈ〜４０ＦＦｈ，８０
００ｈ〜８０ＦＦｈ，Ｃ０００ｈ〜Ｃ０ＦＦｈである場
合にのみ“Ｌ”となってアクティブとなる。つまり、統
合物理アドレスの１６進表記での上位２桁が“００”、
“４０”，“８０”，“Ｃ０”のいずれかの場合のみ
“Ｌ”となり、それ以外の場合には“Ｈ”となる。つま
りセレクト信号生成部２７は、統合物理アドレスにおい
て最下位ビットＬＳＢ及び最上位ビットＭＳＢを１５ビ
ット目としたときの、第８ビット目から第１３ビット目
に亘る６ビット２４の値の論理和を採る機能を果たす。
【００６２】図９は種々の場合の統合物理アドレスと個
別物理アドレス２６、並びにフラッシュメモリ選択信号
２７及びセレクト信号２８との関係を示す対応図であ
る。ケース（１）では統合物理アドレスの値は０００Ｆ
ｈであり、選択ビット２５は“００”、個別物理アドレ
ス２６は０００Ｆｈとなる。よってフラッシュメモリ選
択信号３０ではビットｂ０のみが“Ｌ”となり、ビット
ｂ１，ｂ２，ｂ３は“Ｈ”となる。これにより、２値／
多値フラッシュメモリ９１に対してのみアクセスが許可
され、統合物理アドレス０００Ｆｈは２値／多値フラッ
シュメモリ９１の個別物理アドレス０００Ｆｈに対応す
る。また６ビット２４の値が“００００００”であるの
でセレクト信号２８は“Ｌ”となり、これを受けたフラ
ッシュインターフェース６は２値型フラッシュシーケン
サ６ａの機能を働かせる。よって２値／多値フラッシュ
メモリ９１の２値メモリ空間２０がアクセスの対象とな
り、管理データIの入出力が行われる。
別物理アドレス２６、並びにフラッシュメモリ選択信号
２７及びセレクト信号２８との関係を示す対応図であ
る。ケース（１）では統合物理アドレスの値は０００Ｆ
ｈであり、選択ビット２５は“００”、個別物理アドレ
ス２６は０００Ｆｈとなる。よってフラッシュメモリ選
択信号３０ではビットｂ０のみが“Ｌ”となり、ビット
ｂ１，ｂ２，ｂ３は“Ｈ”となる。これにより、２値／
多値フラッシュメモリ９１に対してのみアクセスが許可
され、統合物理アドレス０００Ｆｈは２値／多値フラッ
シュメモリ９１の個別物理アドレス０００Ｆｈに対応す
る。また６ビット２４の値が“００００００”であるの
でセレクト信号２８は“Ｌ”となり、これを受けたフラ
ッシュインターフェース６は２値型フラッシュシーケン
サ６ａの機能を働かせる。よって２値／多値フラッシュ
メモリ９１の２値メモリ空間２０がアクセスの対象とな
り、管理データIの入出力が行われる。
【００６３】ケース（２）では統合物理アドレスの値は
２ＦＦＥｈであり、選択ビット２５は“００”、個別物
理アドレス２６は２ＦＦＥｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ０のみが“Ｌ”とな
り、ビットｂ１，ｂ２，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９１に対してのみアク
セスが許可され、統合物理アドレス２ＦＦＥｈは２値／
多値フラッシュメモリ９１の個別物理アドレス２ＦＦＥ
ｈに対応する。また６ビット２４の値が“１０１１１
１”であるのでセレクト信号２８は“Ｈ”となり、これ
を受けたフラッシュインターフェース６は多値型フラッ
シュシーケンサ６ｂの機能を働かせる。よって２値／多
値フラッシュメモリ９１の多値メモリ空間２１がアクセ
スの対象となり、ユーザデータIの入出力が行われる。
２ＦＦＥｈであり、選択ビット２５は“００”、個別物
理アドレス２６は２ＦＦＥｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ０のみが“Ｌ”とな
り、ビットｂ１，ｂ２，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９１に対してのみアク
セスが許可され、統合物理アドレス２ＦＦＥｈは２値／
多値フラッシュメモリ９１の個別物理アドレス２ＦＦＥ
ｈに対応する。また６ビット２４の値が“１０１１１
１”であるのでセレクト信号２８は“Ｈ”となり、これ
を受けたフラッシュインターフェース６は多値型フラッ
シュシーケンサ６ｂの機能を働かせる。よって２値／多
値フラッシュメモリ９１の多値メモリ空間２１がアクセ
スの対象となり、ユーザデータIの入出力が行われる。
【００６４】ケース（３）では統合物理アドレスの値は
４０ＦＥｈであり、選択ビット２５は“０１”、個別物
理アドレス２６は００ＦＥｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ１のみが“Ｌ”とな
り、ビットｂ０，ｂ２，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９２に対してのみアク
セスが許可され、統合物理アドレス４０ＦＥｈは２値／
多値フラッシュメモリ９２の個別物理アドレス００ＦＥ
ｈに対応する。また６ビット２４の値が“０００００
０”であるのでセレクト信号２８は“Ｌ”となり、これ
を受けたフラッシュインターフェース６は２値型フラッ
シュシーケンサ６ａの機能を働かせる。よって２値／多
値フラッシュメモリ９２の２値メモリ空間２０がアクセ
スの対象となり、管理データIIの入出力が行われる。
４０ＦＥｈであり、選択ビット２５は“０１”、個別物
理アドレス２６は００ＦＥｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ１のみが“Ｌ”とな
り、ビットｂ０，ｂ２，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９２に対してのみアク
セスが許可され、統合物理アドレス４０ＦＥｈは２値／
多値フラッシュメモリ９２の個別物理アドレス００ＦＥ
ｈに対応する。また６ビット２４の値が“０００００
０”であるのでセレクト信号２８は“Ｌ”となり、これ
を受けたフラッシュインターフェース６は２値型フラッ
シュシーケンサ６ａの機能を働かせる。よって２値／多
値フラッシュメモリ９２の２値メモリ空間２０がアクセ
スの対象となり、管理データIIの入出力が行われる。
【００６５】ケース（４）では統合物理アドレスの値は
６ＦＣＤｈであり、選択ビット２５は“０１”、個別物
理アドレス２６は２ＦＣＤｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ１のみが“Ｌ”とな
り、ビットｂ０，ｂ２，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９２に対してのみアク
セスが許可され、統合物理アドレス６ＦＣＤｈは２値／
多値フラッシュメモリ９２の個別物理アドレス２ＦＣＤ
ｈに対応する。また６ビット２４の値が“１０１１１
１”であるのでセレクト信号２８は“Ｈ”となり、これ
を受けたフラッシュインターフェース６は多値型フラッ
シュシーケンサ６ｂの機能を働かせる。よって２値／多
値フラッシュメモリ９２の多値メモリ空間２１がアクセ
スの対象となり、ユーザデータIIの入出力が行われる。
６ＦＣＤｈであり、選択ビット２５は“０１”、個別物
理アドレス２６は２ＦＣＤｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ１のみが“Ｌ”とな
り、ビットｂ０，ｂ２，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９２に対してのみアク
セスが許可され、統合物理アドレス６ＦＣＤｈは２値／
多値フラッシュメモリ９２の個別物理アドレス２ＦＣＤ
ｈに対応する。また６ビット２４の値が“１０１１１
１”であるのでセレクト信号２８は“Ｈ”となり、これ
を受けたフラッシュインターフェース６は多値型フラッ
シュシーケンサ６ｂの機能を働かせる。よって２値／多
値フラッシュメモリ９２の多値メモリ空間２１がアクセ
スの対象となり、ユーザデータIIの入出力が行われる。
【００６６】ケース（５）では統合物理アドレスの値は
８０８０ｈであり、選択ビット２５は“１０”、個別物
理アドレス２６は００８０ｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ２のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９３に対してのみアク
セスが許可され、統合物理アドレス８０８０ｈは２値／
多値フラッシュメモリ９３の個別物理アドレス００８０
ｈに対応する。また６ビット２４の値が“０００００
０”であるのでセレクト信号２８は“Ｌ”となり、これ
を受けたフラッシュインターフェース６は２値型フラッ
シュシーケンサ６ａの機能を働かせる。よって２値／多
値フラッシュメモリ９３の２値メモリ空間２０がアクセ
スの対象となり、管理データIIIの入出力が行われる。
８０８０ｈであり、選択ビット２５は“１０”、個別物
理アドレス２６は００８０ｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ２のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９３に対してのみアク
セスが許可され、統合物理アドレス８０８０ｈは２値／
多値フラッシュメモリ９３の個別物理アドレス００８０
ｈに対応する。また６ビット２４の値が“０００００
０”であるのでセレクト信号２８は“Ｌ”となり、これ
を受けたフラッシュインターフェース６は２値型フラッ
シュシーケンサ６ａの機能を働かせる。よって２値／多
値フラッシュメモリ９３の２値メモリ空間２０がアクセ
スの対象となり、管理データIIIの入出力が行われる。
【００６７】ケース（６）では統合物理アドレスの値は
８１２２ｈであり、選択ビット２５は“１０”、個別物
理アドレス２６は０１２２ｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ２のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９３に対してのみアク
セスが許可され、統合物理アドレス８１２２ｈは２値／
多値フラッシュメモリ９３の個別物理アドレス０１２２
ｈに対応する。また６ビット２４の値が“０００００
１”であるのでセレクト信号２８は“Ｈ”となり、これ
を受けたフラッシュインターフェース６は多値型フラッ
シュシーケンサ６ｂの機能を働かせる。よって２値／多
値フラッシュメモリ９３の多値メモリ空間２１がアクセ
スの対象となり、ユーザデータIIIの入出力が行われ
る。
８１２２ｈであり、選択ビット２５は“１０”、個別物
理アドレス２６は０１２２ｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ２のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ３は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９３に対してのみアク
セスが許可され、統合物理アドレス８１２２ｈは２値／
多値フラッシュメモリ９３の個別物理アドレス０１２２
ｈに対応する。また６ビット２４の値が“０００００
１”であるのでセレクト信号２８は“Ｈ”となり、これ
を受けたフラッシュインターフェース６は多値型フラッ
シュシーケンサ６ｂの機能を働かせる。よって２値／多
値フラッシュメモリ９３の多値メモリ空間２１がアクセ
スの対象となり、ユーザデータIIIの入出力が行われ
る。
【００６８】ケース（７）では統合物理アドレスの値は
Ｃ０ＥＥｈであり、選択ビット２５は“１１”、個別物
理アドレス２６は００ＥＥｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ３のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ２は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９４に対してのみアク
セスが許可され、統合物理アドレスＣ０ＥＥｈは２値／
多値フラッシュメモリ９４の個別物理アドレス００ＥＥ
ｈに対応する。また６ビット２４の値が“０００００
０”であるのでセレクト信号２８は“Ｌ”となり、これ
を受けたフラッシュインターフェース６は２値型フラッ
シュシーケンサ６ａの機能を働かせる。よって２値／多
値フラッシュメモリ９４の２値メモリ空間２０がアクセ
スの対象となり、管理データIVの入出力が行われる。
Ｃ０ＥＥｈであり、選択ビット２５は“１１”、個別物
理アドレス２６は００ＥＥｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ３のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ２は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９４に対してのみアク
セスが許可され、統合物理アドレスＣ０ＥＥｈは２値／
多値フラッシュメモリ９４の個別物理アドレス００ＥＥ
ｈに対応する。また６ビット２４の値が“０００００
０”であるのでセレクト信号２８は“Ｌ”となり、これ
を受けたフラッシュインターフェース６は２値型フラッ
シュシーケンサ６ａの機能を働かせる。よって２値／多
値フラッシュメモリ９４の２値メモリ空間２０がアクセ
スの対象となり、管理データIVの入出力が行われる。
【００６９】ケース（８）では統合物理アドレスの値は
Ｄ１２３ｈであり、選択ビット２５は“１１”、個別物
理アドレス２６は１１２３ｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ３のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ２は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９４に対してのみアク
セスが許可され、統合物理アドレスＤ１２３ｈは２値／
多値フラッシュメモリ９４の個別物理アドレス１１２３
ｈに対応する。また６ビット２４の値が“０１０００
１”であるのでセレクト信号２８は“Ｈ”となり、これ
を受けたフラッシュインターフェース６は多値型フラッ
シュシーケンサ６ｂの機能を働かせる。よって２値／多
値フラッシュメモリ９４の多値メモリ空間２１がアクセ
スの対象となり、ユーザデータIVの入出力が行われる。
Ｄ１２３ｈであり、選択ビット２５は“１１”、個別物
理アドレス２６は１１２３ｈとなる。よってフラッシュ
メモリ選択信号３０ではビットｂ３のみが“Ｌ”とな
り、ビットｂ０，ｂ１，ｂ２は“Ｈ”となる。これによ
り、２値／多値フラッシュメモリ９４に対してのみアク
セスが許可され、統合物理アドレスＤ１２３ｈは２値／
多値フラッシュメモリ９４の個別物理アドレス１１２３
ｈに対応する。また６ビット２４の値が“０１０００
１”であるのでセレクト信号２８は“Ｈ”となり、これ
を受けたフラッシュインターフェース６は多値型フラッ
シュシーケンサ６ｂの機能を働かせる。よって２値／多
値フラッシュメモリ９４の多値メモリ空間２１がアクセ
スの対象となり、ユーザデータIVの入出力が行われる。
【００７０】以上のように、それぞれが２値メモリ空間
２０と多値メモリ空間２１とを混載するフラッシュメモ
リ９１〜９４をフラッシュメモリ群２００に設け、管理
データ及びユーザデータを振り分けて授受するので、転
送の高速化と大容量化を実現している。
２０と多値メモリ空間２１とを混載するフラッシュメモ
リ９１〜９４をフラッシュメモリ群２００に設け、管理
データ及びユーザデータを振り分けて授受するので、転
送の高速化と大容量化を実現している。
【００７１】しかも、ＣＰＵ４は個別物理データを統一
的に扱う統合物理アドレスを採用する一方、上記のよう
な統合物理アドレスと個別物理アドレスの変換が２値／
多値セレクタ２２、フラッシュインターフェース６によ
って行われ、２値／多値フラッシュメモリ９１〜９４、
更に２値メモリ空間２０と多値メモリ空間２１へのデー
タの格納の振り分けが行われる。特に統合物理アドレス
が選択ビット２５と個別物理アドレス２６とを有してい
るので、その振り分けが容易となっている。従って、Ｃ
ＰＵ４の処理においてフラッシュメモリ群２００内にお
いて上記混載を考慮する必要はなく、プログラム５に大
きな変更を行う必要もない。
的に扱う統合物理アドレスを採用する一方、上記のよう
な統合物理アドレスと個別物理アドレスの変換が２値／
多値セレクタ２２、フラッシュインターフェース６によ
って行われ、２値／多値フラッシュメモリ９１〜９４、
更に２値メモリ空間２０と多値メモリ空間２１へのデー
タの格納の振り分けが行われる。特に統合物理アドレス
が選択ビット２５と個別物理アドレス２６とを有してい
るので、その振り分けが容易となっている。従って、Ｃ
ＰＵ４の処理においてフラッシュメモリ群２００内にお
いて上記混載を考慮する必要はなく、プログラム５に大
きな変更を行う必要もない。
【００７２】
【発明の効果】この発明のうち請求項１にかかる記憶装
置によれば、迅速な読み出しが要求される管理データ
は、単一の読み出し電圧を用いて読み出す第１の記憶領
域に、大容量の格納が要求されるユーザデータは、複数
の読み出し電圧を用いて読み出す第２の記憶領域に、そ
れぞれ格納されるので、データ転送の高速化と大容量化
とを向上させることができる。
置によれば、迅速な読み出しが要求される管理データ
は、単一の読み出し電圧を用いて読み出す第１の記憶領
域に、大容量の格納が要求されるユーザデータは、複数
の読み出し電圧を用いて読み出す第２の記憶領域に、そ
れぞれ格納されるので、データ転送の高速化と大容量化
とを向上させることができる。
【００７３】この発明のうち請求項２にかかる記憶装置
及び請求項４にかかる記憶装置によれば、ＣＰＵは管理
データやユーザデータが、それぞれ第１及び第２の記憶
領域のいずれに格納されるかを判断することなく、全体
の制御を行うことができる。
及び請求項４にかかる記憶装置によれば、ＣＰＵは管理
データやユーザデータが、それぞれ第１及び第２の記憶
領域のいずれに格納されるかを判断することなく、全体
の制御を行うことができる。
【００７４】この発明のうち請求項３にかかる記憶装置
によれば、個別物理アドレスが第１及び第２の記憶領域
のいずれにおいて使用されるのかが統合物理アドレスに
反映されるので、管理データとユーザデータとをそれぞ
れ第１及び第２の記憶領域に振り分けて授受することが
容易となる。
によれば、個別物理アドレスが第１及び第２の記憶領域
のいずれにおいて使用されるのかが統合物理アドレスに
反映されるので、管理データとユーザデータとをそれぞ
れ第１及び第２の記憶領域に振り分けて授受することが
容易となる。
【００７５】この発明のうち請求項５にかかる記憶装置
によれば、個別物理アドレスがいずれの記憶素子におい
て使用されるのかが統合物理アドレスに反映されるの
で、管理データとユーザデータとをそれぞれ第１及び第
２の記憶領域に振り分けて授受することが容易となる。
によれば、個別物理アドレスがいずれの記憶素子におい
て使用されるのかが統合物理アドレスに反映されるの
で、管理データとユーザデータとをそれぞれ第１及び第
２の記憶領域に振り分けて授受することが容易となる。
【図１】 本発明の実施の形態１の構成を示すブロック
図である。
図である。
【図２】 フラッシュメモリの構成の概略を示すブロッ
ク図である。
ク図である。
【図３】 本発明の実施の形態１の動作を示す図であ
る。
る。
【図４】 本発明の実施の形態１の構成を示すブロック
図である。
図である。
【図５】 本発明の実施の形態１の動作を示す図であ
る。
る。
【図６】 本発明の実施の形態２の構成を示すブロック
図である。
図である。
【図７】 本発明の実施の形態２の動作を示す図であ
る。
る。
【図８】 本発明の実施の形態２の構成を示すブロック
図である。
図である。
【図９】 本発明の実施の形態２の動作を示す図であ
る。
る。
【図１０】 従来の技術を示す断面図である。
【図１１】 従来の技術を示すグラフである。
【図１２】 従来の技術を示すグラフである。
４ ＣＰＵ、２ ２値型フラッシュメモリ、２０ ２値
メモリ空間、２１ 多値メモリ空間、３１〜３３ 多値
型フラッシュメモリ、９１〜９４ ２値／多値フラッシ
ュメモリ。
メモリ空間、２１ 多値メモリ空間、３１〜３３ 多値
型フラッシュメモリ、９１〜９４ ２値／多値フラッシ
ュメモリ。
Claims (5)
- 【請求項１】 単一の読み出し電圧を用いて記憶状態を
読み出す第１記憶領域と、 複数の読み出し電圧を用いて記憶状態を読み出す第２記
憶領域とを備え、 前記第１記憶領域には管理データが、前記第２記憶領域
にはユーザデータが、それぞれ格納される記憶装置。 - 【請求項２】 前記第１及び第２記憶領域は、それぞれ
独立した個別物理アドレスを用いて、前記管理データ及
び前記ユーザデータを格納し、 前記個別物理アドレスの全てを統一的に扱う統合物理ア
ドレスを用いて全体を制御するＣＰＵを更に備える、請
求項１記載の記憶装置。 - 【請求項３】 前記統合物理アドレスは、前記個別物理
アドレスを第１及び第２記憶領域のいずれに使用するか
を識別する選択ビットと、前記個別物理アドレスを示す
ビットとを含む、請求項２記載の記憶装置。 - 【請求項４】 前記第１及び第２記憶領域は相互に対応
付けられて複数設けられ、 相互に対応付く前記第１及び第２記憶領域は、個別物理
アドレスを共用する一つの記憶素子を形成し、前記個別
物理アドレスによってそれぞれ前記管理データ及び前記
ユーザデータを格納し、 異なる前記記憶素子においては前記個別物理アドレスが
それぞれ別個に用いられ、 前記個別アドレスの全てを統一的に扱う統合物理アドレ
スを用いて全体を制御するＣＰＵを更に備える、請求項
１記載の記憶装置。 - 【請求項５】 前記統合物理アドレスは、前記個別物理
アドレスをいずれの前記記憶素子に使用するかを識別す
る選択ビットと、前記個別物理アドレスを示すビットと
を含む、請求項４記載の記憶装置。
Priority Applications (2)
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