KR100875978B1 - 메모리 카드 및 그것을 포함한 메모리 시스템 - Google Patents

메모리 카드 및 그것을 포함한 메모리 시스템 Download PDF

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Abstract

본 발명의 메모리 카드는, 외부로부터 입력되는 모든 명령에 대한 응답을 제공하는 제1 메모리 장치 칩, 그리고 외부로부터 입력되는 명령들 중 데이터의 기입/독출 동작과 관련된 명령들에 대한 응답을 제공하는 제2 메모리 장치 칩을 포함한다. 상기 제1 메모리 장치 칩에 저장되는 카드 확인 정보는 상기 제1 및 제2 메모리 장치 칩들 각각의 크기의 합을 용량 정보로서 포함한다. 메모리 카드에 복수의 메모리 칩들을 구비함으로써 메모리 카드의 용량을 다양하게 설계하는 것이 용이하다.

Description

메모리 카드 및 그것을 포함한 메모리 시스템{MEMORY CARD AND MEMORY SYSTEM HAVING THEREOF}
도 1은 일반적인 멀티미디어카드를 개략적으로 보여주는 블록도;
도 2는 원-칩 멀티미디어카드를 개략적으로 보여주는 볼록도;
도 3은 본 발명의 바람직한 실시예에 따른 멀티미디어카드를 포함하는 메모리 시스템을 보여주는 블록도;
도 4는 도 3에 도시된 제1 메모리 칩의 구체적인 구성을 보여주는 블록도;
도 5는 본 발명에 따른 메모리 카드 시스템의 동작을 설명하기 위한 플로우차트;
도 6은 본 발명에 따른 메모리 카드 시스템의 제2 메모리 칩 내 멀티미디어카드 컨트롤러의 동작을 설명하기 위한 플로우차트;
도 7은 호스트로부터 입력되는 어드레스에 의해서 두 개의 메모리 칩들 내 플래시 메모리들이 지정되는 방식을 개념적으로 보여주는 도면;
도 8은 호스트로부터 입력되는 어드레스에 의해서 두 개의 메모리 칩들 내 플래시 메모리들이 인터리브 방식으로 지정되는 것을 개념적으로 보여주는 도면; 그리고 도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
*도면의 주요 부분에 대한 설명
100 : 멀티미디어카드 호스트 200 : 멀티미디어카드
220 : 제1 메모리 칩
222, 242 : 멀티미디어카드 컨트롤러
224, 244 : 플래시 메모리
311 : CPU 312 : 롬
313 : 호스트 인터페이스 314 : 버퍼 램
315 : 플래시 인터페이스 316 : 레지스터
330 : 낸드 플래시 셀 어레이 340 : 주변 회로 블록
341 : 행 디코더 342 : 열 디코더
343 : 명령 디코더 344 : 컨트롤러 로직
345 :페이지 버퍼 346 : 열 게이트 회로
347 : 입출력 버퍼 및 래치
본 발명은 반도체 메모리에 관한 것으로, 좀더 구체적으로는 플래시 메모리 및 그것을 구비한 메모리 카드 시스템에 관한 것이다.
멀티미디어카드(MultiMediaCard: MMC)는 일반적인 저가의 데이터 저장 및 통신 매체이다. 멀티미디어카드는 스마트폰, 카메라, PDA, 디지털 리코더, MP3 플레이어, 페이저 등과 같은 넓은 범위의 응용처를 커버하도록 설계되었다. 멀티미티 어 카드의 특징으로서, 낮은 가격에서 높은 이동성 및 높은 성능을 들 수 있다. 이러한 특징들은 메모리 카드 인터페이스에서 낮은 전력 소모 및 높은 데이터 처리량을 포함한다.
도 1은 일반적인 멀티미디어카드를 개략적으로 보여주는 블록도이다.
도 1을 참조하면, 멀티미디어카드(20)는 MMC 컨트롤러(22) 그리고 플래시 메모리(24)를 포함한다. MMC 컨트롤러(22)와 플래시 메모리(24) 각각은 단일의 칩으로 구성된다 . 즉, 멀티미디어카드(20)는 2 개의 칩들로 구성된다. 플래시 메모리(24)는 이 분야에 잘 알려진 낸드 플래시 메모리로 구성된다. MMC 컨트롤러(22)는 호스트(10)와 플래시 메모리(24) 사이의 인터페이스를 담당한다.
앞서 언급한 바와 같이, 멀티미디어카드(20)가 2 개의 칩들로 구성됨에 따라, 멀티미디어카드(20)를 만들기 위한 비용(예를 들면, 조립 비용)이 증가하는 단점이 있다. 또한, MMC 컨트롤러(22)와 플래시 메모리(24) 사이에 송수신되는 데이터가 노출되므로 데이터 보안성이 낮아진다.
이러한 문제들을 해결하기 위하여 최근에는 도 2에 도시된 바와 같은 원-칩 멀티미디어카드(40)의 제조 방식이 제안되었다. 멀티미디어카드(40) 내 MMC 컨트롤러(44)와 플래시 메모리(46)는 단일 메모리 칩(42)으로 제작된다. 이와 같은 원-칩 멀티미디어카드(40)는 MMC 컨트롤러(44)와 플래시 메모리(46)를 연결하기 위한 패드 및 신호 라인들을 필요로 하지 않으므로 칩 면적이 감소하고, 생산 비용이 감소한다. 또한 MMC 컨트롤러(44)와 플래시 메모리(46) 사이에 전송되는 데이터가 노출되지 않으므로 보안성이 향상된다.
넓은 범위의 응용처들 및 다양한 사용자들은 저마다 다른 용량의 멀티미디어카드를 요구한다. 도 1에 도시된 멀티미디어카드(20)에 플래시 메모리(24)를 복수 개 구비하고, MMC 컨트롤러(22)의 펌웨어(firmware)를 수정한다면 멀티미디어카드(20)의 용량은 다양하게 변경될 수 있다.
그러나, 도 2에 도시된 멀티미디어카드(40)는 플래시 메모리의 용량 변경이 용이하지 않다. 플래시 메모리의 용량 변경을 위해서는 새로운 회로 설계에 의해서 메모리 칩을 제작하거나, 멀티미디어카드 내에 메모리 칩을 복수 개 구비하여야 한다. 멀티미디어카드 내에 복수 개의 메모리 칩들을 구성하고자 하는 경우 호스트와 멀티미디어카드 사이의 인터페이스를 고려해야만 한다.
따라서 본 발명의 목적은 복수의 메모리 칩들을 구비한 메모리 카드 및 그것을 포함한 메모리 시스템을 제공하는 것이다.
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 메모리 카드는, 외부로부터 입력되는 모든 명령에 대한 응답을 제공하는 제1 메모리 장치 칩, 그리고 외부로부터 입력되는 명령들 중 데이터의 기입/독출 동작과 관련된 명령들에 대한 응답을 제공하는 제2 메모리 장치 칩을 포함한다. 상기 제1 메모리 장치 칩에 저장되는 카드 확인 정보는 상기 제1 및 제2 메모리 장치 칩들 각각의 크기의 합을 용량 정보로서 포함한다.
상기 제2 메모리 장치 칩은 상기 제1 메모리 장치 칩에 저장되는 상기 카드 확인 정보와 동일한 카드 확인 정보를 저장하는 것을 특징으로 하는 멀티미디어 카드.
이 실시예에 있어서, 상기 제1 메모리 장치 칩은, 제1 플래시 메모리, 그리고 상기 플래시 메모리 장치를 제어하는 제1 컨트롤러를 포함한다.
이 실시예에 있어서, 상기 제1 플래시 메모리는, 메모리 셀 어레이, 그리고 상기 제1 컨트롤러의 제어에 따라 상기 메모리 셀 어레이의 읽기/프로그램/소거 동작을 제어하도록 구성된 주변 블록을 포함한다.
이 실시예에 있어서, 상기 제1 플래시 메모리의 상기 메모리 셀 어레이는 상기 카드 확인 정보를 저장한다.
이 실시예에 있어서, 상기 제1 컨트롤러는 파워-업시 상기 주변 블록에 의해서 읽혀진 상기 카드 확인 정보를 저장하도록 구성된 레지스터를 포함한다.
이 실시예에 있어서, 상기 제1 메모리 장치 칩 내 제1 컨트롤러는 카드 확인 모드에서 외부에서 입력된 명령에 응답하여 상기 카드 확인 정보를 외부로 출력한다.
이 실시예에 있어서, 상기 제1 컨트롤러는, CPU와, 상기 CPU의 제어에 따라 멀티미디어카드 인터페이스 방식으로 외부와 통신하도록 구성된 호스트 인터페이스, 그리고 상기 CPU의 제어에 따라 상기 주변 블록을 제어하도록 구성된 플래시 인터페이스, 그리고 상기 호스트 인터페이스와 상기 플래시 인터페이스 사이에 연결되며, 전송 데이터를 임시 저장하도록 구성된 버퍼램을 더 포함한다.
이 실시예에 있어서, 상기 제2 메모리 장치 칩은, 제2 플래시 메모리, 그리 고 상기 플래시 메모리 장치를 제어하는 제2 컨트롤러를 포함한다.
이 실시예에 있어서, 상기 제2 플래시 메모리는, 메모리 셀 어레이, 그리고 상기 제2 컨트롤러의 제어에 따라 상기 메모리 셀 어레이의 읽기/프로그램/소거 동작을 제어하도록 구성된 주변 블록을 포함한다.
이 실시예에 있어서, 상기 제2 메모리 장치 칩의 상기 메모리 셀 어레이는 상기 카드 확인 정보를 저장한다.
이 실시예에 있어서, 상기 제2 메모리 장치 칩의 상기 제2 컨트롤러는 파워-업시 상기 주변 블록에 의해서 읽혀진 상기 카드 확인 정보를 저장하도록 구성된 레지스터를 포함한다.
상기 제2 컨트롤러는, CPU와, 상기 CPU의 제어에 따라 멀티미디어카드 인터페이스 방식으로 외부와 통신하도록 구성된 호스트 인터페이스, 상기 CPU의 제어에 따라 상기 주변 블록을 제어하도록 구성된 플래시 인터페이스, 그리고 상기 호스트 인터페이스와 상기 플래시 인터페이스 사이에 연결되며, 전송 데이터를 임시 저장하도록 구성된 버퍼램을 더 포함한다.
본 발명의 다른 특징에 따른 메모리 카드 시스템은, 호스트 그리고 상기 호스트와 통신하도록 구성된 멀티미디어카드를 포함한다. 상기 멀티미디어카드는, 외부로부터 입력되는 모든 명령에 대한 응답을 제공하는 제1 메모리 칩, 그리고 외부로부터 입력되는 명령들 중 데이터의 기입/독출 동작과 관련된 명령들에 대한 응답을 제공하는 제2 메모리 칩을 포함한다. 상기 제1 메모리 칩에 저장되는 카드 확인 정보는 상기 제1 및 제2 메모리 칩들 각각의 크기의 합을 용량 정보로서 포함 한다.
이 실시예에 있어서, 상기 제2 메모리 칩은 상기 제1 메모리 칩에 저장되는 상기 카드 확인 정보와 동일한 카드 확인 정보를 저장한다.
상기 제1 및 제2 메모리 칩들 각각은, 플래시 메모리, 그리고 상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함한다.
이 실시예에 있어서, 상기 제1 및 제2 메모리 칩들 각각의 상기 플래시 메모리는, 메모리 셀 어레이, 그리고 상기 컨트롤러의 제어에 따라 상기 메모리 셀 어레이의 읽기/프로그램/소거 동작을 제어하도록 구성된 주변 블록을 포함한다.
이 실시예에 있어서, 상기 제1 및 제2 메모리 칩들 각각의 상기 메모리 셀 어레이는 상기 카드 확인 정보를 저장한다.
이 실시예에 있어서, 상기 제1 및 제2 메모리 칩들 각각의 상기 컨트롤러는 파워-업시 상기 주변 블록에 의해서 읽혀진 상기 카드 확인 정보를 저장하도록 구성된 레지스터를 포함한다.
이 실시예에 있어서, 상기 호스트는 카드 확인 모드에서 상기 카드 확인 정보를 읽기 위한 명령을 상기 멀티미디어카드로 출력하고, 상기 멀티미디어카드의 상기 제1 메모리 칩은 상기 호스트로부터의 읽기 명령에 응답하여 상기 카드 확인 정보를 상기 호스트로 출력한다.
상기 제1 및 제2 메모리 칩들 각각의 상기 컨트롤러는, 대응하는 플래시 메모리를 제어하기 위한 펌웨어를 저장하는 롬을 더 포함한다.
이 실시예에 있어서, 상기 호스트는 상기 멀티미디어카드의 액세스시 어드레 스를 상기 멀티미디어카드로 제공한다. 상기 제1 메모리 칩 내 상기 컨트롤러는 상기 호스트로부터 제공된 상기 어드레스가 제1 어드레스 그룹에 속할 때 상기 읽기/프로그램/소거 동작을 수행한다. 상기 제2 메모리 칩 내 상기 컨트롤러는 상기 호스트로부터 제공된 상기 어드레스가 제2 어드레스 그룹에 속할 때 상기 읽기/프로그램/소거 동작을 수행한다.
이 실시예에 있어서, 상기 제1 어드레스 그룹은 홀수 번째 어드레스들을 포함하고, 상기 제2 어드레스 그룹은 짝수 번째 어드레스들을 포함한다.
본 발명의 또다른 특징에 따른 제1 및 제2 메모리 칩들을 포함하는 멀티미디어 카드와 호스트를 포함하는 메모리 시스템의 동작 방법은: 상기 멀티미디어 카드가 상기 호스트에 접속하는 단계와, 상기 멀티미디어 카드 내 상기 제1 메모리 칩에 저장된 카드 확인 정보를 호스트로 전송하는 단계와, 그리고 상기 호스트의 제어에 의해서 상기 제1 또는/그리고 제2 메모리 칩들의 읽기/프로그램/소거 동작을 수행하는 단계를 포함한다. 상기 제1 메모리 칩에 저장되는 상기 카드 확인 정보는 상기 제1 및 제2 메모리 장치 칩들 각각의 크기의 합을 용량 정보로서 포함한다.
이 실시예에 있어서, 상기 제2 메모리 칩은 상기 제1 메모리 칩에 저장되는 상기 카드 확인 정보와 동일한 카드 확인 정보를 저장한다.
이 실시예에 있어서, 상기 제1 및 제2 메모리 칩들 각각은 플래시 메모리 칩이다.
이 실시예에 있어서, 상기 동작 방법은, 상기 호스트로부터 제공된 상기 어 드레스가 제1 어드레스 그룹에 속할 때 상기 어드레스를 상기 제1 메모리 칩에 대한 액세스를 위한 제1 어드레스로 변환하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 동작 방법은, 상기 호스트로부터 제공된 상기 어드레스가 제2 어드레스 그룹에 속할 때 상기 어드레스를 상기 제2 메모리 칩에 대한 액세스를 위한 제2 어드레스로 변환하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 제1 어드레스 그룹은 홀수 번째 어드레스들을 포함하고, 상기 제2 어드레스 그룹은 짝수 번째 어드레스들을 포함한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 3은 본 발명의 바람직한 실시예에 따른 멀티미디어카드를 포함하는 메모리 시스템을 보여주는 블록도이다.
도 3을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 호스트(100) 및 멀티미디어카드(200)를 포함한다. 본 발명의 멀티미디어카드(200)는 멀티미디어카드 인터페이스 방식으로 호스트(100)와 통신하도록 구성된다. 이는 본 발명의 멀티미디어카드(200)가 멀티미디어카드로 사용됨을 의미한다. 멀티미디어카드(200)는 제1 메모리 칩(220)과 제2 메모리 칩(240)을 포함한다. 제1 메모리 칩(220)은 멀티미디어카드 컨트롤러(222)와 플래시 메모리(224)를 포함하며, 단일의 칩으로 구성된다. 제2 메모리 칩(240)은 멀티미디어카드 컨트롤러(242)와 플래시 메모리(244)를 포함하며, 단일의 칩으로 구성된다. 메모리 셀 어레이(410)에는 플래시 메모리를 관리하기 위한 카드 펌웨어 코드가 저장된다. 본 명세서에서는 제1 메모리 칩(220)과 제2 메모리 칩(240)의 구성 및 기능 중 동일한 부분에 대한 설명은 제1 메모리 칩(220)의 구성 및 동작에 관해서만 설명한다.
도 3에 도시된 본 발명의 멀티미디어카드(200)에는 두 개의 메모리 칩들(220, 240)이 구성된다. 두 개의 메모리 칩들(220, 240)에는 동일한 칩 ID가 저장되며, 메모리 칩(220)이 멀티미디어카드 호스트(100)로 제공하는 용량 정보는 플래시 메모리들(224, 244) 각각의 크기의 합이다. 플래시 메모리들(224, 244)은 서로 다른 어드레스에 의해서 액세스된다. 멀티미디어카드 호스트(100)는 플래시 메모리들(224, 244) 각각의 크기의 합에 대응하는 단일 플래시 메모리가 구성된 멀티미디어카드가 접속될 때와 동일한 방법으로 멀티미디어카드(220)를 액세스한다.
도 4는 도 3에 도시된 제1 메모리 칩(220)의 구체적인 구성을 보여주는 블록도이다.
도 4를 참조하면, 본 발명에 따른 제1 메모리 칩(220)의 멀티미디어카드 컨트롤러(222)는 CPU(311), 롬(312), 호스트 인터페이스(313), 버퍼 램(314), 플래시 인터페이스(315) 그리고 레지스터들(316)로 구성된다. 롬(312)에는 플래시 메모리(224)를 관리하기 위한 펌웨어가 저장되며, CPU(311)는 호스트 인터페이스(313)를 통해 전달되는 명령에 응답하여 동작하며, 롬(312)에 저장된 펌웨어를 이용하여 플래시 메모리(224)를 관리한다. 롬(312)에는 카드 펌웨어 코드가 저장된다.
호스트 인터페이스(313)는 호스트(100)와의 인터페이스를 제공한다. 예를 들면, 호스트 인터페이스(313)는 호스트로부터 전송되는 직렬 데이터/어드레스를 병렬 데이터/어드레스로 변환한다. 플래시 인터페이스(315)는 플래시 메모리(224) 와의 인터페이스를 제공한다. 플래시 인터페이스(315)는 CPU(311)에 의해서 제어되며, 읽기/프로그램/소거 동작에 필요한 제어 신호들 및 어드레스를 발생하도록 구성된다. 플래시 인터페이스(315)는 예를 들면, 플래시 메모리의 읽기/프로그램/소거 동작에 필요한 타이밍을 제어하도록 구성된다.
버퍼램(314)은 CPU(311)의 워크램으로서 사용된다. 또한 버퍼램(314)은 호스트(100)와 플래시 메모리(224) 사이에서 전송되는 데이터를 임시 저장하기 위해서 사용된다. 호스트(100)와 멀티미디어카드(200)는 PCI(peripheral component interconnect), USB(Universal Serial Bus) 등과 같은 다양한 통신 인터페이스를 통하여 통신하도록 구성된다.
계속해서 도 4를 참조하면, 플래시 메모리(224)는 메모리 셀 어레이(330) 및 주변 블록(340)을 포함한다. 메모리 셀 어레이(330)의 특정 영역에는 카드 ID와 카드 동작 파라미터들(예를 들면, 플래시 메모리 크기, 최대 데이터 접근 시간, 데이터 전송 속도 등)이 저장된다. 메모리 셀 어레이(330)의 특정 영역에 저장된 카드 ID와 카드 동작 파라미터들은 CPU(311)의 제어에 따라서 파워-업시 멀티미디어카드 컨트롤러(222) 내 레지스터(316)에 저장된다.
주변 블록(340)은 멀티미디어카드 컨트롤러(222)의 제어에 따라 읽기/프로그램/소거 동작을 수행한다. 주변 블록(340)은 행 및 열 디코더들(341, 342), 커맨드 디코더(343), 제어 로직(344), 페이지 버퍼(345), 열 게이트 회로(346) 그리고 입출력 버퍼 및 래치 회로(347)로 구성된다. 주변 블록(340)의 구성 요소들은 이 분야의 통상적인 지식을 습득한 자들에게 잘 알려져 있다. 그러므로, 주변 블 록(340)의 구성 요소들에 대한 설명은 생략한다.
제1 메모리 칩(220)의 레지스터(316)에 저장되는 칩 ID 및 칩 동작 파라미터들은 제2 메모리 칩(240)의 레지스터(미 도시됨)에 저장되는 칩 ID 및 동작 파라미터들과 일치한다. 그러므로 파워-업시 멀티미디어카드 호스트(100)가 멀티미디어카드(200)의 칩 ID 및 칩 동작 파라미터를 요청하는 카드 확인 모드에서 제1 메모리 칩(220)과 제2 메모리 칩(240) 중 어느 하나의 카드 확인 정보만이 멀티미디어카드 호스트(100)로 제공되면 된다. 본 발명에서는 제1 메모리 칩(220)이 프라이머리(primary) 칩으로 설정되어서 제1 메모리 칩(220)은 호스트(100)로부터의 카드 확인 정보 요청에 응답한다.
호스트(100)는 어드레스를 멀티미디어카드 프로토콜 기준으로 하여 패킷 방식으로 멀티미디어카드(200)로 출력한다. 멀티미디어카드(200)는 호스트로부터의 어드레스를 이용하여 읽기/프로그램/소거 동작을 수행한다.
호스트(100)로부터 제공되는 어드레스의 일군은 제1 메모리 칩(220)의 플래시 메모리(224)에 매핑되고, 타군은 제2 메모리 칩(240)의 플래시 메모리(244)에 매핑된다. 이와 같은 어드레스 매핑은 멀티미디어카드 컨트롤러들(222, 242)에 의해서 수행된다.
도 5는 본 발명에 따른 메모리 카드 시스템의 제1 메모리 칩(220) 내 멀티미디어카드 컨트롤러(222)의 동작을 설명하기 위한 플로우차트이다. 이하, 본 발명에 따른 제1 메모리 칩(220) 내 멀티미디어카드 컨트롤러(222)의 동작이 상세히 설명된다.
잘 알려진 바와 같이, 본 발명에 따른 멀티미디어카드(200)로 구성된 멀티미디어카드가 호스트(100)에 접속되면, 멀티미디어카드(200)에는 호스트(100)로부터 전원이 공급된다. 일단 멀티미디어카드(200)에 전원이 공급되면, 멀티미디어카드(200)는 잘 알려진 카드 확인 모드(card identification mode)로 진입한다. 멀티미디어카드(200)의 제1 메모리 칩(220)에 전원이 공급될 때, 메모리 셀 어레이(330)에 저장된 카드 ID 및 카드 동작 파라미터들은 CPU(311)의 제어 하에 레지스터(316)에 저장된다(510). 레지스터(316)에 저장된 카드 ID 및 카드 동작 파라미터들은 카드 확인 모드에서 알려진 방식에 따라 호스트(100)로 전달된다. 도 5에서 단계들(520-570)은 카드 확인 모드를 수행하기 위한 것이다. 카드 확인 모드가 이 분야에 잘 알려져 있기 때문에, 카드 확인 모드에 대한 설명은 그러므로 생략된다.
카드 확인 모드가 종료되면 멀티미디어카드(200) 내 제1 메모리 칩(220)은 데이터 전송 모드로 진입한다(580). 데이터 전송 모드 동안, 플래시 메모리(224)의 관리는 멀티미디어카드 컨트롤러(222)에 의해서 행해진다.
도 6은 본 발명에 따른 메모리 카드 시스템의 제2 메모리 칩(240) 내 멀티미디어카드 컨트롤러(242)의 동작을 설명하기 위한 플로우차트이다.
멀티미디어카드(200)에 전원이 공급되면, 멀티미디어카드(200)의 제2 메모리 칩(240)은 제1 메모리 칩(220)과 동시에 카드 확인 모드로 진입한다. 제2 메모리 칩(420)에 전원이 공급될 때, 플래시 메모리(244)의 메모리 셀 어레이(미 도시됨)에 저장된 카드 ID 및 카드 동작 파라미터들은 컨트롤러(242) 내 CPU(미 도시됨)의 제어 하에 레지스터(미 도시됨)에 저장된다(610). 제2 메모리 칩(240)의 카드 ID 및 카드 동작 파라미터들은 제1 메모리 칩(220)의 카드 ID 및 카드 동작 파라미터들과 일치하므로 호스트(100)로 전달되지 않는다.
카드 확인 모드가 종료되면 멀티미디어카드(200) 내 제2 메모리 칩(240)은 데이터 전송 모드로 진입한다(620). 데이터 전송 모드 동안, 플래시 메모리(244)의 관리는 멀티미디어카드 컨트롤러(242)에 의해서 행해진다.
호스트(100)는 읽기/프로그램/소거 동작을 위해서 어드레스를 멀티미디어카드(200)로 출력한다. 멀티미디어카드(200) 내 컨트롤러(222)는 호스트(100)로부터 입력되는 어드레스가 플래시 메모리(224)를 지정하기 위한 일군의 어드레스에 속할 때 호스트(100)로부터 입력되는 명령에 대응하는 읽기/프로그램/소거 동작을 위한 제어를 수행한다. 또한 멀티미디어카드(200) 내 컨트롤러(242)는 호스트(100)로부터 입력되는 어드레스가 플래시 메모리(244)를 지정하기 위한 타군의 어드레스에 속할 때 호스트(100)로부터 입력되는 명령에 대응하는 읽기/프로그램/소거 동작을 위한 제어를 수행한다.
도 7은 호스트로부터 입력되는 어드레스에 의해서 두 개의 메모리 칩들 내 플래시 메모리들이 지정되는 방식을 개념적으로 보여주는 도면이다.
도 7을 참조하면, 호스트(710)로부터 입력되는 어드레스들(A1-An)의 일군(A1-Ak)은 제1 메모리 칩(720) 내 플래시 메모리(724)를 지정하기 위한 어드레스이고, 어드레스들(A1-An)의 타군(Ak+1-An)은 제2 메모리 칩(730) 내 플래시 메모리(734)를 지정하기 위한 어드레스이다.
제1 메모리 칩(720) 내 멀티미디어카드 컨트롤러(722)는 호스트(710)로부터 입력되는 어드레스가 일군의 어드레스(A1-Ak)에 포함될 때 호스트(710)로부터 입력되는 명령에 대응하는 읽기/프로그램/소거 동작을 위한 제어를 수행한다. 제2 메모리 칩(730) 내 멀티미디어카드 컨트롤러(732)는 호스트(710)로부터 입력되는 어드레스가 타군의 어드레스(Ak+1-An)에 포함될 때 호스트(710)로부터 입력되는 명령에 대응하는 읽기/프로그램/소거 동작을 위한 제어를 수행한다.
도 8은 호스트로부터 입력되는어드레스에 의해서 두 개의 메모리 칩들 내 플래시 메모리들이 인터리브(interleave) 방식으로 지정되는 것을 개념적으로 보여주는 도면이다.
도 8을 참조하면, 호스트(810)로부터 입력되는 어드레스들(A1-An)의 홀수 번째 어드레스들(A1, A3, …, An-1)은 제1 메모리 칩(820) 내 플래시 메모리(824)를 지정하기 위한 어드레스이고, 어드레스들(A1-An)의 짝수 번째(A2, A4, …, An)은 제2 메모리 칩(830) 내 플래시 메모리(834)를 지정하기 위한 어드레스이다.
제1 메모리 칩(820) 내 멀티미디어카드 컨트롤러(822)는 호스트(810)로부터 입력되는 어드레스가 일군의 어드레스(A1, A3, …, An-1)에 포함될 때 호스트(810)로부터 입력되는 명령에 대응하는 읽기/프로그램/소거 동작을 위한 제어를 수행한다. 제2 메모리 칩(830) 내 멀티미디어카드 컨트롤러(832)는 호스트(810)로부터 입력되 는 어드레스가 타군의 어드레스(A2, A4, …, An)에 포함될 때 호스트(810)로부터 입력되는 명령에 대응하는 읽기/프로그램/소거 동작을 위한 제어를 수행한다.
이와 같이 호스트(810)가 인터리빙 방식으로 플래시 메모리들(824, 834)을 액세스하는 경우, 호스트(810)가 플래시 메모리들(824, 834)을 액세스하는 타이밍의 일부가 중첩될 수 있으므로 호스트(810)와 멀티미디어카드(800) 사이의 데이터 전송 속도가 향상될 수 있다.
또다른 실시예에서 두 개의 메모리 칩들 내 플래시 메모리들은 페이지 단위 또는 블록 단위로 구별될 수 있다. 예를 들어, 호스트로부터 입력되는 어드레스가 홀수 번째 페이지를 지정하는 어드레스이면 제1 메모리 칩이 액세스되고, 짝수 번째 페이지를 지정하는 어드레스이면 제2 메모리 칩이 액세스된다. 다른 예로, 호스트로부터 입력되는 어드레스가 소정의 페이지(1, 2, 5, 6, 9, 10…)를 지정하는 어드레스이면 제1 메모리 칩이 액세스되고, 다른 소정의 페이지(3, 4, 7, 8, 11, 12…)를 지정하는 어드레스이면 제2 메모리 칩이 액세스된다.
도 9는 본 발명의 다른 실시예에 따른 메모리 시스템을 보여주는 블록도이다.
도 9를 참조하면, 메모리 시스템은 멀티미디어카드 호스트(910), 멀티미디어 카드 버스(920)를 통해 호스트(910)에 연결된 멀티미디어카드들(930, 940)을 포함한다. 멀티미디어카드 버스(920)에 연결된 멀티미디어카드들(930, 940)이 동일한 카드 ID를 저장하고, 멀티미디어카드들(930, 940) 중 프라이머리 카드가 멀티미디어카드들(930, 940) 각각의 메모리 크기의 합에 대응하는 크기를 카드 확인 정보로써 호스트(910)로 제공한다. 그러므로, 호스트(910)는 멀티미디어카드들(930, 940) 각각의 메모리 크기의 합에 대응하는 단일의 메모리를 포함하는 멀티미디어카드가 멀티미디어카드 버스에 연결된 것과 동일하게 멀티미디어카드들(930, 940)을 액세스하기 위한 신호들을 발생한다.
멀티미디어카드들(930, 940) 각각은 멀티미디어카드 컨트롤러(미 도시됨) 및 플래시 메모리(미 도시됨)를 포함한다. 멀티미디어카드(930) 내 컨트롤러는 호스트(910)로부터 입력되는 어드레스가 일군의 어드레스에 포함될 때 호스트(910)로부터 입력되는 명령에 대응하는 읽기/프로그램/소거 동작을 수행한다. 멀티미디어카드(940) 내 컨트롤러는 호스트(910)로부터 입력되는 어드레스가 타군의 어드레스에 포함될 때 호스트(910)로부터 입력되는 명령에 대응하는 읽기/프로그램/소거 동작을 수행한다.
이와 같은 멀티미디어 카드 시스템에 의하면, 멀티미디어카드 버스(920)에 두 개 이상의 멀티미디어카드를 연결하는 것에 의해서 하나의 멀티미디어카드의 용량을 증대시키는 것과 동일한 효과를 얻을 수 있다.
본 발명의 실시예에서는 멀티미디어카드를 일 예로서 설명하였으나, 호스트와 연결되어 통신하며, 메모리 칩을 포함하는 카드들 즉, SD 카드, USB 메모리, CF 메모리 등과 같은 다양한 종류의 메모리 카드들에 적용될 수 있다.
예시적인 바람직한 실시예들을 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 메모리 카드는 복수의 메모리 칩들을 구비할 수 있다. 그러므로, 메모리 카드의 용량을 다양하게 설계하는 것이 용이하다. 또한 멀티미디어카드 버스와 연결되는 복수의 멀티미디어카드들의 카드 ID를 동일하게 설정하는 것에 의해서 단일의 멀티미디어카드의 용량이 증대되는 것과 동일한 결과를 얻을 수 있다.

Claims (36)

  1. 외부로부터 입력되는 모든 명령에 대한 응답을 제공하는 제1 메모리 장치 칩; 그리고
    외부로부터 입력되는 명령들 중 데이터의 읽기/프로그램/소거 동작과 관련된 명령들에 대한 응답을 제공하는 제2 메모리 장치 칩을 포함하되;
    상기 제1 메모리 장치 칩에 저장되는 카드 확인 정보는 상기 제1 및 제2 메모리 장치 칩들 각각의 크기의 합을 용량 정보로서 포함하는 것을 특징으로 하는 메모리 카드.
  2. 제 1 항에 있어서,
    상기 제2 메모리 장치 칩은 상기 제1 메모리 장치 칩에 저장되는 상기 카드 확인 정보와 동일한 카드 확인 정보를 저장하는 것을 특징으로 하는 메모리 카드.
  3. 제 2 항에 있어서,
    상기 제1 메모리 장치 칩은,
    제1 플래시 메모리; 그리고
    상기 제1 플래시 메모리를 제어하는 제1 컨트롤러를 포함하는 것을 특징으로 하는 메모리 카드.
  4. 제 3 항에 있어서,
    상기 제1 플래시 메모리는,
    메모리 셀 어레이; 그리고
    상기 제1 컨트롤러의 제어에 따라 상기 메모리 셀 어레이의 읽기/프로그램/소거 동작을 제어하도록 구성된 주변 블록을 포함하는 것을 특징으로 하는 메모리 카드.
  5. 제 4 항에 있어서,
    상기 제1 플래시 메모리의 상기 메모리 셀 어레이는 상기 카드 확인 정보를 저장하는 것을 특징으로 하는 메모리 카드.
  6. 제 5 항에 있어서,
    상기 제1 컨트롤러는 파워-업시 상기 주변 블록에 의해서 읽혀진 상기 카드 확인 정보를 저장하도록 구성된 레지스터를 포함하는 것을 특징으로 하는 메모리 카드.
  7. 제 6 항에 있어서,
    상기 제1 메모리 장치 칩 내 제1 컨트롤러는 카드 확인 모드에서 외부에서 입력된 명령에 응답하여 상기 카드 확인 정보를 외부로 출력하는 것을 특징으로 하는 메모리 카드.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 4 항에 있어서,
    상기 메모리 카드는 멀티미디어카드인 것을 특징으로 하는 메모리 카드.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 8 항에 있어서,
    상기 제1 컨트롤러는,
    CPU와;
    상기 CPU의 제어에 따라 멀티미디어카드 인터페이스 방식으로 외부와 통신하도록 구성된 호스트 인터페이스; 그리고
    상기 CPU의 제어에 따라 상기 주변 블록을 제어하도록 구성된 플래시 인터페이스; 그리고
    상기 호스트 인터페이스와 상기 플래시 인터페이스 사이에 연결되며, 전송 데이터를 임시 저장하도록 구성된 버퍼램을 더 포함하는 메모리 카드.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 2 항에 있어서,
    상기 제2 메모리 장치 칩은,
    제2 플래시 메모리; 그리고
    상기 플래시 메모리를 제어하는 제2 컨트롤러를 포함하는 것을 특징으로 하는 메모리 카드.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    상기 제2 플래시 메모리는,
    메모리 셀 어레이; 그리고
    상기 제2 컨트롤러의 제어에 따라 상기 메모리 셀 어레이의 읽기/프로그램/소거 동작을 제어하도록 구성된 주변 블록을 포함하는 것을 특징으로 하는 메모리 카드.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제 11 항에 있어서,
    상기 제2 메모리 장치 칩의 상기 메모리 셀 어레이는 상기 카드 확인 정보를 저장하는 것을 특징으로 하는 메모리 카드.
  13. 청구항 13은(는) 설정등록료 납부시 포기되었습니다.
    제 12 항에 있어서,
    상기 제2 메모리 장치 칩의 상기 제2 컨트롤러는 파워-업시 상기 주변 블록에 의해서 읽혀진 상기 카드 확인 정보를 저장하도록 구성된 레지스터를 포함하는 것을 특징으로 하는 메모리 카드.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 10 항에 있어서,
    상기 제2 컨트롤러는,
    CPU와;
    상기 CPU의 제어에 따라 멀티미디어카드 인터페이스 방식으로 외부와 통신하도록 구성된 호스트 인터페이스와;
    상기 CPU의 제어에 따라 상기 주변 블록을 제어하도록 구성된 플래시 인터페이스; 그리고
    상기 호스트 인터페이스와 상기 플래시 인터페이스 사이에 연결되며, 전송 데이터를 임시 저장하도록 구성된 버퍼램을 더 포함하는 메모리 카드.
  15. 호스트; 그리고
    상기 호스트와 통신하도록 구성된 멀티미디어카드를 포함하되;
    상기 멀티미디어카드는,
    상기 호스트로부터 입력되는 모든 명령에 대한 응답을 제공하는 제1 메모리 칩; 그리고
    상기 호스트로부터 입력되는 명령들 중 데이터의 기입/독출 동작과 관련된 명령들에 대한 응답을 제공하는 제2 메모리 칩을 포함하되;
    상기 제1 메모리 칩에 저장되는 카드 확인 정보는 상기 제1 및 제2 메모리 칩들 각각의 크기의 합을 용량 정보로서 포함하는 것을 특징으로 하는 메모리 시스템.
  16. 청구항 16은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제2 메모리 칩은 상기 제1 메모리 칩에 저장되는 상기 카드 확인 정보와 동일한 카드 확인 정보를 저장하는 것을 특징으로 하는 메모리 시스템.
  17. 청구항 17은(는) 설정등록료 납부시 포기되었습니다.
    제 16 항에 있어서,
    상기 제1 및 제2 메모리 칩들 각각은,
    플래시 메모리; 그리고
    상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함하는 것을 특징으로 하는 메모리 시스템.
  18. 청구항 18은(는) 설정등록료 납부시 포기되었습니다.
    제 17 항에 있어서,
    상기 제1 및 제2 메모리 칩들 각각의 상기 플래시 메모리는,
    메모리 셀 어레이; 그리고
    상기 컨트롤러의 제어에 따라 상기 메모리 셀 어레이의 읽기/프로그램/소거 동작을 제어하도록 구성된 주변 블록을 포함하는 것을 특징으로 하는 메모리 시스템.
  19. 청구항 19은(는) 설정등록료 납부시 포기되었습니다.
    제 18 항에 있어서,
    상기 제1 및 제2 메모리 칩들 각각의 상기 메모리 셀 어레이는 상기 카드 확인 정보를 저장하는 것을 특징으로 하는 메모리 시스템.
  20. 청구항 20은(는) 설정등록료 납부시 포기되었습니다.
    제 19 항에 있어서,
    상기 제1 및 제2 메모리 칩들 각각의 상기 컨트롤러는 파워-업시 상기 주변 블록에 의해서 읽혀진 상기 카드 확인 정보를 저장하도록 구성된 레지스터를 포함하는 것을 특징으로 하는 메모리 시스템.
  21. 청구항 21은(는) 설정등록료 납부시 포기되었습니다.
    제 20 항에 있어서,
    상기 호스트는 카드 확인 모드에서 상기 카드 확인 정보를 읽기 위한 명령을 상기 멀티미디어카드로 출력하고, 상기 멀티미디어카드의 상기 제1 메모리 칩은 상기 호스트로부터의 읽기 명령에 응답하여 상기 카드 확인 정보를 상기 호스트로 출력하는 것을 특징으로 하는 메모리 시스템.
  22. 청구항 22은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 제1 및 제2 메모리 칩들 각각의 상기 컨트롤러는,
    대응하는 플래시 메모리를 제어하기 위한 펌웨어를 저장하는 롬을 더 포함하는 것을 특징으로 하는 메모리 시스템.
  23. 청구항 23은(는) 설정등록료 납부시 포기되었습니다.
    제 15 항에 있어서,
    상기 호스트는 상기 멀티미디어카드의 액세스시 어드레스를 상기 멀티미디어카드로 제공하는 메모리 시스템.
  24. 청구항 24은(는) 설정등록료 납부시 포기되었습니다.
    제 23 항에 있어서,
    상기 제1 메모리 칩 내 상기 컨트롤러는 상기 호스트로부터 제공된 상기 어 드레스가 제1 어드레스 그룹에 속할 때 상기 어드레스를 대응하는 메모리 셀 어레이에 대한 액세스를 제어하는 것을 특징으로 하는 메모리 시스템.
  25. 청구항 25은(는) 설정등록료 납부시 포기되었습니다.
    제 24 항에 있어서,
    상기 제2 메모리 칩 내 상기 컨트롤러는 상기 호스트로부터 제공된 상기 어드레스가 제2 어드레스 그룹에 속할 때 상기 어드레스를 대응하는 메모리 셀 어레이에 대한 액세스를 제어하는 것을 특징으로 하는 메모리 시스템.
  26. 청구항 26은(는) 설정등록료 납부시 포기되었습니다.
    제 25 항에 있어서,
    상기 제1 어드레스 그룹은 홀수 번째 어드레스들을 포함하고, 상기 제2 어드레스 그룹은 짝수 번째 어드레스들을 포함하는 것을 특징으로 하는 메모리 시스템.
  27. 제1 및 제2 메모리 칩들을 포함하는 멀티미디어카드와 호스트를 포함하는 메모리 시스템의 동작 방법에 있어서:
    상기 멀티미디어카드가 상기 호스트에 접속하는 단계와;
    상기 멀티미디어카드 내 상기 제1 메모리 칩에 저장된 카드 확인 정보를 호스트로 전송하는 단계와; 그리고
    상기 호스트의 제어에 의해서 상기 제1 또는/그리고 제2 메모리 칩들의 읽기/프로그램/소거 동작을 수행하는 단계를 포함하되;
    상기 제1 메모리 칩에 저장되는 상기 카드 확인 정보는 상기 제1 및 제2 메 모리 장치 칩들 각각의 크기의 합을 용량 정보로서 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  28. 청구항 28은(는) 설정등록료 납부시 포기되었습니다.
    제 27 항에 있어서,
    상기 제2 메모리 칩은 상기 제1 메모리 칩에 저장되는 상기 카드 확인 정보와 동일한 카드 확인 정보를 저장하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  29. 청구항 29은(는) 설정등록료 납부시 포기되었습니다.
    제 27 항에 있어서,
    상기 제1 및 제2 메모리 칩들 각각은 플래시 메모리 칩인 것을 특징으로 하는 메모리 시스템의 동작 방법.
  30. 청구항 30은(는) 설정등록료 납부시 포기되었습니다.
    제 27 항에 있어서,
    상기 호스트로부터 어드레스를 상기 플래시 메모리로 제공하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  31. 청구항 31은(는) 설정등록료 납부시 포기되었습니다.
    제 30 항에 있어서,
    상기 호스트로부터 제공된 상기 어드레스가 제1 어드레스 그룹에 속할 때 상기 제1 메모리 칩에 의해서 상기 읽기/프로그램/소거 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  32. 청구항 32은(는) 설정등록료 납부시 포기되었습니다.
    제 31 항에 있어서,
    상기 호스트로부터 제공된 상기 어드레스가 제2 어드레스 그룹에 속할 때 상기 제2 메모리 칩에 의해서 상기 읽기/프로그램/소거 동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  33. 청구항 33은(는) 설정등록료 납부시 포기되었습니다.
    제 32 항에 있어서,
    상기 제1 어드레스 그룹은 홀수 번째 어드레스들을 포함하고, 상기 제2 어드레스 그룹은 짝수 번째 어드레스들을 포함하는 것을 특징으로 하는 메모리 시스템의 동작 방법.
  34. 호스트와;
    상기 호스트와 연결된 멀티미디어카드 버스와;
    상기 멀티미디어카드 버스를 통해 상기 호스트와 통신하며, 상기 호스트로부터 입력되는 모든 명령에 대한 응답을 제공하는 제1 멀티미디어카드; 그리고
    상기 멀티미디어카드 버스를 통해 상기 호스트와 통신하며, 상기 호스트로부터 입력되는 명령들 중 데이터의 기입/독출 동작과 관련된 명령들에 대한 응답을 제공하는 제2 멀티미디어카드를 포함하되;
    상기 제1 멀티미디어카드에 저장되는 카드 확인 정보는 상기 제1 및 제2 멀티미디어카드들 각각의 크기의 합을 용량 정보로서 포함하는 것을 특징으로 하는 메모리 시스템.
  35. 청구항 35은(는) 설정등록료 납부시 포기되었습니다.
    제 34 항에 있어서,
    상기 제2 멀티미디어카드는 상기 제1 멀티미디어카드에 저장되는 상기 카드 확인 정보와 동일한 카드 확인 정보를 저장하는 것을 특징으로 하는 메모리 시스템.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제 35 항에 있어서,
    상기 제1 및 제2 멀티미디어카드 각각은,
    플래시 메모리; 그리고
    상기 플래시 메모리 장치를 제어하는 컨트롤러를 포함하는 것을 특징으로 하는 메모리 시스템.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100695890B1 (ko) * 2004-10-29 2007-03-19 삼성전자주식회사 멀티 칩 시스템 및 그것의 데이터 전송 방법
US8028122B2 (en) * 2008-01-07 2011-09-27 Sandisk Il Ltd. Methods and systems for classifying storage systems using fixed static-IP addresses
TWI473097B (zh) * 2008-06-02 2015-02-11 A Data Technology Co Ltd 自動切換記憶體介面模式之快閃記憶體裝置
EP2273373A1 (en) * 2009-07-02 2011-01-12 Vodafone Holding GmbH Storing of frequently modified data in an IC card
JP5198379B2 (ja) * 2009-07-23 2013-05-15 株式会社東芝 半導体メモリカード
US8201020B2 (en) * 2009-11-12 2012-06-12 International Business Machines Corporation Method apparatus and system for a redundant and fault tolerant solid state disk
JP5596143B2 (ja) * 2010-06-29 2014-09-24 パナソニック株式会社 不揮発性記憶システム、メモリシステム用の電源回路、フラッシュメモリ、フラッシュメモリコントローラ、および不揮発性半導体記憶装置
CN101950368B (zh) * 2010-09-20 2012-08-29 珠海天威技术开发有限公司 24c系列芯片存储容量的识别方法
KR101919903B1 (ko) * 2012-09-14 2018-11-19 삼성전자 주식회사 임베디드 멀티미디어 카드, 이를 제어하는 호스트, 및 이들의 동작 방법
US10545675B2 (en) * 2016-08-22 2020-01-28 SK Hynix Inc. Memory system including multi-interfaces
KR102646895B1 (ko) 2016-09-29 2024-03-12 삼성전자주식회사 메모리 카드 및 이를 포함하는 스토리지 시스템
KR102415330B1 (ko) 2018-01-08 2022-06-30 삼성전자주식회사 스토리지 장치의 동작 방법 및 시스템

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176178A (ja) 1997-12-15 1999-07-02 Sony Corp 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード
JP2000207137A (ja) 1999-01-12 2000-07-28 Kowa Co 情報記憶装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137011B1 (en) * 1993-09-01 2006-11-14 Sandisk Corporation Removable mother/daughter peripheral card
JPH0778228A (ja) 1993-09-07 1995-03-20 Toshiba Corp メモリカードおよびそのデータ管理方法
US5848428A (en) * 1996-12-19 1998-12-08 Compaq Computer Corporation Sense amplifier decoding in a memory device to reduce power consumption
US6426893B1 (en) * 2000-02-17 2002-07-30 Sandisk Corporation Flash eeprom system with simultaneous multiple data sector programming and storage of physical block characteristics in other designated blocks
JP2001307059A (ja) 2000-04-19 2001-11-02 Power Digital Card Co Ltd 複数のチップを有するマルチメディアカードの製造方法
JP4014801B2 (ja) 2000-12-28 2007-11-28 株式会社ルネサステクノロジ 不揮発性メモリ装置
US7290109B2 (en) 2002-01-09 2007-10-30 Renesas Technology Corp. Memory system and memory card
US6826067B2 (en) * 2002-09-02 2004-11-30 Nanya Technology Corporation Double capacity stacked memory and fabrication method thereof
US7809862B2 (en) * 2003-12-02 2010-10-05 Super Talent Electronics, Inc. Dual-mode switch for multi-media card/secure digital (MMC/SD) controller reading power-on boot code from integrated flash memory for user storage
KR101149887B1 (ko) 2004-04-01 2012-06-11 삼성전자주식회사 멀티 채널 메모리 카드 및 그것의 제어 방법
JP2006038670A (ja) * 2004-07-28 2006-02-09 Renesas Technology Corp 半導体装置
US20060027906A1 (en) 2004-08-03 2006-02-09 Sheng-Chih Hsu Exclusive memory structure applicable for multi media card and secure digital card
KR100624960B1 (ko) * 2004-10-05 2006-09-15 에스티마이크로일렉트로닉스 엔.브이. 반도체 메모리 장치 및 이의 패키지 및 이를 이용한메모리 카드
TWM272152U (en) 2005-02-01 2005-08-01 Domintech Co Ltd Memory card with replaceable memory chip
KR100707308B1 (ko) * 2005-06-13 2007-04-12 삼성전자주식회사 엠엠씨 인터페이스를 갖는 플래시 메모리 장치 및 그것을포함한 메모리 시스템

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176178A (ja) 1997-12-15 1999-07-02 Sony Corp 不揮発性半導体記憶装置およびそれを用いたｉｃメモリカード
JP2000207137A (ja) 1999-01-12 2000-07-28 Kowa Co 情報記憶装置

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