CN101241752B - 存储卡和包含所述存储卡的存储系统 - Google Patents

Abstract

本发明提出了一种存储卡和包含所述存储卡的存储系统。所述存储卡包括：第一存储芯片，响应所有外部输入命令；以及第二存储芯片，响应于外部输入命令中与数据的读取、编程、以及擦除操作相关的命令。存储在第一存储芯片内的卡识别信息包括与所述第一和第二存储芯片大小之和相对应的容量信息。存储卡的多个存储芯片在设计各种形式存储容量的存储卡时很有用。

Description

存储卡和包含所述存储卡的存储系统

相关申请的交叉引用

该美国非临时专利申请按U.S.C第119节35要求在2007年2月6日递交的韩国专利申请No.2007-12274的优先权将其全部内容合并在此作为参考。

技术领域

本发明涉及半导体存储器。更具体地，本发明涉及闪速存储器以及包含所述闪速存储器的存储卡系统。

背景技术

多媒体卡(MMC)是一般在低价设备中为普通用户使用的各种通信介质和数据存储单元。MMC通常设计用于可以在不同的应用中操作，例如手机、照相机、个人数据助手(PDAs)、数字录音机、MP3播放器、寻呼机等等。如今认为MMC具有高度便携性以及高性能和低价的特征。

图1是普通多媒体卡的示意方框图。

参照图1，MMC 20包括MMC控制器芯片22和闪速存储器24。该MMC控制器芯片22和该闪速存储器24均被设计成独立的芯片。换句话说，该MMC20由两个芯片组成。该闪速存储器24是以本领域众所周知的NAND型形成。该MMC控制器芯片22起到在主机10和该闪速存储器24之间执行界面连接操作的功能。

由于该MMC 20由两个芯片组成，制造MMC 20的成本增加了。而且，由于该MMC控制器芯片22和该闪速存储器24之间传输的数据的暴露使得数据安全性更差。

为了达到解决这些问题的目的，最近提出了一种制造单芯片MMC 40的方法，如图2所示。在该MMC 40中，将MMC控制器44和闪速存储器46集成在单独的存储芯片42内。由于可以将该单芯片MMC 40构造为无需焊盘和信号线，所述信号线用于将该MMC控制器44和该闪速存储器46相连，因此芯片面积变得更小而且能以更小的成本生产。此外，不会暴露该MMC控制器44和该闪速存储器46之间传输的数据，提高了数据安全性。

一般地，大范围的应用以及不同的用户经常需要存储容量不同的MMC。如果将大量闪速存储器24设置在图1所示的MMC 20中，并且该MMC控制器22的固件发生改变，该MMC 20的容量就是可变的。

然而，让该MMC 40改变该闪速存储器的存储容量并不容易。为了改变该闪速存储器的存储容量，就需要制造使用最新设计电路图案的存储芯片以及为该MMC提供多个存储芯片。在使用多个存储芯片组成MMC时，需要考虑主机与该MMC之间的接口模式。

发明内容

本发明的示例性实施例是为了提供一种具有多个存储芯片的存储卡和包含上述存储卡的存储系统。

本发明的示例性实施例是一种存储卡，包括：第一存储芯片，响应所有外部输入命令；以及第二存储芯片，响应于外部输入命令中与数据的读取、编程、以及擦除操作相关的命令。存储在第一存储芯片内的卡识别信息包括与所述第一和第二存储芯片大小之和相对应的容量信息。

所述第二存储芯片存储与所述第一存储芯片相同的卡识别信息。

在示例性实施例中，所述第一存储芯片包括：第一闪速存储器；以及第一控制器，操作用于控制所述第一闪速存储器。

在示例性实施例中，所述第一闪速存储器包括：存储单元阵列；以及外围块，配置用于由所述第一控制器控制所述存储单元阵列的读取、编程和擦除操作。

在示例性实施例中，所述第一闪速存储器的存储单元阵列存储所述卡识别信息。

根据示例性实施例，所述第一控制器包括寄存器，用于存储在开机时由所述外围块读出的卡识别信息。

在示例性实施例中，所述第一存储芯片的第一控制器响应于外部输入命令，向外部输出所述MMC的卡识别信息。

根据示例性实施例，所述第一控制器包括：CPU；主机接口，配置用于在CPU控制下以多媒体卡接口模式进行外部通信；闪速存储器接口，配置用于在CPU控制下控制所述外围块；以及缓冲器RAM，连接在所述主机接口和闪速存储器接口之间，并且配置用于临时存储传输数据。

在示例性实施例中，所述第二存储芯片包括：第二闪速存储器；以及第二控制器，操作用于控制所述第二闪速存储器。

根据示例性实施例，所述第二闪速存储器包括：存储单元阵列；以及外围块，配置用于由所述第二控制器控制存储单元阵列的读取、编程、和擦除操作。

在示例性实施例中，所述第二闪速存储器的存储单元阵列存储卡识别信息。

在示例性实施例中，所述第二存储芯片的第二控制器包括寄存器，用于存储开机时由所述外围块读出的所述卡识别信息。

所述第二控制器包括：CPU；主机接口，配置用于在CPU控制下以多媒体卡接口模式进行外部通信；闪速存储器接口，配置用于在CPU控制下被控制所述外围块；以及缓冲器RAM，连接在所述主机接口和闪速存储器接口之间，并且配置用于临时存储传输数据。

本发明的示例性实施例提供了一种存储系统，包括：主机；以及多媒体卡，配置用于与所述主机进行通信。所述多媒体卡包括：第一存储芯片，响应由所述主机输入的所有命令；以及第二存储芯片，响应由所述主机输入命令中与数据的写入和读取操作相关的命令。存储在所述第一存储芯片中的卡识别信息包括与所述第一和第二存储芯片大小之和相对应的容量信息。

在示例性实施例中，所述第二存储芯片存储与所述第一存储芯片相同的卡识别信息。

所述第一和第二存储芯片的每一个均包括：闪速存储器；以及控制器，操作用于控制所述闪速存储器。

根据示例性实施例，所述闪速存储器包括：存储单元阵列；以及外围块，配置用于由所述控制器控制存储单元阵列的读取、编程和擦除操作。

在示例性实施例中，所述存储单元阵列存储卡识别信息。

在示例性实施例中，所述控制器包括寄存器，用于存储在开机时由所述外围块读出的卡识别信息。

根据示例性实施例，所述主机向多媒体卡提供用于在卡识别模式下读取所述卡识别信息的命令，并且所述多媒体卡的第一存储芯片响应于由所述主机提供的读取命令将所述卡识别信息输出至所述主机。

所述控制器包括ROM存储固件以控制所述闪速存储器。

在示例性实施例中，所述主机在存取所述多媒体卡时向所述多媒体卡提供地址。如果所述主机提供的地址属于第一地址集合，所述控制器操作用于控制与所述地址相对应的存储单元阵列的存取。如果所述主机提供的地址属于第二地址集合，所述控制器操作用于控制与所述地址相对应的存储单元阵列的存取。

在示例性实施例中，所述第一地址集合包括奇数顺序地址并且所述第二地址集合包括偶数顺序地址。

本发明的示例性实施例也可以提供一种操作存储系统的方法，所述存储系统包含主机和包括第一和第二存储芯片的多媒体卡。所述方法包括以下步骤：连接所述多媒体卡至所述主机；从所述多媒体卡的第一存储芯片向所述主机传输卡识别信息；在所述主机控制下执行所述第一和/或第二存储芯片的读取、编程或擦除操作。存储在所述第一存储芯片中的卡识别信息包括与所述第一和第二存储芯片大小之和相对应的容量信息。

在示例性实施例中，所述第二存储芯片存储与所述第一存储芯片相同的卡识别信息。

在示例性实施例中，所述第一和第二存储芯片的每一个均为闪速存储器芯片。

根据示例性实施例，所述方法还包括以下步骤：如果主机提供的地址属于第一地址集合，将所述主机提供的地址转换为用于存取所述第一存储芯片的第一地址。

根据示例性实施例，所述方法还包括以下步骤：如果主机提供的地址属于第二地址集合，将所述主机提供的地址转换为用于存取所述第二存储芯片的第一地址。

在示例性实施例中，所述第一地址集合包括奇数顺序地址，并且所述第二地址集合包括偶数顺序地址。

对本发明示例性实施例的性能和优点更深的理解可以通过参考说明书的其余部分和所附附图来实现。

附图说明

本发明的示例性实施例可以通过以下说明结合附图得到更加详细的理解。在附图中：

图1是普通多媒体卡的示意方框图；

图2是单芯片多媒体卡的示意方框图；

图3是包括依照本发明示例性实施例的多媒体卡的存储系统的方框图；

图4是具体描述图3中所示的该第一存储芯片功能结构的方框图；

图5是示出了根据本发明示例性实施例的存储卡系统操作的流程图；

图6是示出了根据本发明示例性实施例的存储卡系统中第二存储芯片的多媒体卡控制器操作的流程图；

图7是描述通过主机输入的地址将闪速存储器指定至两个存储器芯片的特征示意图；

图8是描述隔行扫描模式下通过主机输入的地址将闪速存储器特征指定至两个存储器芯片的示意图；

图9是根据本发明示例性实施例的存储系统的方框图。

具体实施方式

下面将结合所附附图更加详细地描述本发明的示例性实施例。但是，本发明可以以各种形式实施并且并不局限于在此所阐述的示例性实施例。相反，这些示例性实施例配置用于说明该公开是彻底和完全的，而且将向本领域普通技术人员全面地转达本发明的范围。在整个附图中相同的附图标记代表相同的元件。

图3是包括根据本发明示例性实施例的多媒体卡的存储系统的方框图。

参照图3，存储系统1000包括MMC主机100和MMC200。根据本发明示例性实施例的MMC 200设计用来以MMC接口模式与该MMC主机100进行通信。这意味着将MMC 200用作多媒体卡。MMC 200包括第一和第二存储芯片220和240。第一存储芯片220包括形成为单芯片的MMC控制器222和闪速存储器224。第二存储芯片240也包括形成为单芯片的MMC控制器242和闪速存储器244。存储单元阵列(未示出)包含用来管理闪速存储器的固件。因为第一和第二存储芯片220和240之间存在相似性，第一存储芯片220的结构和操作将在下文中代表性地被描述。

图3中所示的MMC 200构建为包括两个存储芯片220和240。这些存储芯片220和240存储相同的芯片标识(ID)。从第一存储芯片220提供给MMC主机100的容量信息是闪速存储器224和244的存储容量之和。通过相互不同的地址存取闪速存储器224和244。MMC主机100使用与具有与闪速存储器224和244容量之和相对应的单一闪速存储器的MMC连接的相同模式存取MMC200。

图4是描述图3中所示的第一存储芯片220功能结构的方框图。

参照图4，第一存储芯片220的MMC控制器222包括中央处理单元(CPU)311、ROM 312、主机接口313、缓冲器RAM 314、闪速存储器接口块315、以及与CPU 311相连的寄存器316。ROM 312存储用于管理闪速存储器224的固件。CPU 311响应于通过主机接口313在系统总线传递的命令操作，并且通过存储在ROM 312内的固件来管理闪速存储器224。ROM 312存储卡固件代码。

主机接口313向图3中所示的主机100提供接口操作。例如，主机接口313将从主机100传输的串行数据/地址转换为并行数据/地址。闪速存储器接口块315向224接口操作提供所述闪速存储器。闪速存储器接口块315由CPU 311控制，并且配置用于生成读取、编程、擦除操作所必须的控制信号和地址。例如，闪速存储器接口块315设计用来控制闪速存储器224的读取、编程、擦除操作时的定时。

缓冲器RAM 314用作CPU 311的工作RAM。缓冲器314也用来临时存储在图3中主机100和闪速存储器224之间传输的数据。主机100和MMC200配置用来可以通过不同接口装置(未示出)进行通信，例如外围部件互连(PCI)、通用串行总线(USB)等。

如图4所示，闪速存储器224包括存储单元阵列330和外围块340。存储单元阵列330中特定区域存储卡ID和操作参数，例如，闪速存储器的大小、最大数据存取时间、数据传输率等等。存储在存储单元阵列330中特定区域的卡ID和操作参数在开机时在CPU 311控制下被存入MMC控制器222的寄存器316中。

外围块340通过MMC控制器222执行读取、编程和擦除操作。外围块34配置用于包括行和列解码器341和342、命令解码器343、控制逻辑单元(控制器逻辑)344、页面缓冲电路345、列门电路(Y-门控)346、以及输入/输出缓冲锁存电路(I/O缓冲锁存器)347。由于外围块340的元件是是本领域普通技术人员众所周知的，因此将不再描述。

存储在第一存储芯片220的寄存器316中的芯片ID和操作参数与存储在图3中第二存储芯片240的寄存器(未示出)中的芯片ID和操作参数是相同的。因此，开机时MMC主机100请求MMC 200内的芯片ID和操作参数的卡识别模式，可以通过从第一和第二存储芯片220和240中的任意提供卡识别信息至MMC主机100而进行下去。在本发明的这个示例性实施例中，将第一存储芯片220设置为主芯片，第一存储芯片220响应图3所示主机100请求的卡识别信息。

主机100参考MMC协议以分组模式向MMC 200输出地址。MMC 200根据由主机提供的地址执行读取、编程、或擦除操作。

由主机100提供的地址集合映射至第一存储芯片220的闪速存储器224，而另地址集合映射至第二存储芯片240的闪速存储器244。这种地址映射方案是由MMC控制器222和242实现的。

图5是根据本发明示例性实施例的存储卡系统中第一存储芯片220中的MMC控制器222的操作的流程图。下文将详细描述根据本发明示例性实施例的第一存储芯片220的MMC控制器222的操作。

众所周知，如果MMC 200连接至主机100，从主机向MMC 200供电。一旦向MMC 200供电，MMC 200就进入公知的卡识别模式。当向MMC 200的第一存储芯片220供电时，在CPU 311的控制下，将存储在存储单元阵列330内的卡ID和操作参数存入寄存器316内(步骤510)。将存储在寄存器316内的卡ID和操作参数在卡识别模式下通过公知的过程传输至主机100。在发出第一命令CMD1时(步骤520)，设置准备状态(步骤530)，并且当发出第二命令CMD2(步骤540)时，设置识别状态(步骤550)。然后，当发出第三命令CMD3(步骤560)时，作出是否所有的卡ID是否在内的决定。图5的步骤520～570配置用于引导卡识别模式。由于卡识别模式是本领域是众所周知的，将不再描述。

如果卡识别模式结束，MMC 200的第一存储芯片220就进入用于数据传输模式的等待状态(步骤580)。在数据传输模式期间，闪速存储器224由MMC控制器222所管理。

图6是示出了根据本发明示例性实施例的存储卡系统中第二存储芯片240内的MMC控制器242操作的流程图。

参照图4和图6，如果向MMC 200供电，MMC 200的第二存储芯片240就与第一存储芯片220一起进入卡识别模式。当向第二存储芯片240供电时，在MMC控制器242的CPU 311的控制下，将存储在闪速存储器244的存储单元阵列330内的卡ID和操作参数存入寄存器316(步骤610)。关于第二存储芯片240的卡ID和操作参数不被传送至主机100，因为它们与已经传送的第一存储芯片220的卡ID和操作参数相同。

如果卡识别模式结束，MMC 200的第二存储芯片240就进入用于数据传输模式的等待状态(步骤620)。在数据传输模式期间，闪速存储器244由MMC控制器242所管理。

主机100向MMC 200输出地址，用于进行读取、编程和擦除操作。当由主机100提供的地址属于指定闪速存储器224的地址集合时，MMC 200的控制器222操作用于与从主机100输入的命令相对应地控制读取、编程、或者擦除操作。当由主机100提供的地址属于指定闪速存储器244的其他的地址集合时，MMC 200的控制器242操作用于与从主机100输入的命令相对应地控制读取、编程、或者擦除操作。

图7是示出了描述通过主机输入的地址将闪速存储器指定到两个存储芯片中的特征的示意图。

参照图7，由主机710提供的地址A₁～A_n中的地址集合A₁～A_k用来指定第一存储芯片720的闪速存储器724，同时由主机710提供的地址A₁~A_n中的其余地址集合A_k+1～A_n用来指定第二存储芯片730的闪速存储器734。

当由主机710提供的地址属于地址集合A₁～A_k时，第一存储芯片720的MMC控制器72操作用于与来自主机710输入的命令相对应地控制读取、编程、或者擦除操作。当由主机710提供的地址属于地址集合A_k+1～A_n时，第二存储芯片730的MMC控制器732操作用于与来自主机710输入的命令相对应地控制读取、编程、或者擦除操作。

图8是示出了通过主机输入的地址将闪速存储器指定至两个存储芯片的特征的示意图。

参照图8，由主机810提供的地址A₁～A_n中的奇数顺序地址A₁、A₃…、A_n-1用来指定第一存储芯片820的闪速存储器824，同时由主机810提供的地址A₁～A_n中的偶数顺序地址A₂、A₄…、A_n用来指定第二存储芯片830的闪速存储器834。

当由主机810提供的地址属于奇数顺序地址A₁、A₃…、A_n-1时，第一存储芯片820的MMC控制器822操作用于与来自主机810输入的命令相对应地控制读取、编程、或者擦除操作。当由主机810提供的地址属于偶数顺序地址A₂、A₄…、A_n时，第二存储芯片830的MMC控制器832操作用于与来自主机810输入的命令相对应地控制读取、编程、或者擦除操作。

这样，当主机810在隔行扫描模式下存取闪速存储器824和834时，通过主机810存取闪速存储器824和834的定时之间可能会有重叠，因此，在主机810和MMC 800之间提供了数据传输率的改进。

在示例性实施例中，可以将两个存储器芯片的闪速存储器划分为页面单元或者块单元。作为示例，如果由主机输入的地址与指定奇数顺序页面的地址相对应，则存取第一存储芯片，而如果由主机输入的地址与指定偶数顺序页面的地址相对应，则存取第二存储芯片。另外，如果由主机输入的地址与指定的序列为1、2、5、6、9…的页面集合的地址相对应则存取第一存储芯片，同时如果由主机输入的地址与指定的序列为3、4、7、8、11、12…的页面集合的地址相对应则存取第二存储芯片。这样，在其中主机存取闪速存储器的隔行扫描模式，可能在由主机存取闪速存储器的时间之间产生重叠，因此提高了在主机和MMC之间的数据传输率。

图9是根据本发明示例性实施例的存储系统的方框图。

参照图9，存储系统构造为包括MMC主机910、和通过MMC总线920与主机910相连的MMC930和940。与MMC总线920相连的MMC 930和940存储相同的卡ID。在MMC 930和940中的主卡向主机910提供卡识别信息，所述卡识别信息包括与MMC 930和940存储容量之和相对应的数据。因此，主机910产生用于存取MMC 930和940的信号，与MMC总线与MMC相连的情况相同，所述MMC包括与MMC 930和940的存储能量总和相对应的单独存储器。

MMC 930和940中的每个都包括MMC控制器(未示出)和闪速存储器(未示出)。当由主机910提供的地址属于地址集合时，MMC 930的控制器操作用于与来自主机910输入的命令相对应地控制读取、编程、或者擦除操作。当主机910提供的地址属于其他地址集合时，MMC 940的控制器操作用于与来自主机910输入的命令相应地控制读取、编程、或者擦除操作。

根据这样的MMC系统，能够通过将两个或更多的MMC与MMC总线920相连获得与增加单个MMC容量相同的效果。

鉴于本发明的示例性实施例已经结合MMC进行了描述，允许将本发明应用于能与主机进行连接和通信并且包括存储芯片的各种类型的卡系统，例如，安全数字(SD)卡、USB存储器、压缩闪速(CF)存储器等等。

正如以上描述的根据本发明的示例性实施例，该存储卡可以包括多个存储芯片。因此，就能以各种方式轻松设计一定容量的存储卡。此外，通过使用与MMC总线相连的多个MMCs相同的卡ID，能够获得与增加单个MMC容量相同的效果。

以上揭示的主题认为是示意性的且非限制性的，而且所附权利要求目的在于涵盖所有落入本发明实际精神和范围的所有修改、改进和其它示例性实施例。因此，在法律允许的最大范围内，本发明的范围由所附权利要求及其等价物的最广可能解释所限定，并且不受前述详细描述的约束或限制。

Claims (27)

1.一种存储卡，包括：

第一存储芯片，响应与针对第一存储芯片的数据的读取、编程以及擦除操作相关的外部输入命令；以及

第二存储芯片，响应与针对第二存储芯片的数据的读取、编程以及擦除操作相关的外部输入命令，

其中，存储在第一存储芯片内的卡识别信息包括与所述第一和第二存储芯片大小之和相对应的容量信息，

其中所述第二存储芯片存储与在所述第一存储芯片中存储的相同的卡识别信息，

其中所述第一存储芯片包括形成为单一芯片的第一闪速存储器以及第一控制器，所述第一控制器操作用于控制所述第一闪速存储器，以及所述第二存储芯片包括形成为单一芯片的第二闪速存储器以及第二控制器，所述第二控制器操作用于控制所述第二闪速存储器，

其中只将存储芯片之一设置为主存储芯片，并且只有设置为主存储芯片的存储芯片附加地响应用于卡识别的外部输入命令。

2.根据权利要求1所述的存储卡，其中所述第一闪速存储器包括：

存储单元阵列；以及

外围块，配置用于由所述第一控制器控制所述存储单元阵列的读取、编程和擦除操作。

3.根据权利要求2所述的存储卡，其中所述第一闪速存储器的存储单元阵列存储所述卡识别信息。

4.根据权利要求3所述的存储卡，其中所述第一控制器包括寄存器，用于存储在开机时由所述外围块读出的卡识别信息。

5.根据权利要求4所述的存储卡，其中所述第一存储芯片的第一控制器响应于外部输入命令，向外部输出所述存储卡的在第一存储芯片中存储的卡识别信息。

6.根据权利要求2所述的存储卡，其中所述存储卡是多媒体卡。

7.根据权利要求6所述的存储卡，其中所述第一控制器包括：

CPU；

主机接口，配置用于在CPU控制下以多媒体卡接口模式进行外部通信；

闪速存储器接口，配置用于在CPU控制下控制所述外围块；以及

缓冲器RAM，连接在所述主机接口和闪速存储器接口之间，并且配置用于临时存储传输数据。

8.根据权利要求1所述的存储卡，其中所述第二闪速存储器包括：

存储单元阵列；以及

外围块，配置用于由所述第二控制器控制存储单元阵列的读取、编程和擦除操作。

9.根据权利要求8所述的存储卡，其中所述第二闪速存储器的存储单元阵列存储所述卡识别信息。

10.根据权利要求9所述的存储卡，其中所述第二存储芯片的第二控制器包括寄存器，用于存储开机时由所述外围块读出的所述卡识别信息。

11.根据权利要求8所述的存储卡，其中所述第二控制器包括：

CPU；

主机接口，配置用于在CPU控制下以多媒体卡接口模式进行外部通信；

闪速存储器接口，配置用于在CPU控制下控制所述外围块；以及

缓冲器RAM，连接在所述主机接口和闪速存储器接口之间，并且配置用于临时存储传输数据。

12.一种存储系统，包括：

主机；以及

多媒体卡，配置用于与所述主机进行通信，

其中所述多媒体卡包括：

第一存储芯片，响应从主机输入的与针对第一存储芯片的数据的写入和读取操作相关的命令；以及

第二存储芯片，响应从所述主机输入的与针对第二存储芯片的数据的写入和读取操作相关的命令，

其中存储在所述第一存储芯片中的卡识别信息包括与所述第一和第二存储芯片大小之和相对应的容量信息，

其中所述第二存储芯片存储与在所述第一存储芯片中存储的相同卡识别信息，

其中所述第一和第二存储芯片的每一个均包括形成为单一芯片的闪速存储器以及控制器，所述控制器操作用于控制所述闪速存储器，

其中只将存储芯片之一设置为主存储芯片，并且只有设置为主存储芯片的存储芯片附加地响应用于卡识别的外部输入命令。

13.根据权利要求12所述的存储系统，其中所述闪速存储器包括：

存储单元阵列；以及

外围块，配置用于由所述控制器控制存储单元阵列的读取、编程和擦除操作。

14.根据权利要求13所述的存储系统，其中所述存储单元阵列存储所述卡识别信息。

15.根据权利要求14所述的存储系统，其中所述控制器包括寄存器，用于存储在开机时由所述外围块读出的卡识别信息。

16.根据权利要求12所述的存储系统，其中所述主机向多媒体卡提供用于在卡识别模式下读取所述卡识别信息的命令，并且所述多媒体卡的第一存储芯片响应于由所述主机提供的读取命令，将所述卡识别信息输出至所述主机。

17.根据权利要求12所述的存储系统，其中所述控制器包括ROM存储固件以控制所述闪速存储器。

18.根据权利要求12所述的存储系统，其中所述主机在存取所述多媒体卡时向所述多媒体卡提供地址。

19.根据权利要求18所述的存储系统，其中如果所述主机提供的地址属于第一地址集合，所述控制器操作用于控制与所述地址相对应的存储单元阵列的存取。

20.根据权利要求19所述的存储系统，其中如果所述主机提供的地址属于第二地址集合，所述控制器操作用于控制与所述地址相对应的存储单元阵列的存取。

21.根据权利要求20所述的存储系统，其中，所述第一地址集合包括奇数顺序地址，并且所述第二地址集合包括偶数顺序地址。

22.一种操作存储系统的方法，所述存储系统包含主机和包括第一和第二存储芯片的多媒体卡，所述方法包括：

连接所述多媒体卡至所述主机，其中只将存储芯片之一设置为主存储芯片；

响应于从主机输入的用于卡识别的命令，只从所述多媒体卡的设置为主存储芯片的存储芯片向所述主机传输卡识别信息；以及

在所述主机控制下执行所述第一和／或第二存储芯片的读取、编程或擦除操作，

其中存储在所述第一存储芯片中的所述卡识别信息包括与所述第一和第二存储芯片大小之和相对应的容量信息，

其中所述第二存储芯片存储与在所述第一存储芯片中存储的相同的卡识别信息，

其中所述第一存储芯片响应与针对第一存储芯片的数据的读取、编程以及擦除操作相关的外部输入命令，并且包括形成为单一芯片的第一闪速存储器芯片以及第一控制器，所述第一控制器操作用于控制所述第一闪速存储器；以及

其中所述第二存储芯片响应与针对第二存储芯片的数据的读取、编程以及擦除操作相关的外部输入命令，并且包括形成为单一芯片的第二闪速存储器以及第二控制器，所述第二控制器操作用于控制所述第二闪速存储器。

23.根据权利要求22所述的方法，其中还包括：向所述闪速存储器提供主机提供的地址。

24.根据权利要求23所述的方法，其中如果主机提供的地址属于第一地址集合，所述第一存储芯片执行读取、编程或擦除操作。

25.根据权利要求24所述的方法，其中如果主机提供的地址属于第二地址集合，所述第二存储芯片执行读取、编程或擦除操作。

26.根据权利要求25所述的方法，其中所述第一地址集合包括奇数顺序地址，并且所述第二地址集合包括偶数顺序地址。

27.一种存储系统，包括：

主机；以及

多媒体卡总线，与所述主机相连，

第一多媒体卡，通过所述多媒体卡总线并且响应从主机输入的与针对第一多媒体卡的数据的写入和读取操作相关的命令与所述主机通信；

第二多媒体卡，响应从主机输入的与针对第二多媒体卡的数据的写入和读取操作相关的命令，并且通过所述多媒体卡总线与所述主机通信；

其中存储在所述第一多媒体卡中的卡识别信息包括与所述第一和第二多媒体卡大小的总和相对应的容量信息，

其中所述第二多媒体卡存储与在所述第一多媒体卡中存储的相同的卡识别信息，

其中所述第一多媒体卡包括形成为单一芯片的第一闪速存储器以及第一控制器，所述第一控制器操作用于控制所述第一闪速存储器；

其中所述第二多媒体卡包括形成为单一芯片的第二闪速存储器以及第二控制器，所述第二控制器操作用于控制所述第二闪速存储器；

其中只将存储芯片之一设置为主存储芯片，并且只有设置为主存储芯片的存储芯片附加地响应用于卡识别的外部输入命令。

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