JP5198379B2 - 半導体メモリカード - Google Patents

Description

本発明は、本発明は半導体メモリカードに関する。

近年、例えばＮＡＮＤフラッシュメモリなどの半導体メモリを用いたメモリカードは、連続撮影した静止画像や高解像度の動画像の記録といった用途にも用いられており、これらの用途においては短時間に多くの情報を読み出したり書き込んだりすること、即ちデータ転送速度の高速化が求められている。一例としては、３００ＭＢ／ｓｅｃのデータ転送速度を実現することが求められている。

旧来のＳＤ^ＴＭメモリカード（以下、ＳＤメモリカードと表記する。）は、データ転送速度が高々２０ＭＢ／ｓｅｃ程度であるため、通常の動作モード（通常モード）とは別に、これよりも高速に情報を読み書き可能な動作モード（高速モード）でも使用可能とすることで、通常のホスト機器との互換性を保ちつつ高速度のデータ転送を可能とすることが提案されている。

動作モードの切り替えを可能とする場合、全てのピンの機能をモードごとに変更するとなると、半導体メモリを制御するコントローラの負荷が増大してデータ転送速度の高速化の妨げとなってしまう。このため、高速モード用のピンを通常モード用のピンとは別個に設ける必要が生じている。その一方で、ＭＭＣ（Multi Media Card）規格に採用されているような２列配置と同様に高速モードで用いる信号の全てに対応してピンを新設するとなると、半導体メモリを実装する回路基板の配線レイアウト上の制約が大きくなってしまう（特許文献１参照）。

特開２００５−８４９３５号公報

本発明は、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板の配線レイアウト上の制約が小さい半導体メモリカードを提供することを目的とする。

本願発明の一態様によれば、基板の一方の面に実装された半導体メモリと、基板の他方の面に実装され、半導体メモリを制御するコントローラとを有し、第１のモードと、該第１のモードよりも高速にデータを転送する第２のモードとで動作可能な半導体メモリカードであって、コネクタへの挿入方向側の端部に一列に配列された複数のピンからなり、第１のモードにおいては、四つのデータピン、一つのコマンドピン、一つの電源ピン、一つのクロックピン及び二つのグランドピンとして機能し、一部が第１及び第２のモードで兼用される第１のピン群と、少なくとも２対の差動信号用のピン対を含む複数のピンからなり、差動信号用のピン対の各々の両脇にはグランドが位置するように配置され、第２のモードにおいてのみ使用される第２のピン群とを有し、第２のモードにおいては、第１のピン群を構成する各ピンのうち、第１のモードにおいてデータピン、コマンドピン、クロックピンとして機能するもののうちの隣接するいずれか二つを差動クロック信号用のピン対に変更して機能させ、残りは機能を停止させることを特徴とする半導体メモリカードが提供される。

本発明によれば、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板の配線レイアウト上の制約が小さい半導体メモリカードを提供できるという効果を奏する。

図１は、本発明の第１の実施の形態にかかる半導体メモリカードとしてのＳＤメモリカードの構成を示す図である。 図２は、下ケース側を視点としたＳＤメモリカードの外観を示す図である。 図３は、回路基板のメモリパッケージ実装面のソルダレジスト開口パターンの構成例を示す図である。 図４は、回路基板の裏面の平面図である。 図５は、回路基板上に形成された通常モード用の端子パターン及び抵抗素子群並びにボンディングフィンガーがそれぞれ配線によって電気的に接続されている様子を示す図である。 図６は、回路基板上に形成された高速モード用の端子パターン及び抵抗素子群並びにボンディングフィンガーがそれぞれ配線によって電気的に接続されている様子を示す図である。 図７は、検出用の切り欠きを設けたＳＤメモリカードの一例を示す図である。 図８は、検出用に拡張されたピンを備えたＳＤメモリカードの一例を示す図である。 図９は、高速モード用としてさらに１ピンを追加したＳＤメモリカードの一例を示す図である。 図１０は、本発明の第２の実施の形態にかかる半導体メモリカードとしてのＳＤメモリカードの外観を示す図である。 図１１は、本発明の第３の実施の形態にかかる半導体メモリカードとしてのＳＤメモリカードの外観を示す図である。 図１２は、下ケースに設ける薄肉部の形状の一例を示す図である。 図１３は、高速モード用のピンを通常モード用のピンと異なる方向に配列させたＳＤメモリカードの一例を示す図である。

以下に添付図面を参照して、本発明の実施の形態にかかる半導体メモリカードを詳細に説明する。なお、これらの実施の形態によって本発明が限定されるものではない。

〔第１の実施の形態〕
図１は、本発明の第１の実施の形態にかかる半導体メモリカードとしてのＳＤメモリカードの構成を示す図である。ここで、図１の紙面における左方向はコネクタへの挿入方向であり、左側を「前」と定義する。同様に図１の紙面右方向はコネクタからの抜き取り方向であり、右側を「後」と定義する。さらに、図１の紙面上方向を「上」、紙面下方向を「下」と定義する。

図１に示すように、ＳＤメモリカード１００の外装は、上ケース１と、上ケース１に対してその周囲が溶着され、メモリパッケージ及びこれを制御するメモリコントローラを収納する下ケース２とによって形成される。

上ケース１及び下ケース２によって形成されるＳＤメモリカード１００内には、例えばＮＡＮＤ型フラッシュメモリなどの不揮発性半導体メモリで形成されたメモリパッケージ３Ａ、３Ｂ、及びそれらを制御するメモリコントローラ１２がそれぞれ回路基板７に実装される。回路基板７の上面（上ケース１側）にメモリパッケージ３Ａ、３Ｂが実装され、回路基板７裏面（下ケース２側）であって、メモリパッケージ３Ａの真下にメモリパッケージ３Ａ、３Ｂを制御するメモリコントローラ１２が実装されている。そして、樹脂ポッティング４が、メモリコントローラ１２を保護するようにその周囲に形成されている。ＳＤメモリカード１００の前方下部には、不図示の外部機器と電気的に接続され、メモリパッケージ３Ａ、３Ｂのデータを通常モードで入出力するための端子部６ａが形成されている。また、前後方向の中央よりも後端寄りの下部には、メモリパッケージ３Ａ、３Ｂのデータを高速モードで入出力するための端子部６ｂが形成されている。なお、ＳＤメモリカード１００の前後方向中央部は、ホスト機器への着脱の際に曲げ応力やねじり応力等が作用しやすく、またメモリパッケージ３Ａ、３Ｂが存在していないために構造的に弱い部分であるが、この部分を避けて後端寄りに端子部６ｂを形成することで、端子部６ｂを設けることによるＳＤメモリカード１００の剛性の低下を軽減できる。

メモリパッケージ３Ａ、３Ｂのデータはメモリコントローラ１２及び端子部６ａ、６ｂを介して不図示の外部機器（ホスト機器）とやり取りされる。ここで、メモリコントローラ１２と端子部６ａ、６ｂとの間に複数の抵抗素子（以下、抵抗素子（群）５ａ、５ｂと表記する。）が回路基板７裏面上に形成される。ここで抵抗素子５ａ、５ｂの抵抗値は、例えば数［Ω］〜数１０[Ω]の値を有する。なお、抵抗素子群５ｂについても、メモリパッケージ３Ａ、３Ｂが存在していないために構造的に弱いＳＤメモリカード１００の前後方向についての中央部を避けて、後端寄りに配置されている。

上ケース１は、ＳＤメモリカード１００の仕様などを印刷したラベルを貼るためのラベル貼り付け溝８と、不図示の外部機器との着脱の際に把持される取っ手９とを備えている。

図２（ａ）は、下ケース２側を視点としたＳＤメモリカード１００の外観を示している。ＳＤメモリカード１００は、通常モード用として１〜９番ピン、高速モード用として１０〜１７番ピンを備えている。

１〜９番ピンは、通常のＳＤメモリカードが備えるピンと同様の位置、形状、機能となっている。すなわち、１番ピンはＤＡＴ３（データ）、２番ピンにはＣＭＤ（コマンド）、３番ピンにはＧＮＤ（グランド）、４番ピンにはＶｃｃ（電源）、５番ピンにはＣＬＫ（クロック）、６番ピンにはＧＮＤ（グランド）、７番ピンにはＤＡＴ０（データ）、８番ピンにはＤＡＴ１（データ）、９番ピンにはＤＡＴ２（データ）がそれぞれ割り当てられている。

１０〜１７番ピンは、高速モードでのみ使用されるピンであり、１０番ピンはＧＮＤ（グランド）、１１番ピンはＤ０＋（差動データ＋）、１２番ピンはＤ０−（差動データ−）、１３番ピンはＧＮＤ（グランド）、１４番ピンはＤ１＋（差動データ＋）、１５番ピンはＤ１−（差動データ−）、１６番ピンはＧＮＤ（グランド）、１７番ピンにはＶｃｃ２（電源）がそれぞれ割り当てられている。すなわち、差動信号用として隣接するピンの対を二対（１１番ピンと１２番ピンとの対、１４番ピンと１５番ピンとの対）有し、各々のピンの対がＧＮＤで挟まれた配置となっている。差動信号用のピンの対は、各々１チャンネル分のデータ転送機能を備えており、ＳＤメモリカード１００は高速モード用として合計２チャンネル分のデータ転送機能を持っている。なお、Ｖｃｃ２が割り当てられた１７番ピンは省略することも可能であり、その場合には高速モード用のピンとしては１０〜１６番の七つのピンが配列される。また、Ｖｃｃ２が割り当てられた１７番ピンは、任意の差動信号用のピンとＧＮＤとの間に配置することもできる。

１０〜１７番ピンは、１〜９番ピンよりも小さく形成されており、負荷容量を減少させたことで高速動作を実現しやすくなっている。なお、１０〜１７番ピンは、高速モードにおいてのみ使用されるため、１〜９番ピンと比較して小さくしたとしても、従来のホスト機器（通常のＳＤカードのみに対応したホスト機器）との互換性は失われない。また、所望のデータ転送速度を実現できるのであれば、高速モード用のピン（１０〜１７番ピン）を通常モード用のピン（１〜９番ピン）と同じ大きさで形成することも可能である。

なお、図２（ａ）では１０〜１７番ピンの幅方向の中央の間隔が１〜８番ピンの中央の間隔と同一である構成を例として示したが、図２（ｂ）に示すように、１０〜１７番ピンの幅方向の中央の間隔が１〜８番ピンの中央の間隔と異なっていても良い。

図３は、回路基板７のメモリパッケージ３Ａ、３Ｂ実装面のソルダレジスト開口パターンの構成例を示す図である。なお、回路基板７のメモリパッケージ実装面は、上ケースと対向する側の面である。図示するように、回路基板７のメモリパッケージ３Ａ、３Ｂの実装面には、メモリパッケージ３Ａ、３Ｂのはんだ接続端子の各位置に合わせてソルダレジスト開口パターン２０、３０がそれぞれ形成されている。すなわち、ソルダレジスト開口パターン２０、３０には、メモリパッケージ３Ａ、３Ｂと基板回路７とをはんだ接続し、それぞれ電気的に接続するための実装パッドが設けられている。

また回路基板７上には、ヒューズ素子３１及びキャパシタ素子３２を半田接続によって電気的に接続するための実装パッドが設けられている。

図４に、回路基板７の裏面、すなわち下ケース２側から見た回路基板７の平面図を示す。図示するように、回路基板７裏面上にメモリコントローラ１２、複数のテストパッド群４０、抵抗素子群５ａ、５ｂ、及び金などで形成される端子パターン５０〜５８、６０〜６７が形成されている。前述したようにメモリコントローラ１２表面に形成された複数の電極パッドからは、ボンディングフィンガー１３に向かって、やり取りするデータの本数だけボンディングワイヤ１１が形成されている。また前述したように、メモリコントローラ１２、ボンディングフィンガー１３、及びボンディングワイヤ１１を保護するように樹脂ポッティング４が形成されている。

また図示するように、端子パターン５０〜５８はそれぞれ図１で説明した端子部６ａのピン配置に対応するように形成されている。端子パターン５０はＤＡＴ（データ）２ピン（９番ピン）、端子パターン５１はＤＡＴ３ピン（１番ピン）、端子パターン５２はＣＭＤ（コマンド）ピン（２番ピン）、端子パターン５３はＧＮＤピン（３番ピン）、端子パターン５４はＶｃｃピン（４番ピン）、端子パターン５５はＣＬＫ（クロック）ピン（５番ピン）、端子パターン５６はＧＮＤピン（６番ピン）、端子パターン５７はＤＡＴ０ピン（７番ピン）、端子パターン５８はＤＡＴ１ピン（８番ピン）にそれぞれ対応する。なお、特に区別しない場合には、これらを端子パターンＡと表記する。

さらに、図示するように、端子パターン６０〜６７はそれぞれ図１で説明した端子部６ｂのピン配置に対応するように形成されている。端子パターン６０はＧＮＤピン（１０番ピン）、端子パターン６１はＤ０＋ピン（１１番ピン）、端子パターン６２はＤ０−ピン（１２番ピン）、端子パターン６３はＧＮＤピン（１３番ピン）、端子パターン６４はＤ１＋ピン（１４番ピン）、端子パターン６５はＤ１−ピン（１５番ピン）、端子パターン６６はＧＮＤピン（１６番ピン）、端子パターン６７はＶｃｃピン（１７番ピン）にそれぞれ対応する。なお、特に区別しない場合には、これらを端子パターンＢと表記する。

また、抵抗素子群５ａは六つの抵抗素子で形成される。これは、不図示の外部機器とメモリパッケージ３Ａ、３Ｂとの間におけるデータの入出力を、端子パターン５０〜５２、５５、５７、及び５８の計六つの端子パターンを用いてデータの入出力を行うからである。すなわち、端子パターン５０〜５２、５５、５７、及び５８と抵抗素子群５ａとはそれぞれ配線で電気的に接続されており、また、メモリコントローラ１２側に配置されている複数のボンディングフィンガー１３のいずれかと抵抗素子群５ａとがほぼ同じ配線長で電気的に接続されている。

また、抵抗素子群５ｂは四つの抵抗素子で形成される。これは、不図示の外部機器とメモリパッケージ３Ａ、３Ｂとの間におけるデータの入出力を、端子パターン６１、６２、６４及び６５の計四つの端子パターンを用いてデータの入出力を行うためである。すなわち、端子パターン６１、６２、６４及び６５と抵抗素子群５ｂとはそれぞれ配線で電気的に接続されており、また、メモリコントローラ１２側に配置されている複数のボンディングフィンガー１３のいずれかと抵抗素子群５ｂとがほぼ同じ配線長で電気的に接続されている。

なお、抵抗素子群５ａ、５ｂは省略することも可能である。

図５に、回路基板７上に形成された通常モード用の端子パターンＡ及び抵抗素子群５ａ、及びボンディングフィンガー１３がそれぞれ配線によって電気的に接続されている様子を示す。なお、抵抗素子群５ａに含まれる六つの抵抗素子をそれぞれ抵抗素子５ａ−１〜５ａ−６と表記する。

図示するように、端子パターン５０は抵抗素子５ａ−１に、端子パターン５１は抵抗素子５ａ−２に、端子パターン５２は抵抗素子５ａ−３に、端子パターン５５は抵抗素子５ａ−４に、端子パターン５７は抵抗素子５ａ−５に、そして端子パターン５８は抵抗素子５ａ−６にそれぞれ配線７０によって接続されている。そして、抵抗素子５ａ−１〜５ａ−６とボンディングフィンガーとがそれぞれ配線７１によって接続されている。これにより、端子パターンＡから転送された種々のデータをメモリコントローラ１２へと転送する。

そして、端子パターン５０〜５８のうち、端子パターン５０〜５２、５５、５７、５８によってメモリコントローラ１２とのデータの入出力が実行される。具体的には端子パターン５０、５１、５７、５８によって、メモリパッケージ３Ａ、３Ｂを形成する例えばＮＡＮＤフラッシュメモリにデータが転送される。

また、端子パターン５２によってコマンドの授受が行われる。このコマンドに基づいて、上記転送されるデータの書き込み動作、読み出し動作、及び消去動作時における動作シーケンスを実行する。このシーケンスを実行するために、メモリパッケージ３Ａ、３Ｂ内に含まれる各回路ブロックの動作を制御する。また、端子パターン５５からメモリコントローラ１２にクロックＣＬＫが転送される。更にクロックＣＬＫに基づいて上記動作シーケンスが実行される。

また、端子パターン５４によって、ＳＤメモリカード全体に電圧を供給する。

なお、抵抗素子群５ａは、例えばセラミックで形成された抵抗材の両端に金属端子を備えた形状をとる。つまり、抵抗素子５ａ−１〜５ａ−６の一端と端子パターンＡとが配線７０で接続され、抵抗素子５ａ−１〜５ａ−６の他端とボンディングフィンガー１３とが配線７１で接続されている。

つまり、抵抗素子５ａ−１〜５ａ−６とボンディングフィンガー１３とを接続する配線７１は、６本設けられる。そして、配線７１はほぼ等配線長である。

また、端子パターン５０〜５２、５５、５７、及び５８から、抵抗素子５ａを介してボンディングフィンガー１３に達する信号経路の各々において、端子パターン５０〜５２、５５、５７、及び５８から抵抗素子５を介してボンディングフィンガー１３に達する信号経路は、全てほぼ等しくされる。

より具体的には、端子パターン５０及び抵抗素子５ａ−１を接続する配線７０の長さと抵抗素子５ａ−１及びボンディングフィンガー１３を接続する配線７１の長さの和、端子パターン５１及び抵抗素子５ａ−２を接続する配線７０の長さと抵抗素子５ａ−２及びボンディングフィンガー１３を接続する配線７１の長さの和、端子パターン５２及び抵抗素子５ａ−３を接続する配線７０の長さと抵抗素子５ａ−３及びボンディングフィンガー１３を接続する配線７１の長さの和、端子パターン５５及び抵抗素子５ａ−４を接続する配線７０の長さと抵抗素子５ａ−４及びボンディングフィンガー１３を接続する配線７１の長さの和、端子パターン５７及び抵抗素子５ａ−５を接続する配線７０の長さと抵抗素子５ａ−５及びボンディングフィンガー１３を接続する配線７１の長さの和、端子パターン５８及び抵抗素子５−６を接続する配線７０の長さと抵抗素子５ａ−６及びボンディングフィンガー１３を接続する配線７１の長さの和は、互いにほぼ等しい。

これは、メモリコントローラ１２の通常モード用のＩＯ端子が、端子パターンＡの近傍に配置され、且つ配線７０、７１のそれぞれが同一表面上、すなわち回路基板７上で形成されるためである。なお、図５においては、端子パターン５０〜５２、５５、５７、及び５８から抵抗素子５を介してボンディングフィンガー１３に達する信号経路が、全てほぼ等しく配線された構成を例として示したが、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。

一方、高速モード用のメモリコントローラ１２のＩＯ端子は、ＳＤメモリカード１００の後端側に配置されている。これにより、高速モード用の配線長も、それぞれほぼ等しくなっている。
図６に、回路基板７上に形成された高速モード用の端子パターンＢ及び抵抗素子群５ｂ、及びボンディングフィンガー１３がそれぞれ配線によって電気的に接続されている様子を示す。なお、抵抗素子群５ｂに含まれる四つの抵抗素子をそれぞれ抵抗素子５ｂ−１〜５ｂ−４と表記する。

図示するように、端子パターン６１は抵抗素子５ｂ−１に、端子パターン６２は抵抗素子５ｂ−２に、端子パターン６４は抵抗素子５ｂ−３に、端子パターン６５は抵抗素子５ｂ−４にそれぞれ配線７０によって接続されている。そして、抵抗素子５ｂ−１〜５ｂ−６とボンディングフィンガーとがそれぞれ配線７１によって接続されている。これにより、端子パターンＢから転送された種々のデータをメモリコントローラ１２へと転送する。

なお、抵抗素子群５ｂは、例えばセラミックで形成された抵抗材の両端に金属端子を備えた形状をとる。つまり、抵抗素子５ｂ−１〜５ｂ−４の一端と端子パターンＢとが配線７０で接続され、抵抗素子５ｂ−１〜５ｂ−４の他端とボンディングフィンガー１３とが配線７１で接続されている。

つまり、抵抗素子５ｂ−１〜５ｂ−４とボンディングフィンガー１３とを接続する配線７１は、４本設けられる。そして、配線７１はほぼ等配線長である。

また、端子パターン６１、６２、６４及び６５から、抵抗素子５ｂを介してボンディングフィンガー１３に達する信号経路の各々において、端子パターン６１、６２、６４及び６５から抵抗素子５を介してボンディングフィンガー１３に達する信号経路は、全てほぼ等しくされる。なお、図６においては、端子パターン６１、６２、６４及び６５から、抵抗素子５ｂを介してボンディングフィンガー１３に達する信号経路が、全てほぼ等しく配線された構成を例として示したが、各信号経路の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することも可能である。

より具体的には、端子パターン６１及び抵抗素子５ｂ−１を接続する配線７０の長さと抵抗素子５ｂ−１及びボンディングフィンガー１３を接続する配線７１の長さの和、端子パターン６２及び抵抗素子５ｂ−２を接続する配線７０の長さと抵抗素子５ｂ−２及びボンディングフィンガー１３を接続する配線７１の長さの和、端子パターン６４及び抵抗素子５ｂ−３を接続する配線７０の長さと抵抗素子５ｂ−３及びボンディングフィンガー１３を接続する配線７１の長さの和、端子パターン６５及び抵抗素子５ｂ−４を接続する配線７０の長さと抵抗素子５ｂ−４及びボンディングフィンガー１３を接続する配線７１の長さの和は、互いにほぼ等しい。
また、Ｄ０＋ピンに接続された配線７１とＤ０−ピンに接続された配線７１とは、差動信号を効率よく伝送するために平行に配線を行う。同様に、Ｄ０＋ピンに接続された配線７０とＤ０−ピンに接続された配線７０も平行に配線を行う。Ｄ１＋ピンに接続された配線７１、７０と、Ｄ１−ピンに接続された７１、７０についても同様に配線を行う。さらに、Ｄ０＋ピンとＤ０−ピンのペアになった配線の両側には隣接してＧＮＤの配線を設け、ＧＮＤ端子である端子６３及び６６へ接続する。同様に、Ｄ１＋ピンとＤ１−ピンのペアになった配線の両側には、隣接してＧＮＤの配線を設け、ＧＮＤ端子である端子６３及び６０へ接続する。このような差動配線のペアを配線するために、配線７０と配線７１の配線長が異なっても特性に支障が無い場合は、配線長が異なるように設計することもある。

これは、メモリコントローラ１２の高速モード用のＩＯ端子が、端子パターンＢの近傍に配置され、且つ配線７０、７１のそれぞれが同一表面上、すなわち回路基板７上で形成されるためである。

そして、端子パターン６０〜６７のうち、端子パターン６１、６２、６４、６５によってメモリコントローラ１２との高速モードでのデータの入出力が実行される。具体的には端子パターン６１、６２、６４、６５によって、メモリパッケージ３Ａ、３Ｂを形成する例えばＮＡＮＤフラッシュメモリにデータが転送される。

ＳＤメモリカードを高速モードで動作させる場合には、１〜９番ピンのうち、ＧＮＤ（３番、６番）及びＶｃｃ（４番）以外のピンについては、通常モードでの機能を無効とする。そして、７番ピンと８番ピンとについては、通常モードとは異なる機能を割り当て、高速動作用の差動クロックＣＬＫ＋、ＣＬＫ−として使用する。したがって、１番ピン、２番ピン、５番ピン及び９番ピンについては、高速モード時は機能を停止したままであり、使用されない。なお、差動クロックＣＬＫ＋、ＣＬＫ−の周波数は最大で１５０ＭＨｚであるため、通常モード用である７、８番ピンを用いてもデータ転送速度の高速化の妨げとなることはない。通常モード用として既存のピンを用いてＣＬＫ＋、ＣＬＫ−を転送することにより、回路基板７上にこれらの転送用の端子を新たに設ける必要が無くなるため、配線レイアウト上の制約が低減される。

そして、差動データピンＤ０±によるチャンネルと差動データピンＤ１±によるチャンネルとで、ＣＬＫ±に基づいて１チャンネルあたり１．５Ｇｂｐｓデータを転送し、合わせて３００Ｍｂｙｔｅ／ｓｅｃのデータ転送速度を実現する。

ところで、ＳＤメモリカード１００に対応するようにホスト機器側のコネクタの接点数を増やす場合、１〜９番ピンと１０〜１７番ピンとをＭＭＣ規格における２列配置と同様にオフセットして千鳥状に配置すると、ＳＤメモリカード１００を抜き差しする際にコネクタ側の高速モード用の端子がカード側の通常モード用のピン同士の間を通過することとなる。この場合、コネクタ側の端子が本来のピンとは異なるピンと接触して誤動作を起こす可能性がある。また、コネクタの接点数を増やしたホスト機器に通常のＳＤメモリカードを挿入した場合、コネクタ側の高速モード用の端子は下ケースと当接することとなるが、その状態で通常のＳＤメモリカードを抜き差しすると下ケースが削れてしまう。

したがって、ホスト機器側のコネクタの端子のうち少なくとも高速モード用の端子については、カードが挿入された後で通常のＳＤメモリカード又はＳＤメモリカード１００に接触させることが好ましい。すなわち、ホスト機器側のコネクタの高速モード用の端子は、常態ではカードと接触しない位置に退避させておき、通常のＳＤメモリカード又はＳＤメモリカード１００がコネクタに挿入されたことを検出した場合にのみ、ＳＤメモリカードと当接可能な位置に移動させるようにしても良い。この場合、挿入されたカードが通常のＳＤメモリカードであれば、コネクタの高速モード用の端子は下ケースと当接するが、摺動はしないため、下ケースが傷付きにくくなる。また、カードを挿入したり抜き取ったりする際に、コネクタ側の高速モード用の端子がカード側の通常モード用のピン同士の間を通過することがないため、誤動作が発生しにくくなる。
なお、通常のＳＤメモリカード又はＳＤメモリカード１００がコネクタに挿入されたことは、機械的、電気的、磁気的、光学的などの各手法で検出可能であるが、いずれの手法を用いる場合も公知技術の範囲で実現可能であるため、詳細な構成については説明を割愛する。

また、コネクタ側でＳＤメモリカード１００を通常のＳＤメモリカードと区別可能とし、高速モード用の端子については高速モードに対応したＳＤメモリカード１００が挿入された場合にのみ、ＳＤメモリカード１００と当接させるようにしても良い。このようにすれば、コネクタの高速モード用の端子が通常のＳＤメモリカードと接触することが無くなるため、高速モード用の端子との接触によって下ケースに傷がつくことを防止できる。

コネクタ側でＳＤメモリカード１００を通常のＳＤメモリカードと区別可能とするには、図７に示すように、ＳＤメモリカード１００の側面にカード種別の認識用の切り欠き４１を設ければよい。切り欠き４１は少なくとも一つあれば通常のＳＤメモリカードとの区別が可能となるが、複数設けることで識別精度をさらに高めることができる。

また、コネクタ側でＳＤメモリカード１００を通常のＳＤメモリカードと区別可能とする別の構成として、図８（ａ）、（ｂ）に示すように、通常モード用のピンの一部を通常のＳＤメモリカードよりも拡張して拡大部４２を設けることが考えられる。このような構成とすれば、通常のＳＤメモリカードと同じ領域（通常領域）と拡張されうる領域（拡張領域）との間の電気的な導通の有無に基づいて通常のＳＤメモリカードであるか否かの区別が可能となる。すなわち、通常のＳＤメモリカードであれば、所定の通常モード用のピンが拡張されていないため、通常領域と拡張領域との間の電流導通は無い。一方、高速モードに対応したＳＤメモリカード１００の場合は、所定の通常モード用のピンが拡張されているため、通常領域と拡張領域との間は電気的に導通する。

以上の説明においては、１０〜１７番の八つのピンを高速モード用として設ける構成を例としたが、図９に示すように、さらにもう一つのピンを追加することで、将来的な機能の拡張に対応させることも可能である。

このように、本実施形態によれば、ＳＤメモリカード１００は、通常のＳＤメモリカードと同じ機能が割り当てられた通常モード用のピンを、通常のＳＤメモリカードと同じ配列で備えているため、通常のＳＤメモリカードのみに対応するホスト機器との互換性が保たれている。しかも、高速モード用のピンを用いることで、差動信号による高速なデータ転送を実行可能である。さらに、通常モード用として既存のピンの一部を、高速モードでは別の機能に変更して差動クロックピン対として用いているため、差動クロック転送用に新たにピンを設ける必要が無くなり、高速モード用のピンを全て新設する場合と比較して回路基板７の配線レイアウト上の制約を小さくできる。したがって、通常のホスト機器との互換性を保ちつつデータ高速転送が可能であり、半導体メモリを実装する回路基板７の配線レイアウト上の制約が小さい。

〔第２の実施の形態〕
図１０（ａ）は、本発明の第２の実施の形態にかかる半導体メモリカードとしてのＳＤメモリカードの外観を示す図である。図１０（ａ）は、下ケース２側を視点としたＳＤメモリカード１００の外観を示している。ＳＤメモリカード１００は、通常モード用として１〜９番ピン、高速モード用として１０〜１６、１８〜２３番ピンを備えている。

１０〜１６、１８〜２３番ピンは、高速モードでのみ使用されるピンであり、１０〜１６番ピンについては上記第１の実施形態と同様である。１８番ピンはＤ２＋、１９番ピンはＤ２−、２０番ピンはＧＮＤ、２１番ピンはＤ３＋、２２番ピンはＤ３−、２３番ピンはＧＮＤがそれぞれ割り当てられている。Ｖｃｃ２が割り当てられる１７番ピンは省略されている。本実施形態においては、差動信号用として隣接するピンの対を四対（１１番ピンと１２番ピンとの対、１４番ピンと１５番ピンとの対、１８番ピンと１９番ピンとの対、２１番ピンと２２番ピンとの対）有し、各々のピン対がＧＮＤで挟まれた配置となっている。差動信号用のピンの対は、各々１チャンネル分のデータ転送機能を備えており、合計４チャンネル分のデータ転送機能を持っている。したがって、第１の実施形態と比較して、データ転送速度をさらに高速化できる。

なお、図１０（ｂ）に示すように、高速モード用のピンを複数段に分けて配置することで、チャンネル数をさらに増加させる（図１０（ｂ）では６チャンネル）ことも可能である。このような構成においても、差動信号用のピンの各対が両脇に位置するＧＮＤに挟まれる配置となる。

このように、高速モード用として差動信号用のピン対の数をさらに増やすことにより、データ転送速度のさらなる高速化が可能である。

なお、ここでは１８〜２３番ピンを差動信号用とした構成を例に説明したが、その他の目的用とすることも可能であることは言うまでも無い。

この他については第１の実施形態と同様であるため、重複する説明は割愛する。

〔第３の実施形態〕
図１１は、本発明の第３の実施の形態にかかる半導体メモリカードとしてのＳＤメモリカードの外観を示す図である。図１１は、下ケース２側を視点としたＳＤメモリカード１００の外観を示している。ＳＤメモリカード１００は、通常モード用として１〜９番ピン、高速モード用として１０〜１７番ピンを備えている。各ピンの機能については第１の実施形態と同様である。

上記第１の実施形態においては、通常モード用のピンと高速モード用のピンとを離し、それらの間にメモリコントローラ１２を配置した構成を例として示したが、本発明は必ずしもそのような配置に限定されることはなく、所望のデータ転送速度を実現できるのであれば、通常モード用のピンと高速モード用のピンとを近接させて配置することも可能である。

高速モード用のピンは、通常モード用のピンと同様に、下ケース２に薄肉部を設けそこに開口を形成して露出させるが、高速モード用のピンを通常モード用のピンの近傍に配置する構成の場合には、図１２（ａ）に示すように、高速モード用の各ピンの周囲が通常肉厚部となるようにしても良い。また、通常モード用のピンに対応させて、ホスト機器への挿入方向後方側に高速モード用のピンを設ける場合には、図１２（ｂ）に示すように、通常モード用のピンのための溝状の薄肉部を延長し、そこに高速モード用のピンを露出させるための開口を形成することで、下ケース２を成型するための型の加工が容易となる。さらに、図１２（ｃ）に示すように、通常モード用のピンと高速モード用のピンとを納めるように溝状の薄肉部を形成することで、下ケース２を成型するための型の加工をさらに容易にできる。ただし、ＳＤメモリカード１００の強度の低下や、コネクタ側のピンとの誤接触を防止するという観点では、図１２（ａ）のように薄肉部が小さいほど好ましいため、下ケース２の材料の剛性や加工の容易性などを総合的に考慮して薄肉部の形状を決定するとよい。

この他については上記第１の実施形態と同様であるため、重複する説明は割愛する。

なお、上記各実施形態においては、高速モード用のピンを通常モード用のピンと同方向に整列させた構成を例としたが、本発明において高速モード用のピンの配列方向はこれに限定されることはなく、図１３に示すように、通常モード用のピンと異なる方向に配列させることもできる。
このように、本発明は様々な変形が可能である。

７ 回路基板、３Ａ、３Ｂ メモリパッケージ、１２ メモリコントローラ、１００ ＳＤメモリカード。

Claims (5)

1. 基板の一方の面に実装された半導体メモリと、前記基板の他方の面に実装され、前記半導体メモリを制御するコントローラとを有し、第１のモードと、該第１のモードよりも高速にデータを転送する第２のモードとで動作可能な半導体メモリカードであって、
   コネクタへの挿入方向側の端部に一列に配列された複数のピンからなり、前記第１のモードにおいては、四つのデータピン、一つのコマンドピン、一つの電源ピン、一つのクロックピン及び二つのグランドピンとして機能し、一部が前記第１及び第２のモードで兼用される第１のピン群と、
   少なくとも２対の差動信号用のピン対を含む複数のピンからなり、前記差動信号用のピン対の各々の両脇にはグランドが位置するように配置され、前記第２のモードにおいてのみ使用される第２のピン群とを有し、
   前記第２のモードにおいては、前記第１のピン群を構成する各ピンのうち、前記第１のモードにおいて前記データピン、前記コマンドピン、前記クロックピンとして機能するもののうちの隣接するいずれか二つを差動クロック信号用のピン対に変更して機能させ、残りは機能を停止させることを特徴とする半導体メモリカード。
2. 前記第２のピン群が、前記挿入方向についての中央近傍かつ前記挿入方向とは反対側の端寄りの位置に、前記第１のピン群と略同一方向に配列されていることを特徴とする請求項１記載の半導体メモリカード。
3. 前記基板上の前記コントローラが実装される領域を挟むように、前記第１のピン群と前記第２のピン群とが配置されたことを特徴とする請求項１又は２記載の半導体メモリカード。
4. 前記第２のピン群が、前記第１のピン群を形成する各々のピンに対して、前記挿入方向と直交する方向にオフセットされることなく配置されたことを特徴とする請求項１から３のいずれか１項記載の半導体メモリカード。
5. 前記第２のピン群を形成する各々のピンの面積は、前記第１のピン群を形成する各ピンの面積よりも小さいことを特徴とする請求項１から４のいずれか１項記載の半導体メモリカード。

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