KR100823166B1 - 통신 속도가 향상된 메모리 카드 및 메모리 카드를포함하는 메모리 카드 시스템 - Google Patents

통신 속도가 향상된 메모리 카드 및 메모리 카드를포함하는 메모리 카드 시스템 Download PDF

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Abstract

메모리 카드는 제1 그룹의 핀들과, 상기 제1 그룹의 핀들과 소정 거리를 두고 배열된 제2 그룹의 핀들, 그리고 레거시(legacy) 모드에서 상기 제1 그룹의 핀들을 통하여 상기 외부와 통신하고, 고속 모드에서 상기 제1 및 제2 그룹의 핀들을 통하여 외부와 통신하는 메모리 컨트롤러를 포함한다. 제1 그룹의 핀들뿐만 아니라 제2 그룹의 핀들을 포함하는 메모리 카드는 호스트와 고속으로 통신할 수 있다.

Description

통신 속도가 향상된 메모리 카드 및 메모리 카드를 포함하는 메모리 카드 시스템{MEMORY CARD TO IMPROVE COMMUNICATION SPEED AND MEMORY CARD SYSTEM HAVING THE SAME}
도 1은 레거시(legacy) 호스트 또는 고속 호스트와 통신 가능한 본 발명의 바람직한 실시예에 따른 메모리 카드를 보여주는 도면;
도 2는 도 1에 도시된 메모리 카드의 핀 할당을 예시적으로 보여주는 도면;
도 3은 도 1에 도시된 메모리 카드의 본 발명의 바람직한 실시예에 따른 내부 회로 구성을 보여주는 블록도;
도 4는 제1 및 제2 스트로브 신호들의 상태에 따라서 선택되는 전송 모드를 정리하여 보여주는 표;
도 5는 본 발명의 바람직한 실시예에 따른 고속 메모리 카드와 연결되는 호스트의 동작 방법을 보여주는 플로우차트; 그리고
도 6은 본 발명의 바람직한 실시예에 따른 고속 메모리 카드의 동작 방법을 보여주는 플로우차트이다.
*도면의 주요부분에 대한 설명
100: 메모리 카드 102: 제1 그룹의 핀들
103: 제2 그룹의 핀들 110: 레거시 호스트
120: 고속 호스트 310: 제1 인터페이스
320: 제2 인터페이스 330: 컨트롤러
331: 커맨드 디코더 332: CDS 레지스터
333: 레거시/노말 인터페이스 회로 334: DDR/QDR 인터페이스 회로
335: 메모리 컨트롤러 336: 클럭 발생기
340: 메모리
본 발명은 메모리 카드에 관한 것이다.
반도체 기술의 발전에 따라 대용량의 반도체 메모리를 소형화할 수 있게 되었다. 소형화된 반도체 메모리는 다양한 형태의 인터페이스 방식에 의해서 휴대용 저장 매체로도 제공되고 있다. 예를 들어, 컴팩트 플레쉬(Compact Flash), 스마트 미디어(Smart Media), 메모리 스틱(Memory Stick), SD 카드(Secure Digital Card), 멀티미디어 카드(MultiMedia Card) 등이 있다.
이와 같은 다양한 방식의 휴대용 반도체 메모리 장치는 각기 고유의 인터페이스 방식을 갖고 디지털 카메라, 디지털 캠코더, 휴대폰 등의 휴대용 전자 장치의 대용량 저장 매체로 폭넓게 사용되고 있다. 특히, 멀티미디어 카드는 휴대폰, PDA(personal digital assistants), 디지털카메라, MP3와 같은 휴대장치에 저장장치로 쓰이는 플래시 메모리카드의 한 종류로 고성능, 저전력, 소형화, 공개표준이 라는 장점을 바탕으로 세계적인 모바일기기 제조 업체들로부터 각광을 받고 있다.
한편, 키오스크(KIOSK)는 정부기관이나 지방자치단체, 은행, 백화점, 전시장 등 공공장소에 설치된 무인 정보단말기로 각종 행정절차나 상품정보, 시설물의 이용방법 등을 제공한다. 키오스크는 터치스크린과 사운드, 그래픽, 통신 카드등 첨단 멀티미디어기기를 활용하여 음성서비스, 동화상 구현 등 이용자에게 효율적인 정보를 제공하는 무인 종합정보안내시스템이다. 최근의 키오스크는 사진 인화뿐만 아니라 음원, 동영상, 게임 등을 다운로드하는 기능을 포함한다.
고용량의 사진, 음원, 동영상, 게임 등을 단시간에 다운로드하기 위해서는 키오스크와 멀티미디어 카드 간의 통신 속도가 빨라야 한다. 그러나 현재의 기술로는 멀티미디어 카드는 8 개의 데이터 핀들을 통하여 최대 50Mpbs의 속도로 호스트와 데이터 통신이 가능하다.
따라서 본 발명의 목적은 통신 속도가 향상된 메모리 카드를 제공하는 데 있다.
본 발명의 다른 목적은 고속 모드를 지원하는 호스트와 통신할 수 있는 메모리 카드를 포함하는 메모리 카드 시스템을 제공하는 데 있다.
본 발명의 또다른 목적은 레거시(legacy)/고속 모드로 통신 가능한 메모리 카드 및 그 제어 방법을 제공하는 데 있다.
(구성)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 특징에 의하면, 메모리 카드는: 제1 그룹의 핀들과, 상기 제1 그룹의 핀들과 소정 거리를 두고 배열된 제2 그룹의 핀들, 그리고 레거시(legacy) 모드에서 상기 제1 그룹의 핀들을 통하여 상기 외부와 통신하고, 고속 모드에서 상기 제1 및 제2 그룹의 핀들을 통하여 외부와 통신하는 메모리 컨트롤러를 포함한다.
바람직한 실시예에 있어서, 상기 제1 그룹의 핀들은 전원 입력을 위한 핀, 커맨드 입력을 위한 핀, 클럭 입력을 위한 핀 그리고 데이터 전송을 위한 핀을 포함한다.
바람직한 실시예에 있어서, 상기 제2 그룹의 핀들은 데이터 전송을 위한 데이터 핀들 그리고 전송 속도 정보 신호를 상기 외부로 전송하기 위한 적어도 하나의 데이터 핀을 포함한다.
바람직한 실시예에 있어서, 상기 전송 속도 정보 신호는 DDR(double-data-rate) 또는 QDR(Quad Data Rate) 모드를 나타낸다.
바람직한 실시예에 있어서, 상기 고속 모드에서 데이터 전송 속도는 상기 레거시 모드의 데이터 전송 속도보다 적어도 2배 빠르다.
바람직한 실시예에 있어서, 상기 제1 그룹의 핀들의 수와 상기 제2 그룹의 핀들의 수는 같다.
바람직한 실시예에 있어서, 상기 제1 그룹의 핀들과 상기 제2 그룹의 핀들은 대칭되도록 배열된다.
바람직한 실시예에 있어서, 상기 제1 그룹의 핀들의 수와 상기 제2 그룹의 핀들의 수는 서로 다르다.
본 발명의 다른 특징에 따른 메모리 카드 시스템은: 호스트와, 레거시 모드 또는 고속 모드로 상기 호스트와 데이터 통신이 가능한 메모리 카드를 포함한다. 상기 메모리 카드는, 제1 그룹의 핀들과, 제2 그룹의 핀들과, 상기 호스트가 상기 고속 모드로 데이터 통신이 가능할 때 상기 제1 및 제2 그룹의 핀들을 통하여 상기 고속 모드로 상기 호스트와 통신하는 컨트롤러를 포함한다.
바람직한 실시예에 있어서, 상기 호스트는 상기 메모리 카드로 전송 속도 정보를 전송한다.
바람직한 실시예에 있어서, 상기 메모리 카드 내 상기 컨트롤러는 상기 호스트로부터의 상기 전송 속도 정보를 저장하기 위한 레지스터를 포함한다.
바람직한 실시예에 있어서, 상기 메모리 카드 내 상기 컨트롤러는 상기 호스트로부터의 상기 전송 속도 정보에 응답해서 상기 고속 모드 또는 상기 레거시 모드 중 어느 하나로 동작한다. 상기 메모리 카드 내 상기 컨트롤러는 상기 호스트로부터의 상기 전송 속도 정보가 수신되지 않을 때 상기 레거시 모드로 동작한다.
본 발명의 또다른 특징에 따른 호스트와 접속되는 메모리 카드의 동작 방법은: 상기 호스트와 접속될 때 전송 속도를 나타내는 스트로브 신호를 전송하는 단계, 그리고 상기 호스트로부터 전송 속도 정보가 고속 모드일 때 제1 그룹의 핀들 및 상기 제 1 그룹의 핀들과 소정 거리를 두고 배열된 제2 그룹의 핀들을 통하여 상기 호스트와 통신하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 메모리 카드의 동작 방법은 상기 수신된 전 송 속도 정보를 저장하는 단계를 더 포함한다.
바람직한 실시예에 있어서, 상기 메모리 카드의 동작 방법은 기 호스트로부터 상기 전송 속도 정보가 수신되지 않을 때 상기 제1 그룹의 핀들을 통하여 레거시 모드로 통신하는 단계를 더 포함한다.
본 발명의 또다른 특징에 따른 호스트 그리고 상기 호스트에 접속되는 메모리 카드를 포함하는 메모리 카드 시스템의 동작 방법은: 상기 메모리 카드가 상기 호스트에 접속됨을 감지하는 단계와, 상기 메모리 카드로부터 상기 호스트로 전송 속도를 나타내는 스트로브 신호를 전송하는 단계와, 상기 호스트로부터 상기 메모리 카드로 전송 속도 정보를 전송하는 단계와, 상기 호스트로부터 전송 속도 정보가 고속 모드일 때 제1 그룹의 핀들 및 상기 제 1 그룹의 핀들과 소정 거리를 두고 배열된 제2 그룹의 핀들을 통하여 상기 호스트와 통신할 수 있도록 상기 메모리 카드를 설정하는 단계를 포함한다.
바람직한 실시예에 있어서, 상기 고속 모드는 노말, DDR(double-data-rate) 또는 QDR(Quad Data Rate) 모드를 포함한다.
바람직한 실시예에 있어서, 상기 메모리 카드 시스템의 동작 방법은 상기 메모리 카드에 의해서 상기 수신된 전송 속도 정보를 저장하는 단계를 더 포함한다.
이하 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다.
도 1은 레거시(legacy) 호스트 또는 고속 호스트와 통신 가능한 본 발명의 바람직한 실시예에 따른 메모리 카드를 보여주고 있다.
본 발명의 바람직한 실시예에 따른 메모리 카드(100)는 멀티미디어 카드(MMC) 타입의 외장 케이스(101)를 갖는다. 외장 케이스(101)는 길이 24mm, 폭 32mm, 높이 1.4mm를 갖는 표준 규격으로 제작된다. 외장 케이스(101)의 내부에는 반도체 메모리와 반도체 메모리를 구동하기 위한 회로 및 외부와 통신하기 위한 인터페이스 회로 등이 구비된다. 발명은 멀티미디어 카드뿐만 아니라 SD 카드, 컴팩트 플레쉬(Compact Flash), 스마트 미디어(Smart Media), 메모리 스틱 등에도 적용될 수 있다.
외장 케이스(101)의 상부면의 일측에는 제1 그룹의 핀들(102)이 배열되고, 타측에는 제2 그룹의 핀들(103)이 배열된다. 제1 그룹의 핀들(102)은 레거시 호스트(110)와 연결될 수 있는 레거시 핀들이며, 제2 그룹의 핀들(103)은 고속 호스트(102)와 연결된다. 제1 그룹의 핀들(102)과 제2 그룹의 핀들(103)의 수는 동일하거나 다를 수 있다. 제1 그룹의 핀들(102)과 제2 그룹의 핀들(103)의 수가 동일할 때 제1 그룹의 핀들(102)과 제2 그룹의 핀들(103)은 대칭적으로 배열된다.
제1 그룹의 핀들(102)이 배열된 외장 케이스(101)의 일측 하단 모서리는 사선 형태로 제작되며 또한 제2 그룹의 핀들(103)이 배열된 타측 하단 모서리도 사선 형태로 제작된다. 그러므로 메모리 카드(100)가 레거시 호스트(110)에 접속될 때 제2 그룹의 핀들(102)이 레거시 호스트(110)와 접속되는 것이 방지된다. 또한, 메모리 카드(110)가 고속 호스트(120)에 접속될 때 제1 그룹의 핀들(102)과 제2 그룹의 핀들(103)의 위치가 변경되어서 고속 호스트(120)에 접속되는 것이 방지된다.
레거시 호스트(110)는 종래의 일반적인 메모리 카드인 레거시 카드와 연결되 는 호스트를 말하며, 본 발명의 바람직한 실시예에 따른 메모리 카드(100)의 제1 그룹의 핀들(102)과 연결될 수 있다.
키오스크와 같은 고속 호스트(120)는 메모리 카드(100)의 제1 그룹의 핀들(102)뿐만 아니라 제2 그룹의 핀들(103)과도 접속될 수 있는 커넥터(미 도시됨)를 구비하여 고속으로 메모리 카드(100)와 통신할 수 있다.
도 2는 도 1에 도시된 메모리 카드(100)의 핀 할당(allocation)을 예시적으로 보여주고 있다. 도 2에 도시된 예에서, 제1 그룹의 핀들(102)은 13 개의 핀들을 포함하고, 제2 그룹의 핀들(103)은 11 개의 핀들을 포함한다. 제1 그룹의 핀들(102)은 커맨드(CMD), 접지 전압들(VSS1, VSS2), 전원 전압(VDD), 클럭 신호(CLK) 그리고 데이터 신호(DAT[7:0]) 전송하기 위한 핀들이다. 제2 그룹의 핀들(103)은 데이터 신호들(DAT[15:8]) 및 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)을 전송하기 위한 핀들이다. 제1 그룹의 핀들(102)의 수 및 제2 그룹의 핀들(103)의 수는 7개, 9개, 11개, 13개 등과 같이 다양하게 변경될 수 있다.
잘 알려진 바와 같이, 종래의 일반적인 레거시 메모리 카드는 제1 그룹의 핀들(102)만을 포함하여 도 1에 도시된 레거시 호스트(110)와 통신한다. 또한, 본 발명의 메모리 카드(100)가 고속 모드로 동작가능하더라도 호스트가 레거시 모드 만을 지원하는 레거시 호스트인 경우, 메모리 카드는 제1 그룹의 핀들(102)을 통하여 도 1에 도시된 레거시 호스트(110)와 통신한다. 제1 그룹의 핀들(102) 중 총 8 개의 핀들이 데이터 신호(DAT[7:0])를 위해 할당되어 있다.
제1 그룹의 핀들(102)뿐만 아니라 제2 그룹의 핀들(103)을 포함하는 고속 메 모리 카드(100)는 제1 및 제2 그룹의 핀들(102, 103)을 통하여 도 1에 도시된 고속 호스트(110)와 통신한다. 제1 그룹의 핀들(102) 중 8 개의 핀들과 제2 그룹의 핀들(103) 중 8 개의 핀들이 데이터 신호(DAT[15:0])를 위해 할당되어 있다. 그러므로, 고속 호스트(120)와 메모리 카드(100) 사이의 데이터 통신 속도는 레거시 호스트(110)와 메모리 카드(100) 사이의 데이터 통신 속도에 비해 2배 이상 빠르다.
제2 그룹의 핀들(103) 중 23번째 핀과 24번째 핀은 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)을 전송하기 위한 핀들이다. 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)은 고속 전송 모드가 DDR(double data rate) 또는 QDR(Quad Data Rate)인 지를 나타내기 위한 신호이다. 잘 알려진 바와 같이, DDR은 클럭 신호의 라이징 에지와 폴링 에지 모두에서 데이터 신호를 송수신하는 데이터 전송 방식이고, QDR은 1클럭 사이클동안 4회 데이터 신호를 송수신하는 데이터 전송 방식이다. 레거시 호스트(110)와 통신하기 위한 제1 그룹의 핀들(102)뿐만 아니라 제2 그룹의 핀들(103)을 더 포함하는 메모리 카드(100)는 레거시 통신 방식에 비해 2배 빠른 데이터 통신이 가능하나, 본 발명의 메모리 카드(100)는 DDR 또는 QDR 전송 방식을 채용함으로써 레거시 통신 방식에 비해 4배 또는 8배 빠른 데이터 통신이 가능하다. 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)에 관해서는 추후 상세히 설명된다.
도 3은 도 1에 도시된 메모리 카드(100)의 본 발명의 바람직한 실시예에 따른 내부 회로 구성을 보여주는 블록도이다.
도 3을 참조하면, 메모리 카드(100)는 제1 인터페이스(310), 제2 인터페이 스(320), 컨트롤러(330) 그리고 메모리(340)를 포함한다. 제1 인터페이스(310)는 제1 그룹의 핀들(102)과 연결되며, 제1 그룹의 핀들(102)과 연결된 외부 호스트로부터의 커맨드(CMD), 전원 전압들(VSS1, VDD, VSS2) 및 클럭 신호(CLK)를 컨트롤러(330)로 전달하며, 호스트와 컨트롤러(330) 사이의 데이터 신호(DAT[7:0])를 전송한다.
제2 인터페이스(320)는 제2 그룹의 핀들(103)과 연결되며, 제2 그룹의 핀들(103)을 통해 외부 호스트와 데이터 신호(DAT[15:8])를 송수신하고, 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)을 외부 호스트로 전송한다. 메모리(340)는 플래시(flash), EEPROM(electrically erasable and programmable read only memory) 등의 메모리 장치이다.
컨트롤러(330)는 제1 및 제2 인터페이스들(310, 320) 그리고 메모리(340)에 연결되며, 커맨드 디코더(331), 전송 모드 레지스터(332), 레거시 인터페이스 회로(330), DDR/QDR 인터페이스 회로(334), 메모리 컨트롤러(335) 그리고 클럭 발생기(336)를 포함한다.
커맨드 디코더(331)는 제1 인터페이스(310)를 통해 호스트로부터 입력된 커맨드(CMD)를 디코딩하고, 디코딩된 커맨드에 대응하는 제어를 수행한다. CDS(card specific data) 레지스터(332)는 호스트가 메모리 카드(100)에 어떻게 접근할 것인지에 대한 정보를 저장하기 위한 레지스터이다. CDS 레지스터(332)는 최대 데이터 접근 시간(maximum data access time) 등과 같은 카드 동작 파라메터들(card operating parameters)을 저장한다. 특히, 본 발명의 바람직한 실시예에 따른 메 모리 카드(100) 내 CDS 레지스터(332)는 데이터 전송 속도(data transfer speed)가 레거시(legacy), 노말(normal), DDR, 또는 QDR 중 어느 것인 지를 나타내는 데이터 전송 속도(data transfer speed) 정보를 저장한다.
메모리 컨트롤러(335)는 메모리(340)에 대한 접근을 수행한다. 즉, 커맨드 디코더(331)에 의해서 디코딩된 커맨드에 따라서 메모리(340)에 데이터를 기입하거나 메모리(340)로부터 데이터를 독출 또는 메모리(340)에 저장된 데이터를 삭제한다. 클럭 발생기(336)는 호스트로부터 제공되는 클럭 신호(CLK)를 분주하여 메모리 카드(100)에서 요구하는 클럭 신호들을 발생한다.
레거시/노말 인터페이스 회로(333)는 호스트와 메모리 카드(100) 사이의 데이터 전송 모드가 레거시 모드이거나 DDR/QDR이 아닌 노말 모드일 때 컨트롤러(330)가 제1 또는/그리고 제2 인터페이스(310, 320)를 통하여 호스트와 통신할 수 있도록 제어한다. 노말 모드는 본 발명의 바람직한 실시예에 따른 메모리 카드(100)가 제1 및 제2 그룹의 핀들(102, 103)을 통하여 고속 호스트(120)와 통신하되, DDR 및 QDR 모드가 아닌 통신 모드를 말한다. 즉, 메모리 카드(100)는 레거시 모드와 고속 모드 중 어느 하나로 동작할 수 있으며, 고속 모드는 고속 노말 모드, DDR 모드 및 QDR 모드를 포함한다.
DDR/QDR 인터페이스 회로(334)는 호스트와 메모리 카드(100) 사이의 데이터 전송 모드가 고속 모드 중 DDR 또는 QDR 모드일 때 컨트롤러(330)가 제1 및 제2 인터페이스(310, 320)를 통하여 호스트와 통신할 수 있도록 제어한다.
도 4는 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)의 상태에 따라서 선 택되는 전송 모드를 정리하여 보여주는 표이다. 메모리 카드(100)가 호스트에 접속되면, 호스트로부터의 전원 전압들(VSS1, VSS2, VDD)이 메모리 카드(100)로 공급된다. 메모리 카드(100)가 초기화된 후 DDR/QDR 모드를 지원하는 메모리 카드(100) 내 DDR/QDR 인터페이스 회로(334)는 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)을 출력한다.
호스트는 메모리 카드(100)로부터 전송되는 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)의 상태에 따라서 DDR/QDR 모드로 메모리 카드(100)와 통신한다. 호스트는 메모리 카드(100)의 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)이 입력되는 신호 라인들 각각에 풀-업 저항(미 도시됨)을 연결하고, 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)이 입력되는 지의 여부 및 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)의 레벨을 감지한다.
도 5는 본 발명의 바람직한 실시예에 따른 고속 메모리 카드와 연결되는 호스트의 동작 방법을 보여주는 플로우차트이다. 도 5에 도시된 플로우차트는 도 1에 도시된 DDR/QDR 모드를 지원하는 고속 호스트(120)의 동작을 보여주는 플로우차트이다.
호스트(120)는 메모리 카드(100)의 연결이 감지되면(500), 메모리 카드(100)로 전원을 공급하고 메모리 카드(100)를 초기화한다. 호스트(120)는 스트로브 신호 라인들(미 도시됨)의 레벨을 감지하여 메모리 카드(100)의 통신 모드를 인식한다(510). 예컨대, 도 4에 도시된 바와 같이, 메모리 카드(100)가 초기화된 후 스트로브 신호 라인들이 모두 하이 레벨로 유지되면, 호스트(120)는 메모리 카 드(100)가 DDR/QDR 모드를 지원하지 않는 것으로 판별한다. 즉, 호스트(120)는 고속 모드를 지원하되, DDR 또는 QDR 모드를 지원하지 않는다. 이후 호스트(120)와 메모리 카드(100)는 고속 노말 모드로 통신한다.
호스트(120)는 제1 스트로브 신호(STROBE1)가 로우 레벨이고, 제2 스트로브 신호(STROBE2)가 하이 레벨이면 통신 모드를 DDR 모드로 판별하고, 반면 제1 스트로브 신호(STROBE1)가 하이 레벨이고, 제2 스트로브 신호(STROBE2)가 로우 레벨이면 QDR 모드로 판별한다. 호스트(120)는 판별된 통신 모드에 대응하는 전송 속도 정보를 메모리 카드(100)로 전송한다(520). 만일 호스트(120)가 DDR 또는 QDR 모드 중 어느 하나만을 지원하는 경우 호스트(120)는 자신이 지원하는 전송 속도 정보를 메모리 카드(100)로 전송한다. 만일 호스트(120)가 DDR 및 QDR 중 어느 것도 지원하지 않는 경우 호스트(120)는 고속 모드이되 노말 모드에 대응하는 전송 속도 정보를 메모리 카드(100)로 전송한다.
호스트(120)는 메모리 카드(100)의 제1 그룹의 핀들(102)과 제2 그룹의 핀들(103)을 통하여 고속 모드로 동작하기 위한 고속 인터페이스 초기화를 수행한다(530).
도 6은 본 발명의 바람직한 실시예에 따른 고속 메모리 카드의 동작 방법을 보여주는 플로우차트이다.
도 6을 참조하면, 메모리 카드(100)는 호스트와 연결되고, 호스트로부터 전원이 공급되면 클럭 발생기(336)가 클럭을 발생하도록 제어하고, 컨트롤러(330) 내 회로들을 초기화하는 동작을 수행한다(600).
DDR/QDR 인터페이스 회로(334)는 컨트롤러(330)에서 지원하는 동작 속도에 따라서 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)을 호스트로 전송한다(610).
메모리 카드(100)와 연결된 호스트가 레거시 호스트(110)인 경우 호스트(110)로부터 전송 속도 정보가 수신되지 않는다. 메모리 카드(100)는 제1 및 제2 스트로브 신호들(STROBE1, STROBE2)을 호스트로 전송한 후 소정 시간 내에 호스트로부터 전송 속도 정보가 수신되지 않으면 레거시 호스트(110)에 연결되었음을 감지하고 레거시 인터페이스를 위한 초기화를 수행한다(650). 이후, 메모리 카드(100)는 제1 인터페이스(310) 및 제1 그룹의 핀들(102)을 통하여 레거시 호스트(110)와 통신한다.
호스트로부터 수신된 전송 속도 정보는 CDS 레지스터(332)에 저장된다(630). 컨트롤러(330)는 CDS 레지스터(332)에 저장된 전송 속도 정보에 따라서 고속 인터페이스를 위한 초기화를 수행한다(640). DDR/QDR 인터페이스 회로(334)는 CDS 레지스터(332)에 저장된 전송 속도 정보에 따라서 DDR 또는 QDR 중 어느 하나를 통신 모드로 설정한다. 이후, 메모리 카드(100)는 제1 및 제2 인터페이스들(310, 320) 그리고 제1 및 제2 그룹의 핀들(102, 103)을 통하여 고속 호스트(120)와 통신한다.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예들에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.
이와 같은 본 발명에 의하면, 고속 호스트와 메모리 카드 사이의 데이터 통신 속도가 빨라진다. 또한, 고속 데이터 통신이 가능한 본 발명의 메모리 카드는 레거시 호스트와도 호환될 수 있다.

Claims (24)

  1. 제1 그룹의 핀들과;
    상기 제1 그룹의 핀들과 소정 거리를 두고 배열된 제2 그룹의 핀들; 그리고
    레거시(legacy) 모드에서 상기 제1 그룹의 핀들을 통하여 상기 외부와 통신하고, 고속 모드에서 상기 제1 및 제2 그룹의 핀들을 통하여 외부와 통신하는 메모리 컨트롤러를 포함하는 것을 특징으로 하는 메모리 카드.
  2. 제1 항에 있어서,
    상기 제1 그룹의 핀들은 전원 입력을 위한 핀, 커맨드 입력을 위한 핀, 클럭 입력을 위한 핀 그리고 데이터 전송을 위한 핀을 포함하는 것을 특징으로 하는 메모리 카드.
  3. 제 1 항에 있어서,
    상기 제2 그룹의 핀들은 데이터 전송을 위한 데이터 핀들 그리고 전송 속도 정보 신호를 상기 외부로 전송하기 위한 적어도 하나의 데이터 핀을 포함하는 것을 특징으로 하는 메모리 카드.
  4. 제 3 항에 있어서,
    상기 전송 속도 정보 신호는 DDR(double-data-rate) 또는 QDR(Quad Data Rate) 모드를 나타내는 것을 특징으로 하는 메모리 카드.
  5. 제 1 항에 있어서,
    상기 제1 그룹의 핀들은 상기 메모리 카드의 제1 면의 일측에 배열되고, 상기 제2 그룹의 핀들은 상기 제1 그룹의 핀들과 소정 거리를 두고 상기 메모리 카드의 상기 제1 면의 타측에 배열되는 것을 특징으로 하는 메모리 카드.
  6. 제 1 항에 있어서,
    상기 제1 그룹의 핀들의 수와 상기 제2 그룹의 핀들의 수는 같은 것을 특징으로 하는 메모리 카드.
  7. 제 6 항에 있어서,
    상기 제1 그룹의 핀들과 상기 제2 그룹의 핀들은 대칭되도록 배열되는 것을 특징으로 하는 메모리 카드.
  8. 제 1 항에 있어서,
    상기 제1 그룹의 핀들의 수와 상기 제2 그룹의 핀들의 수는 서로 다른 것을 특징으로 하는 메모리 카드.
  9. 호스트와;
    레거시 모드 또는 고속 모드로 상기 호스트와 데이터 통신이 가능한 메모리 카드를 포함하되;
    상기 메모리 카드는,
    제1 그룹의 핀들과;
    제2 그룹의 핀들과;
    상기 호스트가 상기 고속 모드로 데이터 통신이 가능할 때 상기 제1 및 제2 그룹의 핀들을 통하여 상기 고속 모드로 상기 호스트와 통신하는 컨트롤러를 포함하는 것을 특징으로 하는 메모리 카드 시스템.
  10. 제 9 항에 있어서,
    상기 호스트는 상기 메모리 카드로 전송 속도 정보를 전송하는 것을 특징으로 하는 메모리 카드 시스템.
  11. 제 10 항에 있어서,
    상기 메모리 카드 내 상기 컨트롤러는 상기 호스트로부터의 상기 전송 속도 정보를 저장하기 위한 레지스터를 포함하는 것을 특징으로 하는 메모리 카드 시스템.
  12. 제 10 항에 있어서,
    상기 메모리 카드 내 상기 컨트롤러는 상기 호스트로부터의 상기 전송 속도 정보에 응답해서 상기 고속 모드 또는 상기 레거시 모드 중 어느 하나로 동작하는 것을 특징으로 하는 메모리 카드 시스템.
  13. 제 12 항에 있어서,
    상기 메모리 카드 내 상기 컨트롤러는 상기 호스트로부터의 상기 전송 속도 정보가 수신되지 않을 때 상기 레거시 모드로 동작하는 것을 특징으로 하는 메모리 카드 시스템.
  14. 제 9 항에 있어서,
    상기 제1 그룹의 핀들은 전원 입력을 위한 핀, 커맨드 입력을 위한 핀, 클럭 입력을 위한 핀 그리고 데이터 전송을 위한 핀을 포함하는 것을 특징으로 하는 메모리 카드 시스템.
  15. 제 14 항에 있어서,
    상기 제2 그룹의 핀들은 데이터 전송을 위한 데이터 핀들 그리고 전송 모드 신호를 상기 호스트로 전송하기 위한 적어도 하나의 데이터 핀을 포함하는 것을 특징으로 하는 메모리 카드 시스템.
  16. 제 15 항에 있어서,
    상기 제1 그룹의 핀들의 상기 데이터 전송을 위한 핀의 수와 상기 제2 그룹 의 상기 데이터 전송을 위한 핀의 수는 각각 8개인 것을 특징으로 하는 메모리 카드 시스템.
  17. 제 14 항에 있어서,
    상기 전송 모드 신호는 DDR(double-data-rate) 또는 QDR(Quad Data Rate) 모드를 나타내는 것을 특징으로 하는 메모리 카드 시스템.
  18. 제 9 항에 있어서,
    상기 고속 모드에서의 데이터 전송 속도는 상기 레거시 모드의 데이터 전송 속도보다 적어도 2배 빠른 것을 특징으로 하는 메모리 카드 시스템.
  19. 호스트와 접속되는 메모리 카드의 동작 방법에 있어서:
    상기 호스트와 접속될 때 전송 속도를 나타내는 스트로브 신호를 전송하는 단계; 그리고
    상기 호스트로부터 전송 속도 정보가 고속 모드일 때 제1 그룹의 핀들 및 상기 제 1 그룹의 핀들과 소정 거리를 두고 배열된 제2 그룹의 핀들을 통하여 상기 호스트와 통신하는 단계를 포함하는 것을 특징으로 하는 메모리 카드의 동작 방법.
  20. 제 19 항에 있어서,
    상기 수신된 전송 속도 정보를 저장하는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 동작 방법.
  21. 제 19 항에 있어서,
    상기 호스트로부터 상기 전송 속도 정보가 수신되지 않을 때 상기 제1 그룹의 핀들을 통하여 레거시 모드로 통신하는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 동작 방법.
  22. 호스트 그리고 상기 호스트에 접속되는 메모리 카드를 포함하는 메모리 카드 시스템의 동작 방법에 있어서:
    상기 메모리 카드가 상기 호스트에 접속됨을 감지하는 단계와;
    상기 메모리 카드로부터 상기 호스트로 전송 속도를 나타내는 스트로브 신호를 전송하는 단계와;
    상기 호스트로부터 상기 메모리 카드로 전송 속도 정보를 전송하는 단계와;
    상기 호스트로부터 전송 속도 정보가 고속 모드일 때 제1 그룹의 핀들 및 상기 제 1 그룹의 핀들과 소정 거리를 두고 배열된 제2 그룹의 핀들을 통하여 상기 호스트와 통신할 수 있도록 상기 메모리 카드를 설정하는 단계를 포함하는 것을 특징으로 하는 메모리 카드 시스템의 동작 방법.
  23. 제 22 항에 있어서,
    상기 고속 모드는 노말, DDR(double-data-rate) 또는 QDR(Quad Data Rate) 모드를 포함하는 것을 특징으로 하는 메모리 카드의 동작 방법.
  24. 제 23 항에 있어서,
    상기 메모리 카드에 의해서 상기 수신된 전송 속도 정보를 저장하는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드의 동작 방법.
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