JP6083672B2 - メモリカードコントローラとそれを備えたホスト機器 - Google Patents

Description

本開示は、メモリカードへのアクセスを制御するメモリカードコントローラと、それを備えたホスト機器とに関するものである。

ある従来技術に係るメモリカードは、第１のピン群と、第２のピン群とを有する。第１のピン群は、メモリカードコネクタへの挿入方向奥側の端部に一列に配列された９つのピンからなり、通常伝送モードにおいてパラレル信号伝送用のピンとして機能する。第２のピン群は、高速伝送モードにおいてのみ使用され、差動シリアル信号伝送用の少なくとも２対のデータピンを含む７つ以上のピンからなる。高速伝送モードにおいて、第１のピン群のうちの２つのピンは差動クロック信号を伝送するための１対のピンとして機能する（特許文献１参照）。

メモリカードの１つであるＳＤ（Secure Digital）カードに関する規格としては、例えば、最大３１２ＭＢ／ｓの高速データ伝送を可能とする高速差動インタフェイス規格として、ＵＨＳ−ＩＩ（Ultra High Speed-II）が知られている。

特開２０１１−２８４３３号公報

本開示は、プッシュイン・プッシュアウト方式のメモリカードコネクタを使用した場合の、所望の伝送モードでメモリカードを使えるようにするための初期化動作の安定性向上を達成するものである。

本開示に係るメモリカードコントローラは、第１伝送モードによる信号伝送のための第１インタフェイス部と、第２伝送モードによる信号伝送のための第２インタフェイス部と、第１インタフェイス部を通じたメモリカードとの信号授受の結果をもとにメモリカードが第１伝送モードに対応可能か否かを物理的に判定し、対応可能ならば第１インタフェイス部を、対応可能でないならば第２インタフェイス部をそれぞれ選択するインタフェイス選択部と、インタフェイス選択部により選択された第１インタフェイス部又は第２インタフェイス部を通じてメモリカードへのアクセスを制御するメモリカード制御部とを備える。メモリカード制御部は、インタフェイス選択部により第２インタフェイス部が選択された場合、第２インタフェイス部を通じてメモリカードにアクセスできるように第２伝送モードの初期化動作を実行した後、メモリカードから所定の情報を読み出し、当該読み出した情報をもとにメモリカードが第１伝送モードに対応可能か否かを論理的に確認する。

本開示によれば、メモリカードが第１伝送モードに対応可能か否かについての物理的な誤判定が生じても、この誤判定の発生が論理的な手法で確認される。したがって、例えば、高速伝送モードを有するメモリカードをプッシュイン・プッシュアウト方式のメモリカードコネクタに挿入して、押し込み状態を長く続けた場合にも、当該メモリカードが通常伝送モードで初期化されて動作してしまうことを未然に防止することができる。

実施の形態に係るメモリカードコントローラを備えたホスト機器の概略構成を、これに装着されるメモリカードとともに示す図である。 図１中のメモリカードのピンレイアウトを示す裏面図である。 （ａ）は図２のＡ−Ａ断面図、（ｂ）は図２のＢ−Ｂ断面図であって、ともにイジェクト状態のメモリカードとメモリカードコネクタとの位置関係を示す。 （ａ）は図２のＡ−Ａ断面図、（ｂ）は図２のＢ−Ｂ断面図であって、ともに押し込み状態のメモリカードとメモリカードコネクタとの位置関係を示す。 （ａ）は図２のＡ−Ａ断面図、（ｂ）は図２のＢ−Ｂ断面図であって、ともに装着状態のメモリカードとメモリカードコネクタとの位置関係を示す。 図１中のメモリカードの状態遷移図である。 図１中のメモリカードコントローラの詳細構成を示すブロック図である。 図７のメモリカードコントローラの動作例を示すフローチャートである。 図８中の初期化モード選択ステップの詳細フローチャートである。 図７のメモリカードコントローラの他の動作例を示すフローチャートである。

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。

なお、発明者らは、当業者が本開示を十分に理解するために添付図面及び以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

以下、図１〜図１０を用いて、実施の形態を説明する。

（実施の形態）
［１．構成］
［１−１．ホスト機器の構成］
図１は、実施の形態に係るメモリカードコントローラを備えたホスト機器の概略構成を、これに装着されるメモリカードとともに示す。図１のホスト機器１０は、メモリカードコントローラ１１と、プッシュイン・プッシュアウト方式のメモリカードコネクタ１２とを有する。メモリカード１３をメモリカードコネクタ１２に挿入すれば、メモリカードコントローラ１１とメモリカード１３とがメモリカードコネクタ１２を介して接続される。

図１にて、メモリカードコネクタ１２はＵＨＳ−ＩＩ対応コネクタであり、メモリカード１３はＵＨＳ−ＩＩ対応カード（以下、高速メモリカード）であるものとする。ただし、ＵＨＳ−ＩＩ対応のメモリカードコネクタ１２は、通常伝送モードのみで動作するＵＨＳ−ＩＩ未対応カード（以下、従来のメモリカード）の挿入をも受け付ける。

［１−２．メモリカード及びメモリカードコネクタの構成］
図２は、高速メモリカードである図１中のメモリカード１３のピンレイアウトを示す裏面図である。図２のメモリカード１３は、筐体１３０上に、第１のピン群Ｐ１〜Ｐ９と、第２のピン群Ｐ１０〜Ｐ１７とを有する。第１のピン群Ｐ１〜Ｐ９は、メモリカードコネクタ１２への挿入方向奥側の端部に一列に配列され、通常伝送モードにおいてパラレル信号伝送用のピンとして機能する。第２のピン群Ｐ１０〜Ｐ１７は、内側の第２列をなすように配置され、高速伝送モードにおいてのみ使用される。このうち、Ｐ１１及びＰ１２は差動シリアル出力データ信号Ｄ０＋／Ｄ０−に係る信号伝送用の１対のピンであり、Ｐ１５及びＰ１６は差動シリアル入力データ信号Ｄ１＋／Ｄ１−に係る信号伝送用の他の１対のピンである。ピンＰ１０，Ｐ１３，Ｐ１４，Ｐ１７は、電源用又はグラウンド用のピンである。高速伝送モードにおいて、第１のピン群のうちの一部のピンＰ７及びＰ８は、差動クロック信号ＲＣＬＫ＋／ＲＣＬＫ−を伝送するための１対のピンとして機能する。高速伝送ノードのデータピンＰ１１，Ｐ１２，Ｐ１５，Ｐ１６は、高速データ伝送時における信号品質の劣化を抑制するために、他のピンよりもメモリカード１３の挿入方向において短く形成されている。従来のメモリカードは、図２中の第２のピン群Ｐ１０〜Ｐ１７を持たず、第１のピン群Ｐ１〜Ｐ９のみを有するものである。

図３（ａ）は図２のＡ−Ａ断面図、図３（ｂ）は図２のＢ−Ｂ断面図であって、押し込み前のメモリカード１３とメモリカードコネクタ１２との位置関係を示す。１２０はメモリカードコネクタの筐体、１２１ａ及び１２１ｂはピンＰ１，Ｐ２にそれぞれ対応するメモリカードコネクタ１２の１列目の端子、１２２ａ及び１２２ｂはピンＰ１０，Ｐ１２にそれぞれ対応するメモリカードコネクタ１２の２列目の端子、１２３はバネ部である。１列目の端子１２１ａ及び１２１ｂは、２列目の端子１２２ａ及び１２２ｂよりもメモリカードコネクタ１２の奥側に位置する。バネ部１２３は、メモリカード１３をメモリカードコネクタ１２に押し込んだ状態では収縮し、メモリカード１３の押し込みを中止すると元に戻るようになっている。図３（ａ）及び図３（ｂ）のイジェクト状態では、バネ部１２３が安定状態を保持しており、メモリカード１３がバネ部１２３と接触していない。メモリカード１３のピンＰ１，Ｐ２，Ｐ１０，Ｐ１２も、メモリカードコネクタ１２の対応する端子１２１ａ，１２１ｂ，１２２ａ，１２２ｂと接触していない。

図４（ａ）は図２のＡ−Ａ断面図、図４（ｂ）は図２のＢ−Ｂ断面図であって、メモリカード１３を押し込んだ状態のメモリカード１３とメモリカードコネクタ１２との位置関係を示す。バネ部１２３が収縮するため、メモリカード１３はメモリカードコネクタ１２の奥深くまで押し込まれる。そして、図４（ａ）に示すように、メモリカード１３の１列目のピンＰ１及び２列目のピンＰ１０は、メモリカードコネクタ１２の対応する端子１２１ａ，１２２ａと接触している。一方、図４（ｂ）に示すように、メモリカード１３の１列目のピンＰ２はメモリカードコネクタ１２の対応する端子１２１ｂと接触しているが、メモリカード１３の２列目のピンＰ１２はピン長が短いためメモリカードコネクタ１２の対応する端子１２２ｂと接触していない。図４（ｂ）の押し込み状態では、高速伝送モードの他のデータピンＰ１１，Ｐ１５，Ｐ１６も、ピンＰ１２と同様にメモリカードコネクタ１２の対応する端子と接触していない。

図５（ａ）は図２のＡ−Ａ断面図、図５（ｂ）は図２のＢ−Ｂ断面図であって、メモリカード１３の押し込みを中止した状態のメモリカード１３とメモリカードコネクタ１２との位置関係を示す。メモリカード１３の押し込みを中止するとバネ部１２３は収縮状態から元の安定状態に戻り、バネ部１２３とメモリカード１３とが接触したメモリカード装着状態となる。図５（ａ）に示すように、メモリカード１３の１列目のピンＰ１及び２列目のピンＰ１０は、メモリカードコネクタ１２の対応する端子１２１ａ，１２２ａと接触している。また、図５（ｂ）に示すように、メモリカード１３の１列目のピンＰ２及び２列目のピンＰ１２は、メモリカードコネクタ１２の対応する端子１２１ｂ，１２２ｂと接触している。

図６は、図１中のメモリカード１３の状態遷移図である。図６において、Ｉｎ１は図３（ａ）及び図３（ｂ）のイジェクト状態２１からメモリカード１３をメモリカードコネクタ１２に押し込むステップを、Ｉｎ２は図５（ａ）及び図５（ｂ）の装着状態２３に遷移させるために図４（ａ）及び図４（ｂ）の押し込み状態２２を終了させるステップをそれぞれ示す。また、Ｏｕｔ１はメモリカード１３を再度押し込むことにより装着状態２３から押し込み状態２２へ遷移させるステップを、Ｏｕｔ２はイジェクト状態２１に遷移させるために押し込み状態２２を終了するステップをそれぞれ示す。

［１−３．メモリコントローラの構成］
図７は、図１中のメモリカードコントローラ１１の詳細構成を示す。図７のメモリカードコントローラ１１は、高速シリアルインタフェイス部１１１と、パラレルインタフェイス部１１２と、高速シリアルインタフェイス部１１１及びパラレルインタフェイス部１１２のうちいずれかを選択するインタフェイス選択部１１３と、選択された高速シリアルインタフェイス部１１１又はパラレルインタフェイス部１１２を通じてメモリカードへのアクセスを制御するメモリカード制御部１１４とを備える。メモリカード制御部１１４は、ＭＰＵ（Micro-Processing Unit）で構成され、後述するフローチャートを内容とするプログラムに従って動作する。

［２．メモリカードコントローラの動作］
［２−１．動作例１］
図８は、図７のメモリカードコントローラ１１の動作例を示すフローチャートである。メモリカードコネクタ１２に高速メモリカード又は従来のメモリカードが挿入されると、メモリカードコントローラ１１は、図８に示された初期化動作を実行する。図９は、図８中の初期化モード選択ステップＳＳの詳細を示す。

まず、図９を参照して、初期化モード選択ステップＳＳの詳細を説明する。ステップＳ１にて、メモリカードコントローラ１１は、メモリカードコネクタ１２に挿入されたメモリカードに電源電圧（ＶＤＤ１，ＶＤＤ２）を供給する。ステップＳ２にて、メモリカードコントローラ１１は、高速シリアルインタフェイス部１１１により、高速転送モードの差動クロック信号ＲＣＬＫ＋／ＲＣＬＫ−と、ＥＩＤＬ状態（Ｄ１＋及びＤ０−がともにＬｏｗレベル）の差動シリアル出力データ信号Ｄ０＋／Ｄ０−とを当該メモリカードに供給する。次のステップＳ３にて、メモリカードコントローラ１１は、高速シリアルインタフェイス部１１１により、差動シリアル出力データ信号Ｄ０＋／Ｄ０−をＥＩＤＬ状態からＳＴＢ．Ｌ状態（Ｄ０＋がＬｏｗレベル、かつＤ０−がＨｉｇｈレベル）へ遷移させる。このまま、メモリカードコントローラ１１は、所定時間だけ待ち状態となる（ステップＳ４）。そして、ステップＳ５にて、メモリカードコントローラ１１は、インタフェイス選択部１１３により、差動シリアル入力データ信号Ｄ１＋／Ｄ１−がＳＴＢ．Ｌ状態（Ｄ１＋がＬｏｗレベル、かつＤ１−がＨｉｇｈレベル）に遷移したかを判定する。この結果、メモリカードコントローラ１１は、所定時間以内に差動シリアル入力データ信号Ｄ１＋／Ｄ１−がＳＴＢ．Ｌ状態に遷移すれば、高速メモリカードがメモリカードコネクタ１２に挿入されたものと判定して高速シリアルインタフェイス部１１１を選択し、そうでなければ、従来のメモリカードがメモリカードコネクタ１２に挿入されたものと判定してパラレルインタフェイス部１１２を選択する。

以上のとおり、インタフェイス選択部１１３は、高速シリアルインタフェイス部１１１を通じたメモリカードとの信号授受の結果をもとに、メモリカードコネクタ１２に挿入されたメモリカードが高速伝送モードに対応可能か否かを物理的に判定し、対応可能ならば高速シリアルインタフェイス部１１１を、対応可能でないならばパラレルインタフェイス部１１２をそれぞれ選択する。このような初期化モード選択ステップＳＳの処理は高速シリアルインタフェイス部１１１及びインタフェイス選択部１１３の主にハードウェアで実行されるため、１ｍｓ以下で初期化モード選択ステップＳＳの処理を終了することができる。

さて、メモリカードコネクタ１２に従来のメモリカードが挿入された場合、当該メモリカードは高速伝送モードのデータピンＰ１１，Ｐ１２，Ｐ１５，Ｐ１６を有しないため、メモリカードコントローラ１１は、ＳＴＢ．Ｌ状態の差動シリアル入力データ信号Ｄ１＋／Ｄ１−を受け取り得ない。したがって、メモリカードコントローラ１１は、当該メモリカードが従来のメモリカードであると正しく判定する。一方、メモリカードコネクタ１２に高速メモリカードが挿入され、かつ当該メモリカードの状態が直ちに図６の装着状態２３へ移行すると、図５（ｂ）にて説明したように高速伝送モードのデータピンＰ１１，Ｐ１２，Ｐ１５，Ｐ１６が利用可能であるので、メモリカードコントローラ１１は、当該メモリカードが高速メモリカードであると正しく判定することができる。ところが、メモリカードコネクタ１２に高速メモリカードが挿入された場合でも、図６の押し込み状態２２が長く続いて装着状態２３へ移行しないときには、図４（ｂ）にて説明したように高速伝送モードのデータピンＰ１１，Ｐ１２，Ｐ１５，Ｐ１６が利用不能であるので、メモリカードコントローラ１１は、当該メモリカードが従来のメモリカードであると誤判定する。本開示は、この誤判定への解決策を提供する。

図８に戻って、初期化モード選択ステップＳＳの後の、メモリカード制御部１１４による処理を説明する。

まず、メモリカードコネクタ１２に高速メモリカードが挿入されたものと判定された場合には、高速メモリカードのための初期化実行ステップＳＡ１が選択される。この初期化実行ステップＳＡ１では、高速シリアルインタフェイス部１１１の同期を確立し、高速シリアル伝送に関するパラメータ（パケットサイズやデータ周波数）を決定した後に、高速メモリカード用のファームウェアのロード、論理物理アドレス変換テーブル等のメモリ制御関連テーブルの作成等の初期化動作が実施される。これにより、メモリカード制御部１１４は、高速シリアルインタフェイス部１１１を通じて当該メモリカードにアクセスできるようになる。

一方、メモリカードコネクタ１２に従来のメモリカードが挿入されたものと判定された場合には、従来のメモリカードのための初期化実行ステップＳＢ１が選択される。これにより、メモリカード制御部１１４は、パラレルインタフェイス部１１２を通じて当該メモリカードにアクセスできるようになる。なお、初期化実行ステップＳＡ１，ＳＢ１の処理の大部分はソフトウェア処理で実施されるため、各々約１秒程度の時間を要する。

次に、従来のメモリカードとして初期化されたメモリカードは、ＩＤ検出ステップＳＢ２及び初期化モード確認ステップＳＢ３により、当該メモリカードが高速メモリカードかどうかを論理的に確認される。例えば、当該メモリカードが高速メモリカードであるか否かを示す所定のレジスタをリードすればよい。また、当該メモリカードのシリアル番号をリードし、そのシリアル番号によって当該メモリカードが高速メモリカードかどうかを確認してもよい。パラレルインタフェイス部１１２を使えるようにするための初期化実行ステップＳＢ１が終了しているので、当該メモリカードの内部に予め登録された情報を読み出すことにより、当該メモリカードが高速メモリカードかどうかを論理的に確認することができる。

従来のメモリカードとして初期化されたメモリカードが高速メモリカードでない場合には、初期化成功として処理する。逆に、従来のメモリカードとして初期化されたメモリカードが高速メモリカードである場合には、初期化失敗として処理する。初期化が失敗した場合は、例えば、ホスト機器１０に設けた不図示の警告ランプでユーザに通知すれば、ユーザは当該メモリカードをメモリカードコネクタ１２から取り外し、これを再挿入することで、初期化動作のリトライが実施される。

以上のとおり、メモリカード制御部１１４は、インタフェイス選択部１１３によりパラレルインタフェイス部１１２が選択された場合、パラレルインタフェイス部１１２を通じてメモリカードにアクセスできるように通常伝送モードの初期化動作を実行した後、当該メモリカードから所定の情報を読み出し、当該読み出した情報をもとに当該メモリカードが高速伝送モードに対応可能か否かを論理的に確認することとしたので、高速メモリカードについて従来のメモリカードであるとの物理的な誤判定が生じても、この誤判定の発生が論理的な手法で確認される。

また、誤判定が生じた場合に初期化失敗とすることにより、当該メモリカードを取り外し再挿入することにより、誤ったモードで初期化されて動作してしまうことを未然に防止できる。

［２−２．動作例２］
図１０は、図７のメモリカードコントローラ１１の他の動作例を示すフローチャートである。図１０によれば、メモリカードコントローラ１１は、従来のメモリカードとして初期化されたメモリカードが高速メモリカードであると論理的に確認された場合に、初期化失敗として処理するのではなく、初期化動作を自動的にリトライする。これにより、高速メモリカードの押し込み状態２２が長く続いた後、ユーザが当該高速メモリカードの押し込みを中止すると、当該高速メモリカードの状態が押し込み状態２２から装着状態２３へ移行するので、初期化モード選択ステップＳＳにより高速メモリカードであると物理的に正しく判定され、高速メモリカードのための初期化実行ステップＳＡ１が選択される結果、正しい初期化動作が必ず実施される。

したがって、メモリカード制御部１１４は、高速伝送モードに対応可能でないと物理的に判定されて通常伝送モードの初期化動作を実行されたメモリカードが高速伝送モードに対応可能であると論理的に確認された場合には、高速シリアルインタフェイス部１１１を通じて当該メモリカードにアクセスできるように高速伝送モードの初期化動作を必ず実行するので、ユーザは、メモリカードコネクタ１２からメモリカードを取り外して再挿入する煩わしさを回避することができる。

［３．効果等］
上記実施の形態によれば、高速伝送モードを有するメモリカードを、高速データ伝送を必要とするアプリケーションで使用する際に、確実に高速伝送モードで初期化できるので、メモリカード挿入時の操作バラツキによる運用の不安定要因を抑制することができる。

（他の実施の形態）
以上のように、本出願において開示する技術の例示として、実施の形態を説明した。しかしながら、本開示における技術は、これに限定されず、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。また、上記実施の形態で説明した各構成要素を組み合わせて、新たな実施の形態とすることも可能である。

そこで、以下、他の実施の形態を例示する。

本実施の形態の初期化モード選択ステップＳＳでは、メモリカードコネクタ１２に挿入されたメモリカードから受けるデータ信号Ｄ１＋／Ｄ１−がＳＴＢ．Ｌ状態へ遷移するか否かにより、当該メモリカードが高速伝送モードを有するか否かを判定したが、シリアルデータ通信の所定プロトコルに従い、高速伝送モードに必要なインタフェイスの存否が検出できれば、これに限定されるものではない。

また、メモリカード１３をメモリカードコネクタ１２に押し込んだ時にコネクタ端子に接触しないメモリカードピンは、高速伝送モードのデータピンＰ１１，Ｐ１２，Ｐ１５，Ｐ１６としたが、これに限定されるものではない。

更に、高速伝送モードのみで使用するピンＰ１１〜Ｐ１７をメモリカード１３の内側に配する構成としたが、メモリカード１３をメモリカードコネクタ１２に押し込んだ状態で、メモリカード１３のピンとメモリカードコネクタ１２の端子とが接触しないようなピン配置であれば、本開示は適用可能である。

以上のように、本開示における技術の例示として、実施の形態を説明した。そのために、添付図面及び詳細な説明を提供した。

したがって、添付図面及び詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。

また、上述の実施の形態は、本開示における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略等を行うことができる。

本開示は、例えば、従来のメモリカードと互換性を保持しながら、シリアルデータ伝送用のピンを新設したメモリカードに適用され、特にプッシュイン・プッシュアウト方式のメモリカードコネクタを備えたホスト機器で有効であって、ノートＰＣ、デジタルカメラ等の高速データ伝送を必要とする分野で利用できる。

１０ ホスト機器
１１ メモリカードコントローラ
１２ メモリカードコネクタ
１３ メモリカード
１１１ 高速シリアルインタフェイス部
１１２ パラレルインタフェイス部
１１３ インタフェイス選択部
１１４ メモリカード制御部
１２０ メモリカードコネクタの筐体
１２１ａ，１２１ｂ メモリカードコネクタの１列目の端子
１２２ａ，１２２ｂ メモリカードコネクタの２列目の端子
１２３ メモリカードコネクタのバネ部
１３０ メモリカードの筐体
Ｐ１〜Ｐ９ メモリカードの１列目のピン
Ｐ１０〜Ｐ１７ メモリカードの２列目のピン
ＳＡ１，ＳＢ１ 初期化実行ステップ
ＳＢ２ ＩＤ検出ステップ
ＳＢ３ 初期化モード確認ステップ
ＳＳ 初期化モード選択ステップ

Claims (10)

1. メモリカードへのアクセスを制御するメモリカードコントローラであって、
   第１伝送モードによる信号伝送のための第１インタフェイス部と、
   第２伝送モードによる信号伝送のための第２インタフェイス部と、
   前記第１インタフェイス部を通じた前記メモリカードとの信号授受の結果をもとに前記メモリカードが前記第１伝送モードに対応可能か否かを物理的に判定し、対応可能ならば前記第１インタフェイス部を、対応可能でないならば前記第２インタフェイス部をそれぞれ選択するインタフェイス選択部と、
   前記インタフェイス選択部により選択された前記第１インタフェイス部又は前記第２インタフェイス部を通じて前記メモリカードへのアクセスを制御するメモリカード制御部とを備え、
   前記メモリカード制御部は、前記インタフェイス選択部により前記第２インタフェイス部が選択された場合、前記第２インタフェイス部を通じて前記メモリカードにアクセスできるように前記第２伝送モードの初期化動作を実行した後、前記メモリカードから所定の情報を読み出し、当該読み出した情報をもとに前記メモリカードが前記第１伝送モードに対応可能か否かを論理的に確認するメモリカードコントローラ。
2. 請求項１記載のメモリカードコントローラにおいて、
   前記メモリカード制御部は、前記インタフェイス選択部により前記第１インタフェイス部が選択された場合、前記第１インタフェイス部を通じて前記メモリカードにアクセスできるように前記第１伝送モードの初期化動作を実行するメモリカードコントローラ。
3. 請求項１記載のメモリカードコントローラにおいて、
   前記第１インタフェイス部は高速シリアルインタフェイス部であり、前記第２インタフェイス部はパラレルインタフェイス部であるメモリカードコントローラ。
4. 請求項１記載のメモリカードコントローラにおいて、
   前記メモリカード制御部は、前記第１伝送モードに対応可能でないと物理的に判定されて前記第２伝送モードの初期化動作を実行されたメモリカードが前記第１伝送モードに対応可能であると論理的に確認された場合には、初期化失敗として処理するメモリカードコントローラ。
5. 請求項１記載のメモリカードコントローラにおいて、
   前記メモリカード制御部は、前記第１伝送モードに対応可能でないと物理的に判定されて前記第２伝送モードの初期化動作を実行されたメモリカードが前記第１伝送モードに対応可能であると論理的に確認された場合には、前記第１インタフェイス部を通じて前記メモリカードにアクセスできるように前記第１伝送モードの初期化動作を実行するメモリカードコントローラ。
6. 請求項１記載のメモリカードコントローラと、前記メモリカードコントローラと前記メモリカードとを接続するためのプッシュイン・プッシュアウト方式のメモリカードコネクタとを備えたホスト機器。
7. 請求項６記載のホスト機器において、
   前記メモリカードコネクタは、
   前記第１伝送モードのための前記メモリカードの第１のピンに対応する第１の端子と、
   前記第２伝送モードのための前記メモリカードの第２のピンに対応する第２の端子とを有し、
   前記メモリカードが前記第１伝送モードに対応可能であり、かつ前記メモリカードが前記メモリカードコネクタの奥まで押し込まれた場合には、前記メモリカードの前記第１のピンが前記第１の端子に接触せず、かつ前記メモリカードの前記第２のピンが前記第２の端子に接触するホスト機器。
8. 請求項７記載のホスト機器において、
   前記第１のピンは前記第２のピンよりも前記メモリカードの挿入方向にて短いホスト機器。
9. 請求項８記載のホスト機器において、
   前記第１のピンはシリアルデータピンであるホスト機器。
10. 請求項７記載のホスト機器において、
    前記第２の端子は前記第１の端子よりも前記メモリカードコネクタの奥側に位置するホスト機器。

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