JPWO2018186456A1 - ホスト装置及びリムーバブルシステム - Google Patents

ホスト装置及びリムーバブルシステム Download PDF

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Abstract

ホスト装置（２００）は、第１のインターフェイスをサポートする第１のスレーブ装置、及び、第１のインターフェイスとは異なる第２のインターフェイスをサポートする第２のスレーブ装置の何れかと接続する。ホスト装置（２００）は、ホスト装置（２００）に接続された第１の装置に対して第１のインターフェイスの初期化を行い、第１のインターフェイスの初期化に成功した場合、第１の装置が第２のスレーブ装置であるか否かを判定するＩ／Ｆ制御部（２０６）と、第１の装置が第２のスレーブ装置である場合、第２のインターフェイスの初期化を行い、第１の装置が第２のスレーブ装置ではない場合、第１のインターフェイスの初期化を継続するホスト装置Ｉ／Ｆ部（２０５）と、を具備する。

Description

本開示は、ホスト装置及びリムーバブルシステムに関する。
近年、フラッシュメモリ等の大容量の不揮発性記憶素子を備え、高速でのデータ処理が可能な、例えばカード形状のＳＤカード、メモリースティックといったスレーブ装置が市場に普及している。このようなスレーブ装置は、スレーブ装置を使用可能なホスト装置である、パーソナルコンピュータ、スマートフォン、デジタルカメラ、オーディオプレーヤ及びカーナビゲーションシステム等において、利用されている。
例えば、特許文献１は、ホスト装置及びスレーブ装置を使用した通信システムにおいて、複数のインターフェイス電圧から動作電圧を選択する技術を開示している。
また、特許文献２は、電源がＯＮであるかＯＦＦであるかの状態、及び特定の信号線がハイレベルであるかローレベルであるかの状態に応じて、電子装置（スレーブ装置）で使用するインターフェイス回路を決定する技術を開示している。
さらに、特許文献３は、低電圧信号にのみ対応したホスト装置に高電圧信号を出力するスレーブ装置が装着された場合に、両装置間でネゴシエーションにより前記スレーブ装置から高電圧信号を出力させないようにする技術を開示している。
国際公開第２００９／１０７４００号 特開２００３−３３７６３９号公報 国際公開第２０１６／１３２７３３号
ホスト装置及びスレーブ装置を使用した通信システムにおいて、昨今製品開発工数を削減したり検証環境の整備をしやすくしたりする目的で、独自インターフェイスの導入ではなく汎用のインターフェイスを導入することが多くなっている。
例えば、ＳＤカードの場合、３．３Ｖシングルエンドのインターフェイス（以下、「レガシーＩ／Ｆ」と記す）が存在する。また、さらなる高速化を実現し、かつ、広範囲のホスト装置で利用できるようにするため、汎用インターフェイスであるＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）をＳＤカードに導入することが望まれている。
さらに、パーソナルコンピュータ、スマートフォン等の無線通信機器に搭載されるホスト装置で使用可能なスレーブ装置として、ＳＩＭ（Ｓｕｂｓｃｒｉｂｅｒ Ｉｄｅｎｔｉｔｙ Ｍｏｄｕｌｅ）を搭載したスレーブ装置（ＳＩＭ一体型ＳＤカード）も存在する。
一方で、ＳＤカードは市場に既に普及しているため、既存のＳＤインターフェイスを継続して活用できるように、インターフェイスの互換性を保つことも望まれている。すなわち、レガシーＩ／Ｆをサポートするスレーブ装置（以下、「レガシースレーブ装置」と記す）、ＰＣＩｅをサポートするスレーブ装置（以下、「ＰＣＩｅスレーブ装置」と記す）及び、ＳＩＭを搭載するスレーブ装置等の様々なスレーブ装置をホスト装置と接続させるために、ホスト装置に実装するスロットの形状、大きさ及び端子の位置等を同様とすることが望まれている。
ただし、この際、ホスト装置は、ホスト装置に接続されたスレーブ装置がサポートするインターフェイスで適切に初期化を行うように制御する必要がある。例えば、ＳＩＭを搭載したスレーブ装置が装着されたホスト装置が、当該スレーブ装置でサポートしていない初期化ルーチンで他のインターフェイスの初期化を行ってしまうと、ホスト装置とＳＩＭとの間の接触不整合（ショート）が発生し、ホスト装置又はスレーブ装置が破損してしまう恐れがある。
本開示の一態様は、上記課題に鑑みてなされたものであり、インターフェイスの互換性を保つとともに、安全に使用することができるホスト装置及びリムーバブルシステムを提供する。
本開示の一態様に係るホスト装置は、第１のインターフェイスをサポートする第１のスレーブ装置、及び、前記第１のインターフェイスとは異なる第２のインターフェイスをサポートする第２のスレーブ装置の何れとも接続できるホスト装置である。ホスト装置は、制御部と、インターフェイス部と、を備える。制御部は、ホスト装置に接続された第１の装置に対して前記第１のインターフェイスの初期化を行う。さらに、制御部は、前記第１のインターフェイスの初期化に成功した場合、前記第１の装置が前記第２のスレーブ装置であるか否かを判定する。前記第１の装置が前記第２のスレーブ装置である場合、制御部は、前記第２のインターフェイスの初期化を行う。前記第１の装置が前記第２のスレーブ装置ではない場合、制御部は、前記第１のインターフェイスの初期化を継続する。
本開示の一態様に係るリムーバブルシステムは、ホスト装置、及び、第１のスレーブ装置又は第２のスレーブ装置からなるリムーバブルシステムである。ホスト装置は、第１のスレーブ装置及び第２のスレーブ装置の何れとも接続することができる。第１のスレーブ装置は、第１のインターフェイスをサポートするスレーブ装置である。第２のスレーブ装置は、前記第１のインターフェイスとは異なる第２のインターフェイスをサポートするスレーブ装置である。ホスト装置は、前記ホスト装置に接続された第１の装置に対して前記第１のインターフェイスの初期化を行う。前記第１のインターフェイスの初期化に成功した場合、ホスト装置は、前記第１の装置が前記第２のスレーブ装置であるか否かを判定する。前記第１の装置が前記第２のスレーブ装置である場合、ホスト装置は、前記第２のインターフェイスの初期化を行う。前記第１の装置が前記第２のスレーブ装置ではない場合、ホスト装置は、前記第１のインターフェイスの初期化を継続する。
本開示の一態様によれば、インターフェイスの互換性を保つとともに、安全に使用することができる。
図１は、レガシーホスト装置及びレガシースレーブ装置からなるリムーバブルシステムの構成を示すブロック図である。 図２は、レガシーホスト装置及びレガシースレーブ装置からなるリムーバブルシステムの初期化ルーチンの一例を示す図である。 図３Ａは、ｍｉｃｒｏＳＤ形状のレガシースレーブ装置のピン配置の一例を示す図である。 図３Ｂは、ｍｉｃｒｏＳＤ形状のＰＣＩｅスレーブ装置のピン配置の一例を示す図である。 図４は、ｍｉｃｒｏＳＤにおける、レガシーＩ／Ｆ及びＰＣＩｅにおけるピンと信号との対応関係の一例を示す図である。 図５は、ＳＩＭを搭載したスレーブ装置の一例を示す図である。 図６は、一実施の形態に係るホスト装置及びＰＣＩｅスレーブ装置からなるリムーバブルシステムの構成を示すブロック図である。 図７は、一実施の形態に係るホスト装置及びレガシースレーブ装置からなるリムーバブルシステムの構成例を示すブロック図である。 図８は、一実施の形態に係るホスト装置の初期化処理の一例を示すフローチャートである。 図９は、一実施の形態に係るホスト装置及びＰＣＩｅスレーブ装置からなるリムーバブルシステムのＰＣＩｅ初期化ルーチンの一例を示す図である。 図１０は、一実施の形態に係るホスト装置及びＰＣＩｅスレーブ装置からなるリムーバブルシステムのＰＣＩｅ初期化ルーチンを示すブロック図である。 図１１Ａは、ＰＣＩｅ Ｉ／Ｆの端子群を備えたＰＣＩｅスレーブ装置のピン配置の一例を示す図である。 図１１Ｂは、Ｓｉｍを搭載したＰＣＩｅスレーブ装置のピン配置の一例を示す図である。 図１２Ａは、標準サイズＳＤ形状のレガシースレーブ装置のピン配置の一例を示す図である。 図１２Ｂは、標準サイズＳＤ形状のＰＣＩｅスレーブ装置のピン配置の一例を示す図である。 図１３は、標準サイズＳＤにおける、レガシーＩ／Ｆ及びＰＣＩｅにおけるピンと信号との対応関係の一例を示す図である。
以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明又は実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、同じ符号を付した構成要素については、それぞれの実施の形態において同一の機能を有するものとする。
また、本開示は、当業者が理解するための添付図面及び以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
［１．本開示にかかるリムーバブルシステムが解決しようとする課題について］
最初に、本開示にかかるリムーバブルシステムが解決しようとする課題について、図１から図５を用いて説明する。なお、以下では、インターフェイスのことを適宜「Ｉ／Ｆ」と略記する。
［１−１．レガシーホスト装置及びレガシースレーブ装置の構成］
図１は、レガシーＩ／Ｆに対応したレガシーホスト装置１００に抜き差し可能なレガシースレーブ装置１２０が接続されたリムーバブルシステムの構成例を示すブロック図である。
図１に示すように、レガシーホスト装置１００は、少なくとも電源供給部１０１及びレガシーＩ／Ｆ半導体チップ１０２を備えている。また、レガシーＩ／Ｆ半導体チップ１０２は、少なくともレギュレータ１０３、２つの電源入力のうち一方を選択する電気的スイッチであるＳＷ１０４、ホスト装置Ｉ／Ｆ部１０５、Ｉ／Ｆ制御部１０６を備えている。なお、レギュレータ１０３は、レガシーＩ／Ｆ半導体チップ１０２の外部に配置することも可能である。
レガシーホスト装置１００とレガシースレーブ装置１２０とは、機械的に接続される。また、レガシーホスト装置１００は、３．３Ｖ電源ラインであるＶＤＤ１ライン１１００、及び、後述の信号ラインを介して、レガシースレーブ装置１２０と電気的に接続される。
レガシースレーブ装置１２０は、少なくともレガシーＩ／Ｆ半導体チップ１２１及びバックエンドモジュール１２６を備えている。なお、バックエンドモジュール１２６は、フラッシュメモリのような記録媒体又は無線通信モジュールのようなデバイスを指す。また、レガシーＩ／Ｆ半導体チップ１２１は、少なくともレギュレータ１２２、ＳＷ１２３、スレーブ装置Ｉ／Ｆ部１２４、Ｉ／Ｆ制御部１２５を備えている。なお、レギュレータ１２２は、レガシーＩ／Ｆ半導体チップ１２１の外部に配置することも可能である。
ホスト装置Ｉ／Ｆ部１０５と、スレーブ装置Ｉ／Ｆ部１２４とは、ＣＬＫライン１１０１、ＣＭＤライン１１０２、ＤＡＴライン１１０３を介して、信号通信を行う。なお、ＤＡＴライン１１０３は、ＤＡＴ０ライン１１０３ａ、ＤＡＴ１ライン１１０３ｂ、ＤＡＴ２ライン１１０３ｃ、ＤＡＴ３ライン１１０３ｄの４本の信号線からなる。
［１−２．レガシーホスト装置及びレガシースレーブ装置の詳細動作］
以下、図１及び図２を用いて、レガシーホスト装置１００にレガシースレーブ装置１２０が接続されたときの動作について説明する。
図２は、図１に示すレガシーホスト装置１００及びレガシースレーブ装置１２０における、電源起動後の初期化ルーチンの動作を示す図である。
電源起動時、レガシーホスト装置１００の電源供給部１０１からの３．３Ｖ電源が、レガシーＩ／Ｆ半導体チップ１０２、レギュレータ１０３、ＳＷ１０４に供給され、ＶＤＤ１ライン１１００を介してレガシースレーブ装置１２０に供給される。
レガシーＩ／Ｆ半導体チップ１０２は、電源供給部１０１から供給された３．３Ｖ電源を、レガシーＩ／Ｆ半導体チップ１０２内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。
レギュレータ１０３は、供給された電源の電圧をＩ／Ｆ制御部１０６の指示により適宜変換して出力する装置である。図１及び図２では、レギュレータ１０３により、電源供給部１０１から供給される３．３Ｖ電源が１．８Ｖ電源に変換される。
ＳＷ１０４は、電源供給部１０１から供給される３．３Ｖ電源、及び、レギュレータ１０３から供給される１．８Ｖ電源の何れか一方を選択して、ホスト装置Ｉ／Ｆ部１０５に供給する。図１及び図２では、電源起動直後、ＳＷ１０４は、３．３Ｖ電源をホスト装置Ｉ／Ｆ部１０５に供給する。これにより、ホスト装置Ｉ／Ｆ部１０５から出力されるＣＬＫライン１１０１、ＣＭＤライン１１０２及びＤＡＴライン１１０３の信号電圧は３．３Ｖとなる。
一方、ＶＤＤ１ライン１１００を介してレガシースレーブ装置１２０に供給された３．３Ｖ電源は、レガシーＩ／Ｆ半導体チップ１２１、レギュレータ１２２、ＳＷ１２３、及びバックエンドモジュール１２６に供給される。
レガシーＩ／Ｆ半導体チップ１２１は、供給された３．３Ｖ電源を、レガシーＩ／Ｆ半導体チップ１２１内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。また、図１及び図２では、レガシーホスト装置１００のレギュレータ１０３と同様、レギュレータ１２２により、ＶＤＤ１ライン１１００を介して供給される３．３Ｖ電源は１．８Ｖ電源に変換される。また、電源起動直後、ＳＷ１２３は、３．３Ｖ電源をスレーブ装置Ｉ／Ｆ部１２４に供給する。
スレーブ装置Ｉ／Ｆ部１２４に供給された３．３Ｖ電源により、スレーブ装置Ｉ／Ｆ部１２４から出力されるＣＭＤライン１１０２及びＤＡＴライン１１０３の信号電圧は３．３Ｖとなる。
レガシーホスト装置１００のホスト装置Ｉ／Ｆ部１０５は、ＣＬＫライン１１０１、ＣＭＤライン１１０２、及び、４本のＤＡＴライン１１０３によりレガシースレーブ装置１２０のスレーブ装置Ｉ／Ｆ部１２４と接続されている。
ＣＬＫライン１１０１上において、シングルエンド方式のクロック信号は、レガシーホスト装置１００からレガシースレーブ装置１２０へ伝送される。
ＣＭＤライン１１０２は、レガシーホスト装置１００がレガシースレーブ装置１２０を制御するためのコマンド、及び各コマンドに対応するレスポンスが３．３Ｖの高電圧信号（以下３．３Ｖ信号と称する）のシングルエンド方式により伝送される。例えば、コマンドはレガシーホスト装置１００からレガシースレーブ装置１２０へ送信され、レスポンスはレガシースレーブ装置１２０からレガシーホスト装置１００へ送信される。すなわち、ＣＭＤライン１１０２は双方向通信である。
ＤＡＴライン１１０３は、主として静止画、動画又はテキストなどのデータコンテンツを高速に伝送する信号線であり、４本の信号線からなる。ＤＡＴライン１１０３の構成は、ＣＭＤライン１１０２と同様である。
レガシーホスト装置１００は、レガシースレーブ装置１２０が装着されていない状態で各信号線がフローティング状態になることを回避するため、ＣＭＤライン１１０２及び全てのＤＡＴライン１１０３を、図示しないプルアップ抵抗で所定の電圧（通常３．３Ｖ）にプルアップする。さらに、電源起動直後、レガシーホスト装置１００は、レガシースレーブ装置１２０において、図示しないプルアップ抵抗により、ＤＡＴ３ライン１１０３ｄとＶＤＤ１ライン１１００とを接続する。これは、起動直後、レガシーホスト装置１００がレガシースレーブ装置１２０に接続されているか否かの検知に利用するための動作である。
また、電源起動時、レガシーホスト装置１００は、通常、ＣＭＤライン１１０２及びＤＡＴライン１１０３の各端子をローレベル、ハイレベルのいずれにもドライブせず、入力状態、すなわちハイインピーダンス（Ｈｉ−Ｚ；解放）状態とする。従って、これらの信号線は、レガシーホスト装置１００がドライブしない限り、ＶＤＤ１の印加に伴って前述のプルアップ抵抗によりハイレベルに遷移する（５２００）。
なお、本明細書において、信号がローレベルであるとは、信号の電圧が０Ｖ及びその近傍にある状態であることをいい、通常０を意味する。一方、信号がハイレベルであるとは、信号の電圧がローレベルより高く、かつローレベルの信号と容易に識別が可能な状態であることをいい、通常１を意味する。なお、ハイレベルは、３．３Ｖ信号の場合と、１．８Ｖの低電圧信号（以下１．８Ｖ信号と称する）の場合とでは、絶対的な電圧の値が異なる。
電源起動後、ホスト装置Ｉ／Ｆ部１０５は、ＳＷ１０４を介して電源供給部１０１から供給される３．３Ｖ（高電圧）電源により、３．３Ｖ信号のシングルエンド方式のクロックを生成する。そして、ホスト装置Ｉ／Ｆ部１０５は、電源供給部１０１からの電源出力が３．３Ｖに安定してから１ｍｓ以上経過した後、クロックをスレーブ装置Ｉ／Ｆ部１２４に供給する（５２０１）。
その後、レガシーホスト装置１００は、接続されたレガシースレーブ装置１２０の特性確認及び初期化を行う初期化ルーチンに入る。ホスト装置Ｉ／Ｆ部１０５は、最初に、リセットコマンド２０２ａを発行する。なお、リセットコマンドに対応するレスポンスは、存在しない。
続いて、レガシーホスト装置１００は、接続されたスレーブ装置のＩ／Ｆ条件（例えば、対応電源電圧等）をチェックするためのコマンドであるＩ／Ｆ条件チェックコマンド２０３ａをＩ／Ｆ制御部１０６で生成し、ＣＭＤライン１１０２を介してスレーブ装置Ｉ／Ｆ部１２４に送信する。Ｉ／Ｆ条件チェックコマンド２０３ａは、スレーブ装置Ｉ／Ｆ部１２４を介して、Ｉ／Ｆ制御部１２５に出力される。Ｉ／Ｆ制御部１２５は、Ｉ／Ｆ条件チェックコマンド２０３ａの内容を解釈し、対応するレスポンス２０３ｂを生成し、ＣＭＤライン１１２を介してレガシーホスト装置１００に返送する。
続いて、レガシーホスト装置１００は、初期化コマンド２０４ａを、ＣＭＤライン１１０２を介してレガシースレーブ装置１２０に送信する。Ｉ／Ｆ条件チェックコマンド２０３ａの場合と同様、レガシースレーブ装置１２０は、初期化コマンド２０４ａの内容を解釈し、対応するレスポンス２０４ｂを生成し、ＣＭＤライン１１０２を介してレガシーホスト装置１００に返送する。
その後、詳述はしないが所定の初期化プロセスを経て、レガシーホスト装置１００は、レジスタＲｅａｄコマンド２０５ａを発行する。このとき、レガシーホスト装置１００は、レガシースレーブ装置１２０から送信されるレスポンス２０５ｂを受信後、レガシースレーブ装置１２０からの出力データ２０５ｃを、ＤＡＴライン１１０３を介して受信する。
［１−３．スレーブ装置のピン配置］
上述したように、パーソナルコンピュータ又はスマートフォンをはじめとする多様な機器で使用されている汎用インターフェイスであるＰＣＩｅをＳＤカード（スレーブ装置）に導入することで、ＳＤカードがより広範囲のホスト装置で使用できるようになる。
ただし、ＳＤカードは市場で既に普及しているため、上記レガシーＩ／Ｆを継続して活用できるようインターフェイスの互換性を保つことも要望されている。このことから、ＰＣＩｅを導入した場合でもホスト装置においてスロットの形状、大きさ及び端子の位置等をレガシーＩ／ＦとＰＣＩｅ Ｉ／Ｆとで同様としておくことが必要である。
図３Ａは、レガシーＩ／Ｆのみをサポートするレガシースレーブ装置１２０（ｍｉｃｒｏＳＤカード）における端子（ピン）の配置例を示す図であり、図３Ｂは、後述するＰＣＩｅをサポートするＰＣＩｅスレーブ装置２２０（ｍｉｃｒｏＳＤカード）における端子（ピン）の配置例を示す図である。
図３Ａに示すレガシースレーブ装置１２０には、電源ライン又は信号ラインにそれぞれ対応する８個の端子Ｔ１０１（ピン１〜８）が配置されている。なお、図３Ａに示すレガシースレーブ装置１２０において８個の端子Ｔ１０１が含まれる領域（列）を、第１の領域１０（第１列）と記す。
一方、図３Ｂに示すＰＣＩｅスレーブ装置２２０には、電源ライン又は信号ラインにそれぞれ対応する１６個の端子Ｔ２０１（ピン１〜１６）が配置されている。また、図３Ｂに示すＰＣＩｅスレーブ装置２２０において、１６個の端子Ｔ２０１は、図３Ａと同様の第１の領域１０（第１列）に含まれるピン１〜８と、第１の領域１０とは異なる第２の領域２０（第２列）に含まれるピン９〜１６とからなる。具体的には、第１の領域１０の端子群は、レガシーＩ／Ｆのピン配置（図３Ａを参照）を前提とした端子群であり、第２の領域２０の端子群は、ＰＣＩｅ、もしくはＵＨＳ−ＩＩを利用可能とするための端子群である。
このように、図３Ａに示すレガシーＩ／Ｆのみをサポートするレガシースレーブ装置１２０には、レガシーＩ／Ｆ及びＰＣＩｅ Ｉ／Ｆの双方で使用される端子群が第１の領域１０（第１列）に配置されている。一方、ＰＣＩｅをサポートするＰＣＩｅスレーブ装置２２０には、レガシーＩ／Ｆ及びＰＣＩｅ Ｉ／Ｆの双方で使用される端子群が第１の領域１０（第１列）に配置され、ＰＣＩｅ Ｉ／Ｆのみで使用される端子群が、第１の領域１０と異なる第２の領域２０（第２列）に配置されている。
図４は、ｍｉｃｒｏＳＤカードにおいてレガシーＩ／Ｆにおける各端子Ｔ１０１（ピン１〜８）及びＰＣＩｅにおける各端子Ｔ２０１（ピン１〜１６）と、電源ライン又は信号ラインとの対応関係を示す図である。
図４に示すように、レガシーＩ／Ｆでは、第１列のピン１〜８に対して、３．３Ｖ電源、グランド（ＧＮＤ）、ＣＬＫ、ＣＭＤ、ＤＡＴがそれぞれ割り当てられている。なお、レガシーＩ／Ｆでは、第２列にはピンが配置されない（ピンなし）。
一方、図４に示すように、ＰＣＩｅでは、第１列及び第２列にそれぞれ配置されたピン１〜１６に対して、後述する電源ライン又は信号ラインがそれぞれ割り当てられている。
また、図４に示すように、レガシーＩ／ＦとＰＣＩｅとで共通で使用される第１の領域１０（第１列）に配置されたピン１〜８では、対応するインターフェイスによって各々の用途が異なる。レガシーＩ／Ｆ及びＰＣＩｅの双方をサポートするホスト装置（後述する）は、使用するインターフェイスに応じて、装着されるスレーブ装置の第１の領域１０に配置されたピンの用途を切り替えて使用する。
なお、図４では、ＰＣＩｅにおいてピン５には電源ライン及び信号ラインの何れも割り当てられていないが、他の用途に使用されてもよい。例えば、ＰＣＩｅのピン５では、ＰＣＩｅ Ｉ／Ｆでの初期化の開始を通知するための信号を送信する信号ラインとして設定されてもよい。
次に、図５は、ＳＩＭを搭載するスレーブ装置３２０（ｍｉｃｒｏＳＤカード）における端子（ピン）、及び、ＳＩＭの配置例を示す図である。
図５に示すように、スレーブ装置３２０には、電源ライン又は信号ラインにそれぞれ対応する８個の端子Ｔ３０１（ピン１〜８）、及び、ＳＩＭ３０２が配置されている。ここで、８個の端子Ｔ３０１（ピン１〜８）は、レガシースレーブ装置１２０及びＰＣＩｅスレーブ装置２２０と同様、第１の領域（第１列）１０内に配置されている。すなわち、図５に示すスレーブ装置３２０は、レガシーＩ／Ｆをサポートしている。一方、図５に示すように、ＳＩＭ３０２は、スレーブ装置３２０内の第１の領域１０以外、かつ、第２の領域２０の一部と重複した領域に配置されている。
このように、レガシーＩ／Ｆを用いる場合（図３Ａ）、ＰＣＩｅを導入した場合（図３Ｂ）、及び、ＳＩＭを搭載する場合（図５）の何れにおいてもスロットの形状、大きさ及び端子の位置等を同様にすることで、インターフェイスの互換性を保つことができる。
ただし、上記３種類のスレーブ装置に対してどのＩ／Ｆを選択するかをホスト装置およびスレーブ装置との間でネゴシエーションする必要があり、かつホスト装置が、スレーブ装置がサポートしていないＩ／Ｆを選択して、選択したＩ／Ｆの初期化を実行しようとしたとき、ホスト装置、カード装置いずれにも機器破壊など致命的な問題を引き起こすことなく初期化を行う必要がある。
例えば、図５に示すスレーブ装置３２０においてＳＩＭ３０２が配置される一部の領域は、図３Ｂに示すＰＣＩｅスレーブ装置２２０内のＰＣＩｅを利用可能とするための端子群が配置される第２の領域２０（第２列）と重複する。このため、ＰＣＩｅをサポートするホスト装置（後述する）に図５に示すスレーブ装置３２０が装着され、当該ホスト装置がＰＣＩｅ Ｉ／Ｆの初期化を行うと、ホスト装置とＳＩＭ３０２との間で接触不整合（ショート）が発生し、ホスト装置及びスレーブ装置３２０（ＳＩＭ３０２）が破損してしまう恐れがある。
そこで、本開示は、リムーバブルシステムの開発過程において、本課題を認識し、その解決手段を提供する。以下、その解決手段の詳細を具体的に説明する。以下の説明では、解決手段の技術的思想を具現化した例として、実施の形態を説明する。
［２．一実施の形態に係るリムーバブルシステムの構成及び動作］
［２−１．ホスト装置にＰＣＩｅスレーブ装置が接続された構成］
図６は、本実施の形態に係るホスト装置２００に抜き差し可能なＰＣＩｅスレーブ装置２２０が接続されたリムーバブルシステムの構成例を示すブロック図である。
図６に示すように、ホスト装置２００は、少なくとも第１電源供給部２０１、第２電源供給部２０２、ＰＣＩｅ半導体チップ２０３を備えている。また、ＰＣＩｅ半導体チップ２０３は、ＰＣＩｅレギュレータ２０４、ホスト装置Ｉ／Ｆ部２０５、Ｉ／Ｆ制御部２０６を備えている。ホスト装置２００は、少なくとも、レガシーＩ／Ｆ又はＰＣＩｅ Ｉ／Ｆでスレーブ装置と接続する。
なお、ＰＣＩｅレギュレータ２０４は、ＰＣＩｅ半導体チップ２０３の外部に配置することも可能である。また、本実施の形態におけるホスト装置２００は、第１電源供給部２０１、第２電源供給部２０２及びＰＣＩｅ半導体チップ２０３から構成されているが、ＰＣＩｅ半導体チップ２０３に対して電源を供給することができれば、ＰＣＩｅ半導体チップ２０３単体でも本実施の形態のホスト装置２００が実現できる。
ホスト装置２００と、ＰＣＩｅスレーブ装置２２０とは、機械的に接続される。また、ホスト装置２００は、ＶＤＤ１ライン２１００、ＶＤＤ２ライン２１０１、及び、後述する信号ラインを介して、ＰＣＩｅスレーブ装置２２０と電気的に接続される。なお、ここでは、ＶＤＤ１、ＶＤＤ２の電源電圧はそれぞれ３．３Ｖ、１．８Ｖとする。
ＰＣＩｅスレーブ装置２２０は、少なくともＰＣＩｅ半導体チップ２２１、バックエンドモジュール２２７を備えている。そして、ＰＣＩｅ半導体チップ２２１は、少なくともＰＣＩｅレギュレータ２２２、スレーブ装置Ｉ／Ｆ部２２３、Ｉ／Ｆ制御部２２４を備えている。スレーブ装置Ｉ／Ｆ部２２３は、例えば、図３Ｂに示すピン配置を有し、ホスト装置２００のホスト装置Ｉ／Ｆ部２０５と接続される。
なお、本実施の形態に係るＰＣＩｅスレーブ装置２２０は、ＰＣＩｅ半導体チップ２２１及びバックエンドモジュール２２７から構成されているが、ＰＣＩｅ半導体チップ２２１単体でも本実施の形態に係るＰＣＩｅスレーブ装置２２０が実現できる。
ホスト装置Ｉ／Ｆ部２０５と、スレーブ装置Ｉ／Ｆ部２２３とは、ＲＥＦＣＬＫライン２１０２、Ｄ０ライン２１０３、Ｄ１ライン２１０４、ＣＬＫＲＥＱ＃ライン２１０５ａ、ＰＥＲＳＴ＃ライン２１０５ｂを介して信号通信を行う。Ｄ０ライン２１０３及びＤ１ライン２１０４は、ＰＣＩｅ Ｉ／Ｆで使用される。また、ＲＥＦＣＬＫライン２１０２は、ＤＡＴ０ライン２１０６ａ及びＤＡＴ１ライン２１０６ｂから構成される（例えば、図４を参照）。さらに、ＣＬＫＲＥＱ＃ライン２１０５ａ、ＰＥＲＳＴ＃ライン２１０５ｂは、それぞれＤＡＴ２ライン２１０６ｃ、ＤＡＴ３ライン２１０６ｄと共通の端子及び信号線が割り当てられる（例えば、図４を参照）。
なお、ホスト装置２００にレガシースレーブ装置１２０が接続されたとき、又は、レガシーホスト装置１００にＰＣＩｅスレーブ装置２２０が接続されたとき、少なくともレガシーＩ／Ｆを用いて通信ができるようにするため、ホスト装置２００及びＰＣＩｅスレーブ装置２２０は、レガシーＩ／Ｆで使用する端子（図３Ｂに示す第１の領域１０内の端子）も備えている。なお、ホスト装置２００については、レガシーＩ／Ｆをサポートしていなくてもよい。
また、ＣＭＤ３ライン２１０７はＰＣＩｅでは使用しないが、前述のとおりホスト装置２００又はＰＣＩｅスレーブ装置２２０がレガシーＩ／Ｆでも動作できるように、電気的に接続された状態となっている。一方、ＰＣＩｅ機能を有さないレガシーホスト装置１００及びレガシースレーブ装置１２０は、ＰＣＩｅのみで使用するＶＤＤ２ライン２１０１、Ｄ０ライン２１０３及びＤ１ライン２１０４の端子を具備しない。
［２−２．ホスト装置にレガシースレーブ装置が接続された構成］
図７は、本実施の形態に係るホスト装置２００に抜き差し可能なレガシースレーブ装置１２０が接続されたリムーバブルシステムの構成例を示す図である。
ホスト装置２００及びレガシースレーブ装置１２０の構成は、それぞれ図６及び図１に示す各ブロック図で説明した構成と同様である。
レガシースレーブ装置１２０のスレーブ装置Ｉ／Ｆ部１２４は、例えば、図３Ａに示すピン配置を有し、ホスト装置２００のホスト装置Ｉ／Ｆ部２０５と接続される。
すなわち、ホスト装置２００とレガシースレーブ装置１２０とは、機械的に接続される一方、レガシースレーブ装置１２０は、ＶＤＤ２ライン２１０１、Ｄ０ライン２１０３、Ｄ１ライン２１０４の端子を有していない。従って、ホスト装置２００とレガシースレーブ装置１２０との間は、ＶＤＤ１ライン２１００、ＤＡＴ０ライン２１０６ａ、ＤＡＴ１ライン２１０６ｂ、ＤＡＴ２ライン２１０６ｃ、ＤＡＴ３ライン２１０６ｄ、ＣＭＤライン２１０７、及び、ＣＬＫライン２１０８により電気的に接続される。
なお、図７は、ホスト装置２００に抜き差し可能なレガシースレーブ装置１２０（例えば、図３Ａ）が接続されたリムーバブルシステムの構成として説明したが、ホスト装置２００に抜き差し可能な、ＳＩＭを搭載するスレーブ装置３２０（例えば、図５）が接続されたリムーバブルシステムの構成も図７に示す構成と同様である。
［２−３．詳細動作］
以下、図２、図６、図７、図８、図９を用いて、ホスト装置２００に、レガシースレーブ装置１２０（図３Ａ）、ＰＣＩｅスレーブ装置２２０（図３Ｂ）、ＳＩＭを搭載するスレーブ装置３２０（図５）、又は、レガシーＩ／Ｆ及びＰＣＩｅの何れのインターフェイスも有さない装置（例えば、ＳＩＭカード単体等）（図示せず）が接続されたときの動作について説明する。
図８は、本実施の形態において、ホスト装置２００に上記何れかの装置が接続された状態における電源起動後の動作を示すフローチャートである。
まず、ホスト装置２００は、ホスト装置２００に接続された装置に対してレガシーＩ／Ｆの初期化を行う（ＳＴ１０１）。すなわち、ホスト装置２００は、ホスト装置２００に接続された装置にかかわらず、図２を用いて説明した、レガシーＩ／Ｆによる電源起動後の初期化ルーチンの動作を開始する。
次に、ホスト装置２００（Ｉ／Ｆ制御部２０６）は、ＳＴ１０１のレガシーＩ／Ｆの初期化が成功したか否かを判定する（ＳＴ１０２）。図２を用いて説明したように、レガシーＩ／Ｆをサポートするスレーブ装置（１２０、２２０、３２０）は、ホスト装置２００に接続されたスレーブ装置のＩ／Ｆ条件をチェックするためのＩ／Ｆ条件チェックコマンド２０３ａの内容を解釈し、対応するレスポンス２０３ｂをＣＭＤライン２１０７を介してホスト装置２００に返送する。そこで、ホスト装置２００は、接続された装置からレスポンス２０３ｂを取得した場合にレガシーＩ／Ｆの初期化が成功したと判定し（ＳＴ１０２：Ｙｅｓ）、接続された装置からレスポンス２０３ｂを取得しなかった場合にレガシーＩ／Ｆの初期化が失敗したと判定する（ＳＴ１０２：Ｎｏ）。
これにより、ホスト装置２００は、接続された装置がレガシーＩ／Ｆをサポートするか否かを判定することができる。換言すると、ホスト装置２００は、接続された装置が、レガシーＩ／Ｆ又はＰＣＩｅをサポートするスレーブ装置（１２０、２２０、３２０）であるか、何れのインターフェイスも有さない装置であるかを判定することができる。
次に、レガシーＩ／Ｆの初期化に失敗した場合（ＳＴ１０２：Ｎｏ）、ホスト装置２００は、接続された装置がスレーブ装置（例えば、ＳＤカード）ではなく使用できないと判定する（ＳＴ１０３）。なお、この際、ホスト装置２００は、接続された装置（例えば、ＳＩＭカード）に対してＳＩＭの初期化を行ってもよい。
一方、レガシーＩ／Ｆの初期化に成功した場合（ＳＴ１０２：Ｙｅｓ）、ホスト装置２００は、接続されたスレーブ装置がＰＣＩｅをサポートするか否かを示すフラグであるＰＣＩｅサポートフラグをチェックする（ＳＴ１０４）。例えば、ホスト装置２００は、ＰＣＩｅサポートフラグを以下の方法１〜４の何れかでスレーブ装置から取得してもよい。
（方法１）
ＰＣＩｅサポートフラグは、図２に示すレガシーＩ／Ｆの初期化ルーチンにおけるＩ／Ｆ条件チェックコマンド２０３ａに対するレスポンス２０３ｂに含まれる。すなわち、ホスト装置２００は、ＳＴ１０２でレスポンス２０３ｂに基づいてレガシーＩ／Ｆの初期化の成功を確認するとともに、当該レスポンス２０３ｂに含まれるＰＣＩｅサポートフラグをチェックすればよい。
（方法２）
ＰＣＩｅサポートフラグは、図２に示すレガシーＩ／Ｆの初期化ルーチンにおけるＩ／Ｆの初期化を指示する初期化コマンド２０４ａに対するレスポンス２０４ｂに含まれる。すなわち、ホスト装置２００は、ＳＴ１０２でレスポンス２０３ｂに基づいてレガシーＩ／Ｆの初期化の成功を確認後、初期化コマンド２０４ａの送信を行い、レスポンス２０４ｂに含まれるＰＣＩｅサポートフラグをチェックすればよい。
（方法３）
ＰＣＩｅサポートフラグは、図２に示すレガシーＩ／Ｆの初期化ルーチンにおけるレジスタＲｅａｄコマンド２０５ａに対してスレーブ装置から送信される出力データ２０５ｃに含まれる。すなわち、ホスト装置２００は、ＳＴ１０２でレスポンス２０３ｂに基づいてレガシーＩ／Ｆの初期化の成功を確認後、レジスタＲｅａｄコマンド２０５ａ送信までの処理を行い、出力データ２０５ｃに含まれるＰＣＩｅサポートフラグをチェックすればよい。
（方法４）
ＰＣＩｅサポートフラグは、ホスト装置２００が図２に示すレガシーＩ／Ｆの初期化ルーチンにおいて発行する、方法１〜方法３で説明したコマンド以外の他のコマンド（特殊コマンド）（図示せず）に対するレスポンスに含まれる。例えば、ホスト装置２００は、レスポンス２０４ｂの受信以降に特殊コマンドの発行が可能になる。すなわち、ホスト装置２００は、ＳＴ１０２でレスポンス２０３ｂに基づいてレガシーＩ／Ｆの初期化の成功を確認後、特殊コマンド送信までの処理を行い、特殊コマンドに対するレスポンスに含まれるＰＣＩｅサポートフラグをチェックすればよい。
以上、ＰＣＩｅサポートフラグの取得方法について説明した。
次に、ホスト装置２００（Ｉ／Ｆ制御部２０６）は、ＳＴ１０４で接続しているスレーブ装置から送信されるＰＣＩｅサポートフラグに基づいて、当該接続しているスレーブ装置がＰＣＩｅをサポートするか否か（つまり、ＰＣＩｅスレーブ装置２２０であるか否か）を判定する（ＳＴ１０５）。
例えば、上記方法１〜方法４においてＰＣＩｅサポートフラグは、スレーブ装置がＰＣＩｅをサポートする場合に‘１’を示し、スレーブ装置がＰＣＩｅをサポートしない場合に‘０’を示してもよい。なお、ＰＣＩｅサポートフラグの値はこれに限定されるものではない。また、上記方法１〜方法４においてＰＣＩｅサポートフラグを含む信号（各レスポンス又は出力データ）のフォーマットにおいて現在使用されていないリザーブビットに、ＰＣＩｅサポートフラグを含めてもよい。こうすることで、既に出荷されているレガシースレーブ装置１２０のリザーブビットは‘０’であるので、ホスト装置２００は、既に出荷されているレガシースレーブ装置１２０に対してもＰＣＩｅサポートフラグに基づいてＰＣＩｅをサポートするか否かを適切に判定することができる。
さらに、スレーブ装置がＰＣＩｅをサポートするかどうかを示すのは、ホスト装置がＰＣＩｅをサポートするかどうかを問い合わせる場合に限ってもよい。例えば上記（方法１）において、Ｉ／Ｆ条件チェックコマンド２０３ａにＰＣＩｅサポート問い合わせフラグを多重し、ＰＣＩｅをサポートするかを問い合わせるときに‘１’、そうでないときに‘０’を多重する。スレーブ装置は、ＰＣＩｅサポート問い合わせフラグが‘１’であるＩ／Ｆ条件チェックコマンド２０３ａを受信したときに限り、スレーブ装置がＰＣＩｅをサポートする場合に‘１’を示し、スレーブ装置がＰＣＩｅをサポートしない場合に‘０’を示し、ＰＣＩｅサポート問い合わせフラグが‘０’であるＩ／Ｆ条件チェックコマンド２０３ａを受信した場合は常に‘０’を示してもよい。
次に、接続されたスレーブ装置がＰＣＩｅをサポートしていない場合、つまり、レガシースレーブ装置１２０（図３Ａ）又はスレーブ装置３２０（図５）である場合（ＳＴ１０５：Ｎｏ）、ホスト装置２００は、レガシーＩ／Ｆの初期化を継続する（ＳＴ１０６）。具体的には、ホスト装置２００のホスト装置Ｉ／Ｆ部２０５は、第１の領域１０内のレガシーＩ／Ｆの端子群（図３Ａ又は図５のピン１〜８）を介して、ＳＴ１０２のレガシーＩ／Ｆの初期化の判定及びＳＴ１０４のＰＣＩｅサポートの判定のために実行したレガシーＩ／Ｆの初期化処理の続きの処理を行う。
つまり、ホスト装置２００は、レガシーＩ／Ｆの初期化を継続するので、ＰＣＩｅをサポートするＰＣＩｅスレーブ装置２２０（図３Ｂ）においてＰＣＩｅを利用可能とするための端子群（ＰＣＩｅピンと記す）が配置される第２の領域２０（第２列）に対して電源及び信号の供給（印加）を行わない。
こうすることで、例えば、ホスト装置２００に、ＳＩＭを搭載するスレーブ装置３２０（図５）が接続されたとしても、ホスト装置２００は、第２の領域２０に配置されたＳＩＭ３０２に対して電源、信号を供給することなく、第１の領域１０に配置されたレガシーＩ／Ｆの端子群（電源ライン及び信号ライン）を介して、スレーブ装置３２０との間で通信を行うことができる。これにより、ホスト装置２００とスレーブ装置３２０（ＳＩＭ３０２）との間で接触不整合（ショート）が発生することを防ぐことができる。
一方、接続されたスレーブ装置がＰＣＩｅをサポートしている場合、つまり、ＰＣＩｅスレーブ装置２２０である場合（ＳＴ１０５：Ｙｅｓ）、ホスト装置２００は、ＰＣＩｅ Ｉ／Ｆの初期化を行う（ＳＴ１０７）。具体的には、ホスト装置２００のホスト装置Ｉ／Ｆ部２０５は、第１の領域１０及び第２の領域２０内のＰＣＩｅ Ｉ／Ｆの端子群（図３Ｂのピン１〜１６）を介して、ＰＣＩｅ Ｉ／Ｆの初期化を行う。
（ＰＣＩｅスレーブ装置２２０が装着された場合）
以下、図６及び図９を用いて、ホスト装置２００にＰＣＩｅスレーブ装置２２０が接続されたときのＰＣＩｅ Ｉ／Ｆの初期化動作について説明する。なお、ホスト装置２００は、ＳＴ１０７でＰＣＩｅ Ｉ／Ｆの初期化を行う前にパワーサイクル（電源リセット）を行ってもよい。
図９は、本実施の形態において、ホスト装置２００及びＰＣＩｅスレーブ装置２２０より構成されるリムーバブルシステムにおける、初期化動作を示す図である。
本実施の形態に係るＰＣＩｅスレーブ装置２２０においては、電源供給前、ＤＡＴ０ライン２１０６ａ、ＤＡＴ１ライン２１０６ｂ、ＤＡＴ２ライン２１０６ｃ、ＤＡＴ３ライン２１０６ｄ、ＣＭＤライン２１０７はすべてＨｉ−Ｚ状態となっている。
電源起動時、ホスト装置２００は、第１電源供給部２０１からＶＤＤ１ライン２１００を介してホスト装置Ｉ／Ｆ部２０５に３．３Ｖ電源を供給する。
ホスト装置Ｉ／Ｆ部２０５に供給された３．３Ｖ電源は、ホスト装置Ｉ／Ｆ部２０５から出力されるＣＬＫＲＥＱ＃ライン２１０５ａ、ＰＥＲＳＴ＃ライン２１０５ｂ及びＣＬＫライン２１０８の３．３Ｖ信号を生成するために使用される。
また、ホスト装置２００は、第２電源供給部２０２からＶＤＤ２ライン２１０１を介してＰＣＩｅ半導体チップ２０３及びＰＣＩｅレギュレータ２０４に１．８Ｖ電源を供給する。
ＰＣＩｅ半導体チップ２０３は、供給された１．８Ｖ電源を、ＰＣＩｅ半導体チップ２０３内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。なお、ＰＣＩｅ半導体チップ２０３に供給される電源は、上記１．８Ｖ電源の代わりに、ＶＤＤ１ライン２１００を介して供給される３．３Ｖ電源でもよい。
ＰＣＩｅレギュレータ２０４は、供給された１．８Ｖ電源の電圧を適宜変換して出力する装置であり、ＰＣＩｅ Ｉ／Ｆで使用する差動信号の振幅（０．４Ｖ〜１．２Ｖ、以下便宜上０．４Ｖとする）の電圧に降圧してホスト装置Ｉ／Ｆ部２０５に供給される。これにより、ホスト装置Ｉ／Ｆ部２０５から出力されるＲＥＦＣＬＫライン２１０２、Ｄ０ライン２１０３の０．４Ｖ差動シリアル信号を生成するために使用される。
一方、ＶＤＤ１ライン２１００を介してＰＣＩｅスレーブ装置２２０に供給された３．３Ｖ電源は、スレーブ装置Ｉ／Ｆ部２２３に供給され、スレーブ装置Ｉ／Ｆ部２２３から出力されるＣＬＫＲＥＱ＃ライン２１０５ａ及びＰＥＲＳＴ＃ライン２１０５ｂの３．３Ｖ信号を生成するために使用される。
また、ＶＤＤ２ライン２１０１を介してＰＣＩｅスレーブ装置２２０に供給された１．８Ｖ電源は、ＰＣＩｅ半導体チップ２２１及びＰＣＩｅレギュレータ２２２に供給される。ＰＣＩｅ半導体チップ２２１は、供給された１．８Ｖ電源を、ＰＣＩｅ半導体チップ２２１内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。また、ＰＣＩｅレギュレータ２２２に供給された１．８Ｖ電源は、０．４Ｖに降圧されたうえでスレーブ装置Ｉ／Ｆ部２２３に供給される。これにより、スレーブ装置Ｉ／Ｆ部２２３から出力されるＤ１ライン２１０４の０．４Ｖ差動シリアル信号を生成するために使用される。なお、ＰＣＩｅ半導体チップ２２１に供給される電源は、上記１．８Ｖ電源の代わりに、ＶＤＤ１ライン２１００を介して供給される３．３Ｖ電源でもよい。
ＲＥＦＣＬＫライン２１０２により、差動シリアル方式の差動リファレンスクロックがホスト装置２００からＰＣＩｅスレーブ装置２２０へ片方向で伝送される。また、Ｄ０ライン２１０３（２本の信号線で構成）により、差動シリアル方式の信号（Transaction Layer Packet、Data Link Layer Packet、Special Symbol）がホスト装置２００からＰＣＩｅスレーブ装置２２０へ伝送される。さらに、Ｄ１ライン２１０４（２本の信号線で構成）により、差動シリアル方式の信号がＰＣＩｅスレーブ装置２２０からホスト装置２００へ伝送される。
次に、図９を用いて、ホスト装置２００及びＰＣＩｅスレーブ装置２２０によるＰＣＩｅ Ｉ／Ｆの初期化ルーチンの動作について説明する。
ホスト装置２００は、ＣＭＤライン２１０７およびすべてのＤＡＴライン２１０６を、図示していないホスト装置２００内のプルアップ抵抗でＶＤＤ１ライン２１００と同レベルの３．３Ｖにプルアップした上で、Ｈｉ−Ｚ状態とする。これにより図９に示すように、これらの信号ラインはＶＤＤ１起動後にハイレベルに遷移する。
図２と同様、ホスト装置２００はＣＬＫライン２１０８を介してクロックを供給した後、リセットコマンド９０１、Ｉ／Ｆ条件チェックコマンド９０２ａを送信し、ＰＣＩｅスレーブ装置２２０からレスポンス９０２ｂを受信する。
レスポンス９０３のＰＣＩｅサポートフラグの値が‘１’、すなわちＰＣＩｅスレーブ装置２２０がＰＣＩｅをサポートしている場合、ホスト装置２００はＣＭＤライン２１０７、ＤＡＴ０ライン２１０６ａ、ＤＡＴ１ライン２１０６ｂおよびＤＡＴ３ライン２１０６ｄをローレベルにドライブし、かつＣＬＫライン２１０８によるクロック供給を停止する。その後、ＤＡＴ０ライン２１０６ａおよびＤＡＴ１ライン２１０６ｂはＲＥＦＣＬＫライン（２１０２）、ＤＡＴ２ラインはＣＬＫＲＥＱ＃ライン２１０５ａ、ＤＡＴ３ライン２１０６ｄはＰＥＲＳＴ＃ライン２１０５ｂとして使用される。
ホスト装置２００は、ＰＥＲＳＴ＃ライン２１０５ｂがローレベル、ＣＬＫＲＥＱ＃ライン２１０５ａがハイレベルであることを検知したとき、ＶＤＤ２ライン２１０１を介して１．８Ｖ電源を供給する（９１１）。
ＰＣＩｅスレーブ装置２２０は、ＶＤＤ２ライン２１０１を介して１．８Ｖ電源を検知後、例えば１ｍｓ以内にＣＬＫＲＥＱ＃ライン２１０５ａをローレベルにドライブする（９１２）。これは、ＰＣＩｅスレーブ装置２２０がホスト装置２００に対してＰＣＩｅ Ｉ／Ｆの初期化を受け入れ可能であることを通知するための操作である。また、ＰＣＩｅ Ｉ／Ｆにおいては、ＣＬＫＲＥＱ＃ライン２１０５ａの信号をローレベルとすることは、ホスト装置２００に対してクロックの供給を要求することを意味する。またＣＬＫＲＥＱ＃ライン２１０５ａは、ホスト装置２００によりドライブされずＨｉ−Ｚ状態であるので、ＰＣＩｅスレーブ装置２２０によりローレベルにドライブされても問題ない。
なお、ＰＣＩｅスレーブ装置２２０が１．８Ｖ電源を検知後ＣＬＫＲＥＱ＃ライン２１０５ａをローレベルにドライブするまでの時間１ｍｓの規定は一例であり、他の数値であってもかまわない。また、以後、具体的な数値で記載した時間に関する規定は一例であり、他の数値でもかまわない。
ホスト装置Ｉ／Ｆ部２０５は、タイミング９１２にてＣＬＫＥＲＱ＃ライン２１０５ａがローレベルであることを検知すると、Ｉ／Ｆ制御部２０６に通知する。Ｉ／Ｆ制御部２０６は、ＣＬＫＥＲＱ＃ライン２１０５ａがローレベルであることを通知されると、接続されたスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応すると判定する。
このように、ホスト装置２００は、図８に示すＳＴ１０４、ＳＴ１０５におけるＰＣＩｅサポートフラグによるＰＣＩｅのサポートの有無に加え、ＰＣＩｅ Ｉ／Ｆの初期化動作におけるＰＣＩｅのサポートの有無を判定することにより、接続されたスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応するか否かを２段階で確認することができる。これにより、例えば、ホスト装置２００が、接続されたスレーブ装置３２０からのＰＣＩｅサポートフラグを、ＰＣＩｅをサポートしていると誤って判定した場合でも、図９に示すＰＣＩｅサポートの判定により、ＰＣＩｅ Ｉ／Ｆに対応していないと正しく判定することができるので、スレーブ装置３２０（ＳＩＭ３０２）に対する接触不整合（ショート）の発生を防ぐことができる。
また、ホスト装置２００のＩ／Ｆ制御部２０６は、接続されたスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応すると判定すると、ＲＥＦＣＬＫライン２１０２を介して差動シリアルのクロック信号をＰＣＩｅスレーブ装置２２０に供給し（９１３）、その後、ＰＥＲＳＴ＃ライン２１０５ｂをハイレベルにドライブする（９１４）。この信号がハイレベルになることはリセット状態が解除されたことを意味する。
その後、ホスト装置２００は、ＰＣＩｅスレーブ装置２２０との間でリンク初期化及びトレーニングを実行する。具体的には、ホスト装置２００はＤ０ライン２１０３を介してＳｐｅｃｉａｌ Ｓｙｍｂｏｌの一種であるＴＳ１シンボル９０４ａをＰＣＩｅスレーブ装置２２０に送信する。そしてＰＣＩｅスレーブ装置２２０は、Ｄ１ライン２１０４を介してＴＳ１シンボル９０４ｂをホスト装置２００に送信する。このシンボル交換により、ＰＣＩｅ Ｉ／Ｆで通信するにあたってより詳細な情報が設定される。
続いて、ホスト装置２００はＴＳ２シンボル９０５ａをＰＣＩｅスレーブ装置２２０に送信し、ＰＣＩｅスレーブ装置２２０はＴＳ２シンボル９０５ｂをホスト装置２００に送信することで情報交換が実施され、ＰＣＩｅ Ｉ／Ｆの初期化が完了する。
以上、ＰＣＩｅ Ｉ／Ｆの初期化動作について説明した。
なお、ホスト装置２００及びＰＣＩｅスレーブ装置２２０は、図８のＳＴ１０５の動作においてＰＣＩｅサポートフラグに基づいてＰＣＩｅスレーブ装置２２０がＰＣＩｅをサポートしていると判定した場合、図９に示すタイミング９１２までの動作（つまり、ＰＣＩｅをサポートするか否かを判定する動作）を行わなくてもよい。または、ホスト装置２００は、図８のＳＴ１０４におけるＰＣＩｅサポートフラグによるＰＣＩｅのサポートの有無を判定する代わりに、図９に示すタイミング９１２までの動作によって、ＰＣＩｅをサポートするか否かを判定してもよい。
（ＰＣＩｅスレーブ装置２２０が装着されない場合）
以下、図７及び図１０を用いて、ホスト装置２００にＰＣＩｅスレーブ装置２２０が接続されなかったときの初期化動作について説明する。
電源起動後、ホスト装置２００によるクロック供給、リセットコマンド９０１およびＩ／Ｆ条件チェックコマンド９０２ａ送信までの動作は図９と同様である。スレーブ装置がＰＣＩｅスレーブ装置２２０でなかったとき、Ｉ／Ｆ条件チェックコマンド９０２ａを受信したとき、ＰＣＩｅサポートフラグの値が‘０’であるレスポンス９０２ｂをホスト装置２００に送信する。
ＰＣＩｅサポートフラグの値が‘０’であるレスポンス９０２ｂを受信したホスト装置２００は、スレーブ装置がＰＣＩｅをサポートしていないと判定し、引き続き初期化コマンド９０３ａを送信して、レガシーＩ／Ｆでの初期化を継続する。
このとき、ＶＤＤ２ライン２１０１を介して１．８Ｖ電源が供給されること、ならびに差動信号Ｄ０ライン２１０３に信号が供給されることはない。従って、スレーブ装置がＳＩＭを搭載するスレーブ装置３２０であっても、２ｎｄ ＲＯＷに電源および信号が供給差売れることはないので、接触不整合（ショート）が発生することはない。
以上説明したように、本発明の実施の形態によれば、ホスト装置２００にＰＣＩｅスレーブ装置２２０が接続されなかったとき、ＰＣＩｅサポートフラグにより、ＰＣＩｅ Ｉ／Ｆが非サポートを検知すれば、２ｎｄ ＲＯＷの端子を介して、１．８Ｖの電源やＰＣＩｅ Ｉ／Ｆの信号を供給しないので、ＳＩＭに対して不具合を与えることはない。
［２−４．効果］
本実施の形態によれば、ホスト装置２００は、まず、接続された装置に対してレガシーＩ／Ｆの初期化を行い、初期化に失敗した場合に当該接続された装置がスレーブ装置ではないと判定する。次に、ホスト装置２００は、レガシーＩ／Ｆの初期化に成功した場合、当該スレーブ装置がＰＣＩｅをサポートするか否かを判定する。そして、ホスト装置２００は、スレーブ装置がＰＣＩｅをサポートする場合にはＰＣＩｅ Ｉ／Ｆの初期化を開始し、スレーブ装置がＰＣＩｅをサポートしない場合にはレガシーＩ／Ｆの初期化を継続する。
これにより、ホスト装置２００は、レガシースレーブ装置１２０（図３Ａ）、ＰＣＩｅスレーブ装置２２０（図３Ｂ）、及びＳＩＭを搭載するスレーブ装置３２０（図５）の何れがホスト装置２００に接続されても、ホスト装置２００及び当該スレーブ装置との間でネゴシエーションし、適切なインターフェイスを選択することができる。
また、ホスト装置２００は、接続された装置における第１の領域１０（例えば、図３Ａ、図３Ｂ、図５を参照）に相当する領域、つまり、ホスト装置２００への接続が想定されるスレーブ装置に共通する領域で、電源及び信号を供給して、当該接続された装置がサポートするｉ／Ｆの種類を判定することができる。換言すると、ホスト装置２００は、ＰＣＩｅを利用可能とするための第２の領域２０（例えば、図３Ｂを参照）に相当する領域、つまり、ＳＩＭを搭載するスレーブ装置３２０においてＳＩＭが配置される領域では、ＰＣＩｅスレーブ装置２２０であることが判定されるまで電源及び信号の供給を行わない。
これにより、例えば、ホスト装置２００に図５に示すスレーブ装置３２０が装着されても、ホスト装置２００がＰＣＩｅ Ｉ／Ｆの初期化を行うことが回避されるので、ホスト装置２００とＳＩＭ３０２との間で接触不整合（ショート）が発生し、ホスト装置２００及びＳＩＭ３０２が破損してしまうことを防ぐことができる。
また、ホスト装置２００は、ホスト装置２００に対してレガシーＩ／Ｆ及びＰＣＩｅ Ｉ／Ｆの双方をサポートしない装置（図示せず）が接続されても、当該装置をスレーブ装置として使用不可であると適切に判断することができる。これにより、ホスト装置２００は、当該装置に対して不要に電源及び信号を供給することを防ぐことができる。また、特に、当該装置がＳＩＭカードの場合、ホスト装置２００は、スレーブ装置に対するＩ／Ｆの初期化の代わりに、ＳＩＭカードの初期化を行うことができる。
以上より、本実施の形態によれば、ホスト装置２００に対して何れのスレーブ装置又はスレーブ装置以外の装置が装着されても、インターフェイスの互換性を保つと同時に、安全に使用することができる。
また、ホスト装置２００から出力されるＤＡＴライン２１０６、ＣＭＤライン２１０７、ＣＬＫライン２１０８の信号振幅は３．３Ｖではなく、例えば１．８Ｖなど他の電圧でもよい。
また、本実施の形態では、ＰＣＩｅ Ｉ／Ｆを有するＰＣＩｅスレーブ装置２２０について説明したが、これに限定されるものではない。例えば、ＰＣＩｅ Ｉ／Ｆと同様、差動信号を用いた差動Ｉ／Ｆ（例えば、ＵＨＳ−ＩＩ Ｉ／Ｆ）のように、レガシーＩ／Ｆと共通の端子群（第１の領域１０内の端子群）、及び、差動Ｉ／Ｆで使用される端子群（第２の領域２０の端子群）を用いるＩ／Ｆを有するスレーブ装置に対しても、ホスト装置２００は、ＰＣＩｅスレーブ装置２２０と同様の動作を行うことができる。
なお、本実施の形態においては、ＰＣＩｅ Ｉ／Ｆは図３Ｂの位置に存在するとして説明した。それ以外にも、図１１Ａに示すような位置に第３の領域として、新たにＰＣＩｅ Ｉ／Ｆの端子群を追加する場合も考えられる。この第３の領域は、図１１Ｂに示すようにＳＩＭの端子と領域が重複することから、本実施の形態と同様の効果が得られる。
また本発明におけるスレーブ装置（ＳＤカード）は、図３Ａ、図３Ｂ、および図４に示すピン配置をもつｍｉｃｒｏＳＤのみならず、図１２Ａ、図１２Ｂ、および図１３に示すピン配置を持つ標準サイズＳＤカードにおいても同様に成り立つ。
以上、本開示の一態様に係る実施の形態について説明した。
本開示の一態様は、ＳＤカードをはじめとするスレーブ装置と対応ホスト装置、及びホスト装置及びスレーブ装置からなるリムーバブルシステムに適用することができる。
１００ レガシーホスト装置
１０１，５０１ 電源供給部
１０２，１２１ レガシーＩ／Ｆ半導体チップ
１０３，１２２ レギュレータ
１０４，１２３ ＳＷ
１０５ ホスト装置Ｉ／Ｆ部
１０６，１２５，２０６，２２４ Ｉ／Ｆ制御部
１２０ レガシースレーブ装置
１２４，２２３ スレーブ装置Ｉ／Ｆ部
１２６，２２７ バックエンドモジュール
２００，５００ ホスト装置
２０１ 第１電源供給部
２０２ 第２電源供給部
２０３，２２１，５０３，５２１ ＰＣＩｅ半導体チップ
２０４，２２２，５０４，５２２ ＰＣＩｅレギュレータ
２０５ ホスト装置Ｉ／Ｆ部
２２０，５２０ ＰＣＩｅスレーブ装置

Claims (10)

  1. 第１のインターフェイスをサポートする第１のスレーブ装置、及び、前記第１のインターフェイスとは異なる第２のインターフェイスをサポートする第２のスレーブ装置の何れかと接続するホスト装置であって、
    前記ホスト装置に接続された第１の装置に対して前記第１のインターフェイスの初期化を行い、前記第１のインターフェイスの初期化に成功した場合、前記第１の装置が前記第２のスレーブ装置であるか否かを判定する制御部と、
    前記第１の装置が前記第２のスレーブ装置である場合、前記第２のインターフェイスの初期化を行い、前記第１の装置が前記第２のスレーブ装置ではない場合、前記第１のインターフェイスの初期化を継続するインターフェイス部と、
    を具備するホスト装置。
  2. 前記制御部は、前記第１の装置に対する前記第１のインターフェイスの初期化に失敗した場合、前記第１の装置が前記第１のスレーブ装置及び前記第２のスレーブ装置の何れでもないと判定する、
    請求項１に記載のホスト装置。
  3. 前記制御部は、前記第１の装置に対する前記第１のインターフェイスの初期化に失敗した場合、前記第１の装置に対してＳＩＭの初期化を行う、
    請求項２に記載のホスト装置。
  4. 前記制御部は、前記第１の装置から送信される、前記第２のインターフェイスをサポートするか否かを示す信号に基づいて、前記第１の装置が前記第２のスレーブ装置であるか否かを判定する、
    請求項１に記載のホスト装置。
  5. 前記第２のインターフェイスに対応するか否かを示す信号は、前記第１のインターフェイスの初期化においてインターフェイス条件をチェックするコマンドに対するレスポンスに含まれる、
    請求項４に記載のホスト装置。
  6. 前記第２のインターフェイスに対応するか否かを示す信号は、前記第１のインターフェイスの初期化を指示するコマンドに対するレスポンスに含まれる、
    請求項４に記載のホスト装置。
  7. 前記第２のインターフェイスに対応するか否かを示す信号は、前記第１のインターフェイスの初期化においてレジスタの読み取りを指示するコマンドに対して前記第１の装置から送信される出力データに含まれる、
    請求項４に記載のホスト装置。
  8. 前記第１のスレーブ装置には、前記第１のインターフェイス及び前記第２のインターフェイスの双方で使用される第１の端子群が第１の領域に配置され、
    前記第２のスレーブ装置には、前記第１の端子群が前記第１の領域に配置され、前記第２のインターフェイスのみで使用される第２の端子群が、前記第１の領域と異なる第２の領域に配置され、
    前記インターフェイス部は、前記第１の装置が前記第２のスレーブ装置である場合、前記第１の端子群及び前記第２の端子群の双方を介して前記第２のインターフェイスの初期化を行い、前記第１の装置が前記第２のスレーブ装置ではない場合、前記第１の端子群を介して前記第１のインターフェイスの初期化を継続する、
    請求項１に記載のホスト装置。
  9. 前記第２のインターフェイスは、差動信号を用いたインターフェイスである、
    請求項１に記載のホスト装置。
  10. 第１のインターフェイスをサポートする第１のスレーブ装置、及び、前記第１のインターフェイスとは異なる第２のインターフェイスをサポートする第２のスレーブ装置の何れかと接続するホスト装置、及び、前記第１のスレーブ装置又は前記第２のスレーブ装置からなるリムーバブルシステムであって、
    前記ホスト装置は、
    前記ホスト装置に接続された第１の装置に対して前記第１のインターフェイスの初期化を行い、前記第１のインターフェイスの初期化に成功した場合、前記第１の装置が前記第２のスレーブ装置であるか否かを判定し、
    前記第１の装置が前記第２のスレーブ装置である場合、前記第２のインターフェイスの初期化を行い、前記第１の装置が前記第２のスレーブ装置ではない場合、前記第１のインターフェイスの初期化を継続する、
    リムーバブルシステム。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109948767A (zh) * 2018-02-01 2019-06-28 华为技术有限公司 存储卡和终端
JP7292864B2 (ja) * 2018-04-23 2023-06-19 キオクシア株式会社 半導体記憶装置
US10949106B2 (en) 2019-01-18 2021-03-16 Silicon Motion Inc. Initialization methods and associated controller, memory device and host
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010086182A (ja) * 2008-09-30 2010-04-15 Denso Wave Inc 光学的情報読取装置
JP2011165140A (ja) * 2010-02-15 2011-08-25 Toshiba Tec Corp コードシンボル読取装置及びその制御プログラム
US20120153025A1 (en) * 2010-11-30 2012-06-21 Denso Wave Incorporated System for reading information code and medium on which information code is formed
JP2014197379A (ja) * 2013-03-08 2014-10-16 パナソニック株式会社 メモリカードコントローラとそれを備えたホスト機器
JP2017049873A (ja) * 2015-09-03 2017-03-09 パナソニックＩｐマネジメント株式会社 ホスト装置、スレーブ装置及びリムーバブルシステム

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010086182A (ja) * 2008-09-30 2010-04-15 Denso Wave Inc 光学的情報読取装置
JP2011165140A (ja) * 2010-02-15 2011-08-25 Toshiba Tec Corp コードシンボル読取装置及びその制御プログラム
US20120153025A1 (en) * 2010-11-30 2012-06-21 Denso Wave Incorporated System for reading information code and medium on which information code is formed
JP2014197379A (ja) * 2013-03-08 2014-10-16 パナソニック株式会社 メモリカードコントローラとそれを備えたホスト機器
JP2017049873A (ja) * 2015-09-03 2017-03-09 パナソニックＩｐマネジメント株式会社 ホスト装置、スレーブ装置及びリムーバブルシステム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SD SPECIFICATIONS PART 1 PHYSICAL LAYER SIMPLIFIED SPECIFICATION VERSION. 5.00, JPN7020003750, 10 August 2016 (2016-08-10), pages 25 - 32, ISSN: 0004523271 *

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