JP2018156506A - ホスト装置、スレーブ装置及びリムーバブルシステム - Google Patents

Abstract

【課題】本開示は、複数の異なるインターフェイスを導入したときに、インターフェイスの互換性を保つと同時に安全に使用できるホスト装置等を提供する。【解決手段】ホスト装置と、当該ホスト装置に着脱自在なスレーブ装置とから形成されるリムーバブルシステムであって、スレーブ装置がホスト装置から、第１の信号を介して第１電圧レベルである３．３Ｖの信号、第２電圧レベルである０Ｖの信号を順に検知し、第２の信号を介して第１電圧レベルであること、かつ第３の信号を介して第２電圧レベルであることを検知したとき、第２の信号線より３．３Ｖの信号を送信する。その後ホスト装置が、第２の信号線が３．３Ｖであることを検知したときに、クロックの供給、第３の信号線の３．３Ｖへのドライブの後、初期化を実行する。【選択図】図１０

Description

本開示は、相互に接続が可能なホスト装置及びスレーブ装置、さらにホスト装置及びスレーブ装置から構成されるリムーバブルシステムに関する。

近年、フラッシュメモリ等の大容量の不揮発性記憶素子を備え、高速でのデータ処理が可能な、例えばカード形状のＳＤカード、メモリースティックといったスレーブ装置が市場に普及している。このようなスレーブ装置は、スレーブ装置を使用可能なホスト装置である、パーソナルコンピュータ、スマートフォン、デジタルカメラ、オーディオプレーヤ及びカーナビゲーションシステム等において、利用されている。

例えば、特許文献１は、ホスト装置及びスレーブ装置を使用した通信システムにおいて、複数のインターフェイス電圧から動作電圧を選択する技術を開示している。

また、特許文献２は、電源がＯＮであるかＯＦＦであるかの状態、及び特定の信号線がハイレベルであるかローレベルであるかの状態に応じて、電子装置（スレーブ装置）で使用するインターフェイス回路を決定する技術を開示している。

さらに、特許文献３は、低電圧信号にのみ対応したホスト装置に高電圧信号を出力するスレーブ装置が装着された場合に、両装置間でネゴシエーションにより前記スレーブ装置から高電圧信号を出力させないようにする技術を開示している。

国際公開第２００９／１０７４００号 特開２００３−３３７６３９号公報 国際公開第２０１６／１３２７３３号

ホスト装置及びスレーブ装置を使用した通信システムにおいて、昨今製品開発工数を削減したり検証環境の整備をしやすくしたりする目的で、独自インターフェイスの導入ではなく汎用のインターフェイスを導入することが多くなっている。

例えば、ＳＤカードの場合、従来の３．３Ｖシングルエンドのインターフェイス、信号振幅を３．３Ｖから１．８ＶとしたＬＶインターフェイス、そして差動信号を用いることで伝送速度高速化を実現したＵＨＳ−ＩＩインターフェイスの３種類のインターフェイスが存在する。

これに対し、さらなる高速化を実現し、かつにより広範囲のホスト装置で利用できるようにするため、汎用インターフェイスであるＰＣＩＥｘｐｒｅｓｓ（ＰＣＩｅ）をＳＤカードに導入することが望まれている。

一方ＳＤカードはすでに市場で普及しているため、上記既存のＳＤインターフェイスを継続して活用できるようインターフェイスの互換性を保つことも要望されている。すなわち、スレーブ装置、及びスレーブ装置をホスト装置と接続させるためにホスト装着に実装するスロットの形状、端子の位置、大きさ等を、従来のものと同様のままとしておくことが要望されている。

これらを同時に満たそうとした場合、ＰＣＩｅを使用しようとするホスト装置は、接続されたスレーブ装置がＰＣＩｅをサポートしているか、またＰＣＩｅ対応のスレーブ装置が既存のホスト装置に接続されたとき、前記ホスト装置が既存のＳＤインターフェイスで初期化しようとしたときに、誤動作によりホスト装置を破壊しないよう制御する必要がある。

本開示は、上記課題に鑑みてなされたものであり、インターフェイスの互換性を保つと同時に、シングルエンド方式の最大インターフェイス電圧を低減させたとしても、安全に使用することができるホスト装置、スレーブ装置、及びリムーバブルシステムを提供する。

本開示は、異なる複数のインターフェイスでスレーブ装置と接続されうるホスト装置であって、スレーブ装置に対して電源を供給し、第１の信号を介して第１電圧レベルである３．３Ｖの信号、第２電圧レベルである０Ｖの信号を順に送信し、第２の信号を介して第１電圧レベルの信号、かつ第３の信号を介して第２電圧レベルの信号を送信する。その後ホスト装置が、第２の信号線が第２電圧レベルであることを検知したときに、クロックの供給、第３の信号線の３．３Ｖへのドライブの後、初期化を実行してスレーブ装置との通信を開始することを特徴とする。

また、本開示は、異なる複数のインターフェイスでホスト装置と接続されうるスレーブ装置であって、ホスト装置より電源を供給され、第１の信号を介して第１電圧レベルである３．３Ｖの信号、第２電圧レベルである０Ｖの信号を順に受信し、第２の信号を介して第１電圧レベルの信号、かつ第３の信号を介して第２電圧レベルの信号を受信したとき、第２の信号線を介して第２電圧レベルの信号を送信することを特徴とする。

また、本開示は、上記ホスト装置及びスレーブ装置から構成されるリムーバブルシステムを含む。

本開示により、ＳＤカードのインターフェイスとして既存のＳＤインターフェイスに加え、新たにＰＣＩｅを利用可能とし、かつインターフェイスの互換性を保ちながら、装置の破壊などを引き起こさない安全なホスト装置、スレーブ装置及びリムーバブルシステムを提供できる。

従来のレガシーホスト装置及び、レガシースレーブ装置からなるリムーバブルシステムの構成を示したブロック図 レガシーホスト装置及び、レガシースレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 非ＵＨＳ−Ｉモード及びＵＨＳ−Ｉモードの初期化ルーチンについて説明した図 従来のＬＶホスト装置及び、ＬＶスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 ＬＶホスト装置及び、ＬＶスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 従来のＵＨＳ−ＩＩホスト装置及び、ＵＨＳ−ＩＩスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 ＵＨＳ−ＩＩホスト装置及び、ＵＨＳ−ＩＩスレーブ装置からなるリムーバブルシステムの初期化ルーチンにおいて、ＵＨＳ−ＩＩ初期化が成功する場合について説明した図 ＵＨＳ−ＩＩホスト装置及び、ＵＨＳ−ＩＩスレーブ装置からなるリムーバブルシステムの初期化ルーチンにおいて、ＵＨＳ−ＩＩ初期化が失敗する場合について説明した図 本発明の実施の形態１にかかる、ＰＣＩ ＥｘｐｒｅｓｓをサポートしたＰＣＩｅホスト装置及び、ＰＣＩ ＥｘｐｒｅｓｓをサポートしたＰＣＩｅスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 本発明の実施の形態１にかかる、ＰＣＩｅホスト装置及び、ＰＣＩｅスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 本発明の実施の形態２にかかる、ＰＣＩ ＥｘｐｒｅｓｓをサポートしたＰＣＩｅホスト装置及び、ＰＣＩ ＥｘｐｒｅｓｓをサポートしたＰＣＩｅスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 本発明の実施の形態２にかかる、ＰＣＩｅホスト装置及び、ＰＣＩｅスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 本発明の実施の形態３にかかる、ＰＣＩｅホスト装置及び、レガシースレーブ装置からなるリムーバブルシステムの構成を示したブロック図 本発明の実施の形態３にかかる、ＰＣＩｅホスト装置及び、レガシースレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 本発明の実施の形態４にかかる、ＰＣＩｅホスト装置及び、ＬＶスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 本発明の実施の形態４にかかる、ＰＣＩｅホスト装置及び、ＬＶスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 本発明の実施の形態５にかかる、ＰＣＩｅホスト装置及び、ＵＨＳ−ＩＩスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 本発明の実施の形態５にかかる、ＰＣＩｅホスト装置及び、ＵＨＳ−ＩＩスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 本発明の実施の形態６にかかる、レガシーホスト装置及び、ＰＣＩｅスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 本発明の実施の形態６にかかる、レガシーホスト装置及び、レガシーインターフェイスをサポートしているＰＣＩｅスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 本発明の実施の形態６にかかる、レガシーホスト装置及び、レガシーインターフェイスをサポートしていないＰＣＩｅスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 本発明の実施の形態７にかかる、ＬＶホスト装置及び、ＰＣＩｅスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 本発明の実施の形態７にかかる、ＬＶホスト装置及び、ＰＣＩｅスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図 本発明の実施の形態８にかかる、ＵＨＳ−ＩＩホスト装置及び、ＰＣＩｅスレーブ装置からなるリムーバブルシステムの構成を示したブロック図 本発明の実施の形態８にかかる、ＵＨＳ−ＩＩホスト装置及び、ＰＣＩｅスレーブ装置からなるリムーバブルシステムの初期化ルーチンについて説明した図

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。但し、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、同じ符号を付した構成要素については、それぞれの実施の形態において同一の機能を有するものとする。

なお、本開示は、当業者が理解するための添付図面及び以下の説明を提供するのであって、これらによって請求の範囲に記載の主題を限定することを意図するものではない。
［１．本開示にかかるリムーバブルシステムが解決しようとする課題について］
最初に、本開示にかかるリムーバブルシステムが解決しようとする課題について、図１から図８を用いて説明する。なお、以後インターフェイスのことを適宜Ｉ／Ｆと略記する。
［１−１．レガシーホスト装置及び、レガシースレーブ装置の構成］
図１は、従来のシングルエンドＩ／Ｆ（以後レガシーＩ／Ｆと記す）に対応したレガシーホスト装置１００に抜き差し可能なレガシースレーブ装置１２０が接続されたリムーバブルシステムの構成について説明したブロック図である。図１に示すように、レガシーホスト装置１００は、少なくとも電源供給部１０１、レガシーＩ／Ｆ半導体チップ１０２を備えている。そして、レガシーＩ／Ｆ半導体チップ１０２は、少なくともレギュレータ１０３、２つの電源入力のうち一方を選択する電気的スイッチであるＳＷ１０４、ホスト装置Ｉ／Ｆ部１０５、Ｉ／Ｆ制御部１０６を備えている。なお、レギュレータ１０３は、レガシーＩ／Ｆ半導体チップ１０２の外部に配置することも可能である。

レガシーホスト装置１００と、レガシースレーブ装置１２０とは、機械的に接続される。また、レガシーホスト装置１００は、３．３Ｖ電源ラインであるＶＤＤ１ライン１１０、および後述の信号ラインを介して、レガシースレーブ装置１２０と電気的に接続される。

レガシースレーブ装置１２０は、少なくともレガシーＩ／Ｆ半導体チップ１２１、バックエンドモジュール１２６を備えている。なお、バックエンドモジュール１２６は、フラッシュメモリのような記録媒体や無線通信モジュールのようなデバイスを指す。そして、レガシーＩ／Ｆ半導体チップ１２１は、少なくともレギュレータ１２２、ＳＷ１２３、スレーブ装置Ｉ／Ｆ部１２４、Ｉ／Ｆ制御部１２５を備えている。なお、レギュレータ１２２は、レガシーＩ／Ｆ半導体チップ１２１の外部に配置することも可能である。

ホスト装置Ｉ／Ｆ部１０５と、スレーブ装置Ｉ／Ｆ部１２４とは、ＣＬＫライン１１１、ＣＭＤライン１１２、ＤＡＴライン１１３を介して、信号通信を行う。なお、ＤＡＴライン１１３は、ＤＡＴ０ライン１１３ａ、ＤＡＴ１ライン１１３ｂ、ＤＡＴ２ライン１１３ｃ、ＤＡＴ３ライン１１３ｄの４本の信号線からなる。

図２は、レガシーホスト装置１００及びレガシースレーブ装置１２０における、電源起動後のルーチンについて説明した図である。また、図３は、２種類のレガシースレーブ装置１２０（詳細は後述）におけるコマンドとレスポンスの詳細を説明した図である。
［１−２．レガシーホスト装置及び、レガシースレーブ装置の詳細動作］
以下、図１から図３を用いて、レガシーホスト装置１００にレガシースレーブ装置１２０が接続されたときの動作について説明する。

電源起動時、レガシーホスト装置１００の電源供給部１０１から３．３Ｖ電源が、レガシーＩ／Ｆ半導体チップ１０２、レギュレータ１０３、ＳＷ１０４にＶＤＤ１ライン１１０を介してレガシースレーブ装置１２０に供給される。

レガシーＩ／Ｆ半導体チップ１０２は、電源供給部１０１から供給された３．３Ｖ電源を、レガシーＩ／Ｆ半導体チップ１０２内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。

レギュレータ１０３は、供給された電源の電圧をＩ／Ｆ制御部１０６の指示により適宜変換して出力する装置である。図１から図３における形態では、レギュレータ１０３により電源供給部１０１から供給される３．３Ｖ電源が１．８Ｖ電源に変換される。

ＳＷ１０４は、電源供給部１０１から供給される３．３Ｖ電源と、レギュレータ１０３から供給される１．８Ｖ電源のいずれか一方を選択して、ホスト装置Ｉ／Ｆ部１０５に供給する。図１から図３における形態では、電源起動直後は、３．３Ｖ電源をホスト装置Ｉ／Ｆ部１０５に供給する。これにより、ホスト装置Ｉ／Ｆ部１０５から出力されるＣＬＫライン１１１、ＣＭＤライン１１２、及びＤＡＴライン１１３の信号電圧は３．３Ｖとなる。

一方、ＶＤＤ１ライン１１０を介してレガシースレーブ装置１２０に供給された３．３Ｖ電源は、レガシーＩ／Ｆ半導体チップ１２１、レギュレータ１２２、ＳＷ１２３、及びバックエンドモジュール１２６に供給される。

レガシーＩ／Ｆ半導体チップ１２１は、供給された３．３Ｖ電源を、レガシーＩ／Ｆ半導体チップ１２１内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。また、レギュレータ１２２によりＶＤＤ１ライン１１０を介して供給された３．３Ｖ電源は１．８Ｖ電源に変換される。また、電源起動直後、ＳＷ１２３は３．３Ｖ電源をスレーブ装置Ｉ／Ｆ部１２４に供給する。

スレーブ装置Ｉ／Ｆ部１２４に供給された３．３Ｖ電源により、スレーブ装置Ｉ／Ｆ部１２４から出力されるＣＭＤライン１１２、及びＤＡＴライン１１３の信号電圧は３．３Ｖとなる。

レガシーホスト装置１００のホスト装置Ｉ／Ｆ部１０５は、ＣＬＫライン１１１、ＣＭＤライン１１２、及び４本のＤＡＴライン１１３によりレガシースレーブ装置１２０のスレーブ装置Ｉ／Ｆ部１２４と接続されている。ＣＬＫライン１１１上において、シングルエンド方式のクロック信号は、レガシーホスト装置１００からレガシースレーブ装置１２０へ伝送される。ＣＭＤライン１１２は、レガシーホスト装置１００がレガシースレーブ装置１２０を制御するためのコマンド、及び各コマンドに対応するレスポンスが３．３Ｖ信号のシングルエンド方式により伝送される。例えば、コマンドは、レガシーホスト装置１００がレガシースレーブ装置１２０に送信し、レスポンスは、レガシースレーブ装置１２０がレガシーホスト装置１００に送信する。そのため、ＣＭＤライン１１２は双方向通信である。

一方、ＤＡＴライン１１３は、主として静止画やテキストなどのデータコンテンツを高速に伝送する信号線であり、４本の信号線より成り立っている。信号線の構成は、ＣＭＤライン１１２と同様である。

レガシーホスト装置１００は、レガシースレーブ装置１２０が装着されていない状態で各信号線がフローティング状態になることを回避するため、ＣＭＤライン１１２、及びすべてのＤＡＴライン１１３を、図示していないプルアップ抵抗で、所定の電圧（通常３．３Ｖ）にプルアップする。さらに、起動直後、レガシーホスト装置１００は、レガシースレーブ装置１２０において、図示していないプルアップ抵抗により、ＤＡＴ３ライン１１３ｄとＶＤＤ１ライン１１０とを接続する。これは、起動直後、レガシーホスト装置１００がレガシースレーブ装置１２０に接続されているかの検知に利用できるものである。

また、電源起動時、レガシーホスト装置１００は、通常ＣＭＤライン１１２、及びＤＡＴライン１１３の各端子をローレベル、ハイレベルいずれにもドライブせず、入力状態、すなわちハイインピーダンス（Ｈｉ−Ｚ；解放）状態とする。従って、これらの信号線は、レガシーホスト装置１００がドライブしない限り、ＶＤＤ１の印加に伴って前述のプルアップ抵抗によりハイレベルに遷移する（２００）。

なお、本明細書において、信号がローレベルであるとは、信号の電圧が０Ｖ及びその近傍にある状態であることをいい、通常０を意味する。一方信号がハイレベルであるとは、信号の電圧がローレベルより高く、かつローレベルの信号と容易に識別が可能な状態であることをいい、通常１を意味する。なお、ハイレベルは、３．３Ｖの高電圧信号（以下３．３Ｖ信号と称する）の場合と、１．８Ｖの低電圧信号（以下１．８Ｖ信号と称する）の場合とでは、絶対的な電圧の値は異なる。

電源起動後、ホスト装置Ｉ／Ｆ部１０５は、ＳＷ１０４を介して電源供給部１０１から供給される３．３Ｖ（高電圧）電源により、３．３Ｖ信号のシングルエンド方式のクロックを生成する。そして、電源供給部１０１からの電源出力が３．３Ｖに安定してから１ｍｓ以上経過した後、クロックをスレーブ装置Ｉ／Ｆ部１２４に供給する（２０１）。

その後、レガシーホスト装置１００は、接続されたレガシースレーブ装置１２０の特性確認及び初期化を行う初期化ルーチンに入る。ホスト装置Ｉ／Ｆ部１０５は、最初にリセットコマンド２０２を発行する。なお、リセットコマンドに対応するレスポンスは、存在しない。

続いて、レガシーホスト装置１００は、接続されたスレーブ装置のＩ／Ｆ条件（例えば対応電源電圧など）をチェックするためのコマンドであるＩ／Ｆ条件チェックコマンド２０３ａをＩ／Ｆ制御部１０６で生成し、ＣＭＤライン１１２を介してスレーブ装置Ｉ／Ｆ部１２４に送信する。

Ｉ／Ｆ条件チェックコマンド２０３ａは、スレーブ装置Ｉ／Ｆ部１２４を介して、Ｉ／Ｆ制御部１２５に送信される。Ｉ／Ｆ制御部１２５は、コマンドの内容を解釈し、対応するレスポンス２０３ｂを生成し、ＣＭＤライン１１２を介してレガシーホスト装置１００に返送する。

続いて、レガシーホスト装置１００は、初期化コマンド２０４ａをレガシースレーブ装置１２０にＣＭＤライン１１２を介して送信する。Ｉ／Ｆ条件チェックコマンド２０３ａの場合と同様、レガシースレーブ装置１２０は、コマンドの内容を解釈し、対応するレスポンス２０４ｂを生成し、ＣＭＤライン１１２を介してレガシーホスト装置１００に返送する。

その後、詳述はしないが所定の初期化プロセスを経て、レガシーホスト装置１００は、Ｗｒｉｔｅコマンド２０５ａを発行する。このとき、レガシーホスト装置１００は、レガシースレーブ装置１２０から送信されるレスポンス２０５ｂを受信後、レガシースレーブ装置１２０のバックエンドモジュール１２６に書き込むデータ２０５ｃを、ＤＡＴライン１１３を介して送信する。

さて、レガシーＩ／Ｆには、非ＵＨＳ−Ｉ及びＵＨＳ−Ｉの２種類のＩ／Ｆが存在する。非ＵＨＳ−Ｉは、ＣＬＫライン１１１、ＣＭＤライン１１２、ＤＡＴライン１１３の信号電圧が終始３．３Ｖ信号のＩ／Ｆである。一方、ＵＨＳ−Ｉは、電源起動直後は３．３Ｖ信号を用い、途中で１．８Ｖ信号に切り換える。

非ＵＨＳ−Ｉのみをサポートしたレガシースレーブ装置は、非ＵＨＳ−Ｉスレーブ装置、ＵＨＳ−Ｉ及び非ＵＨＳ−Ｉをサポートしたレガシースレーブ装置は、ＵＨＳ−Ｉスレーブ装置と呼ばれる。レガシーホスト装置１００は、接続されたスレーブ装置が、非ＵＨＳ−Ｉスレーブ装置と、ＵＨＳ−Ｉスレーブ装置とのいずれであるかを、ＵＨＳ−Ｉサポートフラグにより識別する。なお、非ＵＨＳ−Ｉスレーブ装置及び、ＵＨＳ−Ｉスレーブ装置に対して、電源ラインを介して供給される電源電圧は、いずれも３．３Ｖの高電圧電源である。

図３は、非ＵＨＳ−Ｉスレーブ装置及びＵＨＳ−Ｉスレーブ装置の初期化の相違点について説明した図である。なお、図３においては、図が煩雑になることを回避するため、ＣＭＤライン及びＤＡＴラインを１本の信号線として記載している。

図２で説明した初期化コマンド２０４ａには、ＵＨＳ−Ｉスレーブ装置が接続されているかどうかを確認するＵＨＳ−Ｉサポート確認ビットが含まれ、ＵＨＳ−Ｉをサポートしているホスト装置は、ＵＨＳ−Ｉサポート確認ビットに１を設定する。

初期化コマンド２０４ａを受信したレガシースレーブ装置１２０のＩ／Ｆ制御部１２５は、少なくともＵＨＳ−Ｉサポートフラグ及び初期化完了フラグを含むレスポンス２０４ｂを返信し、バックエンドモジュール１２６の初期化を開始する。レガシースレーブ装置１２０は、バックエンドモジュール１２６が初期化中及び初期化完了後の次の処理に移行するまで、初期化コマンド２０４ａを何度も受理することができる。そして、初期化中の場合は、レスポンス２０４ｂの初期化完了フラグに０を、初期化完了後の場合は１を設定する。また、初期化コマンド２０４ａのＵＨＳ−Ｉサポート確認ビットが１に設定されているとき、非ＵＨＳ−Ｉスレーブ装置のＵＨＳ−Ｉサポートフラグは０、及びＵＨＳ−Ｉスレーブ装置のＵＨＳ−Ｉサポートフラグは１となる。

レガシーホスト装置１００が初期化コマンド２０４ａを発行後所定の時間（例えば６４クロック期間）以内に初期化完了フラグ１を含むレスポンス２０４ｂを受信したとき、レガシーホスト装置１００は、レガシースレーブ装置１２０の初期化が完了したと判断する。

上記レスポンス２０４ｂのＵＨＳ−Ｉサポートフラグが０に設定されているとき、レガシーホスト装置１００は、接続されたレガシースレーブ装置１２０が非ＵＨＳ−Ｉスレーブ装置であると判定する。この場合、レガシーホスト装置１００及びレガシースレーブ装置１２０の間で、ＣＬＫライン１１１を介して伝送されるクロック、ＣＭＤライン１１２を介して伝送される各種コマンドとレスポンス、及びＤＡＴライン１１３を介して伝送されるデータは、いずれも３．３Ｖ信号により実現される。図３（ａ）では、Ｗｒｉｔｅコマンド２０５ａ、レスポンス２０５ｂ、及びデータ（コンテンツデータ）２０５ｃは、いずれも３．３Ｖ信号により伝送される。

図３（ａ）に示すような通信モードは非ＵＨＳ−Ｉモードと呼ばれる。

一方、レスポンス２０４ｂのＵＨＳ−Ｉサポートフラグが１に設定されているとき、レガシーホスト装置１００は、接続されたレガシースレーブ装置１２０がＵＨＳ−Ｉスレーブ装置であると判定する。

この場合、レガシーホスト装置１００は、電圧切換コマンド３０１ａをレガシースレーブ装置１２０に送信する。

電圧切換コマンド３０１ａを受信したＩ／Ｆ制御部１２５は、対応のレスポンス３０１ｂを返信し、ＣＭＤライン１１２、ＤＡＴ１１３のすべての信号線をローレベルにドライブするよう指示する。この指示は、信号電圧がローレベルでないとすると、供給電源の切り換えの際、信号電圧が電源電圧より高くなる場合が生じてＩ／Ｏバッファが破壊される可能性があり、これを回避するためである。

上記指示を検知したホスト装置のＩ／Ｆ制御部１０６は、ＣＬＫライン１１１を介したクロックの供給を一時（５ｍｓ以上）停止する。その間、レガシーホスト装置１００は、Ｉ／Ｆ制御部１０６の指示によりレギュレータ１０３を起動させ、１．８Ｖの低電圧電源（以下１．８Ｖ電源と称する）の供給ができるようにする。その後、Ｉ／Ｆ制御部１０６は、ＳＷ１０４に対し、ホスト装置Ｉ／Ｆ部１０５にレギュレータ１０３の出力である１．８Ｖ電源を供給するよう指示する。なお、レガシーホスト装置１００のレギュレータ１０３は、より早い段階から起動させておいても構わない。これにより、ホスト装置Ｉ／Ｆ部１０５から出力されるＣＬＫライン１１１、ＣＭＤライン１１２、及びＤＡＴライン１１３の信号電圧は１．８Ｖとなる。

同様に、レガシースレーブ装置１２０におけるＩ／Ｆ制御部１２５は、レギュレータ１２２を起動させ、１．８Ｖ電源の供給ができるよう、ＳＷ１２３に対し、スレーブ装置Ｉ／Ｆ部１２４にレギュレータ１２２の出力である１．８Ｖ電源を供給するよう指示する。これにより、スレーブ装置Ｉ／Ｆ部１２４から出力されるＣＭＤライン１１２、及びＤＡＴライン１１３の信号電圧は１．８Ｖとなる。

その後、レガシーホスト装置１００及びレガシースレーブ装置１２０は、ＣＬＫライン１１１に１．８Ｖ信号によるクロックが伝送される。また、ＣＭＤライン１１２を用いて、１．８Ｖ信号による各種コマンドとレスポンス、及びＤＡＴライン１１３を介して伝送されるデータは、いずれも１．８Ｖ信号により伝送される。図３（ｂ）では、Ｗｒｉｔｅコマンド２０５ａ、レスポンス２０５ｂ、及びデータ２０５ｃはいずれも１．８Ｖ信号により伝送される。

図３（ｂ）に示すような通信モードをＵＨＳ−Ｉモードと呼ぶ。

電圧切換コマンド３０１ａに伴う信号電圧の切換シーケンスの詳細は、特許文献１に開示されている。

［１−３．ＬＶホスト装置及び、レガシースレーブ装置の構成］
図４は、信号振幅を３．３Ｖから１．８ＶとしたＬＶインターフェイスに対応したＬＶホスト装置４００に、抜き差し可能なＬＶインターフェイス対応のＬＶスレーブ装置４２０が接続されたリムーバブルシステムの構成について説明したブロック図である。図４に示すように、ＬＶホスト装置４００は、少なくとも電源供給部４０１、ＬＶ半導体チップ４０２を備えている。そして、ＬＶ半導体チップ４０２は、レギュレータ４０３、ホスト装置Ｉ／Ｆ部４０４、Ｉ／Ｆ制御部４０５を備えている。ホスト装置Ｉ／Ｆ部４０４は、少なくともクロック信号を送信するクロック信号送信部、ＣＬＫライン４１１上でデータを送信する送信部、ＤＡＴ２ライン４１３ｃ上でデータを受信する受信部の機能を有する。

なおＬＶホスト装置４００のＬＶ半導体チップ４０２の入力信号耐圧の上限は１．８Ｖである。また、レギュレータ４０３は、ＬＶ半導体チップ４０２の外部に配置することも可能である。さらに、本実施の形態におけるホスト装置は、電源供給部４０１及びＬＶ半導体チップ４０２から構成されているが、ＬＶ半導体チップ４０２に対して電源を供給することができれば、ＬＶ半導体チップ４０２単体でも本実施の形態のホスト装置が実現できる。

ＬＶホスト装置４００と、ＬＶスレーブ装置４２０とは、機械的に接続される。また、ＬＶホスト装置４００は、図１で説明したリムーバブルシステムと同様、ＶＤＤ１ライン４１０、および後述の信号ラインを介して、ＬＶスレーブ装置４２０と電気的に接続される。

ＬＶスレーブ装置４２０は、少なくともＬＶ半導体チップ４２１、バックエンドモジュール４２６を備えている。そして、ＬＶ半導体チップ４２１は、少なくともレギュレータ４２２、ＳＷ４２３、スレーブ装置Ｉ／Ｆ部４２４、Ｉ／Ｆ制御部４２５を備えている。スレーブ装置Ｉ／Ｆ部４２４は、少なくともクロック信号を受信するクロック信号受信部、ＣＬＫライン４１１上で受信する受信部、ＤＡＴ２ライン４１３ｃ上でデータを送信する送信部の機能を有する。

なおレギュレータ４２２は、ＬＶ半導体チップ４２１の外部に配置することも可能である。さらに、本実施の形態におけるスレーブ装置は、ＬＶ半導体チップ４２１及びバックエンドモジュール４２６から構成されているが、ＬＶ半導体チップ４２１単体でも本実施の形態のスレーブ装置が実現できる。

ホスト装置Ｉ／Ｆ部４０４と、スレーブ装置Ｉ／Ｆ部４２４とは、図１で説明したリムーバブルシステムと同様、ＣＬＫライン４１１、ＣＭＤライン４１２、ＤＡＴライン４１３を介して、信号通信を行う。なおＤＡＴライン４１３は、ＤＡＴ０ライン４１３ａ、ＤＡＴ１ライン４１３ｂ、ＤＡＴ２ライン４１３ｃ、ＤＡＴ３ライン４１３ｄの４本の信号線からなる。

図５は、ＬＶホスト装置４００及びＬＶスレーブ装置４２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。

［１−４．ＬＶホスト装置及び、ＬＶスレーブ装置の詳細動作］
以下図４と図５を用いて、ＬＶホスト装置４００にＬＶスレーブ装置４２０が接続されたときの動作について説明する。

本実施の形態におけるＬＶスレーブ装置４２０においては、電源供給前はＤＡＴ０ライン４１３ａ、ＤＡＴ１ライン４１３ｂ、ＤＡＴ２ライン４１３ｃ、ＤＡＴ３ライン４１３ｄ、ＣＭＤライン４１２はすべてＨｉ−Ｚ状態となっている。

電源起動時、ＬＶホスト装置４００の電源供給部４０１から、３．３Ｖ電源がＬＶ半導体チップ４０２及びレギュレータ４０３に、さらにＶＤＤ１ライン４１０を介してＬＶスレーブ装置４２０に供給される。ＬＶ半導体チップ４０２は、供給された３．３Ｖ電源を、ＬＶ半導体チップ４０２内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。

レギュレータ４０３は、供給された３．３Ｖ電源を１．８Ｖに変換してホスト装置Ｉ／Ｆ部４０４に供給する。これにより、ホスト装置Ｉ／Ｆ部４０４から出力されるＣＬＫライン４１１、ＣＭＤライン４１２、及びＤＡＴライン４１３の信号電圧は１．８Ｖとなる。

一方、ＶＤＤ１ライン６１０を介してＬＶスレーブ装置４２０に供給された３．３Ｖ電源は、ＬＶ半導体チップ４２１、レギュレータ４２２、ＳＷ４２３及びバックエンドモジュール４２６に供給される。

ＬＶ半導体チップ４２１は、供給された３．３Ｖ電源を、ＬＶ半導体チップ４２１内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。またレギュレータ４２２は、供給された３．３Ｖ電源を１．８Ｖ電源に変換して出力する装置である。

ＳＷ４２３は、Ｉ／Ｆ制御部４２５の指示によりＶＤＤ１ライン６１０から直接供給される３．３Ｖ電源、もしくはレギュレータ４２２の出力である１．８Ｖ電源のいずれかをスレーブ装置Ｉ／Ｆ部４２４に出力する装置である。ＬＶホスト装置４００から電源が供給された直後は、ＶＤＤ１ライン６１０から直接供給される３．３Ｖ電源がスレーブ装置Ｉ／Ｆ部４２４に供給されている。

図１で説明したリムーバブルシステムと同様、ＬＶホスト装置４００のホスト装置Ｉ／Ｆ部４０４は、ＣＬＫライン４１１、ＣＭＤライン４１２、及び４本のＤＡＴライン４１３によりＬＶスレーブ装置４２０のスレーブ装置Ｉ／Ｆ部４２４と接続されている。

次にＬＶホスト装置４００がＬＶ Ｉ／Ｆで初期化しようとするときの操作について説明する。

ＬＶホスト装置４００は、ＤＡＴ２ライン４１３ｃを図示していないＬＶホスト装置４００内のプルダウン抵抗で０Ｖにプルダウンした上で、Ｈｉ−Ｚ状態とする。これにより、ＤＡＴ２ライン４１３ｃはローレベルに遷移する。

またＬＶホスト装置４００は、ＤＡＴ０ライン４１３ａ、ＤＡＴ１ライン４１３ｂ、ＤＡＴ３ライン４１３ｄ、ＣＭＤライン４１２を図示していないＬＶホスト装置４００内のプルアップ抵抗で所定の電圧にプルアップした上で、ローレベルにドライブする。これにより、これらの信号はローレベルとなる。なおプルアップされる信号の電圧は、ＬＶ半導体チップ４０２の入力信号耐圧の上限を超えてはならない。ここでは、ＬＶホスト装置４００によりこれらの信号が１．８Ｖにプルアップされるものとする。

さらにＬＶホスト装置４００は、ＣＬＫライン４１１をローレベルにドライブする。

ＬＶホスト装置４００は、ＶＤＤ１ライン６１０を介して３．３Ｖ電源をＬＶスレーブ装置４２０に供給する。そして、ＬＶホスト装置４００からの電源出力ＶＤＤ１が３．３Ｖに安定してから１ｍｓ以上経過した後、ＬＶホスト装置４００はＣＬＫライン４１１を１．８Ｖのハイレベルにドライブする（５０１）。なお、ＶＤＤ１安定後ＣＬＫライン４１１を短時間ハイレベルにするまでの時間１ｍｓ以上の規定は一例であり、他の数値であっても構わない。

その後ＬＶホスト装置４００は、短時間（例えば１５μｓ）後ＣＬＫライン４１１を再びローレベルにドライブする（５０２）。

ＬＶスレーブ装置４２０内のスレーブ装置Ｉ／Ｆ部４２４が、起動後にＣＬＫライン４１１がローレベルからハイレベルに遷移し、その後ハイレベルからローレベルに遷移したこと、ならびにＣＭＤライン４１２およびすべてのＤＡＴライン４１３がタイミング５０１および５０２で、いずれもローレベルであることを検知したとき、ＬＶ Ｉ／Ｆによる初期化であると認識し、Ｉ／Ｆ制御部４２５に通知する。このとき、ＬＶスレーブ装置４２０は電源切り換え期間５０３に入る。

電源切り換え期間５０３に入ったとき、Ｉ／Ｆ制御部４２５は、レギュレータ４２２を起動させ、レギュレータ４２２の１．８Ｖ電源出力が安定したとき、ＳＷ４２３に指示することによりスレーブ装置Ｉ／Ｆ部４２４への供給電源を３．３Ｖから１．８Ｖに切り換える。これにより、スレーブ装置Ｉ／Ｆ部４２４から出力されるＣＭＤライン４１２、ＤＡＴライン４１３の信号電圧は１．８Ｖとなる。なお、電源切り換え期間５０３の間、ＣＬＫライン４１１、ＣＭＤライン４１２およびＤＡＴライン４１３はすべてローレベルである。よって、電源切り換え時に信号電圧が電源電圧よりも高くなって、Ｉ／Ｏバッファが破壊される可能性を回避できる。

その後、スレーブ装置Ｉ／Ｆ部４２４は、ＤＡＴ２ライン４１３ｃを１．８Ｖのハイレベルにドライブ（５０４）し、これにより電源切り換え期間５０３が終了する。５０４の操作は、ＬＶスレーブ装置４２０がＬＶホスト装置４００に対してＬＶ Ｉ／Ｆによる初期化を受け入れ可能であることを通知するためのものである。

スレーブ装置Ｉ／Ｆ部４２４は電源切り換え期間５０３、すなわちタイミング５０２から５０４までを所定の時間、例えば５ｍｓ以内に実行する必要がある。なお前述の通りＤＡＴ２ライン４１３ｃはＬＶホスト装置４００ではＨｉ−Ｚ状態であるので、ＬＶスレーブ装置４２０がハイレベルにドライブしても問題なく、かつ１．８Ｖ信号であるため、ホスト装置Ｉ／Ｆ部４０４を破壊することもない。

ホスト装置Ｉ／Ｆ部４０４は、タイミング５０４にてＤＡＴ２ライン４１３ｃがハイレベルであることを検知すると、Ｉ／Ｆ制御部４０５に通知する。このときＩ／Ｆ制御部４０５は、ＣＭＤライン４１２、ＤＡＴ０ライン４１３ａ、ＤＡＴ１ライン４１３ｂ、ＤＡＴ３ライン４１３ｄのドライブを停止し、Ｈｉ−Ｚ状態とする（５０５）。このとき図示していないＬＶホスト装置４００のプルアップ抵抗により、これらの信号線はハイレベルに遷移する。さらにタイミング５０５において、ＤＡＴ２ライン４１３ｃのプルダウンを１．８Ｖのプルアップに変化させる。このとき、ＤＡＴ２ライン４１３ｃはＬＶスレーブ装置４２０により１．８Ｖのハイレベルにドライブされているので、１．８Ｖのハイレベルのままである。

さらにホスト装置Ｉ／Ｆ部４０４は、タイミング５０５より１ｍｓ以上経過した後、ＣＬＫライン４１１を介してＬＶスレーブ装置４２０に１．８Ｖ振幅のクロックの供給を開始する（５０６）。

スレーブ装置Ｉ／Ｆ部４２４が、ＣＭＤライン４１２、ＤＡＴ０ライン４１３ａ、ＤＡＴ１ライン４１３ｂ、ＤＡＴ３ライン４１３ｄのうち少なくとも１つがハイレベルになったことを検知したとき、ＤＡＴ２ライン４１３ｃのドライブを停止する（５０７）。このとき、ＬＶホスト装置４００側のプルアップにより、ＤＡＴ２ライン４１３ｃはハイレベルのままである。なお、ＤＡＴ２ライン４１３ｃのドライブの停止は、１．８Ｖ振幅のクロックを検知した場合としても同様の効果が得られる。

ＬＶホスト装置４００がタイミング５０６にてクロックの供給を開始して所定の時間が経過後、Ｉ／Ｆ制御部４０５は、ＣＭＤライン４１２を介してリセットコマンド５０８に続き、Ｉ／Ｆ条件チェックコマンド５０９ａをＬＶスレーブ装置４２０に送信する。Ｉ／Ｆ条件チェックコマンド５０９ａには、１．８Ｖ信号に対応しているかどうかのチェックビットを含むパラメータが多重されている。

Ｉ／Ｆ条件チェックコマンド５０９ａを受信したＬＶスレーブ装置４２０は、Ｉ／Ｆ条件チェックコマンド５０９ａに多重されているパラメータを確認する。ＬＶスレーブ装置４２０が上記パラメータを確認することにより、接続されているホスト装置がＬＶホスト装置４００であることを二重チェックすることができる。

その後、ＬＶスレーブ装置４２０は、ＣＭＤライン４１２を介して、対応するレスポンス５０９ｂをＬＶホスト装置４００に送信する。この過程の後、ＬＶ−Ｉ Ｉ／Ｆでの初期化、及びデータ５１０によるデータのやり取りが実施される。なお、データ５１０の通信が開始されるまでに、ＤＡＴライン４１３はすべてＬＶホスト装置４００およびＬＶスレーブ装置４２０双方でＨｉ−Ｚ状態になっている。

［１−５．ＵＨＳ−ＩＩホスト装置及び、ＵＨＳ−ＩＩスレーブ装置の構成］
これまでに説明したシングルエンド方式のレガシーＩ／ＦおよびＬＶ Ｉ／Ｆでは、信号品質及びＥＭＩ（Ｅｌｅｃｔｒｏ−Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ；電磁妨害）の観点から、信号線あたりの伝送速度はおよそ２００Ｍビット／秒が限界である。よって、より高速な伝送速度を実現するために、ＳＤカードでは、ＵＨＳ−ＩＩと呼ばれる差動シリアル信号Ｉ／Ｆが導入されている。

図６は、ＵＨＳ−ＩＩホスト装置６００に抜き差し可能なＵＨＳ−ＩＩスレーブ装置６２０が接続されたリムーバブルシステムの構成について説明したブロック図である。図６に示すように、ＵＨＳ−ＩＩホスト装置６００は、少なくとも第１電源供給部６０１、第２電源供給部６０２、ＵＨＳ−ＩＩ半導体チップ６０３を備えている。そして、ＵＨＳ−ＩＩ半導体チップ６０３は、少なくともＵＨＳ−ＩＩレギュレータ６０４、ホスト装置Ｉ／Ｆ部６０５、Ｉ／Ｆ制御部６０６、レギュレータ６０７、ＳＷ６０８を備えている。レギュレータ６０７及びＳＷ６０８は、それぞれ図１におけるレギュレータ１０３およびＳＷ１０４と同等の機能を有する。なお、ＵＨＳ−ＩＩレギュレータ６０４は、ＵＨＳ−ＩＩ半導体チップ６０３の外部に配置することも可能である。

ＵＨＳ−ＩＩホスト装置６００と、ＵＨＳ−ＩＩスレーブ装置６２０とは、機械的に接続される。また、ＵＨＳ−ＩＩホスト装置６００は、３．３Ｖ電源ラインであるＶＤＤ１ライン６１０に加え、１．８Ｖ電源ラインであるＶＤＤ２ライン６１１、および後述の信号ラインを介して、ＵＨＳ−ＩＩスレーブ装置６２０と電気的に接続される。

ＵＨＳ−ＩＩスレーブ装置６２０は、少なくともＵＨＳ−ＩＩ半導体チップ６２１、バックエンドモジュール６２７を備えている。そして、ＵＨＳ−ＩＩ半導体チップ６２１は、少なくともＵＨＳ−ＩＩレギュレータ６２２、スレーブ装置Ｉ／Ｆ部６２３、Ｉ／Ｆ制御部６２４、レギュレータ６２５、ＳＷ６２６を備えている。レギュレータ６２５及びＳＷ６２６は、それぞれ図１におけるレギュレータ１２２およびＳＷ１２３と同等の機能を有する。なお、ＵＨＳ−ＩＩレギュレータ６２２は、ＵＨＳ−ＩＩ半導体チップ６２１の外部に配置することも可能である。

ホスト装置Ｉ／Ｆ部６０５と、スレーブ装置Ｉ／Ｆ部６２３とは、ＲＣＬＫライン６１２、Ｄ０ライン６１３、Ｄ１ライン６１４を介して信号通信を行う。Ｄ０ライン６１３、及びＤ１ライン６１４は、ＵＨＳ−ＩＩのみで使用される。ＲＣＬＫライン６１２、Ｄ０ライン６１３、及びＤ１ライン６１４は、いずれも電圧振幅が０．４Ｖの差動シリアル信号である。

ＲＣＬＫライン６１２は、レガシーＩ／ＦにおけるＤＡＴ０ライン６１６ａ、及びＤＡＴ１ライン６１６ｂにより構成される。

なお、ＵＨＳ−ＩＩホスト装置６００にレガシースレーブ装置１２０が接続されたとき、もしくはレガシーホスト装置１００にＵＨＳ−ＩＩスレーブ装置６２０が接続されたとき、少なくともレガシーＩ／Ｆを用いて通信ができるようにするため、ＵＨＳ−ＩＩホスト装置６００及びＵＨＳ−ＩＩスレーブ装置６２０は、レガシーＩ／Ｆで使用する端子も備えている。

また、ＣＭＤライン６１７、ＣＬＫライン６１８、ＤＡＴ２ライン６１６ｃ、及びＤＡＴ３ライン６１６ｄは、ＵＨＳ−ＩＩでは使用しないが、前述のとおりＵＨＳ−ＩＩホスト装置６００もしくはＵＨＳ−ＩＩスレーブ装置６２０がレガシーＩ／Ｆでも動作できるように、電気的には接続された状態となっている。一方、ＵＨＳ−ＩＩ機能を有さないレガシーホスト装置１００及びレガシースレーブ装置１２０は、ＵＨＳ−ＩＩのみで使用するＶＤＤ２ライン６１１、Ｄ０ライン６１３及びＤ１ライン６１４の端子を具備しない。

図７および図８は、ＵＨＳ−ＩＩホスト装置６００及びＵＨＳ−ＩＩスレーブ装置６２０における、電源起動後のルーチンについて説明した図である。
［１−６．ＵＨＳ−ＩＩホスト装置及び、ＵＨＳ−ＩＩスレーブ装置の詳細動作］
以下、図６から図８を用いて、ＵＨＳ−ＩＩホスト装置６００にＵＨＳ−ＩＩスレーブ装置６２０が接続されたときの動作について説明する。

図７は、ＵＨＳ−ＩＩ初期化に成功する場合である。

一方、図８は、何らかの原因でＵＨＳ−ＩＩ初期化に失敗する場合のシーケンス図である。なお、図８は、ＵＨＳ−ＩＩホスト装置６００と、図１で説明したレガシースレーブ装置１２０とを接続させた場合にも当てはまる。

電源起動時、ＵＨＳ−ＩＩホスト装置６００は、第１電源供給部６０１からＶＤＤ１ライン６１０を介してレギュレータ６０７およびＳＷ６０８に３．３Ｖ電源を供給する。また、ＵＨＳ−ＩＩホスト装置６００は，第２電源供給部６０２からＶＤＤ２ライン６１１を介してＵＨＳ−ＩＩ半導体チップ６０３及びＵＨＳ−ＩＩレギュレータ６０４に１．８Ｖ電源を供給する。

ＵＨＳ−ＩＩ半導体チップ６０３は、供給された１．８Ｖ電源を、ＵＨＳ−ＩＩ半導体チップ６０３内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。なお、ＵＨＳ−ＩＩ半導体チップ６０３に供給される電源は、上記１．８Ｖ電源の代わりに、ＶＤＤ１ライン６１０を介して供給される３．３Ｖ電源でもよい。

ＵＨＳ−ＩＩレギュレータ６０４は、供給された１．８Ｖ電源の電圧を適宜変換して出力する装置であり、図４から図６では、差動信号の振幅である０．４Ｖに降圧してホスト装置Ｉ／Ｆ部６０５に供給される。これにより、ホスト装置Ｉ／Ｆ部６０５から出力されるＲＣＬＫライン６１２、Ｄ０ライン６１３は、０．４Ｖ差動シリアル信号となる。なお、ＵＨＳ−ＩＩレギュレータ６０４にＶＤＤ２が供給されているとき、すなわち、ＵＨＳ−ＩＩホスト装置６００がＵＨＳ−ＩＩ初期化を実行しようとするときは、Ｉ／Ｆ制御部６０６の指示によりレギュレータ６０７は起動させない。また、ＳＷ６０８は、電源を供給しない。

一方、ＶＤＤ１ライン６１０を介してＵＨＳ−ＩＩスレーブ装置６２０に供給された３．３Ｖ電源は、レギュレータ６２５、ＳＷ６２６、及びバックエンドモジュール６２７に供給される。また、ＶＤＤ２ライン６１１を介してＵＨＳ−ＩＩスレーブ装置６２０に供給された１．８Ｖ電源は、ＵＨＳ−ＩＩ半導体チップ６２１及びＵＨＳ−ＩＩレギュレータ６２２に供給される。ＵＨＳ−ＩＩ半導体チップ６２１は、供給された１．８Ｖ電源を、ＵＨＳ−ＩＩ半導体チップ６２１内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。また、ＵＨＳ−ＩＩレギュレータ６２２に供給された１．８Ｖ電源は、０．４Ｖに降圧されたうえでスレーブ装置Ｉ／Ｆ部６２３に供給される。これにより、スレーブ装置Ｉ／Ｆ部６２３から出力されるＤ１ライン６１４は、０．４Ｖ差動シリアル信号となる。なお、ＵＨＳ−ＩＩレギュレータ６２２にＶＤＤ２が供給されているとき、すなわち、ＵＨＳ−ＩＩ Ｉ／Ｆで初期化されているときは、Ｉ／Ｆ制御部６２４の指示によりＳＷ６２６は電源を供給しない。

ＲＣＬＫライン６１２（ＤＡＴ０ライン６１６ａ及びＤＡＴ１ライン６１６ｂの２本の信号線で構成）により、差動シリアル方式の差動リファレンスクロックがＵＨＳ−ＩＩホスト装置６００からＵＨＳ−ＩＩスレーブ装置６２０へ片方向で伝送される。また、Ｄ０ライン６１３（２本の信号線で構成）により、差動シリアル方式の信号（コマンド、データのほか、特定のビット列から構成されるシンボル）が原則ＵＨＳ−ＩＩホスト装置６００からＵＨＳ−ＩＩスレーブ装置６２０へ伝送される。さらにＤ１ライン６１４（２本の信号線で構成）により、差動シリアル方式の信号（レスポンス、データのほか、特定のビット列から構成されるシンボル）が原則ＵＨＳ−ＩＩスレーブ装置６２０からＵＨＳ−ＩＩホスト装置６００へ伝送される。

図７において、ＵＨＳ−ＩＩホスト装置６００は、ＶＤＤ１ライン６１０を介して３．３Ｖ電源を、ＶＤＤ２ライン６１１を介して１．８Ｖ電源をＵＨＳ−ＩＩスレーブ装置６２０に供給する。そして、ＵＨＳ−ＩＩホスト装置６００からの電源出力がともにＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖに安定してから１ｍｓ以上経過した後、ＲＣＬＫライン６１２を介して差動リファレンスクロックを送信する。なお、ＶＤＤ１及びＶＤＤ２安定化後、差動リファレンスクロックを送信するまでの時間の規定は、１ｍｓ以上とは限らない。

その後、ＵＨＳ−ＩＩホスト装置６００は、Ｉ／Ｆ制御部６０６で生成したＳＴＢ．Ｌシンボル７０１ａをＤ０ライン６１３を介してＵＨＳ−ＩＩスレーブ装置６２０に送信する。ＳＴＢ．Ｌシンボル７０１ａを正しく認識したＵＨＳ−ＩＩスレーブ装置６２０のＩ／Ｆ制御部６２４は、所定の時間（例えば２００μｓ）以内にＳＴＢ．Ｌシンボル７０１ｂを生成し、Ｄ１ライン６１４を介してＵＨＳ−ＩＩホスト装置６００に送信する。

ＵＨＳ−ＩＩホスト装置６００が所定の時間Ｔ以内にＤ１を介してＳＴＢ．Ｌシンボル７０１ｂを受信できたとき、ＵＨＳ−ＩＩ初期化可能と判定する（ＵＨＳ−ＩＩサポート判定）。

その後、ＵＨＳ−ＩＩホスト装置６００は、詳細は図示していないが所定のＵＨＳ−ＩＩ初期化処理（初期化コマンド７０２ａや当該レスポンス７０２ｂなど）を経て、Ｗｒｉｔｅなど各種コマンドの一連の処理（７０３ａ〜７０３ｃ）を実行する。

ＵＨＳ−ＩＩホスト装置６００は、ＤＡＴ０ライン６１６ａ及びＤＡＴ１ライン６１６ｂをＲＣＬＫライン６１２として使用するときは、これらのプルアップ抵抗を切断し、ＲＣＬＫを供給するまではローレベルにドライブする。またＵＨＳ−ＩＩホスト装置６００がＵＨＳ−ＩＩ初期化を実行するときは、ＤＡＴ２ライン６１６ｃ、ＤＡＴ３ライン６１６ｄをＣＭＤライン６１７、およびＣＬＫライン６１８をローレベルもしくはハイレベルに固定し、フローティング状態であることを回避する。ハイレベルの実現は、信号線をＨｉ−Ｚ状態にしてプルアップ（所定の電源ラインとプルアップ抵抗で接続）により実現する場合と、ＵＨＳ−ＩＩホスト装置６００がハイレベルにドライブして１を送信することで実現する場合がある。また、ローレベルの実現は、信号線をＨｉ−Ｚ状態にしてプルダウン（グランドとプルダウン抵抗で接続）により実現する場合と、ＵＨＳ−ＩＩホスト装置６００がローレベルにドライブして０を送信することで実現する場合がある。

一方、図８のように、ＵＨＳ−ＩＩホスト装置６００は、ＵＨＳ−ＩＩ初期化を実行しようとして、ＳＴＢ．Ｌシンボル７０１ａを送信後、所定の時間（２００μｓ）経過してもＳＴＢ．Ｌシンボル７０１ｂを受信できなかったとき、ＵＨＳ−ＩＩ初期化不可能と判定する（ＵＨＳ−ＩＩ非サポート判定）。このとき、ＵＨＳ−ＩＩホスト装置６００は、ＶＤＤ１及びＶＤＤ２の供給を停止することなく（パワーサイクルを実施することなく）、レガシーＩ／Ｆ初期化に移行することができる。

具体的には、ＵＨＳ−ＩＩホスト装置６００は、Ｄ１ライン６１４を介してＳＴＢ．Ｌシンボル７０１ｂの受信に失敗したとき、ＲＣＬＫライン６１２を介して送信していたＲＣＬＫの供給を停止する。そして、ＵＨＳ−ＩＩホスト装置６００は、ＣＭＤライン６１７及びＤＡＴ０ライン６１６ａからＤＡＴ３ライン６１６ｄまでのすべてのＤＡＴラインをＨｉ−Ｚ状態とし、かつプルアップする。これにより、これらの信号線はハイレベルに遷移する。このとき、ＵＨＳ−ＩＩホスト装置６００は、ホスト装置Ｉ／Ｆ部６０５に供給する電源の供給元を、ＵＨＳ−ＩＩレギュレータ６０４からＳＷ６０８に切り換える。なお、このとき、レギュレータ６０７が起動済であることが必要である。

その後、ＣＬＫライン６１８を介してクロックを供給したのち、図２のシーケンスと同様、ＵＨＳ−ＩＩホスト装置６００は、リセットコマンド２０２、Ｉ／Ｆ条件チェックコマンド２０３ａを順次送信する。そして、ＵＨＳ−ＩＩスレーブ装置６２０は、Ｉ／Ｆ条件チェックコマンド２０３ａに対応するレスポンス２０３ｂをいずれも３．３Ｖ信号により送信し、レガシーＩ／Ｆの初期化を実行する。なお、レギュレータ６２５は、レガシー初期化された後、ＵＨＳ−ＩＩホスト装置６００から供給される電圧切換コマンド３０１ａを受信したときに、Ｉ／Ｆ制御部６２４の指示により起動する。

これまで説明したように、ＳＤカードのＩ／Ｆとして、レガシーＩ／Ｆ、ＬＶ Ｉ／Ｆ、ＵＨＳ−ＩＩ Ｉ／Ｆが存在する。一方でパーソナルコンピュータをはじめとする多様な機器で使用されている汎用インターフェイスであるＰＣＩｅをＳＤカードに導入することで、ＳＤカードがより広範囲のホスト機器で使用できるようになる。

一方ＳＤカードはすでに市場で普及しているため、上記既存のＳＤインターフェイスを継続して活用できるようインターフェイスの互換性を保つことも要望されている。このことから、ＰＣＩｅを導入した場合でもスロットの形状、端子の位置、大きさ等を、従来のものと同様のままとしておくことが必要である。

このためには、上記４種類のＩ／ＦからどのＩ／Ｆを選択するかをホスト装置およびスレーブ装置との間でネゴシエーションする必要があり、かつホスト装置が、スレーブ装置がサポートしていないＩ／Ｆを選択して初期化を実行しようとしたとき、ホスト装置、カード装置いずれにも機器破壊など致命的な問題を引き起こすことなく初期化を中止する必要がある。

そこで、本発明は、リムーバブルシステムの開発過程において、本課題を認識し、その解決手段を提供する。以下、その解決手段の詳細を具体的に説明する。以下の説明では、解決手段の技術的思想を具現化した例として、実施の形態１及び２を説明する。
［２．実施の形態１にかかるリムーバブルシステムの構成及び動作］
［２−１．構成］
図９は、本発明のＰＣＩｅホスト装置９００に抜き差し可能なＰＣＩｅスレーブ装置９２０が接続されたリムーバブルシステムの構成について説明したブロック図である。図９に示すように、ＰＣＩｅホスト装置９００は、少なくとも第１電源供給部９０１、第２電源供給部９０２、ＰＣＩｅ半導体チップ９０３を備えている。そして、ＰＣＩｅ半導体チップ９０３は、ＰＣＩｅレギュレータ９０４、ホスト装置Ｉ／Ｆ部９０５、Ｉ／Ｆ制御部９０６を備えている。ホスト装置Ｉ／Ｆ部９０５は、少なくとも第１の信号であるＣＬＫライン９１８の信号を送信する第１信号送信部、第２の信号であるＤＡＴ２ライン９１６ｃの信号を受信する第２信号受信部、第３の信号であるＣＭＤライン９１７の信号を送信する第３信号送信部の機能を有する。

なお、ＰＣＩｅレギュレータ９０４は、ＰＣＩｅ半導体チップ９０３の外部に配置することも可能である。さらに、本実施の形態におけるホスト装置は、第１電源供給部９０１、第２電源供給部９０２及びＰＣＩｅ半導体チップ９０３から構成されているが、ＰＣＩｅ半導体チップ９０３に対して電源を供給することができれば、ＰＣＩｅ半導体チップ９０３単体でも本実施の形態のホスト装置が実現できる。

ＰＣＩｅホスト装置９００と、ＰＣＩｅスレーブ装置９２０とは、機械的に接続される。また、ＰＣＩｅホスト装置９００は、ＶＤＤ１ライン９１０およびＶＤＤ２ライン９１１、および後述の信号ラインを介して、ＰＣＩｅスレーブ装置９２０と電気的に接続される。なおＶＤＤ１、ＶＤＤ２の電源電圧はそれぞれ３．３Ｖ、１．８Ｖである。

ＰＣＩｅスレーブ装置９２０は、少なくともＰＣＩｅ半導体チップ９２１、バックエンドモジュール９２７を備えている。そして、ＰＣＩｅ半導体チップ９２１は、少なくともＰＣＩｅレギュレータ９２２、スレーブ装置Ｉ／Ｆ部９２３、Ｉ／Ｆ制御部９２４を備えている。スレーブ装置Ｉ／Ｆ部９２３は、少なくとも第１の信号であるＣＬＫライン９１８の信号を受信する第１信号受信部、第２の信号であるＤＡＴ２ライン９１６ｃの信号を送信する第２信号送信部、第３の信号であるＣＭＤライン９１７の信号を受信する第３信号受信部、の機能を有する。

なお、本実施の形態におけるスレーブ装置は、ＰＣＩｅ半導体チップ９２１及びバックエンドモジュール９２７から構成されているが、ＰＣＩｅ半導体チップ９２１単体でも本実施の形態のスレーブ装置が実現できる。

ホスト装置Ｉ／Ｆ部９０５と、スレーブ装置Ｉ／Ｆ部９２３とは、ＲＥＦＣＬＫライン９１２、Ｄ０ライン９１３、Ｄ１ライン９１４、ＣＬＫＲＥＱ＃ライン９１５ａ、ＰＥＲＳＴ＃ライン９１５ｂを介して信号通信を行う。Ｄ０ライン９１３、及びＤ１ライン９１４は、ＰＣＩｅ Ｉ／Ｆと前述のＵＨＳ−ＩＩ Ｉ／Ｆで使用され、両者で共通の端子および信号線を割り当てる。またＲＥＦＣＬＫライン９１２は、ＤＡＴ０ライン９１６ａおよびＤＡＴ１ライン９１６ｂから構成され、ＵＨＳ−ＩＩ Ｉ／ＦのＲＣＬＫラインと共通の端子および信号線を割り当てる。さらにＣＬＫＲＥＱ＃ライン９１５ａ、ＰＥＲＳＴ＃ライン９１５ｂは、それぞれＤＡＴ２ライン９１６ｃ、ＣＭＤライン９１７と共通の端子および信号線を割り当てる。

なお、ＰＣＩｅホスト装置９００にレガシースレーブ装置１２０が接続されたとき、もしくはレガシーホスト装置１００にＰＣＩｅスレーブ装置９２０が接続されたとき、少なくともレガシーＩ／Ｆを用いて通信ができるようにするため、ＰＣＩｅホスト装置９００及びＰＣＩｅスレーブ装置９２０は、レガシーＩ／Ｆで使用する端子も備えている。なおＰＣＩｅホスト装置９００については、レガシーＩ／Ｆをサポートしていなくてもよい。

また、ＤＡＴ３ライン９１６ｄはＰＣＩｅでは使用しないが、前述のとおりＰＣＩｅホスト装置９００もしくはＰＣＩｅスレーブ装置９２０がレガシーＩ／Ｆでも動作できるように、電気的には接続された状態となっている。一方、ＰＣＩｅ機能を有さないレガシーホスト装置１００及びレガシースレーブ装置１２０は、ＰＣＩｅのみで使用するＶＤＤ２ライン９１１、Ｄ０ライン９１３及びＤ１ライン９１４の端子を具備しない。

図１０は、本実施の形態において、ＰＣＩｅホスト装置９００及びＰＣＩｅスレーブ装置９２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。
［２−２．詳細動作］
以下、図９と図１０を用いて、ＰＣＩｅホスト装置９００にＰＣＩｅスレーブ装置９２０が接続されたときの動作について説明する。

本実施の形態におけるＰＣＩｅスレーブ装置９２０においては、電源供給前、ＤＡＴ０ライン９１６ａ、ＤＡＴ１ライン９１６ｂ、ＤＡＴ２ライン９１６ｃ、ＤＡＴ３ライン９１６ｄ、ＣＭＤライン９１７はすべてＨｉ−Ｚ状態となっている。

電源起動時、ＰＣＩｅホスト装置９００は、第１電源供給部９０１からＶＤＤ１ライン９１０を介してホスト装置Ｉ／Ｆ部９０５に３．３Ｖ電源を供給する。

ホスト装置Ｉ／Ｆ部９０５に供給された３．３Ｖ電源は、ホスト装置Ｉ／Ｆ部９０５から出力されるＣＬＫＲＥＱ＃ライン９１５ａ、ＰＥＲＳＴ＃ライン９１５ｂおよびＣＬＫライン９１８の３．３Ｖ信号を生成するために使用される。

また、ＰＣＩｅホスト装置９００は，第２電源供給部９０２からＶＤＤ２ライン９１１を介してＰＣＩｅ半導体チップ９０３及びＰＣＩｅレギュレータ９０４に１．８Ｖ電源を供給する。

ＰＣＩｅ半導体チップ９０３は、供給された１．８Ｖ電源を、ＰＣＩｅ半導体チップ９０３内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。なお、ＰＣＩｅ半導体チップ９０３に供給される電源は、上記１．８Ｖ電源の代わりに、ＶＤＤ１ライン９１０を介して供給される３．３Ｖ電源でもよい。

ＰＣＩｅレギュレータ９０４は、供給された１．８Ｖ電源の電圧を適宜変換して出力する装置であり、ＰＣＩｅ Ｉ／Ｆで使用する差動信号の振幅（０．４Ｖ〜１．２Ｖ、以下便宜上０．４Ｖとする）の電圧に降圧してホスト装置Ｉ／Ｆ部９０５に供給される。これにより、ホスト装置Ｉ／Ｆ部９０５から出力されるＲＥＦＣＬＫライン９１２、Ｄ０ライン９１３の０．４Ｖ差動シリアル信号を生成するために使用される。

一方、ＶＤＤ１ライン９１０を介してＰＣＩｅスレーブ装置９２０に供給された３．３Ｖ電源は、スレーブ装置Ｉ／Ｆ部９２３に供給され、スレーブ装置Ｉ／Ｆ部９２３から出力されるＣＬＫＲＥＱ＃ライン９１５ａおよびＰＥＲＳＴ＃ライン９１５ｂの３．３Ｖ信号を生成するために使用される。

また、ＶＤＤ２ライン９１１を介してＰＣＩｅスレーブ装置９２０に供給された１．８Ｖ電源は、ＰＣＩｅ半導体チップ９２１及びＰＣＩｅレギュレータ９２２に供給される。ＰＣＩｅ半導体チップ９２１は、供給された１．８Ｖ電源を、ＰＣＩｅ半導体チップ９２１内に配置されたあらゆるモジュールに供給して、各モジュールが動作可能な状態とする。また、ＰＣＩｅレギュレータ９２２に供給された１．８Ｖ電源は、０．４Ｖに降圧されたうえでスレーブ装置Ｉ／Ｆ部９２３に供給される。これにより、スレーブ装置Ｉ／Ｆ部９２３から出力されるＤ１ライン９１４の０．４Ｖ差動シリアル信号を生成するために使用される。なお、ＰＣＩｅ半導体チップ９２１に供給される電源は、上記１．８Ｖ電源の代わりに、ＶＤＤ１ライン９１０を介して供給される３．３Ｖ電源でもよい。

ＲＥＦＣＬＫライン９１２により、差動シリアル方式の差動リファレンスクロックがＰＣＩｅホスト装置９００からＰＣＩｅスレーブ装置９２０へ片方向で伝送される。また、Ｄ０ライン９１３（２本の信号線で構成）により、差動シリアル方式の信号（Ｔｒａｎｓａｔｉｏｎ Ｌａｙｅｒ Ｐａｃｋｅｔ、Ｄａｔａ Ｌｉｎｋ Ｌａｙｅｒ Ｐａｃｋｅｔ、Ｓｐｅｃｉａｌ Ｓｙｍｂｏｌ）がＰＣＩｅホスト装置９００からＰＣＩｅスレーブ装置９２０へ伝送される。さらにＤ１ライン９１４（２本の信号線で構成）により、差動シリアル方式の信号がＰＣＩｅスレーブ装置９２０からＰＣＩｅホスト装置９００へ伝送される。

次に、ＰＣＩｅホスト装置９００がＰＣＩｅ Ｉ／Ｆで初期化しようとするときの操作について説明する。

ＰＣＩｅホスト装置９００は、ＤＡＴ２ライン９１６ｃすなわちＣＬＫＲＥＱ＃ライン９１５ａを、図示していないＰＣＩｅホスト装置９００内のプルアップ抵抗でＶＤＤ１ライン９１０と同レベルの３．３Ｖにプルアップした上で、Ｈｉ−Ｚ状態とする。これにより、ＤＡＴ２ライン９１６ｃはＶＤＤ１起動後ハイレベルに遷移する。

また、ＰＣＩｅホスト装置９００は、ＤＡＴ０ライン９１６ａ、ＤＡＴ１ライン９１６ｂ、ＤＡＴ３ライン９１６ｄ、ＣＭＤライン９１７を図示していないＰＣＩｅホスト装置９００内のプルアップ抵抗で３．３Ｖにプルアップした上で、ローレベルにドライブする。これにより、これらの信号はローレベルとなる。

さらに、ＰＣＩｅホスト装置９００は、ＣＬＫライン９１８をローレベルにドライブする。

続いて図１０を用いて、電源投入後のＰＣＩｅホスト装置９００およびＰＣＩｅスレーブ装置９２０の具体的な動作について説明する。図１０において、ＰＣＩｅホスト装置９００は、ＶＤＤ１ライン９１０を介して３．３Ｖ電源を、ＶＤＤ２ライン９１１を介して１．８Ｖ電源をＰＣＩｅスレーブ装置９２０に供給する。そして、ＰＣＩｅホスト装置９００からの電源出力がともにＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖに安定してから１ｍｓ以上経過した後、ＰＣＩｅホスト装置９００は、ＣＬＫライン９１８を３．３Ｖのハイレベルにドライブする（１００１）。なお、ＶＤＤ１安定後ＣＬＫライン９１８を短時間ハイレベルにするまでの時間１ｍｓ以上の規定は一例であり、他の数値であっても構わない。また以後、具体的な数値で記載した時間に関する規定は一例であり、他の数値でもかまわない。

その後、ＰＣＩｅホスト装置９００は、短時間（例えば１５μｓ）後にＣＬＫライン９１８を再びローレベルにドライブする（１００２）。

ＰＣＩｅスレーブ装置９２０内のスレーブ装置Ｉ／Ｆ部９２３が、起動後にＣＬＫライン９１８がローレベルからハイレベルに遷移（１００１）し、その後にハイレベルからローレベルに遷移（１００２）したことを検知し、かつ少なくともタイミング１００１および１００２でＤＡＴ２ライン９１６ｃがともにハイレベルであること、およびタイミング１００１および１００２でＣＭＤライン９１７がともにローレベルであることを検知したとき、ＰＣＩｅによる初期化であると認識し、Ｉ／Ｆ制御部９２４に通知する。このとき、ＰＣＩｅスレーブ装置９２０は、ＤＡＴ２ライン９１６ｃをローレベルにドライブする（１００３）。１００３の操作は、ＰＣＩｅスレーブ装置９２０がＰＣＩｅホスト装置９００に対してＰＣＩｅ初期化を受け入れ可能であることを通知するためのものである。またＰＣＩｅ Ｉ／Ｆにおいては、ＣＬＫＲＥＱ＃信号をローレベルとすることはＰＣＩｅホスト装置９００に対してクロックの供給を要求することを意味する。

スレーブ装置Ｉ／Ｆ部９２３は、ＤＡＴ２ライン９１６ｃをロードライブする動作（１００３）をＣＬＫライン９１８がハイレベルからローレベルに遷移（１００２）してから１ｍｓ以内に実行する必要がある。なお、前述の通りＤＡＴ２ライン９１６ｃはＰＣＩｅホスト装置９００によりドライブされずＨｉ−Ｚ状態であるので、ＰＣＩｅスレーブ装置９２０がローレベルにドライブしても問題ない。

ホスト装置Ｉ／Ｆ部９０５は、タイミング１００３にてＤＡＴ２ライン９１６ｃがローレベルであることを検知すると、Ｉ／Ｆ制御部９０６に通知する。このとき、Ｉ／Ｆ制御部９０６は、接続されたスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応すると判定し、ＲＥＦＣＬＫライン９１２（ＤＡＴ０ライン９１６ａおよびＤＡＴ１ライン９１６ｂから構成）を介して差動シリアルのクロック信号をＰＣＩｅスレーブ装置９２０に供給（１００４）し、その後ＣＭＤライン９１７をハイレベルにドライブする（１００５）。ＰＣＩｅ Ｉ／ＦにおいてはＣＭＤライン９１７はＰＥＲＳＴ＃信号に相当し、この信号がハイレベルになることはリセット状態が解除されたことを意味する。

その後、ＰＣＩｅホスト装置９００はＰＣＩｅスレーブ装置９２０との間でリンク初期化およびトレーニングを実行する。具体的には、ＰＣＩｅホスト装置９００はＤ０ライン９１３を介してＳｐｅｃｉａｌ Ｓｙｍｂｏｌの一種であるＴＳ１シンボル１００６ａをＰＣＩｅスレーブ装置９２０に送信する。そしてＰＣＩｅスレーブ装置９２０はＤ１ライン９１４を介してＴＳ１シンボル１００６ｂをＰＣＩｅホスト装置９００に送信する。このシンボル交換により、ＰＣＩｅ Ｉ／Ｆで通信するにあたってのより詳細な情報が設定される。

続いて、ＰＣＩｅホスト装置９００はＴＳ２シンボル１００７ａをＰＣＩｅスレーブ装置９２０に送信し、ＰＣＩｅスレーブ装置９２０はＴＳ２シンボル１００７ｂをＰＣＩｅホスト装置９００に送信することで情報交換が実施され、ＰＣＩｅ Ｉ／Ｆの初期化が完了する。
［２−３．効果］
本発明の実施の形態１によれば、ＰＣＩｅホスト装置９００は、３．３Ｖ電源であるＶＤＤ１および１．８Ｖ電源であるＶＤＤ２を供給し、ＤＡＴ２ライン９１６ｃを３．３ＶでプルアップすることでＶＤＤ１安定後にＤＡＴ２ライン９１６ｃをハイレベルとし、ＣＬＫライン９１８をハイレベルにドライブした後短時間でローレベルにドライブすることで、ＰＣＩｅ Ｉ／Ｆによる初期化の開始をＰＣＩｅスレーブ装置９２０に通知する。このような信号制御が実施されるのはＰＣＩｅ Ｉ／Ｆのときに限られるため、ＰＣＩｅスレーブ装置９２０は、ＰＣＩｅ Ｉ／Ｆでの初期化と検出し、ＤＡＴ２ライン９１６ｃをローレベルにドライブする。

そして、ＤＡＴ２ライン９１６ｃがローレベルになったことを検知したＰＣＩｅホスト装置９００は、スレーブ装置がＰＣＩｅスレーブ装置９２０であることを検知する。この一連の動作により、ＰＣＩｅホスト装置９００およびＰＣＩｅスレーブ装置９２０はＰＣＩｅ Ｉ／Ｆでの通信が可能であると検知する。

なお、本実施の形態において、ＰＣＩｅホスト装置９００がＣＬＫライン９１８をハイレベルに遷移するのは１回のみであったが、ハイレベルへの遷移を複数の所定回とし、最後のハイレベルからローレベルの遷移から１ｍｓ以内に、ＤＡＴ２ライン９１６ｃがローレベルとなれば、接続されているスレーブ装置がＰＣＩｅ Ｉ／Ｆ対応と検知する、という方法でもよい。また、ＰＣＩｅホスト装置９００がＣＬＫライン９１８をローレベルからハイレベルに遷移したままハイレベルを維持し、ローレベルからハイレベルへの遷移から１ｍｓ以内に、ＤＡＴ２ライン９１６ｃがローレベルとなれば、接続されているスレーブ装置がＰＣＩｅ Ｉ／Ｆ対応と検知する、という方法でもよい。

またＰＣＩｅホスト装置９００から出力されるＤＡＴライン９１６、ＣＭＤライン９１７、ＣＬＫライン９１８の信号振幅は３．３Ｖではなく、例えば１．８Ｖなど他の電圧でもよい。
［３．実施の形態２にかかるリムーバブルシステムの構成及び動作］
［３−１．構成］
図１１は、ＰＣＩｅホスト装置１１００およびＰＣＩｅスレーブ装置１１２０より構成されるリムーバブルシステムにおいて、実施の形態１とは異なる実施の形態２の構成について説明したブロック図である。

図１１に示すように、ＰＣＩｅホスト装置１１００は、少なくとも電源供給部１１０１、ＰＣＩｅ半導体チップ１１０３を備えている。そして、ＰＣＩｅ半導体チップ１１０３は、ＰＣＩｅレギュレータ１１０４、ホスト装置Ｉ／Ｆ部９０５、Ｉ／Ｆ制御部９０６を備えている。

ＰＣＩｅホスト装置１１００と、ＰＣＩｅスレーブ装置１１２０とは、機械的に接続される。また、ＰＣＩｅホスト装置１１００は、ＶＤＤ１ライン１１１０、および後述の信号ラインを介して、ＰＣＩｅスレーブ装置１１２０と電気的に接続される。なおＶＤＤ１の電源電圧は３．３Ｖである。

ＰＣＩｅスレーブ装置１１２０は、少なくともＰＣＩｅ半導体チップ１１２１、バックエンドモジュール９２７を備えている。そして、ＰＣＩｅ半導体チップ１１２１は、少なくともＰＣＩｅレギュレータ１１２２、スレーブ装置Ｉ／Ｆ部９２３、Ｉ／Ｆ制御部９２４を備えている。

本実施の形態において、ホスト装置Ｉ／Ｆ部９０５と、スレーブ装置Ｉ／Ｆ部９２３との間の信号線の接続形態は、第１の実施の形態と同様である。

図１２は、本実施の形態において、ＰＣＩｅホスト装置１１００及びＰＣＩｅスレーブ装置１１２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。
［３−２．詳細動作］
以下、図１１および図１２を用いて、ＰＣＩｅホスト装置１１００にＰＣＩｅスレーブ装置１１２０が接続されたときの動作について、主として実施の形態１との相違点について説明する。

本実施の形態におけるＰＣＩｅスレーブ装置１１２０においては、電源供給前、ＤＡＴ０ライン９１６ａ、ＤＡＴ１ライン９１６ｂ、ＤＡＴ２ライン９１６ｃ、ＤＡＴ３ライン９１６ｄ、ＣＭＤライン９１７はすべてＨｉ−Ｚ状態となっている。

また本実施の形態におけるＰＣＩｅホスト装置１１００においても、実施の形態１と同様、図示していないＰＣＩｅホスト装置１１００内のプルアップ抵抗で、ＤＡＴ２ライン９１６ｃをＶＤＤ１ライン９１０と同レベルの３．３Ｖにプルアップした上で、Ｈｉ−Ｚ状態とする。また、ＰＣＩｅホスト装置１１００は、ＤＡＴ０ライン９１６ａ、ＤＡＴ１ライン９１６ｂ、ＤＡＴ３ライン９１６ｄ、ＣＭＤライン９１７を図示していないＰＣＩｅホスト装置１１００内のプルアップ抵抗で３．３Ｖにプルアップした上で、ローレベルにドライブする。

電源起動時、ＰＣＩｅホスト装置１１００は、電源供給部１１０１からＶＤＤ１ライン１１１０を介してＰＣＩｅ半導体チップ１１０３、ＰＣＩｅレギュレータ１１０４、およびホスト装置Ｉ／Ｆ部９０５に３．３Ｖ電源を供給する。

ＰＣＩｅレギュレータ１１０４は、供給された３．３Ｖ電源を０．４Ｖに降圧してホスト装置Ｉ／Ｆ部９０５に供給する。

またＰＣＩｅホスト装置１１００により、ＶＤＤ１ライン１１１０を介してＰＣＩｅスレーブ装置１１２０に供給された３．３Ｖ電源は、ＰＣＩｅ半導体チップ１１２１、ＰＣＩｅレギュレータ１１２２、スレーブ装置Ｉ／Ｆ部９２３、およびバックエンドモジュール９２７に供給される。ＰＣＩｅレギュレータ１１２２に供給された３．３Ｖ電源は、０．４Ｖに降圧されたうえでスレーブ装置Ｉ／Ｆ部９２３に供給される。

次に、ＰＣＩｅホスト装置１１００がＰＣＩｅ Ｉ／Ｆで初期化しようとするときの操作について図１２を用いて説明する。

実施の形態１との違いは、ＰＣＩｅスレーブ装置１１２０に１．８ＶのＶＤＤ２が供給されていないことである。本実施の形態では、ＰＣＩｅホスト装置１１００からの電源出力がＶＤＤ１＝３．３Ｖに安定してから１ｍｓ以上経過した後、ＰＣＩｅホスト装置１１００は、ＣＬＫライン９１８を３．３Ｖのハイレベルにドライブする（１００１）。以降の動作は第１の実施の形態と同様である。
［３−３．効果］
本発明の実施の形態２によれば、ＰＣＩｅホスト装置１１００は、３．３Ｖ電源であるＶＤＤ１のみをＰＣＩｅスレーブ装置１１２０に供給し、第１の実施の形態と同様の信号処理を実施することで、ＰＣＩｅ Ｉ／Ｆによる初期化の開始をＰＣＩｅスレーブ装置１１２０に通知することが可能となる。

本実施の形態は、使用する電源が３．３ＶのＶＤＤ１のみであることから、ＰＣＩｅホスト装置１１００およびＰＣＩｅスレーブ装置１１２０とが使用する端子数を削減でき、かつより低い消費電力で動作させることが可能となる。
［４．実施の形態３にかかるリムーバブルシステムの構成及び動作］
［４−１．構成］
図１３は、本発明のＰＣＩｅホスト装置９００に抜き差し可能なレガシースレーブ装置１２０が接続されたリムーバブルシステムの構成について説明したブロック図である。

ＰＣＩｅホスト装置９００、およびレガシースレーブ装置１２０の構成は、それぞれ図９、図１の各ブロック図で説明した構成と同様である。

ＰＣＩｅホスト装置９００と、レガシースレーブ装置１２０とは、機械的に接続される一方、レガシースレーブ装置１２０は、ＶＤＤ２ライン１３１１、Ｄ０ライン１３１３、Ｄ１ライン１３１４の端子を有していない。従ってＰＣＩｅホスト装置９００とレガシースレーブ装置１２０との間は、ＶＤＤ１ライン１３１０、ＤＡＴ０ライン１３１６ａ、ＤＡＴ１ライン１３１６ｂ、ＤＡＴ２ライン１３１６ｃ、ＤＡＴ３ライン１３１６ｄ、ＣＭＤライン１３１７、およびＣＬＫライン１３１８により電気的に接続される。

図１４は本実施の形態において、ＰＣＩｅホスト装置９００及びレガシースレーブ装置１２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。
［４−２．詳細動作］
以下、図１３と図１４を用いて、ＰＣＩｅホスト装置９００にレガシースレーブ装置１２０が接続されたときの動作について、これまでの実施の形態と異なる部分を中心に説明する。

電源起動時、ＰＣＩｅホスト装置９００は、第１電源供給部９０１からホスト装置Ｉ／Ｆ部９０５、およびＶＤＤ１ライン１３１０を介して、レガシースレーブ装置１２０に３．３Ｖ電源を供給する。レガシースレーブ装置１２０に供給された３．３Ｖ電源は、レガシー半導体チップ１２１、バックエンドモジュール１２６、およびＳＷ１２３を介してスレーブ装置Ｉ／Ｆ部１２４に供給される。

またＰＣＩｅホスト装置９００は、第２電源供給部９０２からＰＣＩｅ半導体チップ９０３、およびＰＣＩｅレギュレータ９０４に１．８Ｖ電源を供給する。

ＰＣＩｅホスト装置９００は、ＤＡＴ２ライン１３１６ｃすなわちＣＬＫＲＥＱ＃ライン１３１５ａを、図示していないＰＣＩｅホスト装置９００内のプルアップ抵抗でＶＤＤ１ライン１３１０と同レベルの３．３Ｖにプルアップした上で、Ｈｉ−Ｚ状態とする。これにより、ＤＡＴ２ライン１３１６ｃはＶＤＤ１起動後ハイレベルに遷移する。また、ＰＣＩｅホスト装置９００は、ＤＡＴ０ライン１３１６ａ、ＤＡＴ１ライン１３１６ｂ、ＤＡＴ３ライン１３１６ｄ、ＣＭＤライン１３１７を図示していないＰＣＩｅホスト装置９００内のプルアップ抵抗で３．３Ｖにプルアップした上で、ローレベルにドライブする。これにより、これらの信号はローレベルとなる。

さらに、ＰＣＩｅホスト装置９００は、ＣＬＫライン１３１８をローレベルにドライブする。

続いて図１４を用いて、電源投入後のＰＣＩｅホスト装置９００およびレガシースレーブ装置１２０の具体的な動作について説明する。

図１４において、ＰＣＩｅホスト装置９００は、ＶＤＤ１ライン１３１０を介して３．３Ｖ電源をレガシースレーブ装置１２０に供給する。そして、ＰＣＩｅホスト装置９００からの電源出力がともにＶＤＤ１＝３．３Ｖに安定してから１ｍｓ以上経過した後、ＰＣＩｅホスト装置９００は、ＣＬＫライン１３１８を３．３Ｖのハイレベルにドライブする（１４０１）。その後、ＰＣＩｅホスト装置９００は、例えば１５μｓ後にＣＬＫライン１３１８を再びローレベルにドライブする（１４０２）。

一方、レガシースレーブ装置１２０内のスレーブ装置Ｉ／Ｆ部１２４は、起動後にＣＬＫライン１３１８がローレベルからハイレベルに遷移（１４０１）し、その後にハイレベルからローレベルに遷移（１４０２）することを検知することができないため、タイミング１４０２から１ｍｓ以内にＤＡＴ２ライン１３１６ｃをローレベルにドライブすることができない。

ＰＣＩｅホスト装置９００は、タイミング１４０２から１ｍｓ以上経過してもＤＡＴ２ライン１３１６ｃがローレベルでないことを検知（１４０３）すると、接続されたスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応していないと判別する。このとき、レガシーＩ／Ｆでの初期化を試みるため、ＰＣＩｅホスト装置９００は、ＤＡＴ０ライン１３１６ａ、ＤＡＴ１ライン１３１６ｂ、ＤＡＴ３ライン１３１６ｄ、およびＣＭＤライン１３１７のローレベルのドライブを停止する。このとき、プルアップ抵抗により、これらの信号線はハイレベルとなる（１４０４）。

その後、ＰＣＩｅホスト装置９００はＣＬＫライン１３１８を介してレガシーＩ／Ｆのクロックを供給し（１４０５）、ＣＭＤライン１３１７を介してリセットコマンド１４０６を送信する。その後の動作は、図２と同様である。
［４−３．効果］
本発明の実施の形態３によれば、レガシースレーブ装置１２０はＰＣＩｅ初期化の過程でＣＬＫライン１３１８がローレベルからハイレベルへ、そして再びハイレベルからローレベルへの遷移を検知することはなく、かつＤＡＴ２ライン１３１６ｃをハイレベルにドライブすることはない。

一方、ＰＣＩｅホスト装置９００は、ＤＡＴ２ライン１３１６ｃをモニタし、所定の時間までにローレベルになることを検知しないため、接続されているスレーブ装置はＰＣＩｅ Ｉ／Ｆに対応していないと判定し、ＰＣＩｅによる初期化を中止してレガシーＩ／Ｆによる初期化を試みる。

なお、本実施の形態におけるＰＣＩｅホスト装置９００は、接続されているスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応していないことを検知したとき、レガシーＩ／Ｆでの初期化を試みたが、これはスレーブ装置の一種であるＳＤカードは、必ずレガシーＩ／Ｆをサポートしていることからである。本実施の形態におけるＰＣＩｅホスト装置９００は、上記に限らず、他のＩ／Ｆによる初期化を実行したり、もしくは初期化を中止してもかまわない。

また実施の形態１および２のように、ホスト装置およびスレーブ装置が共にＰＣＩｅ Ｉ／Ｆに対応していても、端子同士の接触不良などの不具合により、図１０もしくは図１２に記載の動作が実現できない場合がある。このときは、本実施の形態のように、ＰＣｉｅ Ｉ／Ｆでの初期化を停止し、レガシーＩ／Ｆによる初期化を実行してもよい。
［５．実施の形態４にかかるリムーバブルシステムの構成及び動作］
［５−１．構成］
図１５は、本発明のＰＣＩｅホスト装置９００に抜き差し可能なＬＶスレーブ装置４２０が接続されたリムーバブルシステムの構成について説明したブロック図である。

ＰＣＩｅホスト装置９００、およびＬＶスレーブ装置４２０の構成は、それぞれ図９、図４の各ブロック図で説明した構成と同様である。

ＰＣＩｅホスト装置９００と、ＬＶスレーブ装置４２０とは、機械的に接続される一方、ＬＶスレーブ装置４２０は、ＶＤＤ２ライン１５１１、Ｄ０ライン１５１３、Ｄ１ライン１５１４の端子を有していない。従ってＰＣＩｅホスト装置９００とＬＶスレーブ装置４２０との間は、ＶＤＤ１ライン１５１０、ＤＡＴ０ライン１５１６ａ、ＤＡＴ１ライン１５１６ｂ、ＤＡＴ２ライン１５１６ｃ、ＤＡＴ３ライン１５１６ｄ、ＣＭＤライン１５１７、およびＣＬＫライン１５１８により電気的に接続される。

図１６は本実施の形態において、ＰＣＩｅホスト装置９００及びＬＶスレーブ装置４２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。
［５−２．詳細動作］
以下、図１５と図１６を用いて、ＰＣＩｅホスト装置９００にＬＶスレーブ装置４２０が接続されたときの動作について、これまでの実施の形態と異なる部分を中心に説明する。

電源起動時、ＰＣＩｅホスト装置９００は、第１電源供給部９０１からホスト装置Ｉ／Ｆ部９０５、およびＶＤＤ１ライン１５１０を介して、ＬＶスレーブ装置４２０に３．３Ｖ電源を供給する。ＬＶスレーブ装置４２０に供給された３．３Ｖ電源は、ＬＶ半導体チップ４２１、バックエンドモジュール４２６、およびＳＷ４２３を介してスレーブ装置Ｉ／Ｆ部４２４に供給される。

またＰＣＩｅホスト装置９００は、第２電源供給部９０２からＰＣＩｅ半導体チップ９０３、およびＰＣＩｅレギュレータ９０４に１．８Ｖ電源を供給する。

ＰＣＩｅホスト装置９００は、ＤＡＴ２ライン１５１６ｃすなわちＣＬＫＲＥＱ＃ライン１５１５ａを、図示していないＰＣＩｅホスト装置９００内のプルアップ抵抗でＶＤＤ１ライン１５１０と同レベルの３．３Ｖにプルアップした上で、Ｈｉ−Ｚ状態とする。これにより、ＤＡＴ２ライン１５１６ｃはＶＤＤ１起動後ハイレベルに遷移する。また、ＰＣＩｅホスト装置９００は、ＤＡＴ０ライン１５１６ａ、ＤＡＴ１ライン１５１６ｂ、ＤＡＴ３ライン１５１６ｄ、ＣＭＤライン１５１７を図示していないＰＣＩｅホスト装置９００内のプルアップ抵抗で３．３Ｖにプルアップした上で、ローレベルにドライブする。これにより、これらの信号はローレベルとなる。

さらに、ＰＣＩｅホスト装置９００は、ＣＬＫライン１５１８をローレベルにドライブする。

続いて図１６を用いて、電源投入後のＰＣＩｅホスト装置９００およびＬＶスレーブ装置４２０の具体的な動作について説明する。

図１６において、ＰＣＩｅホスト装置９００は、ＶＤＤ１ライン１５１０を介して３．３Ｖ電源をＬＶスレーブ装置４２０に供給する。そして、ＰＣＩｅホスト装置９００からの電源出力がともにＶＤＤ１＝３．３Ｖに安定してから１ｍｓ以上経過した後、ＰＣＩｅホスト装置９００は、ＣＬＫライン１５１８を３．３Ｖのハイレベルにドライブする（１６０１）。その後、ＰＣＩｅホスト装置９００は、例えば１５μｓ後にＣＬＫライン１５１８を再びローレベルにドライブする（１６０２）。

ＬＶスレーブ装置４２０内のスレーブ装置Ｉ／Ｆ部４２４は、起動後にＣＬＫライン１５１８がローレベルからハイレベルに遷移（１６０１）し、その後にハイレベルからローレベルに遷移（１６０２）すること、かつタイミング１６０１および１６０２においてＤＡＴ２ライン１５１６ｃがともにローレベル、およびタイミング１６０１および１６０２でＣＭＤライン１５１７がともにローレベルとなっていれば、ＤＡＴ２ライン１５１６ｃをハイレベルにドライブする。しかしながら本実施の形態では、タイミング１６０１および１６０２ではＤＡＴ２ライン１５１６ｃはハイレベルとなっているため、ＬＶスレーブ装置４２０はＤＡＴ２ライン１５１６ｃに対し何も操作を実行しない。

一方ＰＣＩｅホスト装置９００は、タイミング１６０２から１ｍｓ以上経過してもＤＡＴ２ライン１５１６ｃがローレベルでないことを検知（１６０３）する。よって、接続されたスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応していないと判別する。本実施の形態では、ＰＣＩｅホスト装置９００はＬＶ Ｉ／Ｆに対応していないため、ＶＤＤ１、ＶＤＤ２の各電源の供給を停止する。このとき、３．３ＶでプルアップされていたＤＡＴ２ライン１５１６ｃはローレベルに遷移する（１６０４）。これにより、ＰＣＩｅ Ｉ／Ｆでの初期化は中止される。
［５−３．効果］
本発明の実施の形態４によれば、ＬＶスレーブ装置４２０はＰＣＩｅ初期化の過程でＣＬＫライン１５１８がローレベルからハイレベルへ、そして再びハイレベルからローレベルへの遷移を検知するが、ＤＡＴ２ライン１５１６ｃがローレベルではないことから、ＤＡＴ２ライン１５１６ｃに対して何も操作を行わない。

一方、ＰＣＩｅホスト装置９００は、ＤＡＴ２ライン１５１６ｃをモニタし、所定の時間までにローレベルになることを検知できないので、接続されているスレーブ装置はＰＣＩｅ Ｉ／Ｆに対応していないと判定し、ＰＣＩｅによる初期化を中止する。
［６．実施の形態５にかかるリムーバブルシステムの構成及び動作］
［６−１．構成］
図１７は、本発明のＰＣＩｅホスト装置９００に抜き差し可能なＵＨＳ−ＩＩスレーブ装置６２０が接続されたリムーバブルシステムの構成について説明したブロック図である。

ＰＣＩｅホスト装置９００、およびＵＨＳ−ＩＩスレーブ装置６２０の構成は、それぞれ図９、図６の各ブロック図で説明した構成と同様である。

ＰＣＩｅホスト装置９００と、ＵＨＳ−ＩＩスレーブ装置６２０とは、機械的に接続される一方、ＵＨＳ−ＩＩスレーブ装置６２０は、ＶＤＤ２ライン１７１１、Ｄ０ライン１７１３、Ｄ１ライン１７１４の端子を有している。従ってＰＣＩｅホスト装置９００とＵＨＳ−ＩＩスレーブ装置６２０との間は、上記に加え、ＶＤＤ１ライン１７１０、ＤＡＴ０ライン１７１６ａ、ＤＡＴ１ライン１７１６ｂ、ＤＡＴ２ライン１７１６ｃ、ＤＡＴ３ライン１７１６ｄ、ＣＭＤライン１７１７、およびＣＬＫライン１７１８により電気的に接続される。

図１８は本実施の形態において、ＰＣＩｅホスト装置９００及びＵＨＳ−ＩＩスレーブ装置６２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。
［６−２．詳細動作］
以下、図１７と図１８を用いて、ＰＣＩｅホスト装置９００にＵＨＳ−ＩＩスレーブ装置６２０が接続されたときの動作について、これまでの実施の形態と異なる部分を中心に説明する。

電源起動時、ＰＣＩｅホスト装置９００は、第１電源供給部９０１からＶＤＤ１ライン１７１０を介してレギュレータ６０７およびＳＷ６０８に３．３Ｖ電源を供給する。また、ＰＣＩｅホスト装置９００は，第２電源供給部９０２からＶＤＤ２ライン１７１１を介してＰＣＩｅ半導体チップ９０３及びＰＣＩｅレギュレータ９０４に１．８Ｖ電源を供給する。

ＰＣＩｅホスト装置９００は、ＤＡＴ２ライン１７１６ｃすなわちＣＬＫＲＥＱ＃ライン１７１５ａを、図示していないＰＣＩｅホスト装置９００内のプルアップ抵抗でＶＤＤ１ライン１７１０と同レベルの３．３Ｖにプルアップした上で、Ｈｉ−Ｚ状態とする。これにより、ＤＡＴ２ライン１７１６ｃはＶＤＤ１起動後ハイレベルに遷移する。また、ＰＣＩｅホスト装置９００は、ＤＡＴ０ライン１７１６ａ、ＤＡＴ１ライン１７１６ｂ、ＤＡＴ３ライン１７１６ｄ、ＣＭＤライン１７１８を図示していないＰＣＩｅホスト装置９００内のプルアップ抵抗で３．３Ｖにプルアップした上で、ローレベルにドライブする。これにより、これらの信号はローレベルとなる。

さらに、ＰＣＩｅホスト装置９００は、ＣＬＫライン１７１８をローレベルにドライブする。

続いて図１８を用いて、電源投入後のＰＣＩｅホスト装置９００およびＵＨＳ−ＩＩスレーブ装置６２０の具体的な動作について説明する。

図１８において、ＰＣＩｅホスト装置９００は、ＶＤＤ１ライン１７１０を介して３．３Ｖ電源を、ＶＤＤ２ライン１７１１を介して１．８Ｖ電源をＵＨＳ−ＩＩスレーブ装置６２０に供給する。そして、ＰＣＩｅホスト装置９００からの電源出力がともにＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖに安定してから１ｍｓ以上経過した後、ＰＣＩｅホスト装置９００は、ＣＬＫライン１７１８を３．３Ｖのハイレベルにドライブする（１８０１）。その後、ＰＣＩｅホスト装置９００は、例えば１５μｓ後にＣＬＫライン１７１８を再びローレベルにドライブする（１８０２）。

一方、ＵＨＳ−ＩＩスレーブ装置６２０内のスレーブ装置Ｉ／Ｆ部６２３は、起動後にＣＬＫライン１７１８がローレベルからハイレベルに遷移（１８０１）し、その後にハイレベルからローレベルに遷移（１８０２）することを検知することができないため、タイミング１８０２から１ｍｓ以内にＤＡＴ２ライン１７１６ｃをローレベルにドライブすることができない。

ＰＣＩｅホスト装置９００は、タイミング１８０２から１ｍｓ以上経過してもＤＡＴ２ライン１７１６ｃがローレベルでないことを検知（１８０３）すると、接続されたスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応していないと判別する。

本実施の形態では、ＰＣＩｅホスト装置９００はＵＨＳ−ＩＩ Ｉ／Ｆに対応していないため、ＶＤＤ１、ＶＤＤ２の各電源の供給を停止する。このとき、３．３ＶでプルアップされていたＤＡＴ２ライン１７１６ｃはローレベルに遷移する（１８０４）。これにより、ＰＣＩｅ Ｉ／Ｆでの初期化は中止される。
［６−３．効果］
本発明の実施の形態５によれば、ＵＨＳ−ＩＩスレーブ装置６２０はＰＣＩｅ初期化の過程でＣＬＫライン１７１８がローレベルからハイレベルへ、そして再びハイレベルからローレベルへの遷移を検知することはなく、かつＤＡＴ２ライン１７１６ｃをハイレベルにドライブすることはない。

一方、ＰＣＩｅホスト装置９００は、ＤＡＴ２ライン１７１６ｃをモニタし、所定の時間までにローレベルになることを検知しないため、接続されているスレーブ装置はＰＣＩｅ Ｉ／Ｆに対応していないと判定し、ＰＣＩｅによる初期化を中止してレガシーＩ／Ｆによる初期化を試みる。
［７．実施の形態６にかかるリムーバブルシステムの構成及び動作］
［７−１．構成］
図１９は、レガシーホスト装置１００に抜き差し可能な本発明のＰＣＩｅスレーブ装置９２０が接続されたリムーバブルシステムの構成について説明したブロック図である。レガシーホスト装置１００、およびＰＣＩｅスレーブ装置９２０の構成は、それぞれ図１、図９の各ブロック図で説明した構成と同様である。

レガシーホスト装置１００と、ＰＣＩｅスレーブ装置９２０とは、機械的に接続される。
一方、レガシーホスト装置１００は、ＶＤＤ２ライン、Ｄ０ライン、Ｄ１ラインの端子を有していない。従ってレガシーホスト装置１００とＰＣＩｅスレーブ装置９２０との間は、ＶＤＤ１ライン１９１０、ＤＡＴ０ライン１９１３ａ、ＤＡＴ１ライン１９１３ｂ、ＤＡＴ２ライン１９１３ｃ、ＤＡＴ３ライン１９１３ｄ、ＣＭＤライン１９１２、およびＣＬＫライン１９１１により電気的に接続される。

図２０は、レガシーホスト装置１００及びＰＣＩｅスレーブ装置９２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。
［７−２．詳細動作］
以下図１９と図２０を用いて、レガシーホスト装置１００にＰＣＩｅスレーブ装置９２０が接続されたときの動作について説明する。

前述したように、レガシーホスト装置１００は、スレーブ装置が装着されていない状態で各信号線がフローティング状態になることを回避するため、ＣＭＤライン１９１２、及びすべてのＤＡＴライン１９１３を、図示していないプルアップ抵抗で、所定の電圧（通常３．３Ｖ）にプルアップした上で、ＣＭＤライン１９１２、及びＤＡＴライン１９１３の各端子をＨｉ−Ｚ状態にする。これにより、上記信号線は電源起動後、ハイレベルに遷移する（２００１）。またレガシーホスト装置１００は、電源起動時、ＣＬＫライン１９１１をローレベルにドライブする。

電源起動後、ホスト装置Ｉ／Ｆ部１０５は、ＳＷ１０４を介して電源供給部１０１から供給される３．３Ｖ電源により、３．３Ｖ信号のシングルエンド方式のクロックを生成する。そして、電源供給部１０１からの電源出力が３．３Ｖに安定してから１ｍｓ以上経過した後、ホスト装置Ｉ／Ｆ部１０５はＣＬＫライン１９１１を介してクロックをスレーブ装置Ｉ／Ｆ部９２３に供給する。

このとき、ＰＣＩｅスレーブ装置９２０は、ＣＬＫライン１９１１がローレベルからハイレベルに遷移（２００２）し、その後ハイレベルからローレベルに遷移（２００３）することを検知する。しかしながら、タイミング２００２およびタイミング２００３において、ＣＭＤライン１９１２はともにハイレベルであるため、ＰＣＩｅスレーブ装置９２０はＰＣＩｅ Ｉ／Ｆによる初期化であると判定せず、ＰＣＩｅスレーブ装置９２０は、ＤＡＴ２ライン１９１３ｃをローレベルにドライブすることはない（２００４）。

レガシーホスト装置１００は、ＤＡＴ２ライン１９１３ｃの変化に関わらず、クロックを供給して所定の時間経過後、リセットコマンド１９０３、Ｉ／Ｆ条件チェックコマンド２００６ａを発行してレガシーＩ／Ｆでの初期化を継続する。ここでは、ＰＣＩｅスレーブ装置９２０はレガシーＩ／Ｆにも対応しているので、Ｉ／Ｆ制御部９２４は、Ｉ／Ｆ条件チェックコマンド２００６ａの内容を確認した上で、対応するレスポンス２００６ｂを生成し、ＣＭＤライン１９１２を介してレガシーホスト装置１００に返送する。この過程の後、レガシーホスト装置１００およびＰＣＩｅスレーブ装置９２０との間で、レガシーインターフェイスでの初期化、及びデータ２００７のやり取りが実施される。
［７−３．効果］
本発明の実施の形態６によれば、レガシーホスト装置１００にＰＣＩｅスレーブ装置９２０が接続されたとき、ＰＣＩｅスレーブ装置９２０は、レガシーホスト装置１００からＣＬＫライン１９１１を介してクロックを受信したとき、「ＣＬＫライン１９１１がローレベルからハイレベルに遷移し、その後ハイレベルからローレベルに遷移する」ことを検出する。しかしながら、上記ＣＬＫライン１９１１の遷移を検知したとき、ＣＭＤラインは１９１２はともにハイレベルであるため、ＰＣＩｅスレーブ装置９２０はＰＣＩｅ Ｉ／Ｆによる初期化ではないと判定する。そして、レガシーホスト装置１００が意図した通り、レガシーＩ／Ｆによる初期化が開始される。

なお、本実施の形態では、ＰＣＩｅスレーブ装置９２０がレガシーＩ／Ｆもサポートしていると仮定して説明したが、サポートしていない場合でも同様に成立する。

図２１のように、レガシーＩ／ＦをサポートしていないＰＣＩｅスレーブ装置９２０は、Ｉ／Ｆ条件チェックコマンド２００６ａの内容を確認したとき、対応するレスポンス２００６ｂを送信しない。レガシーホスト装置１００は、Ｉ／Ｆ条件チェックコマンド２００６ａ送信後、所定の時間経過してもレスポンス２００６ｂを受信できなかったとき、スレーブ装置がレガシーＩ／Ｆをサポートしていないと判断し、以降の処理を中止する。
［８．実施の形態７にかかるリムーバブルシステムの構成及び動作］
［８−１．構成］
図２２は、ＬＶホスト装置４００に抜き差し可能な本発明のＰＣＩｅスレーブ装置９２０が接続されたリムーバブルシステムの構成について説明したブロック図である。ＬＶホスト装置４００、およびＰＣＩｅスレーブ装置９２０の構成は、それぞれ図４、図９の各ブロック図で説明した構成と同様である。

ＬＶホスト装置４００と、ＰＣＩｅスレーブ装置９２０とは、機械的に接続される。
一方、ＬＶホスト装置４００は、ＶＤＤ２ライン、Ｄ０ライン、Ｄ１ラインの端子を有していない。従ってＬＶホスト装置４００とＰＣＩｅスレーブ装置９２０との間は、ＶＤＤ１ライン２２１０、ＤＡＴ０ライン２２１３ａ、ＤＡＴ１ライン２２１３ｂ、ＤＡＴ２ライン２２１３ｃ、ＤＡＴ３ライン２２１３ｄ、ＣＭＤライン２２１２、およびＣＬＫライン２２１１により電気的に接続される。

図２３は、ＬＶホスト装置４００及びＰＣＩｅスレーブ装置９２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。
［８−２．詳細動作］
以下図２２と図２３を用いて、ＬＶホスト装置４００にＰＣＩｅスレーブ装置９２０が接続されたときの動作について説明する。

前述したように、ＬＶホスト装置４００は、ＤＡＴ２ライン２２１３ｃを図示していないＬＶホスト装置４００内のプルダウン抵抗で０Ｖにプルダウンした上で、Ｈｉ−Ｚ状態とする。これにより、ＤＡＴ２ライン２２１３ｃはローレベルに遷移する。

またＬＶホスト装置４００は、ＤＡＴ０ライン２２１３ａ、ＤＡＴ１ライン２２１３ｂ、ＤＡＴ３ライン２２１３ｄ、ＣＭＤライン２２１２を図示していないＬＶホスト装置４００内のプルアップ抵抗で所定の電圧にプルアップした上で、ローレベルにドライブする。これにより、これらの信号はローレベルとなる。なおプルアップされる信号の電圧は、ＬＶ半導体チップ４０２の入力信号耐圧の上限を超えてはならない。ここでは、ＬＶホスト装置４００によりこれらの信号が１．８Ｖにプルアップされるものとする。

ＬＶホスト装置４００は、ＶＤＤ１ライン２２１０を介して３．３Ｖ電源をＰＣＩｅスレーブ装置９２０に供給する。そして、ＬＶホスト装置４００からの電源出力ＶＤＤ１が３．３Ｖに安定してから１ｍｓ以上経過した後、ＬＶホスト装置４００はＣＬＫライン２２１１を１．８Ｖのハイレベルにドライブする（２３０１）。

その後ＬＶホスト装置４００は、短時間（例えば１５μｓ）の後にＣＬＫライン２２１１を再びローレベルにドライブする（２３０２）。

このとき、ＰＣＩｅスレーブ装置９２０は、ＣＬＫライン２２１１がローレベルからハイレベルに遷移（２３０１）し、その後ハイレベルからローレベルに遷移（２３０２）することを検知する。しかしながら、タイミング２３０１およびタイミング２３０２において、ＣＭＤライン２２１２はともにローレベルであるため、ＰＣＩｅスレーブ装置９２０はＰＣＩｅ Ｉ／Ｆによる初期化であると判定せず、ＰＣＩｅスレーブ装置９２０は、ＤＡＴ２ライン２２１３ｃをローレベルにドライブすることはない（２３０３）。

ＬＶホスト装置４００は、タイミング２３０２から１ｍｓ以内にＤＡＴ２ライン２２１３ｃがハイレベルに遷移しないため、接続されたスレーブ装置はＰＣＩｅ Ｉ／Ｆに対応していないと判定し、ＶＤＤ１ライン２２１０を介した電源供給を停止し（２３０４）、初期化を中断する。
［８−３．効果］
本発明の実施の形態７によれば、ＬＶホスト装置４００にＰＣＩｅスレーブ装置９２０が接続されたとき、ＰＣＩｅスレーブ装置９２０は、ＬＶホスト装置４００からＣＬＫライン２２１１を介してクロックを受信したとき、「ＣＬＫライン２２１１がローレベルからハイレベルに遷移し、その後ハイレベルからローレベルに遷移する」ことを検出する。しかしながら、上記ＣＬＫライン２２１１の遷移を検知したとき、ＣＭＤラインは２２１２はともにローレベルであるため、ＰＣＩｅスレーブ装置９２０はＰＣＩｅ Ｉ／Ｆによる初期化ではないと判定する。
［９．実施の形態８にかかるリムーバブルシステムの構成及び動作］
［９−１．構成］
図２４は、ＵＨＳ−ＩＩホスト装置６００に抜き差し可能な本発明のＰＣＩｅスレーブ装置９２０が接続されたリムーバブルシステムの構成について説明したブロック図である。

ＵＨＳ−ＩＩホスト装置６００、およびＰＣＩｅスレーブ装置９２０の構成は、それぞれ図６、図９の各ブロック図で説明した構成と同様である。

ＵＨＳ−ＩＩホスト装置６００と、ＰＣＩｅスレーブ装置９２０とは、機械的に接続される。また、ＵＨＳ−ＩＩホスト装置６００とＰＣＩｅスレーブ装置９２０との間は、ＶＤＤ１ライン２４１０、ＶＤＤ２ライン２４１１、ＲＣＬＫライン２４１２（ＤＡＴ０ライン２４１６ａ、ＤＡＴ１ライン２４１６ｂより構成）、Ｄ０ライン２４１３、Ｄ１ライン２４１４、ＤＡＴ２ライン２４１６ｃ、ＤＡＴ３ライン２４１６ｄ、ＣＭＤライン２４１７、およびＣＬＫライン２４１８により電気的に接続される。

図２５は本実施の形態において、ＵＨＳ−ＩＩホスト装置６００及びＵＰＣＩｅスレーブ装置９２０より構成されるリムーバブルシステムにおける、電源起動後の動作について説明した図である。
［９−２．詳細動作］
以下、図２４と図２５を用いて、ＵＨＳ−ＩＩホスト装置６００にＰＣＩｅスレーブ装置９２０が接続されたときの動作について説明する。

電源起動時、ＵＨＳ−ＩＩホスト装置６００、第１電源供給部６０１からＶＤＤ１ライン２４１０を介してレギュレータ６０７およびＳＷ６０８に３．３Ｖ電源を供給する。また、ＵＨＳ−ＩＩホスト装置６００は，第２電源供給部６０２からＶＤＤ２ライン２４１１を介してＵＨＳ−ＩＩ半導体チップ６０３及びＵＨＳ−ＩＩレギュレータ６０４に１．８Ｖ電源を供給する。

ＵＨＳ−ＩＩホスト装置６００のＤＡＴ２ライン２４１６ｃ、ＤＡＴ３ライン２４１６ｄ、ＣＭＤライン２４１７の３本の信号線の状態は定義されていない。すなわち、
（１）Ｈｉ−Ｚ状態で、プルアップ抵抗により結果的にハイレベルになっている
（２）Ｈｉ−Ｚ状態で、プルダウン抵抗により結果的にローレベルになっている
（３）ＵＨＳ−ＩＩホスト装置６００によりローレベルにドライブされている
（４）ＵＨＳ−ＩＩホスト装置６００によりハイレベルにドライブされている
のいずれかである。

また、ＣＬＫライン２４１８については、プルアップ抵抗が存在しないため、ＵＨＳ−ＩＩホスト装置６００により通常ローレベルに固定ドライブされている。さらにＤＡＴ０ライン２４１６ａ、ＤＡＴ１ライン２４１６ｂはＲＣＬＫラインとして使用されるので、ＲＣＬＫを送信するまでは、ＵＨＳ−ＩＩホスト装置６００により通常ローレベルに固定ドライブされている。

続いて図２５を用いて、電源投入後のＵＨＳ−ＩＩホスト装置６００およびＰＣＩｅスレーブ装置９２０の具体的な動作について説明する。

図２５において、ＵＨＳ−ＩＩホスト装置６００は、ＶＤＤ１ライン２４１０を介して３．３Ｖ電源を、ＶＤＤ２ライン２４１１を介して１．８Ｖ電源をＰＣＩｅスレーブ装置９２０に供給する。そして、ＵＨＳ−ＩＩホスト装置６００からの電源出力がともにＶＤＤ１＝３．３Ｖ、ＶＤＤ２＝１．８Ｖに安定してから１ｍｓ以上経過した後、ＵＨＳ−ＩＩホスト装置６００は、ＲＣＬＫライン２４１２を介してＰＣＩｅスレーブ装置９２０にリファレンスクロックを供給する（２５０１）。続いてＵＨＳ−ＩＩホスト装置６００は、Ｄ０ラインを介してＳＴＢ．Ｌシンボル２５０２ａをＰＣＩｅスレーブ装置９２０に供給する。

しかるに、ＰＣＩｅスレーブ装置９２０はＤ０ライン２４１３を介してＳＴＢ．Ｌシンボル２５０２ａを受信しても、Ｄ１ライン２４１４を介してＳＴＢ．Ｌシンボル２５０２ｂを送信しない。

ＵＨＳ−ＩＩホスト装置６００は、Ｄ０ライン２４１３を介してＳＴＢ．Ｌシンボル２５０２ａを送信してから２００μｓ以内にＤ０ライン２４１３上でＳＴＢ．Ｌシンボル２５０２ｂを受信できなければ、接続されているスレーブ装置はＵＨＳ−ＩＩ Ｉ／Ｆをサポートしていないと判断する。これにより、ＵＨＳ−ＩＩホスト装置６００はＶＤＤ１ライン２４１０を介した３．３Ｖ電源、ＶＤＤ２ライン２４１１を介した１．８Ｖ電源、およびＲＣＬＫライン２４１２を介したリファレンスクロックの供給を停止し（２５０３）、初期化を中止する。
［９−３．効果］
本発明の実施の形態８によれば、ＰＣＩｅスレーブ装置９２０は、Ｄ０ライン２４１３を介して受信するＳＴＢ．Ｌシンボル２５０２ａに対し、Ｄ１ライン２４１４を介してＳＴＢ．Ｌシンボル２５０２ｂを送信しないため、ＵＨＳ−ＩＩホスト装置６００は接続されたスレーブ装置がＰＣＩｅ Ｉ／Ｆに対応していないと判定し、初期化を中止することができる。

なお、ＵＨＳ−ＩＩホスト装置６００がＲＣＬＫライン２４１２を介して送信するリファレンスクロックは差動の０．４Ｖであるが、ＰＣＩｅスレーブ装置９２０は受信したリファレンスクロックをＰＣＩｅ Ｉ／ＦにＲＥＦＣＬＫともみなす可能性があるが、ＵＨＳ−ＩＩホスト装置６００は、Ｄ１ライン２４１４を介してＳＴＢ．Ｌシンボル２５０２ｂを受信しない限りＵＨＳ−ＩＩ Ｉ／Ｆの初期化を行わないため、問題は発生しない。

またＵＨＳ−ＩＩホスト装置６００の誤認識を回避するため、ＰＣＩｅスレーブ装置は９２０は、Ｄ０ライン２４１３を介してＳＴＢ．Ｌシンボル２５０２ａを受信しても、Ｄ１ライン２４１４を介してＳＴＢ．Ｌシンボル２５０２ｂを送信しないようにする必要がある。
［１０．補記］
本発明のＰＣＩｅで使用するＶＤＤ２ライン、Ｄ０ライン、Ｄ１ラインは、ＵＨＳ−ＩＩ Ｉ／Ｆにおける信号端子と共用とすることで、ホスト装置及びスレーブ装置の端子数増加が不要になるという効果があるが、ＰＣＩｅ Ｉ／Ｆの信号端子とＵＨＳ−ＩＩ Ｉ／Ｆとを別個にすることも可能である。

また、本発明の実施の形態のシーケンスにおける時間は一例であり、実装可能な範囲であれば他の数値でも構わない。

また、本発明のＰＣＩｅスレーブ装置は、レガシーホスト装置でも動作できるよう、レガシーＩ／Ｆも具備することが好ましい。

本開示は、ＳＤカードをはじめとするスレーブ装置と対応ホスト装置、及び前記ホスト装置及びスレーブ装置からなるリムーバブルシステムに適用することができる。

１００ レガシーホスト装置
１０１ 電源供給部
１０２ レガシーＩ／Ｆ半導体チップ
１０３ レギュレータ
１０４ ＳＷ
１０５ ホスト装置Ｉ／Ｆ部
１０６ Ｉ／Ｆ制御部
１１０ ＶＤＤ１ライン
１１１ ＣＬＫライン
１１２ ＣＭＤライン
１１３ ＤＡＴライン
１１３ａ ＤＡＴ０ライン
１１３ｂ ＤＡＴ１ライン
１１３ｃ ＤＡＴ２ライン
１１３ｄ ＤＡＴ３ライン
１２０ レガシースレーブ装置
１２１ レガシーＩ／Ｆ半導体チップ
１２２ レギュレータ
１２３ ＳＷ
１２４ スレーブ装置Ｉ／Ｆ部
１２５ Ｉ／Ｆ制御部
１２６ バックエンドモジュール
２０２ リセットコマンド
２０３ａ Ｉ／Ｆ条件チェックコマンド
２０３ｂ レスポンス
２０４ａ 初期化コマンド
２０４ｂ レスポンス
２０５ａ Ｗｒｉｔｅコマンド
２０５ｂ レスポンス
２０５ｃ データ
３０１ａ 電圧切換コマンド
３０１ｂ レスポンス
４００ ＬＶホスト装置
４０１ 電源供給部
４０２ ＬＶ半導体チップ
４０３ レギュレータ
４０４ ホスト装置Ｉ／Ｆ部
４０５ Ｉ／Ｆ制御部
４１０ ＶＤＤ１ライン
４１１ ＣＬＫライン
４１２ ＣＭＤライン
４１３ ＤＡＴライン
４１３ａ ＤＡＴ０ライン
４１３ｂ ＤＡＴ１ライン
４１３ｃ ＤＡＴ２ライン
４１３ｄ ＤＡＴ３ライン
４２０ ＬＶスレーブ装置
４２１ ＬＶ半導体チップ
４２２ レギュレータ
４２３ ＳＷ
４２４ スレーブ装置Ｉ／Ｆ部
４２５ Ｉ／Ｆ制御部
４２６ バックエンドモジュール
５０３ 電源切り換え期間
５０８ リセットコマンド
５０９ａ Ｉ／Ｆ条件チェックコマンド
５０９ｂ レスポンス
５１０ データ
６００ ＵＨＳ−ＩＩホスト装置
６０１ 第１電源供給部
６０２ 第２電源供給部
６０３ ＵＨＳ−ＩＩ半導体チップ
６０４ ＵＨＳ−ＩＩレギュレータ
６０５ ホスト装置Ｉ／Ｆ部
６０６ Ｉ／Ｆ制御部
６０７ レギュレータ
６０８ ＳＷ
６１０ ＶＤＤ１ライン
６１１ ＶＤＤ２ライン
６１２ ＲＣＬＫライン
６１３ Ｄ０ライン
６１４ Ｄ１ライン
６１６ａ ＤＡＴ０ライン
６１６ｂ ＤＡＴ１ライン
６１６ｃ ＤＡＴ２ライン
６１６ｄ ＤＡＴ３ライン
６１７ ＣＭＤライン
６１８ ＣＬＫライン
６２０ ＵＨＳ−ＩＩスレーブ装置
６２１ ＵＨＳ−ＩＩ半導体チップ
６２２ ＵＨＳ−ＩＩレギュレータ
６２３ スレーブ装置Ｉ／Ｆ部
６２４ Ｉ／Ｆ制御部
６２５ レギュレータ
６２６ ＳＷ
６２７ バックエンドモジュール
７０１ａ ＳＴＢ．Ｌシンボル
７０１ｂ ＳＴＢ．Ｌシンボル
７０２ａ 初期化コマンド
７０２ｂ レスポンス
７０３ａ Ｗｒｉｔｅコマンド
７０３ｂ レスポンス
７０３ｃ データ
９００ ＰＣＩｅホスト装置
９０１ 第１電源供給部
９０２ 第２電源供給部
９０３ ＰＣＩｅ半導体チップ
９０４ ＰＣＩｅレギュレータ
９０５ ホスト装置Ｉ／Ｆ部
９０６ Ｉ／Ｆ制御部
９１０ ＶＤＤ１ライン
９１１ ＶＤＤ２ライン
９１２ ＲＥＦＣＬＫライン
９１３ Ｄ０ライン
９１４ Ｄ１ライン
９１５ａ ＣＬＫＲＥＱ＃ライン
９１５ｂ ＰＥＲＳＴ＃ライン
９１６ａ ＤＡＴ０ライン
９１６ｂ ＤＡＴ１ライン
９１６ｃ ＤＡＴ２ライン
９１６ｄ ＤＡＴ３ライン
９１７ ＣＭＤライン
９１８ ＣＬＫライン
９２０ ＰＣＩｅスレーブ装置
９２１ ＰＣＩｅ半導体チップ
９２２ ＰＣＩｅレギュレータ
９２３ スレーブ装置Ｉ／Ｆ部
９２４ Ｉ／Ｆ制御部
９２７ バックエンドモジュール
１００６ａ ＴＳ１
１００６ｂ ＴＳ１
１００７ａ ＴＳ２
１００７ｂ ＴＳ２
１１００ ＰＣＩｅホスト装置
１１０１ 電源供給部
１１０３ ＰＣＩｅ半導体チップ
１１０４ ＰＣＩｅレギュレータ
１１１０ ＶＤＤ１ライン
１１２０ ＰＣＩｅスレーブ装置
１１２１ ＰＣＩｅ半導体チップ
１１２２ ＰＣＩｅレギュレータ
１３１０ ＶＤＤ１ライン
１３１１ ＶＤＤ２ライン
１３１２ ＲＥＦＣＬＫライン
１３１３ Ｄ０ライン
１３１４ Ｄ１ライン
１３１５ａ ＣＬＫＲＥＱ＃ライン
１３１５ｂ ＰＥＲＳＴ＃ライン
１３１６ａ ＤＡＴ０ライン
１３１６ｂ ＤＡＴ１ライン
１３１６ｃ ＤＡＴ２ライン
１３１６ｄ ＤＡＴ３ライン
１３１７ ＣＭＤライン
１３１８ ＣＬＫライン
１４０６ リセットコマンド
１５１０ ＶＤＤ１ライン
１５１１ ＶＤＤ２ライン
１５１２ ＲＥＦＣＬＫライン
１５１３ Ｄ０ライン
１５１４ Ｄ１ライン
１５１５ａ ＣＬＫＲＥＱ＃ライン
１５１５ｂ ＰＥＲＳＴ＃ライン
１５１６ａ ＤＡＴ０ライン
１５１６ｂ ＤＡＴ１ライン
１５１６ｃ ＤＡＴ２ライン
１５１６ｄ ＤＡＴ３ライン
１５１７ ＣＭＤライン
１５１８ ＣＬＫライン
１７１０ ＶＤＤ１ライン
１７１１ ＶＤＤ２ライン
１７１２ ＲＥＦＣＬＫライン
１７１３ Ｄ０ライン
１７１４ Ｄ１ライン
１７１５ａ ＣＬＫＲＥＱ＃ライン
１７１５ｂ ＰＥＲＳＴ＃ライン
１７１６ａ ＤＡＴ０ライン
１７１６ｂ ＤＡＴ１ライン
１７１６ｃ ＤＡＴ２ライン
１７１６ｄ ＤＡＴ３ライン
１７１７ ＣＭＤライン
１７１８ ＣＬＫライン
１９１０ ＶＤＤ１ライン
１９１１ ＣＬＫライン
１９１２ ＣＭＤライン
１９１３ ＤＡＴライン
１９１３ａ ＤＡＴ０ライン
１９１３ｂ ＤＡＴ１ライン
１９１３ｃ ＤＡＴ２ライン
１９１３ｄ ＤＡＴ３ライン
２００５ リセットコマンド
２００６ａ Ｉ／Ｆ条件チェックコマンド
２００６ｂ レスポンス
２００７ データ
２２１０ ＶＤＤ１ライン
２２１１ ＣＬＫライン
２２１２ ＣＭＤライン
２２１３ａ ＤＡＴ０ライン
２２１３ｂ ＤＡＴ１ライン
２２１３ｃ ＤＡＴ２ライン
２２１３ｄ ＤＡＴ３ライン
２４１０ ＶＤＤ１ライン
２４１１ ＶＤＤ２ライン
２４１２ ＲＣＬＫライン
２４１３ Ｄ０ライン
２４１４ Ｄ１ライン
２４１６ａ ＤＡＴ０ライン
２４１６ｂ ＤＡＴ１ライン
２４１６ｃ ＤＡＴ２ライン
２４１６ｄ ＤＡＴ３ライン
２４１７ ＣＭＤライン
２４１８ ＤＡＴライン
２５０２ａ ＳＴＢ．Ｌシンボル
２５０２ｂ ＳＴＢ．Ｌシンボル

Claims (18)

1. 第１のインターフェイス、および少なくとも前記第１のインターフェイスとは異なる第２のインターフェイスでスレーブ装置と接続されうるホスト装置であって、
   前記スレーブ装置に電源を供給する電源供給部と、
   前記スレーブ装置に第１の信号線を介して信号を送信する第１送信部と、
   前記スレーブ装置から第２の信号線を介して信号を受信する受信部と、
   前記スレーブ装置に第３の信号線を介して信号を送信する第２送信部と、
   前記電源供給部より、電源を供給し、
   前記第１送信部より、前記第１の信号線を介して第１電圧レベルの信号、第２電圧レベルの信号を順に送信し、
   前記第２送信部より、前記第３の信号線を介して前記第２電圧レベルの信号を送信し、
   前記受信部にて、前記第２の信号線を介して前記第２電圧レベルの信号を受信したとき、前記第１のインターフェイスであると判定する、ホスト装置。
2. 前記受信部にて、前記第２の信号線を介して前記第２電圧レベルの信号を受信したとき、第４の信号を介してクロックを供給し、かつ前記第３の信号を前記第１電圧レベルの信号を送信する、請求項１に記載のホスト装置。
3. 少なくとも前記第２の信号線を、前記第１電圧レベルを持つ信号線と抵抗を介して接続することで、前記電源供給部から電源が供給されたとき、前記第２の信号線が前記第１電圧レベルとなる、請求項１に記載のホスト装置。
4. 前記受信部にて、前記第２の信号線を介して前記第２電圧レベルの信号を受信しなかったとき、前記第２のインターフェイスではないと判定する、請求項１に記載のホスト装置。
5. 前記ホスト装置において、前記電源供給部より電源を供給する前もしくは直後より、前記第２の信号線以外の信号線に対して、前記第２電圧レベルの信号を送信する、請求項１に記載のホスト装置。
6. 前記第１電圧レベルは３．３Ｖであり、前記第２電圧レベルは０Ｖである、請求項１乃至５に記載のホスト装置。
7. 前記第１電圧レベルは１．８Ｖであり、前記第２電圧レベルは０Ｖである、請求項１乃至５に記載のホスト装置。
8. 前記第１のインターフェイスはＰＣＩ Ｅｘｐｒｅｓｓである、請求項１乃至７に記載のホスト装置。
9. 第１のインターフェイス、および少なくとも前記第１のインターフェイスとは異なる第２のインターフェイスでホスト装置と接続されうるスレーブ装置であって、
   前記ホスト装置から電源を供給される電源被供給部と、
   前記ホスト装置から第１の信号を介して信号を受信する受信部と、
   前記ホスト装置から第２の信号を介して信号を受信し、かつ前記第２の信号を介して信号を送信する送受信部と、
   前記ホスト装置から第３の信号を介して信号を受信する第２受信部とを備え、
   前記電源被供給部にて、前記電源を供給され、
   前記受信部にて、前記第１の信号線を介して前記第１電圧レベルの信号、第２電圧レベルの信号を順に受信し、
   かつ前記送受信部で、前記第２の信号線を介して前記第１電圧レベルの信号を受信し、
   かつ前記第２受信部で、前記第３の信号線を介して前記第２電圧レベルの信号を受信したとき、
   前記送受信部より、前記第２の信号線を介して前記第２電圧レベルの信号を送信するスレーブ装置。
10. 前記電源被供給部にて電源を供給される前は、少なくとも前記第１の信号線を解放状態にする、請求項９に記載のスレーブ装置。
11. 前記第１電圧レベルは３．３Ｖであり、前記第２電圧レベルは０Ｖである、請求項９乃至１０に記載のスレーブ装置。
12. 前記第１電圧レベルは１．８Ｖであり、前記第２電圧レベルは０Ｖである、請求項９乃至１０に記載のスレーブ装置。
13. 前記第１のインターフェイスはＰＣＩ Ｅｘｐｒｅｓｓである、請求項９乃至１２に記載のホスト装置。
14. 第１のインターフェイス、および少なくとも前記第１のインターフェイスとは異なる第２のインターフェイスでスレーブ装置と接続される、ホスト装置及びスレーブ装置からなるリムーバブルシステムであって、
    前記ホスト装置は前記スレーブ装置に対して、電源を供給し、第１の信号線を介して第１電圧レベルの信号、第２電圧レベルの信号を順に送信し、かつ第２の信号線を前記第１電圧レベルとし、かつ前記第３の信号線を介して前記第２電圧レベルの信号を送信し、
    前記スレーブ装置は前記第１の信号線を介して第１電圧レベルの信号、第２電圧レベルの信号を順に受信し、かつ前記第２の信号線が前記第１電圧レベルの信号であると検知し、かつ前記第３の信号線が前記第２電圧レベルの信号を受信したとき、
    前記第２の信号線を介して前記第２電圧レベルの信号を送信し、
    前記ホスト装置は、前記第２の信号線を介して前記第２電圧レベルの信号を受信したとき、前記第１のインターフェイスであると判定する、リムーバブルシステム。
15. 前記ホスト装置において、前記電源供給部より電源を供給する前は、前記第２の信号線以外の信号線は、前記第２電圧レベルの信号を送信する、請求項１４に記載のリムーバブルシステム。
16. 前記第１電圧レベルは３．３Ｖであり、前記第２電圧レベルは０Ｖである、請求項１４乃至１５に記載のリムーバブルシステム。
17. 前記第１電圧レベルは１．８Ｖであり、前記第２電圧レベルは０Ｖである、請求項１４乃至１５に記載のリムーバブルシステム。
18. 前記第１のインターフェイスはＰＣＩ Ｅｘｐｒｅｓｓである、請求項１４乃至１７に記載のホスト装置。

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