KR101277810B1

KR101277810B1 - 반도체 메모리 카드

Info

Publication number: KR101277810B1
Application number: KR1020127001390A
Authority: KR
Inventors: 다까시 오까다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2009-07-23
Filing date: 2010-07-14
Publication date: 2013-06-21
Also published as: JP5198379B2; WO2011010680A1; EP2457198B1; JP2011028433A; US9047547B2; US20120117315A1; USRE48939E1; CN102473245A; TW201129930A; EP2457198A4; EP2457198A1; KR20120016680A; TWI457837B; CN102473245B

Abstract

한 실시 형태에 따르면, 반도체 메모리 카드는, 커넥터로의 삽입 방향 측의 단부에 일렬로 배열된 복수의 핀을 포함하고, 일부가 제1 모드 및 제2 모드에서 겸용되는 제1 핀 군 및, 차동 신호용의 핀 쌍을 적어도 2개 포함하는 복수의 핀을 포함하고, 상기 차동 신호용의 핀 쌍 각각의 양측에는 그라운드가 위치하도록 배치되고, 제2 모드에서만 사용되는 제2 핀 군을 포함한다. 제2 모드에서는, 제1 핀 군을 구성하는 각각의 핀들 중, 인접하는 임의의 2개의 핀이 차동 클럭 신호용의 핀 쌍으로 변경되고, 상기 제1 핀 군의 나머지 핀들의 기능은 정지된다.

Description

반도체 메모리 카드{SEMICONDUCTOR MEMORY CARD}

<관련 출원의 상호 참조>

본 출원은 2009년 7월 23일자로 일본 특허청에 출원된 일본 우선권인 특허 출원 JP 2009-172106호에 기초하고 그 이익을 주장하며, 그 전체 내용은 참조로서 본 명세서에 원용된다.

본 명세서에 설명된 실시 형태는 일반적으로 반도체 메모리 카드에 관한 것이다.

최근, 예를 들면 NAND 플래시 메모리 등의 반도체 메모리를 이용하는 메모리 카드가 연속 촬영 정지 화상 및 고해상도의 동화상의 기록용으로 이용되고 있다. 그래서, 이러한 용도에 있어서, 단시간에 많은 정보를 읽어내거나 기입하는 것, 즉 데이터 전송 속도의 고속화가 요청되어 있다.

종래의 SD™ 메모리 카드(이하, SD 메모리 카드라 기재함)에서는, 데이터 전송 속도가 20MB/sec 정도이다. 그래서, 통상적인 동작 모드(통상 모드)와는 달리, 통상 모드보다 고속으로 정보를 판독하고 기입할 수 있는 동작 모드(고속 모드)에서도, 통상적인 호스트 기기와의 호환성을 유지하면서 고속의 데이터 전송을 행할 수 있다.

동작 모드의 절환을 가능하게 하는 경우에 있어서, 모든 핀의 기능이 모드마다 변경되면, 반도체 메모리를 제어하는 컨트롤러의 부하가 증대하여, 데이터 전송 속도의 고속화를 방해한다. 이 때문에, 고속 모드용의 핀이 통상 모드용의 핀과 다르게 제공된다. 한편, MMC(Multi Media Card) 규격에 채용되어 있는 것 같은 2행 배치와 마찬가지로 고속 모드에서 이용되는 모든 신호에 대응하여 핀을 새로이 제공하면, 반도체 메모리가 실장되는 회로 기판의 배선 레이아웃 상의 제약이 증가하게 된다(특허문헌 1 참조).

특허문헌 1 : 일본특허출원 제2005-84935호 공보

일반적으로, 일 실시 형태에 따르면, 반도체 메모리 카드는, 기판의 한쪽 면에 실장된 반도체 메모리 및 상기 기판의 다른 쪽의 면에 실장되고 상기 반도체 메모리를 제어하는 컨트롤러를 포함하고, 제1 모드 및 상기 제1 모드보다 고속으로 데이터를 전송하는 제2 모드에서 동작가능하다. 반도체 메모리 카드는, 커넥터로의 삽입 방향 측의 단부에 일렬로 배열된 복수의 핀을 포함하고, 상기 제1 모드에서는 4개의 데이터 핀, 하나의 커맨드 핀, 하나의 전원 핀, 하나의 클럭 핀 및 2개의 그라운드 핀으로서 기능하고, 일부가 상기 제1 모드 및 상기 제2 모드에서 겸용되는 제1 핀 군(a first pin group), 차동 신호용의 핀 쌍을 적어도 2개 포함하는 복수의 핀을 포함하고, 상기 차동 신호용의 핀 쌍 각각의 양측에는 그라운드가 위치하도록 배치되고, 상기 제2 모드에서만 사용되는 제2 핀 군을 포함한다. 상기 제2 모드에서는, 상기 제1 핀 군을 구성하는 각각의 핀들 중, 상기 제1 모드에 있어서 상기 데이터 핀, 상기 커맨드 핀 및 상기 클럭 핀으로서 기능하는 핀들 중 인접하는 임의의 2핀이 차동 클럭 신호용의 핀 쌍으로 변경되어 상기 차동 클럭 신호용의 핀 쌍으로서 기능하고, 상기 제1 핀 군의 나머지 핀들의 기능은 정지된다.

본 실시 형태들에 따르면, 통상적인 호스트 기기와의 호환성을 유지하면서 데이터의 고속 전송을 행할 수 있고, 반도체 메모리가 실장되는 회로 기판의 배선 레이아웃에 대한 제약이 작은 반도체 메모리 카드를 제공할 수 있다는 효과를 얻을 수 있다.

도 1은, 제1 실시 형태에 따른 반도체 메모리 카드로서의 SD 메모리 카드의 구성을 나타내는 단면도.
도 2a 및 도 2b는 하부 케이스 측으로부터 보았을 때의 SD 메모리 카드의 외관을 나타내는 도면.
도 3은 회로 기판의 메모리 패키지 실장면의 솔더 레지스트 개구 패턴의 구성 예를 도시하는 도면.
도 4는 회로 기판의 이면의 평면도.
도 5는 회로 기판 위에 형성된 통상 모드용의 단자 패턴, 저항 소자 군 및 본딩 핑거(bonding finger)가 각각 배선에 의해 전기적으로 접속되어 있는 모습을 나타내는 도면.
도 6은 회로 기판 위에 형성된 고속 모드용의 단자 패턴, 저항 소자 군 및 본딩 핑거가 각각 배선에 의해 전기적으로 접속되어 있는 모습을 나타내는 도면.
도 7은 검출용의 노치가 제공되는 SD 메모리 카드의 일례를 도시하는 도면.
도 8a 및 도 8b는 검출용으로 확장된 핀을 포함하는 SD 메모리 카드의 일례를 도시하는 도면.
도 9는 고속 모드용으로 1개의 핀이 더 추가된 SD 메모리 카드의 일례를 도시하는 도면.
도 10a 및 도 10b는 제2 실시 형태에 따른 반도체 메모리 카드로서의 SD 메모리 카드의 외관을 나타내는 도면.
도 11은 제3 실시 형태에 따른 반도체 메모리 카드로서의 SD 메모리 카드의 외관을 나타내는 도면.
도 12a, 도 12b, 도 12c, 도 12d 및 도 12e는 하부 케이스에 설치된 박부(thin portion)의 형상의 일례를 도시하는 도면.
도 13은 고속 모드용의 핀이 통상 모드용의 핀과 상이한 방향으로 배열되어 있는 SD 메모리 카드의 일례를 도시하는 도면.

이하의 첨부 도면을 참조하여, 본 발명의 실시 형태에 따른 반도체 메모리 카드를 상세하게 설명한다. 본 발명은 이들 실시 형태에 한정되지 않는다.

[제1 실시 형태]

도 1은, 제1 실시 형태에 따른 반도체 메모리 카드로서의 SD 메모리 카드의 구성을 나타내는 단면도이다. 여기에서, 도 1의 지면에 있어서의 좌측 방향이 커넥터로의 삽입 방향이며, 좌측을 "앞"으로 정의한다. 마찬가지로, 도 1의 지면 우측 방향은 커넥터로부터 제거되는 방향이며, 이 우측을 "뒤"로 정의한다. 또한, 도 1의 지면의 윗 방향을 "위"로, 도 1의 지면의 아래 방향을 "아래"로 정의한다.

도 1에 도시한 바와 같이, SD 메모리 카드(100)의 외장은, 상부 케이스(1),및 이 상부 케이스(1)에 대하여 그 주위가 용착(adhere)되고 메모리 패키지 및 메모리 패키지를 제어하는 메모리 컨트롤러를 수납하는 하부 케이스(2)로 형성된다.

상부 케이스(1) 및 하부 케이스(2)에 의해 형성되는 SD 메모리 카드(100) 내에는, 예를 들면, NAND형 플래시 메모리 등의 불휘발성 반도체 메모리로 형성된 메모리 패키지(3A, 3B) 및 그것들을 제어하는 메모리 컨트롤러(12)가 회로 기판(7) 위에 실장된다. 회로 기판(7)의 상면(상부 케이스(1) 측)에 메모리 패키지(3A, 3B)가 실장되어 있고, 회로 기판(7)의 이면(하부 케이스(2) 측)이며 메모리 패키지(3A)의 바로 아래에, 메모리 패키지(3A, 3B)를 제어하는 메모리 컨트롤러(12)가 실장되어 있다. 그리고, 수지 포팅(resin potting)(4)이 메모리 컨트롤러(12)를 보호하도록 메모리 컨트롤러(12) 주위에 형성되어 있다. SD 메모리 카드(100)의 전방 하부에는, 도시되지 않은 외부 기기와 전기적으로 접속되어 메모리 패키지(3A, 3B)의 데이터를 통상 모드에서 입출력하기 위한 단자부(6a)가 형성되어 있다. 또한, 전후 방향의 중앙보다도 후단 측에 있는 하부에는, 메모리 패키지(3A, 3B)의 데이터를 고속 모드에서 입출력하기 위한 단자부(6b)가 형성되어 있다. 또한, SD 메모리 카드(100)의 전후 방향의 중앙부는, 호스트 기기에의 착탈 시에 휨 응력(bending stress), 비틀기 응력(torsional stress) 등이 작용하기 쉽고, 또한 메모리 패키지(3A, 3B)의 부재로 인해 구조적으로 약한 부분이므로, 이 부분을 피해서 후단에 단자부(6b)를 형성함으로써, 단자부(6b)를 설치하는 것에 의한 SD 메모리 카드(100)의 강성(stiffness)의 저하를 경감할 수 있다.

메모리 패키지(3A, 3B)의 데이터는, 메모리 컨트롤러(12) 및 단자부(6a, 6b)를 통해서 도시되지 않은 외부 기기(호스트 기기)와 교환된다. 회로 기판(7)의 이면 상에는, 메모리 컨트롤러(12)와 단자부(6a, 6b) 사이에 복수의 저항 소자(이하, 저항 소자(군)(5a, 5b)라 표기함))가 형성된다. 여기서 저항 소자(5a, 5b)의 저항값은, 예를 들면 수 [Ω] 내지 수십 [Ω]의 값을 갖는다. 또한, 저항 소자군(5b)도, 메모리 패키지(3A, 3B)의 부재로 인해 구조적으로 약한 SD 메모리 카드(100)의 전후 방향에서의 중앙부를 피하기 위해 후단 측에 배치되어 있다.

상부 케이스(1)는, SD 메모리 카드(100)의 사양 등을 인쇄한 라벨을 붙이기 위한 라벨 접착 홈(8) 및 도시되지 않은 외부 기기와의 착탈 시에 꽉 쥐어지는 홀드(9)를 포함한다.

도 2a는, 하부 케이스(2) 측으로부터 보았을 때의 SD 메모리 카드(100)의 외관을 나타내고 있다. 도 1에 도시된 단면도는 이 도면의 I-I 선의 단면이다. SD 메모리 카드(100)는, 통상 모드용으로서 1번 내지 9번 핀 및 고속 모드용으로서 10번 내지 17번 핀을 포함한다.

1번 내지 9번 핀의 위치, 형상 및 기능은, 통상적인 SD 메모리 카드에 포함되는 핀과 마찬가지이다. 즉, 1번 핀에는 DAT3(데이터), 2번 핀에는 CMD(커맨드), 3번 핀에는 GND(그라운드), 4번 핀에는 Vcc(전원), 5번 핀에는 CLK(클럭), 6번 핀에는 GND(그라운드), 7번 핀에는 DAT0(데이터), 8번 핀에는 DAT1(데이터), 9번 핀에는 DAT2(데이터)가 각각 할당되어 있다.

10번 내지 17번 핀은 고속 모드에서만 사용되는 핀이며, 10번 핀에는 GND(그라운드), 11번 핀에는 D0+(차동 데이터 +), 12번 핀에는 D0-(차동 데이터 -), 13번 핀에는 GND(그라운드), 14번 핀에는 D1+(차동 데이터 +), 15번 핀에는 D1-(차동 데이터 -), 16번 핀에는 GND(그라운드), 17번 핀에는 Vcc2(전원)가 각각 할당되어 있다. 즉, 차동 신호용으로서 인접하는 2쌍의 핀(11번 핀과 12번 핀의 쌍, 및 14번 핀과 15번 핀의 쌍)을 포함하고, 각 쌍의 핀이 GND에 의해 끼워지도록 배치된다. 차동 신호용의 핀 쌍은, 각각 1채널 분의 데이터 전송 기능을 갖추고 있어, SD 메모리 카드(100)는 고속 모드용으로서 총 2채널 분의 데이터 전송 기능을 갖는다. 또한, Vcc2가 할당된 17번 핀은 생략될 수 있고, 이 경우, 고속 모드용으로 10번 내지 16번의 7개의 핀이 배치된다. 또한, Vcc2가 할당된 17번 핀은 차동 신호용의 임의의 핀과 GND 사이에 배치될 수 있다.

10번 내지 17번 핀은 1번 내지 9번 핀보다 작게 형성되어 있어, 부하 용량을 감소시켜 고속 동작을 실현하는 것이 더 용이하게 된다. 10번 내지 17번 핀은 고속 모드에서만 사용되므로, 1번 내지 9번 핀에 비해 작게 만들어지더라도, 종래의 호스트 기기(통상적인 SD 카드와만 호환가능한 호스트 기기)와의 호환성은 잃지 않는다. 또한, 원하는 데이터 전송 속도를 실현할 수 있다면, 고속 모드용의 핀(10번 내지 17번 핀)은 통상 모드용의 핀(1번 내지 9번)과 동일한 크기를 갖도록 형성될 수도 있다.

도 2a에서는, 10번 내지 17번 핀의 (전후 방향에 직교하는) 폭 방향의 중앙들 간의 간격이, 1번 내지 8번 핀의 폭 방향의 중앙들 간의 간격과 동일한 구성을 예로서 나타냈지만, 도 2b에 도시한 바와 같이, 10번 내지 17번 핀의 폭 방향의 중앙들 간의 간격이 1번 내지 8번 핀의 중앙들 간의 간격과 상이할 수도 있다.

도 3은, 회로 기판(7)의 메모리 패키지(3A, 3B)의 실장면 상의 솔더 레지스트 개구 패턴의 구성 예를 도시하는 도면이다. 회로 기판(7)의 메모리 패키지 실장면은, 상부 케이스와 대향하는 쪽의 면이다. 도 3에 도시한 바와 같이, 회로 기판(7)의 메모리 패키지(3A, 3B)의 실장면에는, 메모리 패키지(3A, 3B)의 솔더 접속 단자의 각 위치에 맞춰서 솔더 레지스트 개구 패턴(20, 30)이 각각 형성되어 있다. 즉, 솔더 레지스트 개구 패턴(20, 30)에는, 메모리 패키지(3A, 3B)와 기판 회로(7)를 땜납 접속하여 이들을 전기적으로 접속하기 위한 실장 패드가 설치되어 있다.

또한, 회로 기판(7) 위에는, 퓨즈 소자(31) 및 캐패시터 소자(32)를 땜납 접속에 의해 전기적으로 접속하기 위한 실장 패드가 설치되어 있다.

도 4는 회로 기판(7)의 이면, 즉 하부 케이스(2) 측으로부터 보았을 때의 회로 기판(7)의 평면도를 나타낸다. 도 4에 도시한 바와 같이, 회로 기판(7) 이면 상에, 메모리 컨트롤러(12), 복수의 테스트 패드 군(40), 저항 소자 군(5a, 5b) 및 금 등으로 형성되는 단자 패턴(50 내지 58 및 60 내지 67)이 형성되어 있다. 상술한 바와 같이, 메모리 컨트롤러(12) 표면에 형성된 복수의 전극 패드로부터 본딩 핑거(13)를 향해, 교환될 데이터의 개수만큼 본딩 배선(11)이 형성되어 있다. 또한, 상술한 바와 같이, 메모리 컨트롤러(12), 본딩 핑거(13) 및 본딩 배선(11)을 보호하도록 수지 포팅(4)이 형성되어 있다.

또한, 도 4에 도시한 바와 같이, 단자 패턴(50 내지 58)은, 각각 도 1에서 설명한 단자부(6a)의 핀 배치에 대응하도록 형성되어 있다. 단자 패턴(50)은 DAT(데이터)2 핀(9번 핀), 단자 패턴(51)은 DAT3 핀(1번 핀), 단자 패턴(52)은 CMD(커맨드) 핀(2번 핀), 단자 패턴(53)은 GND 핀(3번 핀), 단자 패턴(54)은 Vcc 핀(4번 핀), 단자 패턴(55)은 CLK(클럭) 핀(5번 핀), 단자 패턴(56)은 GND 핀(6번 핀), 단자 패턴(57)은 DAT0 핀(7번 핀), 단자 패턴(58)은 DAT1 핀(8번 핀)에 각각 대응한다. 특별히 구별되지 않은 경우에는, 이것들을 단자 패턴 A로서 표기한다.

또한, 도 4에 도시한 바와 같이, 단자 패턴(60 내지 67)은, 각각 도 1에서 설명한 단자부(6b)의 핀 배치에 대응하도록 형성되어 있다. 단자 패턴(60)은 GND 핀(10번 핀), 단자 패턴(61)은 D0+ 핀(11번 핀), 단자 패턴(62)은 D0- 핀(12번 핀), 단자 패턴(63)은 GND 핀(13번 핀), 단자 패턴(64)은 D1+ 핀(14번 핀), 단자 패턴(65)은 D1- 핀(15번 핀), 단자 패턴(66)은 GND 핀(16번 핀), 단자 패턴(67)은 Vcc 핀(17번 핀)에 각각 대응한다. 특별히 구별되지 않은 경우에는, 이것들을 단자 패턴 B로서 표기한다.

또한, 저항 소자 군(5a)은 6개의 저항 소자로 형성된다. 이것은, 도시되지 않은 외부 기기와 메모리 패키지(3A, 3B) 간의 데이터 입출력이, 단자 패턴(50 내지 52, 55, 57 및 58)의 총 6개의 단자 패턴을 이용하여 데이터의 입출력이 행해지기 때문이다. 즉, 단자 패턴(50 내지 52, 55, 57 및 58)과 저항 소자 군(5a)은 각각 배선으로 전기적으로 접속되고 있고, 또한, 메모리 컨트롤러(12) 측에 배치되어 있는 복수의 본딩 핑거(13) 중 임의의 하나와 저항 소자 군(5a)이 거의 동일한 배선 길이를 갖는 배선으로 전기적으로 접속되어 있다.

또한, 저항 소자 군(5b)은 4개의 저항 소자로 형성된다. 이것은, 도시되지 않은 외부 기기와 메모리 패키지(3A, 3B) 간의 데이터의 입출력이, 단자 패턴(61, 62, 64 및 65)의 총 4개의 단자 패턴을 이용하여 데이터의 입출력이 행해지기 때문이다. 즉, 단자 패턴(61, 62, 64 및 65)과 저항 소자 군(5b)은 각각 배선으로 전기적으로 접속되고 있고, 또한, 메모리 컨트롤러(12) 측에 배치되어 있는 복수의 본딩 핑거(13) 중 임의의 하나와 저항 소자군(5b)이 거의 동일한 배선 길이를 갖는 배선으로 전기적으로 접속되어 있다.

또한, 저항 소자 군(5a, 5b)을 생략하는 것도 가능하다.

도 5는, 회로 기판(7) 위에 형성된 통상 모드용의 단자 패턴 A 및 저항 소자군(5a) 및 본딩 핑거(13)가 각각 배선에 의해 전기적으로 접속되어 있는 모습을 나타낸다. 저항 소자 군(5a)에 포함되어 있는 6개의 저항 소자는 각각 저항 소자(5a-1 내지 5a-6)로 표기한다.

도 5에 도시한 바와 같이, 각각 배선(70)에 의해, 단자 패턴(50)은 저항 소자(5a-1)에 접속되어 있고, 단자 패턴(51)은 저항 소자(5a-2)에 접속되어 있고, 단자 패턴(52)은 저항 소자(5a-3)에 접속되어 있고, 단자 패턴(55)은 저항 소자(5a-4)에 접속되어 있고, 단자 패턴(57)은 저항 소자(5a-5)에 접속되어 있고, 그리고 단자 패턴(58)은 저항 소자(5a-6)에 접속되어 있다. 그리고, 저항 소자(5a-1 내지 5a-6)와 본딩 핑거가 각각 배선(71)에 의해 접속되어 있다. 이에 의해, 단자 패턴 A로부터 전송된 각종 데이터를 메모리 컨트롤러(12)에 전송한다.

그리고, 단자 패턴(50 내지 58) 중 단자 패턴(50 내지 52, 55, 57, 58)에 의해 메모리 컨트롤러(12)와의 데이터의 입출력이 실행된다. 구체적으로는, 단자 패턴(50, 51, 57, 58)에 의해, 메모리 패키지(3A, 3B)를 형성하는, 예를 들면, NAND플래시 메모리에 데이터가 전송된다.

또한, 단자 패턴(52)에 의해 커맨드의 송수신이 행해진다. 이 커맨드에 기초하여, 전송될 데이터의 기입 동작, 판독 동작 및 소거 동작 시에 있어서의 동작 시퀀스가 실행된다. 이 시퀀스를 실행하기 위해, 메모리 패키지(3A, 3B) 내에 포함되는 각 회로 블록의 동작을 제어한다. 또한, 단자 패턴(55)으로부터 메모리 컨트롤러(12)에 클럭 CLK이 전송된다. 또한, 클럭 CLK에 기초하여 상기 동작 시퀀스가 실행된다.

또한, 단자 패턴(54)에 의해 SD 메모리 카드 전체에 전압이 공급된다.

또한, 저항 소자 군(5a)은, 예를 들면 세라믹으로 형성된 저항재(resistive material)의 양단에 금속 단자를 구비한 형상을 갖는다. 즉, 저항 소자(5a-1 내지 5a-6)의 일단과 단자 패턴 A가 배선(70)에 의해 접속되고, 저항 소자(5a-1 내지 5a-6)의 타단과 본딩 핑거(13)가 배선(71)에 의해 접속되어 있다.

즉, 저항 소자(5a-1 내지 5a-6)와 본딩 핑거(13)를 접속하는 6개의 배선(71)이 제공된다. 배선(71)은 거의 동일한 배선 길이를 갖는다.

또한, 단자 패턴(50 내지 52, 55, 57 및 58)으로부터 저항 소자(5a)를 통해 본딩 핑거(13)에 도달하는 신호 경로 각각에 있어서, 단자 패턴(50 내지 52, 55, 57 및 58)으로부터 저항 소자(5a)를 통해 본딩 핑거(13)에 도달하는 신호 경로들은 모두 거의 동일하다.

보다 구체적으로는, 단자 패턴(50)과 저항 소자(5a-1)를 접속하는 배선(70)의 길이와 저항 소자(5a-1)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합, 단자 패턴(51)과 저항 소자(5a-2)를 접속하는 배선(70)의 길이와 저항 소자(5a-2)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합, 단자 패턴(52)과 저항 소자(5a-3)를 접속하는 배선(70)의 길이와 저항 소자(5a-3)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합, 단자 패턴(55)과 저항 소자(5a-4)를 접속하는 배선(70)의 길이와 저항 소자(5a-4)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합, 단자 패턴(57)과 저항 소자(5a-5)를 접속하는 배선(70)의 길이와 저항 소자(5a-5)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합, 및 단자 패턴(58)과 저항 소자(5a-6)를 접속하는 배선(70)의 길이와 저항 소자(5a-6)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합은, 서로 거의 동일하다.

이것은, 메모리 컨트롤러(12)의 통상 모드용의 IO 단자가, 단자 패턴 A의 근방에 배치되고, 또한 배선(70, 71) 각각이 동일 표면 상에, 즉 회로 기판(7) 상에 형성되어 있기 때문이다. 도 5에서는, 단자 패턴(50 내지 52, 55, 57 및 58)으로부터 저항 소자(5a)를 통해 본딩 핑거(13)에 도달하는 신호 경로가 모두 거의 동일하게 배선된 구성을 예로서 나타냈지만, 각 신호 경로의 배선 길이가 서로 달라도 특성에는 지장이 없는 경우에는, 배선의 길이를 다르게 설계하는 것도 가능하다.

한편, 고속 모드용의 메모리 컨트롤러(12)의 IO 단자는, SD 메모리 카드(100)의 후단 측에 배치되어 있다. 이에 의해, 고속 모드용의 배선 길이도 거의 동일하게 된다.

도 6은, 회로 기판(7) 위에 형성된 고속 모드용의 단자 패턴 B, 저항 소자 군(5b) 및 본딩 핑거(13)가 각각 배선에 의해 전기적으로 접속되어 있는 모습을 나타낸다. 또한, 저항 소자 군(5b)에 포함된 4개의 저항 소자를 각각 저항 소자(5b-1 내지 5b-4)라 표기한다.

도 6에 도시한 바와 같이, 배선(70)에 의해, 단자 패턴(61)은 저항 소자(5b-1)에 접속되고, 단자 패턴(62)은 저항 소자(5b-2)에 접속되고, 단자 패턴(64)은 저항 소자(5b-3)에 접속되고, 단자 패턴(65)은 저항 소자(5b-4)에 접속되어 있다. 저항 소자(5b-1 내지 5b-4)와 본딩 핑거는 각각 배선(71)에 의해 접속되어 있다. 이에 의해, 단자 패턴 B로부터 전송된 각종 데이터를 메모리 컨트롤러(12)에 전송한다.

저항 소자 군(5b)은, 예를 들면 세라믹으로 형성된 저항 재료의 양단에 금속 단자를 구비한 형상을 갖는다. 즉, 저항 소자(5b-1 내지 5b-4)의 일단과 단자 패턴 B가 배선(70)에 의해 접속되고, 저항 소자(5b-1 내지 5b-4)의 타단과 본딩 핑거(13)가 배선(71)에 의해 접속되어 있다.

즉, 저항 소자(5b-1 내지 5b-4)와 본딩 핑거(13)를 접속하는 4개의 배선(71)이 제공된다. 배선(71)은 거의 동일한 길이를 갖는다.

또한, 단자 패턴(61, 62, 64 및 65)으로부터 저항 소자(5b)를 통해 본딩 핑거(13)에 도달하는 신호 경로 각각에 있어서, 단자 패턴(61, 62, 64 및 65)으로부터 저항 소자(5b)를 통해 본딩 핑거(13)에 도달하는 신호 경로는 모두 거의 동일하다. 도 6에서는, 단자 패턴(61, 62, 64 및 65)으로부터 저항 소자(5b)를 통해 본딩 핑거(13)에 도달하는 신호 경로가 모두 거의 동일하게 배선된 구성을 예로서 나타냈지만, 각 신호 경로의 배선 길이가 서로 달라도 특성에 지장이 없는 경우에는, 배선 길이를 다르게 설계하는 것도 가능하다.

보다 구체적으로는, 단자 패턴(61)과 저항 소자(5b-1)를 접속하는 배선(70)의 길이와 저항 소자(5b-1)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합, 단자 패턴(62)과 저항 소자(5b-2)를 접속하는 배선(70)의 길이와 저항 소자(5b-2)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합, 단자 패턴(64)과 저항 소자(5b-3)를 접속하는 배선(70)의 길이와 저항 소자(5b-3)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합, 및 단자 패턴(65)과 저항 소자(5b-4)를 접속하는 배선(70)의 길이와 저항 소자(5b-4)와 본딩 핑거(13)를 접속하는 배선(71)의 길이의 합은, 서로 거의 동일하다.

또한, D0+ 핀에 접속된 배선(71)과 D0- 핀에 접속된 배선(71)은, 차동 신호를 효율적으로 전송하기 위해 평행하게 배선을 행한다. 마찬가지로, D0+ 핀에 접속된 배선(70)과 D0- 핀에 접속된 배선(70)도 평행하게 배선을 행한다. D0+ 핀에 접속된 배선(71, 70)과, D0- 핀에 접속된 배선(71, 70)에 대해서도 마찬가지로 배선을 행한다. 또한, D0+ 핀과 D0- 핀 쌍의 배선의 양측에 인접하여 GND용의 배선을 설치하고, GND 단자로서 단자 패턴(63 및 66)에 접속된다. 마찬가지로, D1+ 핀과 D1- 핀 쌍의 배선의 양측에 인접하여 GND용의 배선을 설치하고, GND 단자로서 단자 패턴(63 및 60)에 접속된다. 이러한 차동 배선의 쌍을 배선하기 위해, 배선(70)과 배선(71)의 배선 길이가 상이하더라도 특성에 지장이 없는 경우에는, 배선 길이를 다르게 설계하는 경우도 있다.

이것은, 메모리 컨트롤러(12)의 고속 모드용의 IO 단자가, 단자 패턴 B의 근방에 배치되고, 또한 배선(70, 71)의 각각이 동일한 표면 상에, 즉 회로 기판(7) 상에 형성되기 때문이다.

그리고, 단자 패턴(60 내지 67) 중 단자 패턴(61, 62, 64, 65)에 의해, 메모리 컨트롤러(12)와의 고속 모드에서의 데이터의 입출력이 실행된다. 구체적으로는, 단자 패턴(61, 62, 64, 65)에 의해, 메모리 패키지(3A, 3B)를 형성하는, 예를 들면, NAND 플래시 메모리에 데이터가 전송된다.

SD 메모리 카드를 고속 모드에서 동작시킬 경우에는, 1번 내지 9번 핀 중에서 GND(3번 및 6번) 및 Vcc(4번) 이외의 핀에 대해서는 통상 모드에서의 기능을 무효로 한다. 그리고, 7번 및 8번 핀에 대해서는, 통상 모드와는 상이한 기능을 할당하여, 고속 동작용의 차동 클럭 CLK+ 및 CLK-로서 사용한다. 따라서, 1번, 2번, 5번 및 9번 핀에 대해서는 고속 모드 시에는 기능이 정지되며, 따라서 이들은 사용되지 않는다. 차동 클럭 CLK+ 및 CLK-의 주파수는 최대 150MHz이므로, 통상 모드용인 7번 및 8번 핀을 이용해도 고속 데이터 전송을 방해하지 않는다. 통상 모드용의 기존의 핀을 이용해서 CLK+ 및 CLK-를 전송하는 것에 의해, 회로 기판(7) 위에 이들 전송용의 단자를 새롭게 설치할 필요가 없기 때문에, 배선 레이아웃 상의 제약이 줄어든다.

그리고, 차동 데이터 핀 D0±에 의한 채널과 차동 데이터 핀 D1±에 의한 채널을 이용하여, CLK±에 기초하여 채널당 1.5Gbps 데이터를 전송하고, 전체 300Mbyte/sec의 데이터 전송 속도를 실현한다.

SD 메모리 카드(100)와 호환가능하도록 호스트 기기 측의 커넥터의 접점의 개수를 늘릴 경우, 1번 내지 9번 핀 및 10번 내지 17번 핀을 MMC 규격의 2행 배치와 마찬가지로 오프셋하여 지그재그 형상으로 배치하면, SD 메모리 카드(100)를 제거 및 삽입할 때에 커넥터 측의 고속 모드용의 단자가 카드 측의 통상 모드용의 핀들 사이를 통과하게 된다. 이 경우, 커넥터 측의 단자가 타겟 핀과는 다른 핀과 접촉하여 오동작을 일으킬 수 있다. 또한, 커넥터의 접점의 개수를 늘린 호스트 기기 내에 통상적인 SD 메모리 카드를 삽입했을 경우, 커넥터 측의 고속 모드용의 단자는 하부 케이스와 접촉하게 되고, 그 상태에서 통상적인 SD 메모리 카드를 제거하고 삽입하면 하부 케이스가 깎여버릴 수 있다.

따라서, 호스트 기기 측의 커넥터의 단자 중 적어도 고속 모드용의 단자는, 카드가 삽입된 후에 통상적인 SD 메모리 카드 또는 SD 메모리 카드(100)와 접촉하는 것이 바람직하다. 즉, 호스트 기기 측의 커넥터의 고속 모드용의 단자는, 정상적인 상태에서는 카드와 접촉하지 않는 위치에 들어가게(retract) 해 놓는 것이 적용가능하다. 통상적인 SD 메모리 카드 또는 SD 메모리 카드(100)가 커넥터에 삽입된 것이 검출되는 경우에만, SD 메모리 카드와 접촉가능한 위치로 단자가 이동된다. 이 경우, 삽입된 카드가 통상적인 SD 메모리 카드이면, 커넥터의 고속 모드용의 단자는 하부 케이스와 접촉하게 된다. 그러나, 커넥터의 고속 모드용의 단자는 하부 케이스 상에서 슬라이드하지 않으므로, 하부 케이스는 쉽게 손상되지 않는다. 또한, 카드를 삽입하거나 제거할 때에, 커넥터 측의 고속 모드용의 단자가 카드 측의 통상 모드용의 핀들 사이를 통과하지 않기 때문에, 오동작이 발생하기 어려워진다.

또한, 통상적인 SD 메모리 카드 또는 SD 메모리 카드(100)가 커넥터 내로 삽입된 것은, 기계적, 전기적, 자기적, 광학적 등의 각 방법에 의해 검출가능하지만, 어느 방법을 이용해도 공지 기술의 범위에서 실현 가능하기 때문에, 상세한 구성에 대해서는 설명을 생략한다.

또한, 커넥터 측에서 SD 메모리 카드(100)를 통상적인 SD 메모리 카드와 구별가능하고, 고속 모드와 호환가능한 SD 메모리 카드(100)가 삽입되었을 경우에만, 고속 모드용의 단자가 SD 메모리 카드(100)와 접촉하게 하는 것도 적용가능하다. 이렇게 하면, 커넥터의 고속 모드용의 단자가 통상적인 SD 메모리 카드와 접촉하지 않으므로, 고속 모드용의 단자와의 접촉에 의해 하부 케이스가 손상되는 것을 방지할 수 있다.

SD 메모리 카드(100)의 측면의 외부 형상의 적어도 일부를 통상적인 SD 메모리 카드와 상이하게 하는 것만으로, 커넥터 측에서 SD 메모리 카드(100)를 통상적인 SD 메모리 카드와 구별할 수 있다. 예를 들면, 도 7에 도시된 바와 같이, SD 메모리 카드(100)의 측면에 카드의 종별을 인식하는 노치(41)가 제공될 수 있다. 적어도 하나의 노치(41)가 있으면, 통상적인 SD 메모리 카드와 SD 메모리 카드(100)의 구별이 가능하고, 복수의 노치(41)를 설치함으로써 인식 정밀도를 더욱 높일 수 있다.

또한, 커넥터 측에서 SD 메모리 카드(100)를 통상적인 SD 메모리 카드와 구별 가능하게 하는 다른 구성으로서, 도 8a 및 도 8b에 도시한 바와 같이, 통상 모드용의 핀의 일부를 통상적인 SD 메모리 카드에 비교하여 확장하여 확장부(42)를 설치하는 것이 가능하다. 이러한 구성에 의해, 통상적인 SD 메모리 카드와 동일한 영역(통상 영역)과 확장될 영역(확장 영역) 간의 전기적인 도통의 유무에 기초하여 통상적인 SD 메모리 카드인지의 여부의 구별이 가능하게 된다. 즉, 통상적인 SD 메모리 카드이면, 소정의 통상 모드용의 핀이 확장되지 않으므로, 통상 영역과 확장 영역 간의 전류 도통은 없다. 한편, 고속 모드와 호환가능한 SD 메모리 카드(100)의 경우에는, 소정의 통상 모드용의 핀이 확장되어 있기 때문에, 통상 영역과 확장 영역은 전기적으로 도통한다.

상술한 설명에서는, 10번 내지 17번의 8개의 핀을 고속 모드용으로서 설치하는 구성을 예로 하였지만, 도 9에 도시한 바와 같이, 또 하나의 핀을 추가함으로써, 장래의 기능의 확장에 대비하는 것도 가능하다.

이렇게, 본 실시 형태에 따르면, SD 메모리 카드(100)에서는, 통상적인 SD 메모리 카드와 동일한 기능이 할당된 통상 모드용의 핀이, 통상적인 SD 메모리 카드와 동일한 배열로 제공되므로, 통상적인 SD 메모리 카드와만 호환되는 호스트 기기와의 호환성이 유지될 수 있다. 더구나, 고속 모드용의 핀을 이용함으로써, 차동 신호에 의한 고속 데이터 전송을 실행할 수 있다. 또한, 통상 모드용의 기존의 핀의 일부를, 고속 모드에서는 상이한 기능으로 변경하여 차동 클럭 핀 쌍으로서 사용하기 때문에, 차동 클럭 전송용으로 새롭게 핀을 설치할 필요가 없어지고, 이에 의해 고속 모드용의 핀을 모두 신설하는 경우와 비교하여 회로 기판(7)의 배선 레이아웃 상의 제약을 작게 할 수 있다. 따라서, 통상적인 호스트 기기와의 호환성을 유지하면서 데이터 고속 전송이 가능해서, 반도체 메모리를 실장하는 회로 기판(7)의 배선 레이아웃 상의 제약이 작다.

[제2 실시 형태]

도 10a는, 제2 실시 형태에 따른 반도체 메모리 카드로서의 SD 메모리 카드의 외관을 나타내는 도면이다. 도 10a는, 하부 케이스(2) 측으로부터 보았을 때의 SD 메모리 카드(100)의 외관을 나타내고 있다. SD 메모리 카드(100)는, 통상 모드용으로서 1번 내지 9번 핀, 고속 모드용으로서 10번 내지 16번 핀 및 18번 내지 23번 핀을 포함한다.

10번 내지 16번 및 18번 내지 23번 핀은 고속 모드로만 사용되는 핀이며, 10번 내지 16번 핀은 상기 제1 실시 형태와 마찬가지이다. 18번 핀에는 D2+가 할당되고, 19번 핀에는 D2-가 할당되고, 20번 핀에는 GND가 할당되고, 21번 핀에는 D3+가 할당되고, 22번 핀에는 D3-가 할당되고, 23번 핀에는 GND가 할당된다. Vcc2가 할당되는 17번 핀은 생략되어 있다. 본 실시 형태에서는, 차동 신호용의 인접하는 4쌍의 핀(11번 핀과 12번 핀의 쌍, 14번 핀과 15번 핀의 쌍, 18번 핀과 19번 핀의 쌍, 21번 핀과 22번 핀의 쌍)이 포함되고, 각각의 핀 쌍이 GND에 의해 끼워지도록 배치되어 있다. 차동 신호용 핀의 쌍은, 각각 1채널 분의 데이터 전송 기능을 가지므로, SD 메모리 카드(100)는 총 4채널 분의 데이터 전송 기능을 갖는다. 따라서, 제1 실시 형태와 비교하여 데이터 전송 속도를 더욱 고속화할 수 있다.

또한, 도 10b에 도시한 바와 같이, 고속 모드용의 핀을 복수 행으로 배치함으로써, 채널 수를 더욱 증가시키는(도 10b에서는 6 채널) 것도 가능하다. 이러한 구성에서도, 차동 신호용 핀의 각 쌍이 양측에 위치하는 GND에 의해 끼워지도록 배치된다.

이렇게, 고속 모드용으로서 차동 신호용의 핀 쌍의 수를 더욱 늘리는 것에 의해, 데이터 전송 속도가 더욱 고속화될 수 있다.

본 예에서는, 18번 내지 23번 핀을 차동 신호용이라고 설정한 구성을 예로 설명했지만, 이 핀들이 다른 목적으로 사용될 수 있음은 말할 것도 없다.

다른 사항은 제1 실시 형태와 마찬가지이므로, 중복되는 설명은 생략한다.

[제3 실시 형태]

도 11은, 제3 실시 형태에 따른 반도체 메모리 카드로서의 SD 메모리 카드의 외관을 나타내는 도면이다. 도 11은, 하부 케이스(2) 측으로부터 보았을 때의 SD 메모리 카드(100)의 외관을 나타내고 있다. SD 메모리 카드(100)는, 통상 모드용으로서 1번 내지 9번 핀 및 고속 모드용으로서 10번 내지 17번 핀을 포함한다. 각 픽의 기능은 제1 실시 형태와 마찬가지이다.

상기 제1 실시 형태에서는, 통상 모드용의 핀과 고속 모드용의 핀을 분리하고, 그 사이에 메모리 컨트롤러(12)를 배치한 구성을 예로서 나타냈지만, 본 발명은 이러한 배치에 한정되지 않으며, 원하는 데이터 전송 속도를 실현할 수 있기만 하면, 통상 모드용의 핀과 고속 모드용의 핀을 근접시켜 배치할 수도 있다.

고속 모드용의 핀은, 통상 모드용의 핀과 마찬가지로, 하부 케이스(2)에 박부를 설치하고 그 부분에 개구를 형성하여 노출되지만, 고속 모드용의 핀을 통상 모드용의 핀의 근방에 배치하는 구성의 경우에는, 도 12a에 도시한 바와 같이, 고속 모드용의 각 핀의 주위부가 통상 두께부(72)로 되도록 해도 된다. 또한, 통상 모드용의 핀에 대응시켜, 호스트 기기로의 삽입 방향의 후방측에 고속 모드용의 핀을 설치할 경우에는, 도 12b에 도시한 바와 같이, 통상 모드용의 핀을 위한 홈 형상의 박부(73)를 연장하고, 거기에 고속 모드용의 핀을 노출시키기 위한 개구를 형성함으로써, 하부 케이스(2)를 성형하기 위한 몰드의 가공이 용이해진다. 또한, 도 12c에 도시한 바와 같이, 통상 모드용의 핀과 고속 모드용의 핀을 수납하도록 홈 형상의 박부(73)를 형성함으로써, 하부 케이스(2)를 성형하기 위한 몰드의 가공이 더욱 용이하게 된다. 단, SD 메모리 카드(100)의 강도 저하 및 커넥터측의 핀과의 오접촉을 방지하는 관점에서는, 도 12a와 같이 박부(73)가 더 작은 것이 바람직하다. 그러나, 하부 케이스(2)의 재료의 강성, 가공의 용이성 등을 종합적으로 고려하여 박부(73)의 형상을 결정하는 것이 가능하다.

다른 사항은 상기 제1 실시 형태와 마찬가지이므로, 중복되는 설명은 생략한다.

상기 각 실시 형태에서는, 고속 모드용의 핀이 통상 모드용의 핀과 동일한 방향으로 배열된 구성을 예로 들었지만, 본 발명에 있어서 고속 모드용의 핀의 배열 방향은 이에 한정되지 않으며, 도 13에 도시한 바와 같이, 고속 모드용의 핀은 통상 모드용의 핀과 상이한 방향으로 배열될 수도 있다.

도 12d는 도 12c의 변형예이다. 도 12d에 도시된 바와 같이, 10번, 13번 및 17번 핀에는 GND가 할당되고, 14번 핀에는 Vcc2(전원)가 할당되고, 11번 핀에는 D0+(차동 데이터 +)가 할당되고, 12번 핀에는 D0-(차동 데이터 -)가 할당되고, 15번 핀에는 D1+(차동 데이터 +)가 할당되고, 16번 핀에는 D1-(차동 데이터 -)가 할당된다. 1번 내지 9번 핀은 도 11에 도시된 할당과 동일하다. 고속 모드용의 핀에 있어서, GND 및 전원 핀의 크기는 차동 데이터 핀의 크기보다 크게 만들어진다. 그 결과, GND 및 전원이 안정적으로 제공될 수 있고, 차동 데이터 핀의 기생 용량이 작게 되어 고속 동작을 가능하게 한다. 또한, 통상 모드용의 전원 핀(4번 핀)과 고속 모드 용의 전원 핀(14번 핀)이 서로 인접하여 배치되므로, 4번 핀과 14번 핀 간의 전위 차가 작게 될 수 있다. 즉, 핀은, 전원 핀과 GND 핀 간의 거리가 크도록 배열된다. 그 결과, 핀들 간의 리크 전류가 감소될 수 있다.

도 12e는 도 12b에 도시한 고속 모드용의 핀의 변형예이다. 도 12e에 도시한 바와 같이, 차동 데이터 핀들은 고속 모드용의 핀들 중 GND 또는 전원 핀에 비해 작게 만들어져 있으므로, 통상 모드용의 핀들 간의 피치는 고속 모드용의 핀들 간의 피치와 다르게 된다. 따라서, 통상 모드용의 핀들 간의 피치와 고속 모드용의 핀들 간의 피치가 일치하는 영역에 박부(73)가 제공된다. 도 12e의 예에서는, 박부(73)에 차동 데이터 핀들이 설치되며, 이 차동 데이터 핀들을 끼우고 있는 고속 모드용의 핀들 중 GND 또는 전원 핀은 한 영역에 포함된다.

상술한 바와 같이, 본 실시 형태들에 따르면, 통상적인 호스트 기기와의 호환성을 유지하면서 데이터의 고속 전송을 행할 수 있고, 반도체 메모리가 실장되는 회로 기판의 배선 레이아웃에 대한 제약이 작은 반도체 메모리 카드를 제공할 수 있다는 효과를 얻을 수 있다.

몇몇 실시 형태들이 설명되었지만, 이 실시 형태들은 단지 예로서 제시된 것이며, 본 발명의 범위를 제한하고자 하는 것이 아니다. 본 명세서에 기재된 신규의 실시 형태는 각종 다른 형태로 구현될 수 있다. 또한, 본 명세서에 설명된 실시 형태의 형태에서의 각종 생략, 대체 및 변경이 본 발명의 사상을 벗어나지 않고 행해질 수 있다. 첨부된 특허청구범위 및 그 균등물은 본 발명의 범위 및 사상 내에 있는 한 이러한 형태 또는 변형을 포함하려는 것이다.

7 : 회로 기판
3A, 3B : 메모리 패키지
12 : 메모리 컨트롤러
100 : SD 메모리 카드

Claims

기판의 한쪽 면에 실장된 반도체 메모리 및 상기 기판의 다른 쪽의 면에 실장되고 상기 반도체 메모리를 제어하는 컨트롤러를 포함하고, 제1 모드 및 상기 제1 모드보다 고속으로 데이터를 전송하는 제2 모드에서 동작가능한 반도체 메모리 카드로서,
커넥터로의 삽입 방향 측의 단부에 일렬로 배열된 복수의 핀을 포함하고, 상기 제1 모드에서는 4개의 데이터 핀, 하나의 커맨드 핀, 하나의 전원 핀, 하나의 클럭 핀 및 2개의 그라운드 핀으로서 기능하고, 일부가 상기 제1 모드 및 상기 제2 모드에서 겸용되는 제1 핀 군(a first pin group), 및
차동 신호용의 핀 쌍을 적어도 2개 포함하는 복수의 핀을 포함하고, 상기 차동 신호용의 핀 쌍 각각의 양측에는 그라운드가 위치하도록 배치되고, 상기 제2 모드에서만 사용되는 제2 핀 군
을 포함하고,
상기 제2 모드에서는, 상기 제1 핀 군을 구성하는 각각의 핀들 중, 상기 제1 모드에 있어서 상기 데이터 핀, 상기 커맨드 핀, 및 상기 클럭 핀으로서 기능하는 핀들 중 인접하는 임의의 2핀이 차동 클럭 신호용의 핀 쌍으로 변경되어 상기 차동 클럭 신호용의 핀 쌍으로서 기능하고, 상기 제1 핀 군의 나머지 핀들의 기능은 정지되는, 반도체 메모리 카드.
제1항에 있어서, 상기 제2 핀 군은, 상기 삽입 방향의 중앙 근방이고 상기 삽입 방향의 반대측의 단부 근방인 위치에서, 상기 제1 핀 군과 거의 동일한 방향으로 배열된, 반도체 메모리 카드.
제2항에 있어서, 상기 제2 핀 군은, 상기 삽입 방향으로 복수의 행으로 나뉘도록 배열된, 반도체 메모리 카드.
제1항에 있어서, 상기 제1 핀 군 및 상기 제2 핀 군은, 상기 기판 상에서 상기 컨트롤러가 실장되는 영역을 끼우도록 배치된, 반도체 메모리 카드.
제1항에 있어서, 상기 제2 핀 군을 형성하는 각각의 핀은, 상기 제1 핀 군을 형성하는 핀들에 대해 상기 삽입 방향과 직교하는 방향으로 오프셋되지 않고 배치된, 반도체 메모리 카드.
제1항에 있어서, 상기 제2 핀 군은 상기 제1 핀 군과는 상이한 방향으로 배열된, 반도체 메모리 카드.
제1항에 있어서, 상기 제2 핀 군은, 상기 제1 핀 군에 인접하여 상기 제1 핀 군과 거의 동일한 방향으로 배열된, 반도체 메모리 카드.
제7항에 있어서, 상부 케이스 및 상기 기판을 수납하는 하부 케이스를 더 포함하고,
상기 하부 케이스는 상기 제1 핀 군 및 상기 제2 핀 군이 형성되는 영역에 면하는(face) 영역에 박부(thin portion)를 포함하고,
상기 제1 핀 군 및 상기 제2 핀 군은 상기 박부에 제공된 개구를 통해 상기 상부 케이스 및 상기 하부 케이스 외부로 노출되는, 반도체 메모리 카드.
제8항에 있어서,
상기 제1 핀 군 및 상기 제2 핀 군의 모든 핀들에 대해 하나의 상기 박부가 공통으로 제공되는, 반도체 메모리 카드.
제8항에 있어서, 상기 제2 핀 군을 형성하는 각각의 핀은, 상기 제1 핀 군을 형성하는 핀들에 대하여 상기 삽입 방향으로 인접하여 배치되고, 상기 박부는 상기 삽입 방향으로 인접하는 복수의 핀에 공통으로 형성되는, 반도체 메모리 카드.
제1항에 있어서, 상기 제2 핀 군을 형성하는 각 핀의 면적은, 상기 제1 핀 군을 형성하는 각 핀의 면적보다 작은, 반도체 메모리 카드.
제1항에 있어서, 상기 제2 핀 군의 차동 신호용의 각 핀과 상기 컨트롤러를 접속시키는 배선은, 거의 동일한 길이를 갖도록 상기 기판 상에 형성된, 반도체 메모리 카드.
제1항에 있어서, 상기 제2 핀 군의 차동 신호용의 각 핀과 상기 컨트롤러를 접속시키는 배선은, 상기 핀 쌍 각각에 대해 상기 기판 상에서 거의 평행하게 형성된, 반도체 메모리 카드.
제1항에 있어서, 상기 제2 핀 군의 차동 신호용의 각 핀과 상기 컨트롤러를 접속시키는 배선은 거의 동일한 길이를 가지며, 상기 핀 쌍 각각에 대해 상기 기판 상에서 거의 평행하게 형성된, 반도체 메모리 카드.
제1항에 있어서, 상기 제1 핀 군의 상기 4개의 데이터 핀 각각과 상기 컨트롤러를 접속시키는 각 배선, 상기 클럭 핀과 상기 컨트롤러를 접속시키는 배선, 및 상기 커맨드 핀과 상기 컨트롤러를 접속시키는 배선은 거의 동일한 길이를 갖도록 상기 기판 상에 형성된, 반도체 메모리 카드.
제1항에 있어서, 상기 기판을 수납하는 케이스를 더 포함하며,
상기 케이스의 측면의 외부 형상은, 상기 제1 모드 전용의 반도체 메모리 카드의 케이스와 적어도 일부 상이한, 반도체 메모리 카드.
제16항에 있어서, 상기 케이스는, 상기 제1 모드 전용의 반도체 메모리 카드의 케이스와 구별하기 위한 노치를 포함하는, 반도체 메모리 카드.
제1항에 있어서, 상기 제1 핀 군의 적어도 하나의 핀은, 상기 제1 모드 전용의 반도체 메모리 카드의 동일한 기능의 핀보다 넓은 면적을 갖는, 반도체 메모리 카드.
제1항에 있어서, 상기 반도체 메모리는 NAND형 플래시 메모리인, 반도체 메모리 카드.