CN117043784A - 存储器设备 - Google Patents

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Kioxia Corp
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Abstract

本发明的存储器设备包含：衬底30；非易失性存储器14，设于衬底30；存储器控制器13，设于衬底30，连接于非易失性存储器14；及配线40，设于衬底30，包含一端部及另一端部，一端部连接于存储器控制器13。存储器设备还包含：焊脚(footprint)60，设于衬底30，连接于配线40的另一端部；ESD保护元件12A，设于衬底30，连接于焊脚60；连接端子，设于衬底30，能与主机装置电连接；及通孔插塞，设于衬底内，一端部连接于配线40的另一端部，另一端部连接于连接端子。

Description

存储器设备
技术领域
本发明的实施方式涉及一种存储器设备。
背景技术
存储器设备例如包含闪存、存储器控制器、能与主机装置连接的连接端子、及ESD(Electro Static Discharge：静电放电)保护元件。
[背景技术文献]
[专利文献]
专利文献1：日本专利特开2020-003875号公报
发明内容
[发明所要解决的问题]
本发明的目的在于提供一种能抑制ESD的影响且能抑制电信号的传送特性劣化的存储器设备。
[解决问题的技术手段]
实施方式的存储器设备包含：衬底；非易失性存储器，设于所述衬底；存储器控制器，设于所述衬底，连接于所述非易失性存储器；及第1配线，设于所述衬底，包含一端部及另一端部，所述一端部连接于所述存储器控制器。实施方式的存储器设备还包含：焊脚(footprint)，设于所述衬底，连接于所述第1配线的所述另一端部；ESD保护元件，设于所述衬底，连接于所述焊脚；连接端子，设于所述衬底，能与主机装置电连接；及第1通孔插塞，设于所述衬底内，一端部连接于所述第1配线的所述另一端部，另一端部连接于连接端子。
附图说明
图1是第1实施方式的存储器设备的框图。
图2是ESD保护元件的构成图。
图3是存储器设备的外形的俯视图。
图4是存储器设备的外形的侧视图。
图5是第1实施方式的存储器设备的俯视图。
图6是沿着图5的VI-VI线的剖视图。
图7是沿着图5的VII-VII线的剖视图。
图8是沿着图5的VIII-VIII线的剖视图。
图9是第1实施方式的存储器设备的焊脚的俯视图。
图10是比较例的存储器设备的俯视图。
图11是第2实施方式的存储器设备的焊脚的俯视图。
图12是表示实施方式的存储器设备的电信号的传送特性及比较例的存储器设备的电信号的传送特性的特性图。
图13是第3实施方式的存储器设备的俯视图。
图14是沿着图13的XIV-XIV线的剖视图。
图15是沿着图13的XV-XV线的剖视图。
具体实施方式
以下，一边参照附图一边说明实施方式。
(第1实施方式)
图1是第1实施方式的存储器设备1的框图。
存储器设备1例如为能电连接在主机装置2的能移除式存储卡等存储器设备。主机装置2例如为个人计算机或服务器等信息处理装置、测试器装置、制造装置、静态相机或摄影机等摄像装置、平板计算机或智能手机等移动终端、游戏机、或汽车导航系统(车载终端)。
存储器设备1包含端子群11、ESD保护电路12、存储器控制器13、及非易失性存储器14。
端子群11包含多个连接端子(未图示)。多个连接端子能电连接在主机装置2。例如，在主机装置2连接着存储器设备1的状态下，多个连接端子与主机装置2电连接。主机装置2与存储器设备1之间的数据传送例如通过串行传送进行。
ESD保护电路12包含多个ESD保护元件(未图示)。多个ESD保护元件与多个连接端子连接。例如，多个ESD保护元件的数量与多个连接端子的数量相同。所述情况下，在各连接端子连接一个ESD保护元件，且在不同连接端子连接不同的ESD保护元件。
图2是ESD保护元件12A的构成图。
ESD保护元件12A包含第1二极管12A1、第2二极管12A2、第1端子T1及第2端子T2。
第1二极管12A1与第2二极管12A2串联连接。第1二极管12A1的阴极连接于第2二极管12A2的阴极。第1端子T1连接于第1二极管12A1的阳极。第2端子T2连接于第2二极管12A2的阳极。
在二极管12A1、12A2各自为齐纳二极管的情况下，ESD保护元件12A为双向齐纳二极管。
以下，对作为ESD保护元件而使用图2所示的ESD保护元件12A的情况进行说明，但是ESD保护元件不限定于ESD保护元件12A。例如，构成ESD保护元件的二极管的数量也可为一个。另外，ESD保护元件还可包含与二极管不同的其它种类的元件。根据存储器设备的种类或规格等适当决定使用的ESD保护元件。
图1所示的存储器控制器13控制非易失性存储器14。更详细而言，存储器控制器13从主机装置2接收命令，并基于接收到的命令控制非易失性存储器14。具体而言，存储器控制器13将从主机装置2指示写入的数据写入非易失性存储器14，并从非易失性存储器14读出从主机装置2指示读出的数据并将其发送到主机装置2。
另外，存储器设备1也可包含存储器控制器13以外的控制器。所述控制器及存储器控制器13可作为一个控制器(芯片)构成，另外，控制器及存储器控制器13也可作为分开的控制器(芯片)构成。
非易失性存储器14为非易失地保存数据的存储器，例如包含多个非易失性的半导体存储单元的NAND(Not And：与非)型闪存。NAND型闪存例如包含积层的多个NAND型闪存晶粒(未图示)。也可代替NAND型闪存，而使用包含多个非易失性的磁性存储单元或相变存储单元的存储器。
图3是存储器设备1的外形的俯视图。另外，图3中以虚线表示出存储器设备1的内部的存储器控制器13及非易失性存储器14。图4是存储器设备1的侧视图。
图3及图4中表示出X轴、Y轴及Z轴。X轴、Y轴与Z轴相互正交。X轴沿着存储器设备1的宽度。Y轴沿着存储器设备1的长度(高度)。Z轴沿着存储器设备1的厚度。
存储器设备1具备薄板状的卡盒(也称为框体、壳体或封装)10。卡盒10的材料例如为聚碳酸酯树脂或ABS(Acrylonitrile-butadiene-styrene：丙烯腈-丁二烯-苯乙烯)树脂等绝缘树脂。卡盒10形成为例如在Y轴方向延伸的大致矩形的板状。Y轴方向为卡盒10的长边方向。存储器设备1具有表示它的前后或正背面的方向的倒角部20。
如图4所示，卡盒10包含第1面21及第2面22。第1面21及第2面22具有在Y轴方向延伸的大致四边形(矩形)的形状。Y轴方向也为第1面21及第2面22的长边方向。第1面21为朝向Z轴的正方向的大致平坦的面。第2面22为位于第1面21的相反侧，朝向Z轴的负方向的大致平坦的面。
如图3所示，存储器设备1包含设于第1面21侧的多个连接端子11P。多个连接端子11P为上文所说明的图1的端子群11的多个连接端子。多个连接端子11P沿着X轴配置。多个连接端子11P从卡盒10露出。多个连接端子11P中的每一个也称为外部连接端子或焊垫。
另外，图3中为了简化而将连接端子11P的数量设为7个，然而连接端子11P的数量也可多于7个。另外，连接端子11P的数量也可少于7个。另外，图3中为了简化，多个连接端子11P配置成一列，然而多个连接端子11P也可跨越多列而配置。配置在各列的连接端子11P的数量有在所有列中均相同的情况，也有并非如此的情况。
其次，说明卡盒10内的设备构造。
图5是第1实施方式的存储器设备的俯视图，是从第2面22侧观察图3的以单点划线包围的区域的图。图6是沿着图5的VI-VI线的剖视图。图7是沿着图5的VII-VII线的剖视图。图8是沿着图5的VIII-VIII线的剖视图(第3剖视图)。图5到图8中未表示出卡盒10。图9是焊脚60的俯视图。
卡盒内设有连接端子11P、存储器控制器13、非易失性存储器14、衬底30、微带线40、第1焊垫电极41、第2焊垫电极42、接合线43、第1通孔插塞51、焊脚60、第1接地层71及第2接地层72。
衬底30包含第1绝缘层31、第2绝缘层32及印刷配线板33。第1绝缘层31、第2绝缘层32及印刷配线板33沿着Z轴负方向(第1方向)依序积层。
第1绝缘层31的材料及第2绝缘层32的材料例如为硅氧化物或硅氮化物。第1绝缘层31的材料与第2绝缘层32的材料未必相同。
印刷配线板33包含印刷配线(未图示)。印刷配线板33包含设有印刷配线的区域(配线区域)、与未设印刷配线的区域(绝缘区域)。
存储器控制器13、非易失性存储器14及微带线40设于印刷配线板33的Z轴负方向的面(上表面)侧。
存储器控制器13及非易失性存储器14配置在印刷配线板33的配线区域。存储器控制器13及非易失性存储器14经由印刷配线电连接。另一方面，微带线40配置在印刷配线板33的绝缘区域。
另外，非易失性存储器14也能配置在印刷配线板33的Z轴正方向的面(下表面)侧。另外，也能代替微带线而使用带线等的其它配线(传送线路)。
第1焊垫电极41设于印刷配线板33的上表面侧。第1焊垫电极41连接于微带线40的一端部(Y轴负方向的端部)。
第2焊垫电极42设于存储器控制器13的Z轴负方向的面(上表面)。第1焊垫电极41与第2焊垫电极42通过接合线43连接。结果，微带线40与存储器控制器13电连接。
如图6及图8所示，微带线40的另一端部(Y轴正方向的端部)连接于第1通孔插塞51的一端部(Z轴负方向的端部)。第1通孔插塞51设于印刷配线板33及第2绝缘层32内。第1通孔插塞51的另一端部(Z轴正方向的端部)连接于连接端子11P。第1通孔插塞51例如使用导电膏或镀覆来形成。图6及图8中表示使用导电膏形成的第1通孔插塞51。
如图8所示，印刷配线板33的上表面侧设有ESD保护元件12A、焊脚60及第1接地层71。ESD保护元件12A搭载在焊脚60上。
如图5及图8所示，焊脚60包含第1导电部61及第2导电部62。ESD保护元件12A的第1端子(图2所示的第1端子T1)及第2端子(图2所示的第2端子T2)，分别电连接于第1导电部61及第2导电部62。
ESD保护元件12A的第1端子经由第1导电部61连接于第1通孔插塞51的一端部(Z轴负方向的端部)。ESD保护元件12A的第2端子经由第2导电部62连接于第1接地层71。第1接地层71具有接地电位。另外，焊脚也称为焊垫、焊垫电极或焊盘。
第1导电部61、第2导电部62及第1接地层71例如蚀刻一片金属膜而得。金属膜例如为铜膜。
如图6所示，第2接地层72设于印刷配线板33内。第2接地层72具有接地电位。第2接地层72与第1通孔插塞51实体分离。第2接地层72未与第1通孔插塞51电连接。在微带线40的Z轴正方向(下方)，第2接地层72具有整面状的形状。
连接端子11P设于第1绝缘层31内。第1绝缘层31包含使连接端子11P露出的开口81。
这里，如果使露出的连接端子11P带静电，那么有时会产生ESD(静电放电)。ESD成为招致突波的原因。当突波从连接端子11P侵入存储器设备1内时，存储器控制器13或非易失性存储器14可能会被破坏。
然而，在使用ESD保护元件12A的情况下，因ESD产生的突波经由ESD保护元件12A流到第1接地层71，所以起因于ESD的存储器控制器13或非易失性存储器14的破坏(ESD的影响)得到抑制。
另外，本实施方式的存储器设备1即使今后电信号的频率进一步增高，仍具有能抑制电信号的传送特性劣化的效果。以下对这点进行进一步的说明。
本实施方式中，ESD保护元件12A经由焊脚60连接于连接端子11P与第2焊垫电极42之间。换句话说，ESD保护元件12A未经由从一条配线(以下称为第1配线)分离的分支配线而连接于连接端子11P与第2焊垫电极42之间。
所述第1配线由焊脚60(第1导电部61)、第1通孔插塞51、微带线40、第1焊垫电极41及接合线43构成。
图10是比较例的存储器设备的俯视图。比较例的存储器设备中，第1导电部61连接于从微带线40分支的分支配线44。因此，比较例的情况下，ESD保护元件12A经由分支配线44连接于连接端子11P(未图示)与第2焊垫电极42之间。
分支配线44产生寄生感应。另外，构成ESD保护元件12A的二极管的PN接合产生寄生电容。寄生感应及寄生电容构成LC串联共振电路。结果，LC串联共振电路并联连接在所述第1配线。
因此，当第1配线中流动具有LC串联共振电路的共振频率的电信号时，会产生所述电信号大幅衰减等电信号的传送特性劣化。今后，如果电信号的频率进一步增高，那么即使分支配线的长度较短，可能仍无法忽视电信号的传送特性劣化(LC串联共振电路的影响)。
本实施方式的存储器设备1由于未使用分支配线，所以即使今后电信号的频率进一步增高，仍能抑制电信号的传送特性劣化。
根据如上所述的本实施方式，能提供能通过ESD保护元件12A抑制ESD的影响，且即使今后电信号的频率进一步增高，仍能抑制电信号的传送特性劣化的存储器设备1。
(第2实施方式)
图11是第2实施方式的存储器设备的焊脚的俯视图。图11相当于第1实施方式的图9。
本实施方式与第1实施方式的不同点在于第2导电部62的形状为整面状。以下对这点进行进一步说明。
由X轴及Y轴规定的面(X-Y面)内，第2导电部62的Y轴方向的尺寸与X轴的座标无关，而为固定。换句话说，本实施方式中，X-Y面内的第2导电部62的形状为将平行于X轴的边与平行于Y轴的边作为两条边的长方形。另外，第1及第2实施方式中，第1导电部61的形状为整面状。
根据本实施方式，即使在第2导电部62的与第1接地层71的连接部位，也能减少成为LC串联共振电路的感应成分的部位。结果，能更加有效地抑制电信号的传送特性劣化。
图12是表示实施方式的存储器设备的电信号的传送特性及比较例的存储器设备的电信号的传送特性的特性图。纵轴表示电信号的强度(信号强度)，横轴表示电信号的频率。另外，比较例的存储器设备为所述图10所示的存储器设备。
从图12可知，本实例在0～24GHz附近的频率能确保信号强度，而比较例中在24GHz附近的频率无法确保信号强度。这意味着本实施方式中能传送PCIExpress(PCIe：Peripheral Component Interconnect Express，外围组件快速互连)(注册商标)4.0(Gen4)的基本频率(8GHz)的3次高谐波的电信号。
传送“0”数据与“1”数据交替连接的位列时会产生24GHz的频率。24GHz为以PCIe4.0假定的最大频率。在实际的数据传送中通常因传送位模式而产生比24GHz低的频率。比较例的情况下，由于信号强度在21GHz附近降低，所以有可能会妨碍具有21GHz附近的频率的电信号的传送。
(第3实施方式)
图13是第3实施方式的存储器设备的俯视图。图14是沿着图13的XIV-XIV线的剖视图。图15是沿着图13的XV-XV线的剖视图。
第1实施方式及第2实施方式中，ESD保护元件设于衬底的印刷配线板的上表面侧，而本实施方式中ESD保护元件设于衬底的绝缘层内。
本实施方式的衬底30如图14所示，包含第1绝缘层31、第2绝缘层32、第3绝缘层34及印刷配线板33。第1绝缘层31、第2绝缘层32、第3绝缘层34及印刷配线板33沿着Z轴负方向(第1方向)依序积层。
如图15所示，第3绝缘层34内设有ESD保护元件12A。第3绝缘层34内还设有第1导电部61、第2导电部62及第1接地层71。ESD保护元件12A的第2端子经由第2导电部62连接于第1接地层71。
第1通孔插塞51设于印刷配线板33及第3绝缘层34内。第1通孔插塞51的另一端部(Z轴正方向的端部)连接于第1导电部61。第2通孔插塞52设于第2绝缘层32内。第2通孔插塞52的一端部(Z轴负方向的端部)连接于第1导电部61。第2通孔插塞52的另一端部(Z轴正方向的端部)连接于连接端子11P。
ESD保护元件12A未经由分支配线而连接于连接端子11P与第2焊垫电极42之间。因此，本实施方式的存储器设备即使今后电信号的频率进一步增高，仍能抑制电信号的传送特性劣化。
另外，本实施方式中，ESD保护元件12A设于衬底30的第3绝缘层34内。如此将ESD保护元件12A安装于衬底30的内部也有助于抑制电信号的传送特性劣化。
另外，所述实施方式的存储器设备包含印刷配线的层为一个，然而包含印刷配线的层也可为两个以上。
所述实施方式的上位概念、中位概念及下位概念的一部分或全部、及上文未述的其它实施方式能以例如以下的附记1-18、及附记1-18的任意组合(明显矛盾的组合除外)表现。
[附记1]
一种存储器设备，具备：
衬底；
非易失性存储器，设于所述衬底；
存储器控制器，设于所述衬底，且连接于所述非易失性存储器；
第1配线，设于所述衬底，包含一端部及另一端部，所述一端部连接于所述存储器控制器；
焊脚，设于所述衬底，连接于所述第1配线的所述另一端部；
ESD保护元件，设于所述衬底，连接于所述焊脚；
连接端子，设于所述衬底，能与主机装置电连接；及
第1通孔插塞，设于所述衬底内，一端部连接于所述第1配线的所述另一端部，另一端部连接于连接端子。
[附记2]
如附记1记载的存储器设备，其中具备设于所述衬底，且连接于所述焊脚的第1接地层。
[附记3]
如附记2记载的存储器设备，其中
所述ESD保护元件包含第1端子及第2端子；
所述焊脚包含连接于所述第1端子的第1导电部、及连接于所述第2端子的第2导电部；
所述第1通孔插塞的所述一端部连接于所述焊脚的所述第1导电部。
[附记4]
如附记3记载的存储器设备，其中所述第1接地层连接于所述焊脚的所述第2导电部。
[附记5]
如附记4记载的存储器设备，其中具备设于所述衬底内，且配置在第1配线的下方的第2接地层。
[附记6]
如附记5记载的存储器设备，其中所述第2接地层的形状为整面状。
[附记7]
如附记6记载的存储器设备，其中所述第2导电部的形状为整面状。
[附记8]
如附记6记载的存储器设备，其中
所述衬底包含在第1方向积层的绝缘层及印刷配线板；
所述非易失性存储器、所述存储器控制器、所述第1配线、所述焊脚、所述ESD保护元件及所述第1接地层设于所述印刷配线板；
所述第1通孔插塞设于所述印刷配线板及所述绝缘层内。
[附记9]
如附记8记载的存储器设备，其中
所述绝缘层包含第1绝缘层及第2绝缘层；
第1绝缘层、第2绝缘层及所述印刷配线板依序积层在所述第1方向；
所述第1通孔插塞设于所述印刷配线板及所述第2绝缘层内。
[附记10]
一种存储器设备，具备：
衬底；
非易失性存储器，设于所述衬底；
存储器控制器，设于所述衬底，连接于所述非易失性存储器；
第1配线，设于所述衬底，包含一端部及另一端部，所述一端部连接于所述存储器控制器；
ESD保护元件，设于所述衬底内；
焊脚，设于所述衬底内，连接着所述ESD保护元件；
第1通孔插塞，设于所述衬底内，一端部连接于所述第1配线的所述另一端部，另一端部连接于所述焊脚；
连接端子，设于所述衬底，能与主机装置电连接；及
第2通孔插塞，设于所述衬底内，一端部连接于所述焊脚，另一端部连接于所述连接端子。
[附记11]
如附记10记载的存储器设备，其中
所述ESD保护元件包含第1端子及第2端子；
所述焊脚包含连接于所述第1端子的第1导电部、及连接于所述第2端子的第2导电部；
所述第1通孔插塞的所述另一端部连接于所述焊脚的所述第1导电部；
所述第2通孔插塞的所述一端部连接于所述焊脚的所述第1导电部。
[附记12]
如附记10或11记载的存储器设备，具备：
第1接地层及第2接地层，设于所述衬底；且
所述第1接地层连接于所述焊脚的所述第2导电部；
所述第2接地层配置在第1配线的下方。
[附记13]
如附记12记载的存储器设备，其中
所述衬底包含第1绝缘层、第2绝缘层、第3绝缘层及印刷配线板；
所述第1绝缘层、所述第2绝缘层及所述印刷配线板依序积层在第1方向。
[附记14]
如附记13记载的存储器设备，其中
所述非易失性存储器、所述存储器控制器及所述第1配线设于所述印刷配线板；
所述第2通孔插塞设于所述第2绝缘层内；
所述焊脚、所述ESD保护元件及所述第1接地层设于所述第3绝缘层内；
所述第2接地层设于所述印刷配线板内；
所述第1通孔插塞设于所述印刷配线板及所述第3绝缘层内。
[附记15]
如附记9或14记载的存储器设备，其中
所述连接端子设于所述第1绝缘层；
所述第1绝缘层包含使所述连接端子露出的开口。
[附记16]
如附记1到15中任一项记载的存储器设备，其中所述第1配线为微带线。
[附记17]
如附记1到16中任一项记载的存储器设备，其中
所述ESD保护元件包含第1二极管及第2二极管；
所述第1二极管的阴极与所述第2二极管的阴极连接。
[附记18]
如附记17记载的存储器设备，其中所述第1二极管及所述第2二极管中的每一个为齐纳二极管。
虽然已说明本发明的若干个实施方式，但是所述实施方式是作为示例而提出的，并非特意限定发明的范围。所述新颖的实施方式能以其它各种方式实施，在不脱离发明主旨的范围内能进行各种省略、置换、变更。所述实施方式或其变化包含在发明的范围或主旨中，且包含在权利要求范围所记载的发明及其均等的范围内。
[符号说明]
T1第1端子
T2第2端子
1存储器设备
10卡盒
11端子群
11P连接端子
12ESD保护电路
12A ESD保护元件
12A1第1二极管
12A2第2二极管
14非易失性存储器
13存储器控制器
20倒角部
21第1面
22第2面
30衬底
31第1绝缘层
32第2绝缘层
33印刷配线板
34第3绝缘层
40微带线
41第1焊垫电极
42第2焊垫电极
43接合线
44分支配线
51第1通孔插塞
52第2通孔插塞
60焊脚
61第1导电部
62第2导电部
71第1接地层
72第2接地层
73第3接地层
81开口。
权利要求书(按照条约第19条的修改)
1.一种存储器设备，包含：
衬底，包含第1面及与所述第1面相反侧的第2面；
非易失性存储器，设于所述衬底的所述第1面上；
存储器控制器，设于所述衬底的所述第1面上，连接于所述非易失性存储器；
第1配线，设于所述衬底的所述第1面上，包含一端部及另一端部；
第1焊垫电极，设于所述衬底的所述第1面上；
第2焊垫电极，设于所述存储器控制器；
导线，包含一端部及另一端部，连接所述第1焊垫电极与所述第2焊垫电极；
焊脚，设于所述衬底的所述第1面上，包含第1导电部及第2导电部；
第1接地层，设于所述衬底的所述第1面上，连接于所述焊脚；
第2接地层，设于所述衬底内；
ESD保护元件，连接于所述焊脚，包含第1端子及第2端子；
连接端子，从所述衬底的所述第2面露出，能与主机装置电连接；及
第1通孔插塞，设于所述衬底内，包含一端部及另一端部；且
所述第2导电部的形状为整面状；
所述第2接地层的形状为整面状；
所述导线的所述一端部连接于所述第1焊垫电极；
所述导线的所述另一端部连接于所述第2焊垫电极；
所述第1配线的所述一端部连接于所述第1焊垫电极；
所述第1配线的所述另一端部连接于所述焊脚的所述第1导电部；
所述第1通孔插塞的所述一端部连接于所述焊脚的所述第1导电部；
所述ESD保护元件的所述第1端子连接于所述焊脚的所述第1导电部；
所述第1通孔插塞的所述另一端部连接于所述连接端子。
2.根据权利要求1所述的存储器设备，其中所述焊脚的所述第2导电部连接于所述ESD保护元件的所述第2端子。
3.根据权利要求2所述的存储器设备，其中所述第1接地层连接于所述焊脚的所述第2导电部。
4.根据权利要求3所述的存储器设备，其中
所述衬底包含绝缘层及印刷配线板；
所述绝缘层及所述印刷配线板依序积层在从所述第2面朝向所述第1面的第1方向；
所述非易失性存储器、所述存储器控制器、所述第1配线、所述焊脚及所述第1接地层设于所述印刷配线板上；
所述ESD保护元件设于所述焊脚上；
所述第1通孔插塞设于所述印刷配线板内及所述绝缘层内。
5.根据权利要求4所述的存储器设备，其中
所述绝缘层包含第1绝缘层及第2绝缘层；
第1绝缘层、第2绝缘层及所述印刷配线板依序积层在所述第1方向；
所述第1通孔插塞设于所述印刷配线板内及所述第2绝缘层内。
6.一种存储器设备，包含：
衬底，包含第1面及与所述第1面相反侧的第2面；
非易失性存储器，设于所述衬底的所述第1面上；
存储器控制器，设于所述衬底的所述第1面上，连接于所述非易失性存储器；
第1配线，设于所述衬底的所述第1面上，包含一端部及另一端部；
第1焊垫电极，设于所述衬底的所述第1面上；
第2焊垫电极，设于所述存储器控制器；
导线，包含一端部及另一端部，连接所述第1焊垫电极与所述第2焊垫电极；
ESD保护元件，设于所述衬底内，包含第1端子及第2端子；
焊脚，设于所述衬底内，包含第1导电部及第2导电部；
第1通孔插塞，设于所述衬底内，包含一端部及另一端部；
连接端子，从所述衬底的所述第2面露出，能与主机装置电连接；及
第2通孔插塞，设于所述衬底内，包含一端部及另一端部；且
所述导线的所述一端部连接于所述第1焊垫电极；
所述导线的所述另一端部连接于所述第2焊垫电极；
所述第1配线的所述一端部连接于所述第1焊垫电极；
所述第1配线的所述另一端部连接于所述第1通孔插塞的所述一端部；
所述第1通孔插塞的所述另一端部连接于所述焊脚的所述第1导电部；
所述ESD保护元件的所述第1端子连接于所述焊脚的所述第1导电部；
所述第2通孔插塞的所述另一端部连接于所述连接端子。
7.根据权利要求6所述的存储器设备，其中所述焊脚的所述第2导电部连接于所述ESD保护元件的所述第2端子。
8.根据权利要求7所述的存储器设备，其中具备：
设于所述衬底的所述第1面上的第1接地层及设于所述衬底内的第2接地层；且
所述第1接地层连接于所述焊脚的所述第2导电部。
9.根据权利要求8所述的存储器设备，其中
所述衬底包含第1绝缘层、第2绝缘层、第3绝缘层及印刷配线板；
所述第1绝缘层、所述第2绝缘层及所述印刷配线板依序积层在从所述第2面朝向所述第1面的第1方向。
10.根据权利要求9所述的存储器设备，其中
所述非易失性存储器、所述存储器控制器及所述第1配线设于所述印刷配线板上；
所述第2通孔插塞设于所述第2绝缘层内；
所述焊脚、所述ESD保护元件及所述第1接地层设于所述第3绝缘层内；
所述第2接地层设于所述印刷配线板内；
所述第1通孔插塞设于所述印刷配线板内及所述第3绝缘层内。
11.根据权利要求5或10所述的存储器设备，其中
所述连接端子设于所述第1绝缘层；
所述第1绝缘层包含使所述连接端子露出的开口。
12.根据权利要求1、2或3、或4到11中任一权利要求所述的存储器设备，其中所述第1配线为微带线。
13.根据权利要求1、2或3、或4到12中任一权利要求所述的存储器设备，其中所述ESD保护元件包含第1二极管及第2二极管；
所述第1二极管的阴极与所述第2二极管的阴极连接。
14.根据权利要求13所述的存储器设备，其中所述第1二极管及所述第2二极管中的每一个为齐纳二极管。
15.根据权利要求1所述的存储器设备，其中所述第2焊垫电极经由所述导线、所述第1焊垫电极、所述第1配线、所述焊脚及所述第1通孔插塞，连接于所述连接端子。
16.根据权利要求1所述的存储器设备，其中从所述衬底的所述第1面的上方观察所述ESD保护元件及所述焊脚时，设置所述ESD保护元件的区域与设置所述焊脚的区域一部分重叠。
17.根据权利要求6所述的存储器设备，其中所述第2焊垫电极经由所述导线、所述第1焊垫电极、所述第1配线、所述第1通孔插塞、所述焊脚及所述第2通孔插塞，连接于所述连接端子。
18.一种存储器设备，包含：
衬底；
非易失性存储器，设于所述衬底的所述第1面上；
存储器控制器，设于所述衬底的所述第1面上，连接于所述非易失性存储器；
第1配线，设于所述衬底的所述第1面上，包含一端部及另一端部，所述一端部连接于所述存储器控制器；
焊脚，设于所述衬底的所述第1面上，连接于所述第1配线的所述另一端部，包含第1导电部及第2导电部；
第1接地层，设于所述衬底的所述第1面上，连接于所述焊脚；
第2接地层，设于所述衬底内；
ESD保护元件，连接于所述焊脚，包含第1端子及第2端子；
连接端子，从所述衬底的所述第2面露出，能与主机装置电连接；及
第1通孔插塞，设于所述衬底内，一端部连接于所述第1配线的所述另一端部，另一端部连接于连接端子；且
所述第1导电部的形状为整面状；
所述第2导电部的形状为整面状。
19.根据权利要求18所述的存储器设备，其中
所述焊脚的所述第1导电部连接于所述ESD保护元件的所述第1端子；
所述焊脚的所述第2导电部连接于所述ESD保护元件的所述第2端子；
所述第1通孔插塞的所述一端部连接于所述焊脚的所述第1导电部。
20.根据权利要求19所述的存储器设备，其中所述第1接地层连接于所述焊脚的所述第2导电部。
21.根据权利要求20所述的存储器设备，其中所述第2接地层的形状为整面状。
22.根据权利要求21所述的存储器设备，其中
所述衬底包含绝缘层及印刷配线板；
所述绝缘层及所述印刷配线板依序积层在从所述第2面朝向所述第1面的第1方向；
所述非易失性存储器、所述存储器控制器、所述第1配线、所述焊脚及所述第1接地层设于所述印刷配线板上；
所述ESD保护元件设于所述焊脚上；
所述第1通孔插塞设于所述印刷配线板内及所述绝缘层内。
23.根据权利要求22所述的存储器设备，其中
所述绝缘层包含第1绝缘层及第2绝缘层；
第1绝缘层、第2绝缘层及所述印刷配线板依序积层在所述第1方向；
所述第1通孔插塞设于所述印刷配线板内及所述第2绝缘层内。

Claims (18)

1.一种存储器设备，包含：
衬底；
非易失性存储器，设于所述衬底；
存储器控制器，设于所述衬底，连接于所述非易失性存储器；
第1配线，设于所述衬底，包含一端部及另一端部，所述一端部连接于所述存储器控制器；
焊脚，设于所述衬底，连接于所述第1配线的所述另一端部；
ESD保护元件，设于所述衬底，连接于所述焊脚；
连接端子，设于所述衬底，能与主机装置电连接；及
第1通孔插塞，设于所述衬底内，一端部连接于所述第1配线的所述另一端部，另一端部连接于连接端子。
2.根据权利要求1所述的存储器设备，其中包含设于所述衬底，连接于所述焊脚的第1接地层。
3.根据权利要求2所述的存储器设备，其中
所述ESD保护元件包含第1端子及第2端子；
所述焊脚包含连接于所述第1端子的第1导电部、及连接于所述第2端子的第2导电部；
所述第1通孔插塞的所述一端部连接于所述焊脚的所述第1导电部。
4.根据权利要求3所述的存储器设备，其中所述第1接地层连接于所述焊脚的所述第2导电部。
5.根据权利要求4所述的存储器设备，其中包含设于所述衬底内，配置在第1配线的下方的第2接地层。
6.根据权利要求5所述的存储器设备，其中所述第2接地层的形状为整面状。
7.根据权利要求6所述的存储器设备，其中所述第2导电部的形状为整面状。
8.根据权利要求6所述的存储器设备，其中
所述衬底包含在第1方向积层的绝缘层及印刷配线板；
所述非易失性存储器、所述存储器控制器、所述第1配线、所述焊脚、所述ESD保护元件及所述第1接地层设于所述印刷配线板；
所述第1通孔插塞设于所述印刷配线板及所述绝缘层内。
9.根据权利要求8所述的存储器设备，其中
所述绝缘层包含第1绝缘层及第2绝缘层；
第1绝缘层、第2绝缘层及所述印刷配线板依序积层在所述第1方向；
所述第1通孔插塞设于所述印刷配线板及所述第2绝缘层内。
10.一种存储器设备，包含：
衬底；
非易失性存储器，设于所述衬底；
存储器控制器，设于所述衬底，连接于所述非易失性存储器；
第1配线，设于所述衬底，包含一端部及另一端部，所述一端部连接于所述存储器控制器；
ESD保护元件，设于所述衬底内；
焊脚，设于所述衬底内，连接着所述ESD保护元件；
第1通孔插塞，设于所述衬底内，一端部连接于所述第1配线的所述另一端部，另一端部连接于所述焊脚；
连接端子，设于所述衬底，能与主机装置电连接；及
第2通孔插塞，设于所述衬底内，一端部连接于所述焊脚，另一端部连接于所述连接端子。
11.根据权利要求10所述的存储器设备，其中
所述ESD保护元件包含第1端子及第2端子；
所述焊脚包含连接于所述第1端子的第1导电部、及连接于所述第2端子的第2导电部；
所述第1通孔插塞的所述另一端部连接于所述焊脚的所述第1导电部；
所述第2通孔插塞的所述一端部连接于所述焊脚的所述第1导电部。
12.根据权利要求11所述的存储器设备，包含：
第1接地层及第2接地层，设于所述衬底；且
所述第1接地层连接于所述焊脚的所述第2导电部；
所述第2接地层配置在第1配线的下方。
13.根据权利要求12所述的存储器设备，其中
所述衬底包含第1绝缘层、第2绝缘层、第3绝缘层及印刷配线板；
所述第1绝缘层、所述第2绝缘层及所述印刷配线板依序积层在第1方向。
14.根据权利要求13所述的存储器设备，其中
所述非易失性存储器、所述存储器控制器及所述第1配线设于所述印刷配线板；
所述第2通孔插塞设于所述第2绝缘层内；
所述焊脚、所述ESD保护元件及所述第1接地层设于所述第3绝缘层内；
所述第2接地层设于所述印刷配线板内；
所述第1通孔插塞设于所述印刷配线板及所述第3绝缘层内。
15.根据权利要求9或14所述的存储器设备，其中
所述连接端子设于所述第1绝缘层；
所述第1绝缘层包含使所述连接端子露出的开口。
16.根据权利要求1到15中任一权利要求所述的存储器设备，其中所述第1配线为微带线。
17.根据权利要求1到16中任一权利要求所述的存储器设备，其中
所述ESD保护元件包含第1二极管及第2二极管；
所述第1二极管的阴极与所述第2二极管的阴极连接。
18.根据权利要求17所述的存储器设备，其中所述第1二极管及所述第2二极管中的每一个为齐纳二极管。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
EP1779473B1 (en) * 2004-06-17 2012-08-08 Walletex Microelectronics LTD. Improved connector and device for flexibly connectable computer systems
JP2011100649A (ja) * 2009-11-06 2011-05-19 Murata Mfg Co Ltd 電子部品内蔵基板および電子モジュール。
US8796863B2 (en) * 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
JP2018156717A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP7292864B2 (ja) * 2018-04-23 2023-06-19 キオクシア株式会社 半導体記憶装置
JP2020003875A (ja) 2018-06-25 2020-01-09 キオクシア株式会社 半導体記憶装置
US11477881B2 (en) * 2019-06-26 2022-10-18 Sandisk Technologies Llc Spark gap electrostatic discharge (ESD) protection for memory cards
JP2021044509A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置、及び、半導体記憶装置

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