WO2022201566A1 - メモリデバイス - Google Patents

メモリデバイス Download PDF

Info

Publication number
WO2022201566A1
WO2022201566A1 PCT/JP2021/022878 JP2021022878W WO2022201566A1 WO 2022201566 A1 WO2022201566 A1 WO 2022201566A1 JP 2021022878 W JP2021022878 W JP 2021022878W WO 2022201566 A1 WO2022201566 A1 WO 2022201566A1
Authority
WO
WIPO (PCT)
Prior art keywords
substrate
insulating layer
memory device
footprint
memory
Prior art date
Application number
PCT/JP2021/022878
Other languages
English (en)
French (fr)
Inventor
利忠 斎藤
靖夫 大塚
敦志 近藤
Original Assignee
キオクシア株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by キオクシア株式会社 filed Critical キオクシア株式会社
Priority to CN202180096111.5A priority Critical patent/CN117043784A/zh
Priority to EP21933167.5A priority patent/EP4318309A1/en
Priority to KR1020237036295A priority patent/KR20230162651A/ko
Priority to DE112021007349.4T priority patent/DE112021007349T5/de
Publication of WO2022201566A1 publication Critical patent/WO2022201566A1/ja
Priority to US18/472,338 priority patent/US20240015991A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07735—Physical layout of the record carrier the record carrier comprising means for protecting against electrostatic discharge
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates

Definitions

  • Embodiments of the present invention relate to memory devices.
  • a memory device includes, for example, a flash memory, a memory controller, a connection terminal connectable to a host device, and an ESD (Electro Static Discharge) protection element.
  • ESD Electro Static Discharge
  • An object of the present invention is to provide a memory device capable of suppressing the influence of ESD and suppressing deterioration of transmission characteristics of electrical signals.
  • a memory device includes a substrate, a nonvolatile memory provided on the substrate, a memory controller provided on the substrate and connected to the nonvolatile memory, a memory controller provided on the substrate, one end and the other end. and a first wiring having the one end connected to the memory controller.
  • the memory device of the embodiment further includes a footprint provided on the substrate and connected to the other end of the first wiring, and an ESD protection element provided on the substrate and connected to the footprint.
  • FIG. 1 is a block diagram of a memory device according to the first embodiment.
  • FIG. 2 is a configuration diagram of an ESD protection element.
  • FIG. 3 is a plan view of the outline of the memory device.
  • FIG. 4 is a side view of the outline of the memory device.
  • FIG. 5 is a plan view of the memory device according to the first embodiment.
  • FIG. 6 is a cross-sectional view taken along line VI-VI of FIG.
  • FIG. 7 is a cross-sectional view taken along line VII--VII of FIG.
  • FIG. 8 is a cross-sectional view along line VIII-VIII of FIG.
  • FIG. 9 is a plan view of the footprint of the memory device according to the first embodiment.
  • FIG. 10 is a plan view of a memory device according to a comparative example; FIG.
  • FIG. 11 is a plan view of the footprint of the memory device according to the second embodiment.
  • FIG. 12 is a characteristic diagram showing electrical signal transmission characteristics of the memory device according to the embodiment and electrical signal transmission characteristics of the memory device according to the comparative example.
  • FIG. 13 is a plan view of a memory device according to a third embodiment; 14 is a cross-sectional view taken along line XIV-XIV in FIG. 13.
  • FIG. 15 is a cross-sectional view taken along line XV-XV of FIG. 13.
  • FIG. 1 is a block diagram of a memory device 1 according to the first embodiment.
  • the memory device 1 is, for example, a memory device such as a removable memory card that can be electrically connected to the host device 2.
  • the host device 2 is, for example, an information processing device such as a personal computer or server, a tester device, a manufacturing device, an imaging device such as a still camera or a video camera, a mobile terminal such as a tablet computer or a smartphone, a game device, or a car navigation system. (in-vehicle terminal).
  • the memory device 1 includes a terminal group 11, an ESD protection circuit 12, a memory controller 13, and a nonvolatile memory 14.
  • the terminal group 11 includes a plurality of connection terminals (not shown).
  • a plurality of connection terminals can be electrically connected to the host device 2 .
  • the connection terminals are electrically connected to the host device 2 .
  • Data transfer between the host device 2 and the memory device 1 is performed by serial transfer, for example.
  • the ESD protection circuit 12 includes multiple ESD protection elements (not shown).
  • the plurality of ESD protection elements and the plurality of connection terminals are connected.
  • the number of multiple ESD protection elements is the same as the number of multiple connection terminals. In this case, one ESD protection element is connected to each connection terminal, and different ESD protection elements are connected to different connection terminals.
  • FIG. 2 is a configuration diagram of the ESD protection element 12A.
  • the ESD protection element 12A includes a first diode 12A1, a second diode 12A2, a first terminal T1 and a second terminal T2.
  • the first diode 12A1 and the second diode 12A2 are connected in series.
  • the cathode of the first diode 12A1 is connected to the cathode of the second diode 12A2.
  • the first terminal T1 is connected to the anode of the first diode 12A1.
  • the second terminal T2 is connected to the anode of the second diode 12A2.
  • the ESD protection element 12A is a bidirectional Zener diode.
  • the ESD protection element 12A shown in FIG. 2 is used as an ESD protection element will be described below, but the ESD protection element is not limited to the ESD protection element 12A.
  • the number of diodes forming the ESD protection element may be one.
  • the ESD protection device may further include other types of devices other than diodes. The ESD protection element to be used is appropriately determined according to the type and specifications of the memory device.
  • the memory controller 13 shown in FIG. 1 controls the nonvolatile memory 14. More specifically, the memory controller 13 receives commands from the host device 2 and controls the nonvolatile memory 14 based on the received commands. Specifically, the memory controller 13 writes data instructed to be written by the host device 2 to the nonvolatile memory 14 , reads data instructed to be read by the host device 2 from the nonvolatile memory 14 , and writes the data to the host device 2 . Send.
  • the memory device 1 may include a controller other than the memory controller 13.
  • the controller and memory controller 13 may be configured as one controller (chip), or the controller and memory controller 13 may be configured as separate controllers (chips).
  • the nonvolatile memory 14 is a memory that holds data in a nonvolatile manner, such as a NAND flash memory including a plurality of nonvolatile semiconductor memory cells.
  • a NAND flash memory for example, includes a plurality of stacked NAND flash memory dies (not shown).
  • a memory that includes a plurality of non-volatile magnetic memory cells or phase change memory cells may be used instead of NAND flash memory.
  • FIG. 3 is a plan view of the outline of the memory device 1.
  • FIG. 4 is a side view of the memory device 1.
  • Figures 3 and 4 show the X-axis, Y-axis and Z-axis.
  • the X-axis, Y-axis and Z-axis are orthogonal to each other.
  • the X-axis is along the width of memory device 1 .
  • the Y-axis runs along the length (height) of memory device 1 .
  • the Z-axis is along the thickness of memory device 1 .
  • the memory device 1 includes a thin plate-shaped card case (also called a housing, housing, or package) 10 .
  • the material of the card case 10 is, for example, insulating resin such as polycarbonate resin or ABS resin.
  • the card case 10 is formed, for example, in a substantially rectangular plate shape extending in the Y-axis direction.
  • the Y-axis direction is the longitudinal direction of the card case 10 .
  • the memory device 1 has a chamfered portion 20 indicating its front/rear and front/rear orientations.
  • the card case 10 includes a first surface 21 and a second surface 22, as shown in FIG.
  • the first surface 21 and the second surface 22 have substantially quadrangular (rectangular) shapes extending in the Y-axis direction.
  • the Y-axis direction is also the longitudinal direction of the first surface 21 and the second surface 22 .
  • the first surface 21 is a substantially flat surface facing the positive direction of the Z-axis.
  • the second surface 22 is located on the opposite side of the first surface 21 and is a substantially flat surface facing in the negative direction of the Z-axis.
  • the memory device 1 includes a plurality of connection terminals 11P provided on the first surface 21 side.
  • the plurality of connection terminals 11P are the plurality of connection terminals of the terminal group 11 of FIG. 1 described above.
  • a plurality of connection terminals 11P are arranged along the X-axis.
  • a plurality of connection terminals 11 ⁇ /b>P are exposed from the card case 10 .
  • Each of the plurality of connection terminals 11P is also called an external connection terminal or pad.
  • connection terminals 11P Although the number of connection terminals 11P is seven in FIG. 3 for simplification, the number of connection terminals 11P may be more than seven. Also, the number of connection terminals 11P may be less than seven. In FIG. 3, the plurality of connection terminals 11P are arranged in one row for simplification, but the plurality of connection terminals 11P may be arranged across a plurality of rows. The number of connection terminals 11P arranged in each column may or may not be the same in all columns.
  • FIG. 5 is a plan view of the memory device according to the first embodiment, and shows the area surrounded by the dashed-dotted line in FIG. 3 as viewed from the second surface 22 side.
  • FIG. 6 is a cross-sectional view taken along line VI--VI of FIG.
  • FIG. 7 is a cross-sectional view taken along line VII--VII of FIG.
  • FIG. 8 is a cross-sectional view (third cross-sectional view) taken along line VIII--VIII of FIG. Case 10 is not shown in FIGS.
  • FIG. 9 is a plan view of footprint 60.
  • FIG. 6 is a cross-sectional view taken along line VI--VI of FIG.
  • FIG. 7 is a cross-sectional view taken along line VII--VII of FIG.
  • FIG. 8 is a cross-sectional view (third cross-sectional view) taken along line VIII--VIII of FIG. Case 10 is not shown in FIGS.
  • FIG. 9 is a plan view of footprint 60.
  • the substrate 30 includes a first insulating layer 31 , a second insulating layer 32 and a printed wiring board 33 .
  • the first insulating layer 31, the second insulating layer 32, and the printed wiring board 33 are laminated in this order along the Z-axis negative direction (first direction).
  • the material of the first insulating layer 31 and the material of the second insulating layer 32 are, for example, silicon oxide and silicon nitride.
  • the material of the first insulating layer 31 and the material of the second insulating layer 32 are not necessarily the same.
  • the printed wiring board 33 includes printed wiring (not shown).
  • the printed wiring board 33 includes a region provided with printed wiring (wiring region) and a region not provided with printed wiring (insulating region).
  • the memory controller 13, the nonvolatile memory 14, and the microstrip line 40 are provided on the surface (upper surface) side of the printed wiring board 33 in the negative direction of the Z axis.
  • the memory controller 13 and the nonvolatile memory 14 are arranged in the wiring area of the printed wiring board 33 .
  • the memory controller 13 and the nonvolatile memory 14 are electrically connected via printed wiring.
  • the microstrip line 40 is arranged in the insulating area of the printed wiring board 33 .
  • nonvolatile memory 14 can also be arranged on the surface (lower surface) side of the printed wiring board 33 in the positive direction of the Z axis. It is also possible to use another wiring (transmission line) such as a stripline instead of the microstripline.
  • the first pad electrode 41 is provided on the upper surface side of the printed wiring board 33 .
  • the first pad electrode 41 is connected to one end of the microstrip line 40 (the end in the Y-axis negative direction).
  • the second pad electrode 42 is provided on the surface (upper surface) of the memory controller 13 in the Z-axis negative direction.
  • a bonding wire 43 connects the first pad electrode 41 and the second pad electrode 42 .
  • the microstrip line 40 and the memory controller 13 are electrically connected.
  • the other end of the microstrip line 40 (the end in the positive direction of the Y-axis) is connected to one end of the first via plug 51 (the end in the negative direction of the Z-axis).
  • the first via plugs 51 are provided in the printed wiring board 33 and the second insulating layer 32 .
  • the other end of the first via plug 51 (the end in the Z-axis positive direction) is connected to the connection terminal 11P.
  • the first via plug 51 is formed using conductive paste or plating, for example.
  • FIGS. 6 and 8 show first via plugs 51 formed using a conductive paste.
  • an ESD protection element 12A, a footprint 60, and a first ground plane 71 are provided on the upper surface side of the printed wiring board 33. As shown in FIG. ESD protection device 12 A is mounted on footprint 60 .
  • footprint 60 includes first conductive portion 61 and second conductive portion 62 .
  • the first terminal (the first terminal T1 shown in FIG. 2) and the second terminal (the second terminal T2 shown in FIG. 2) of the ESD protection element 12A are the first conductive portion 61 and the second terminal, respectively. 2 electrically connected to the conductive portion 62 .
  • a first terminal of the ESD protection element 12A is connected to one end of the first via plug 51 (an end in the negative Z-axis direction) via the first conductive portion 61 .
  • a second terminal of the ESD protection element 12A is connected to the first ground plane 71 via the second conductive portion 62 .
  • a first ground plane 71 has a ground potential.
  • a footprint is also called a pad, a pad electrode, or a land.
  • the first conductive portion 61, the second conductive portion 62 and the first ground plane 71 are obtained, for example, by etching a sheet of metal film.
  • the metal film is, for example, a copper film.
  • the second ground plane 72 is provided inside the printed wiring board 33 .
  • a second ground plane 72 has a ground potential.
  • Second ground plane 72 is physically separated from first via plug 51 .
  • Second ground plane 72 is not electrically connected to first via plug 51 .
  • the second ground plane 72 In the Z-axis positive direction (downward) of the microstripline 40, the second ground plane 72 has a solid shape.
  • connection terminal 11P is provided in the first insulating layer 31.
  • the first insulating layer 31 includes openings 81 through which the connection terminals 11P are exposed.
  • ESD electrostatic discharge
  • the memory device 1 of the present embodiment has the effect of being able to suppress the deterioration of the transmission characteristics of electrical signals even if the frequency of electrical signals is further increased in the future. This point will be further described below.
  • the ESD protection element 12A is connected between the connection terminal 11P and the second pad electrode 42 via the footprint 60.
  • the ESD protection element 12A is connected between the connection terminal 11P and the second pad electrode 42 without passing through a branch wiring separated from one wiring (hereinafter referred to as first wiring). .
  • the first wiring is composed of a footprint 60 (first conductive portion 61), a first via plug 51, a microstrip line 40, a first pad electrode 41, and a bonding wire 43. .
  • FIG. 10 is a plan view of a memory device according to a comparative example.
  • the first conductive portion 61 is connected to the branch wiring 44 branched from the microstrip line 40 . Therefore, in the case of the comparative example, the ESD protection element 12A is connected between the connection terminal 11P (not shown) and the second pad electrode 42 via the branch wiring 44.
  • FIG. 10 is a plan view of a memory device according to a comparative example.
  • the first conductive portion 61 is connected to the branch wiring 44 branched from the microstrip line 40 . Therefore, in the case of the comparative example, the ESD protection element 12A is connected between the connection terminal 11P (not shown) and the second pad electrode 42 via the branch wiring 44.
  • the branch wiring 44 generates parasitic induction. Also, the PN junction of the diode that constitutes the ESD protection element 12A generates parasitic capacitance. Parasitic induction and parasitic capacitance constitute an LC series resonant circuit. As a result, the LC series resonant circuit is connected in parallel to the first wiring.
  • the memory device 1 of the present embodiment does not use branch wiring, it is possible to suppress the deterioration of the transmission characteristics of the electrical signal even if the frequency of the electrical signal becomes higher in the future.
  • the ESD protection element 12A can suppress the influence of ESD, and even if the frequency of the electrical signal is further increased in the future, the deterioration of the transmission characteristics of the electrical signal can be suppressed. 1 can be provided.
  • FIG. 11 is a plan view of the footprint of the memory device according to the second embodiment.
  • FIG. 11 corresponds to FIG. 9 of the first embodiment.
  • the dimension of the second conductive portion 62 in the Y-axis direction is constant regardless of the coordinates of the X-axis.
  • the shape of the second conductive portion 62 in the XY plane is a rectangle having two sides, one side parallel to the X axis and the other side parallel to the Y axis.
  • the shape of the first conductive portion 61 is solid.
  • the present embodiment it is possible to reduce the number of inductive components of the LC series resonance circuit at the connection location of the second conductive portion 62 with the first ground plane 71 as well. As a result, it is possible to more effectively suppress the deterioration of the transmission characteristics of electrical signals.
  • FIG. 12 is a characteristic diagram showing electrical signal transmission characteristics of the memory device according to the embodiment and electrical signal transmission characteristics of the memory device according to the comparative example.
  • the vertical axis indicates the intensity of the electrical signal (signal intensity), and the horizontal axis indicates the frequency of the electrical signal.
  • the memory device according to the comparative example is the memory device shown in FIG. 10 described above.
  • the present example can secure signal strength at frequencies up to around 0 to 24 GHz, but the comparative example cannot secure signal strength at frequencies up to around 24 GHz.
  • a high frequency of 24 GHz is generated when transmitting a bit string in which "0" data and "1" data alternately continue.
  • 24 GHz is the maximum frequency assumed in PCIe 4.0.
  • the transmission bit pattern usually results in frequencies lower than 24 GHz.
  • the signal strength is reduced around 21 GHz, the transmission of electrical signals having a frequency around 21 GHz may be disturbed.
  • FIG. 13 is a plan view of a memory device according to the third embodiment.
  • 14 is a cross-sectional view taken along line XIV-XIV in FIG. 13.
  • FIG. 15 is a cross-sectional view taken along line XV--XV of FIG. 13.
  • the ESD protection element is provided on the substrate on the upper surface side of the printed wiring board, but in this embodiment, the ESD protection element is provided in the insulating layer of the substrate.
  • the substrate 30 of this embodiment includes a first insulating layer 31, a second insulating layer 32, a third insulating layer 34 and a printed wiring board 33, as shown in FIG.
  • the first insulating layer 31, the second insulating layer 32, the third insulating layer 34, and the printed wiring board 33 are laminated in this order along the Z-axis negative direction (first direction).
  • an ESD protection element 12A is provided in the third insulating layer 34.
  • a first conductive portion 61 , a second conductive portion 62 and a first ground plane 71 are further provided in the third insulating layer 34 .
  • a second terminal of the ESD protection element 12A is connected to the first ground plane 71 via the second conductive portion 62 .
  • the first via plugs 51 are provided within the printed wiring board 33 and the third insulating layer 34 .
  • the other end of the first via plug 51 (the end in the Z-axis positive direction) is connected to the first conductive portion 61 .
  • a second via plug 52 is provided in the second insulating layer 32 .
  • One end of the second via plug 52 (the end in the Z-axis negative direction) is connected to the first conductive portion 61 .
  • the other end of the second via plug 52 (the end in the Z-axis positive direction) is connected to the connection terminal 11P.
  • the ESD protection element 12A is connected between the connection terminal 11P and the second pad electrode 42 without passing through the branch wiring. Therefore, the memory device of this embodiment can suppress the deterioration of the transmission characteristics of the electrical signal even if the frequency of the electrical signal becomes higher in the future.
  • the ESD protection element 12A is provided in the third insulating layer 34 of the substrate 30. As shown in FIG. Mounting the ESD protection element 12A inside the substrate 30 in this manner also leads to suppression of deterioration in the transmission characteristics of electrical signals.
  • the memory device of the above embodiment has one layer including printed wiring, the number of layers including printed wiring may be two or more.
  • the ESD protection element includes a first terminal and a second terminal, the footprint includes a first conductive portion connected to the first terminal and a second conductive portion connected to the second terminal; 3.
  • [Appendix 4] 4.
  • [Appendix 5] 5.
  • the memory device of Claim 4 comprising a second ground plane within the substrate and disposed below the first trace.
  • [Appendix 6] 6 6.
  • the substrate includes an insulating layer and a printed wiring board laminated in a first direction; the nonvolatile memory, the memory controller, the first wiring, the footprint, the ESD protection element and the first ground plane are provided on the printed wiring board, 7.
  • the first via plug is provided within the printed wiring board and the insulating layer.
  • the insulating layer includes a first insulating layer and a second insulating layer; The first insulating layer, the second insulating layer and the printed wiring board are laminated in this order in the first direction, 9.
  • Appendix 10 a substrate; a non-volatile memory provided on the substrate; a memory controller provided on the substrate and connected to the nonvolatile memory; a first wiring provided on the substrate, including one end and the other end, the one end being connected to the memory controller; an ESD protection element provided within the substrate; a footprint provided in the substrate and connected to the ESD protection device; a first via plug provided in the substrate, having one end connected to the other end of the first wiring and the other end connected to the footprint; a connection terminal provided on the substrate and electrically connectable to a host device; a second via plug provided in the substrate and having one end connected to the footprint and the other end connected to the connection terminal.
  • the ESD protection element includes a first terminal and a second terminal, the footprint includes a first conductive portion connected to the first terminal and a second conductive portion connected to the second terminal; the other end of the first via plug is connected to the first conductive portion of the footprint; 11.
  • the memory device of clause 10 wherein the one end of the second via plug is connected to the first conductive portion of the footprint.
  • [Appendix 12] comprising a first ground plane and a second ground plane provided on the substrate; the first ground plane is connected to the second conductive portion of the footprint; 12.
  • the substrate comprises a first insulating layer, a second insulating layer, a third insulating layer and a printed wiring board; 13.
  • the nonvolatile memory, the memory controller, and the first wiring are provided on the printed wiring board; the second via plug is provided in the second insulating layer; the footprint, the ESD protection element and the first ground plane are provided in the third insulating layer; The second ground plane is provided within the printed wiring board, 14.
  • connection terminal is provided on the first insulating layer, 15.
  • Appendix 16 16.
  • the ESD protection element includes a first diode and a second diode; 17.
  • Appendix 18] 18. The memory device of clause 17, wherein each of the first diode and the second diode is a Zener diode.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Theoretical Computer Science (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Coloring Foods And Improving Nutritive Qualities (AREA)

Abstract

メモリデバイスは、基板３０と、基板３０に設けられた不揮発性メモリ１４と、基板３０に設けられ、不揮発性メモリ１４に接続されたメモリコントローラ１３と、基板３０に設けられ、一端部及び他端部を含み、一端部がメモリコントローラ１３に接続された配線４０とを含む。メモリデバイスは、更に、基板３０に設けられ、配線４０の他端部に接続されたフットプリント６０と、基板３０に設けられ、フットプリント６０に接続されたＥＳＤ保護素子１２Ａと、基板３０に設けられ、ホスト装置と電気的に接続可能な接続端子と、基板内に設けられ、一端部が配線４０の他端部に接続され、他端部が接続端子に接続されたビアプラグとを含む。

Description

メモリデバイス
　本発明の実施形態はメモリデバイスに関する。
　メモリデバイスは、例えば、フラッシュメモリと、メモリコントローラと、ホスト装置と接続可能な接続端子と、ＥＳＤ（Electro Static Discharge）保護素子とを含む。
特開２０２０－００３８７５号公報
　本発明の目的は、ＥＳＤの影響を抑制できるとともに、電気信号の伝送特性の劣化を抑制できるメモリデバイスを提供することにある。
　実施形態のメモリデバイスは、基板と、前記基板に設けられた不揮発性メモリと、前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線とを含む。実施形態のメモリデバイスは、更に、前記基板に設けられ、前記第１の配線の前記他端部に接続されたフットプリントと、前記基板に設けられ、前記フットプリントに接続されたＥＳＤ保護素子と、前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が接続端子に接続された第１のビアプラグとを含む。
図１は、第１の実施形態に係るメモリデバイスのブロック図である。 図２は、ＥＳＤ保護素子の構成図である。 図３は、メモリデバイスの外形の平面図である。 図４は、メモリデバイスの外形の側面図である。 図５は、第１の実施形態に係るメモリデバイスの平面図である。 図６は、図５のＶＩ－ＶＩ線に沿った断面図である。 図７は、図５のＶＩＩ－ＶＩＩ線に沿った断面図である。 図８は、図５のＶＩＩＩ－ＶＩＩＩ線に沿った断面図である。 図９は、第１の実施形態に係るメモリデバイスのフットプリントの平面図である。 図１０は、比較例に係るメモリデバイスの平面図である。 図１１は、第２の実施形態に係るメモリデバイスのフットプリントの平面図である。 図１２は、実施形態に係るメモリデバイスの電気信号の伝送特性及び比較例に係るメモリデバイスの電気信号の伝送特性を示す特性図である。 図１３は、第３の実施形態に係るメモリデバイスの平面図である。 図１４は、図１３のＸＩＶ－ＸＩＶ線に沿った断面図である。 図１５は、図１３のＸＶ－ＸＶ線に沿った断面図である。
　以下、図面を参照しながら実施形態を説明する。
　（第１の実施形態）
　図１は、第１の実施形態に係るメモリデバイス１のブロック図である。
　メモリデバイス１は、例えば、ホスト装置２に電気的に接続可能なリムーバブルメモリカードなどのメモリデバイスである。ホスト装置２は、例えば、パーソナルコンビュータ若しくはサーバーなどの情報処理装置、テスタ装置、製造装置、スチルカメラ若しくはビデオカメラなどの撮像装置、タブレットコンピュータ若しくはスマートフォンなどの携帯端末、ゲーム機器、又は、カーナビゲーションシステム（車載端末）である。
　メモリデバイス１は、端子群１１と、ＥＳＤ保護回路１２と、メモリコントローラ１３と、不揮発性メモリ１４とを含む。
　端子群１１は複数の接続端子（不図示）を含む。複数の接続端子はホスト装置２と電気的に接続可能である。例えば、ホスト装置２にメモリデバイス１が接続された状態では、複数の接続端子はホスト装置２と電気的に接続される。ホスト装置２とメモリデバイス１との間のデータ転送は、例えば、シリアル転送によって行われる。
　ＥＳＤ保護回路１２は複数のＥＳＤ保護素子（不図示）を含む。複数のＥＳＤ保護素子と複数の接続端子とは接続されている。例えば、複数のＥＳＤ保護素子の数と複数の接続端子の数とは同じである。この場合、各接続端子には一つのＥＳＤ保護素子が接続され、且つ、異なる接続端子には異なるＥＳＤ保護素子が接続される。
　図２は、ＥＳＤ保護素子１２Ａの構成図である。
　ＥＳＤ保護素子１２Ａは、第１のダイオード１２Ａ１、第２のダイオード１２Ａ２、第１の端子Ｔ１及び第２の端子Ｔ２を含む。
　第１のダイオード１２Ａ１と第２のダイオード１２Ａ２とは直列に接続されている。第１のダイオード１２Ａ１のカソードは第２のダイオード１２Ａ２のカソードに接続されている。第１の端子Ｔ１は第１のダイオード１２Ａ１のアノードに接続されている。第２の端子Ｔ２は第２のダイオード１２Ａ２のアノードに接続されている。
　ダイオード１２Ａ１，１２Ａ２の各々がツェナーダイオードである場合、ＥＳＤ保護素子１２Ａは双方向ツェナーダイオードである。
　以下、ＥＳＤ保護素子として、図２に示したＥＳＤ保護素子１２Ａを用いた場合について説明するが、ＥＳＤ保護素子はＥＳＤ保護素子１２Ａには限定されない。例えば、ＥＳＤ保護素子を構成するダイオードの数は一つでもよい。また、ＥＳＤ保護素子はダイオードと異なる他の種類の素子を更に含んでいてもよい。メモリデバイスの種類や仕様などに応じて使用されるＥＳＤ保護素子は適宜決められる。
　図１に示すメモリコントローラ１３は、不揮発性メモリ１４を制御する。より詳細には、メモリコントローラ１３は、ホスト装置２から命令を受け取り、受け取った命令に基づいて不揮発性メモリ１４を制御する。具体的には、メモリコントローラ１３は、ホスト装置２から書込みを指示されたデータを不揮発性メモリ１４に書き込み、ホスト装置２から読出しを指示されたデータを不揮発性メモリ１４から読み出してホスト装置２に送信する。
　なお、メモリデバイス１は、メモリコントローラ１３以外のコントローラを含んでいてもよい。このコントローラ及びメモリコントローラ１３は一つのコントローラ（チップ）として構成されてもよいし、又は、コントローラ及びメモリコントローラ１３はそれぞれ別個のコントローラ（チップ）として構成されてもよい。
　不揮発性メモリ１４はデータを不揮発に保持するメモリであり、例えば、複数の不揮発性の半導体メモリセルを含むＮＡＮＤ型フラッシュメモリである。ＮＡＮＤ型フラッシュメモリは、例えば、積層された複数のＮＡＮＤ型フラッシュメモリダイ（不図示）を含む。ＮＡＮＤ型フラッシュメモリの代わりに、複数の不揮発性の磁気メモリセル又は相変化メモリセルを含むメモリを用いてもよい。
　図３は、メモリデバイス１の外形の平面図である。なお、図３では、メモリデバイス１の内部のメモリコントローラ１３及び不揮発性メモリ１４を破線で示している。図４はメモリデバイス１の側面図である。
　図３及び図４にはＸ軸、Ｙ軸及びＺ軸が示されている。Ｘ軸とＹ軸とＺ軸とは互いに直交する。Ｘ軸はメモリデバイス１の幅に沿う。Ｙ軸はメモリデバイス１の長さ（高さ）に沿う。Ｚ軸はメモリデバイス１の厚さに沿う。
　メモリデバイス１は、薄い板状のカードケース（筐体、ハウジング又はパッケージとも称される）１０を備える。カードケース１０の材料、例えば、ポリカーボネート樹脂やＡＢＳ樹脂等の絶縁樹脂である。カードケース１０は、例えば、Ｙ軸方向に延びた略矩形の板状に形成される。Ｙ軸方向は、カードケース１０の長手方向である。メモリデバイス１はその前後や表裏の向きを示す面取り部２０を有する。
　図４に示すように、カードケース１０は第１の面２１及び第２の面２２を含む。第１の面２１及び第２の面２２は、Ｙ軸方向に延びた略四角形（矩形）の形状を有する。Ｙ軸方向は、第１の面２１及び第２の面２２の長手方向でもある。第１の面２１は、Ｚ軸の正方向に向く略平坦な面である。第２の面２２は、第１の面２１の反対側に位置し、Ｚ軸の負方向に向く略平坦な面である。
　図３に示すように、メモリデバイス１は、第１の面２１の側に設けられた複数の接続端子１１Ｐを含む。複数の接続端子１１Ｐは、先に説明した図１の端子群１１の複数の接続端子である。複数の接続端子１１ＰはＸ軸に沿って配置されている。複数の接続端子１１Ｐは、カードケース１０から露出している。複数の接続端子１１Ｐの各々は外部接続端子やパッドとも称される。
　なお、図３では、簡略化のために、接続端子１１Ｐの数は７としているが、接続端子１１Ｐの数は７よりも多くてもよい。また、接続端子１１Ｐの数は７よりも少なくてもよい。また、図３では、簡略化のために、複数の接続端子１１Ｐは一つの列に配置されているが、複数の接続端子１１Ｐは複数の列に跨がって配置されていてもよい。各列に配置される接続端子１１Ｐの数は全ての列において同じ場合もあるし、そうでない場合もある。
　次に、カードケース１０内のデバイス構造について説明する。
　図５は第１の実施形態に係るメモリデバイスの平面図であり、図３の一点鎖線で囲まれた領域を第２の面２２側から見たものである。図６は図５のＶＩ－ＶＩ線に沿った断面図である。図７は図５のＶＩＩ－ＶＩＩ線に沿った断面図である。図８は図５のＶＩＩＩ－ＶＩＩＩ線に沿った断面図（第３の断面図）である。図５乃至図８にはケース１０は示されていない。図９はフットプリント６０の平面図である。
　ケース内には、接続端子１１Ｐ、メモリコントローラ１３、不揮発性メモリ１４、基板３０、マイクロストリップライン４０、第１のパッド電極４１、第２のパッド電極４２、ボンディングワイヤ４３、第１のビアプラグ５１、フットプリント６０、第１のグランドプレーン７１及び第２のグランドプレーン７２が設けられている。
　基板３０は、第１の絶縁層３１と、第２の絶縁層３２と、プリント配線板３３とを含む。第１の絶縁層３１、第２の絶縁層３２及びプリント配線板３３はＺ軸負方向（第１の方向）に沿ってこの順で積層されている。
　第１の絶縁層３１の材料及び第２の絶縁層３２の材料は、例えば、シリコン酸化物やシリコン窒化物である。第１の絶縁層３１の材料と第２の絶縁３２の材料とは必ずしも同じであるとは限らない。
　プリント配線板３３はプリント配線（不図示）を含む。プリント配線板３３はプリント配線が設けられている領域（配線領域）と、プリント配線が設けられていない領域（絶縁領域）とを含む。
　メモリコントローラ１３、不揮発性メモリ１４及びマイクロストリップライン４０は、プリント配線板３３のＺ軸負方向の面（上面）側に設けられている。
　メモリコントローラ１３及び不揮発性メモリ１４はプリント配線板３３の配線領域に配置されている。メモリコントローラ１３及び不揮発性メモリ１４はプリント配線を介して電気的に接続される。一方、マイクロストリップライン４０はプリント配線板３３の絶縁領域に配置されている。
　なお、不揮発性メモリ１４は、プリント配線板３３のＺ軸正方向の面（下面）側に配置されることも可能である。また、マイクロストリップラインの代わりにストリップライン等の他の配線（伝送線路）を用いることも可能である。
　第１のパッド電極４１は、プリント配線板３３の上面側に設けられている。第１のパッド電極４１は、マイクロストリップライン４０の一端部（Ｙ軸負方向の端部）に接続されている。
　第２のパッド電極４２は、メモリコントローラ１３のＺ軸負方向の面（上面）に設けられている。第１のパッド電極４１と第２のパッド電極４２とはボンディングワイヤ４３によって接続されている。その結果、マイクロストリップライン４０とメモリコントローラ１３とは電気的に接続される。
　図６及び図８に示すように、マイクロストリップライン４０の他端部（Ｙ軸正方向の端部）は、第１のビアプラグ５１の一端部（Ｚ軸負方向の端部）に接続されている。第１のビアプラグ５１は、プリント配線板３３及び第２の絶縁層３２内に設けられている。第１のビアプラグ５１の他端部（Ｚ軸正方向の端部）は接続端子１１Ｐに接続されている。第１のビアプラグ５１は、例えば、導電性ペースト又はめっきを用いて形成される。図６及び図８には、導電性ペーストを用いて形成された第１のビアプラグ５１が示されている。
　図８に示すように、プリント配線板３３の上面側には、ＥＳＤ保護素子１２Ａ、フットプリント６０及び第１のグランドプレーン７１が設けられている。ＥＳＤ保護素子１２Ａはフットプリント６０上に搭載される。
　図５及び図８に示すように、フットプリント６０は、第１の導電部６１及び第２の導電部６２を含む。ＥＳＤ保護素子１２Ａの第１の端子（図２に示した第１の端子Ｔ１）及び第２の端子（図２に示した第２の端子Ｔ２）は、それぞれ、第１の導電部６１及び第２の導電部６２に電気的に接続される。
　ＥＳＤ保護素子１２Ａの第１の端子は、第１の導電部６１を介して、第１のビアプラグ５１の一端部（Ｚ軸負方向の端部）に接続されている。ＥＳＤ保護素子１２Ａの第２の端子は、第２の導電部６２を介して、第１のグランドプレーン７１に接続されている。第１のグランドプレーン７１はグランド電位を有する。なお、フットプリントはパッド、パッド電極又はランドとも称される。
　第１の導電部６１、第２の導電部６２及び第１のグランドプレーン７１は、例えば、一枚の金属膜をエッチングして得られる。金属膜は、例えば、銅膜である。
　図６に示すように、第２のグランドプレーン７２はプリント配線板３３内に設けられている。第２のグランドプレーン７２はグランド電位を有する。第２のグランドプレーン７２は第１のビアプラグ５１とは物理的に分離されている。第２のグランドプレーン７２は第１のビアプラグ５１と電気的に接続されてはいない。マイクロストリップライン４０のＺ軸正方向（下方）において、第２のグランドプレーン７２はベタ状の形状を有する。
　接続端子１１Ｐは第１の絶縁層３１内に設けられている。第１の絶縁層３１は、接続端子１１Ｐが露出する開口８１を含む。
　ここで、露出している接続端子１１Ｐに静電気が帯電すると、ＥＳＤ（静電放電）が発生することがある。ＥＳＤはサージを招く原因となる。サージが接続端子１１Ｐからメモリデバイス１内に侵入すると、メモリコントローラ１３や不揮発性メモリ１４は破壊される可能性がある。
　しかし、ＥＳＤ保護素子１２Ａを用いる場合、ＥＳＤによって発生したサージは、ＥＳＤ保護素子１２Ａを介して第１のグランドプレーン７１に流れるので、ＥＳＤに起因するメモリコントローラ１３や不揮発性メモリ１４の破壊（ＥＳＤの影響）は抑制される。
　また、本実施形態のメモリデバイス１は、今後、電気信号の周波数が更に高くなっても、電気信号の伝送特性の劣化を抑制できるという効果を有する。以下、この点について更に説明する。
　本実施形態では、ＥＳＤ保護素子１２Ａは、フットプリント６０を介して、接続端子１１Ｐと第２のパッド電極４２との間に接続される。言い換えれば、ＥＳＤ保護素子１２Ａは、一本の配線（以下、第１の配線という）から分離した分岐配線を経由せずに、接続端子１１Ｐと第２のパッド電極４２との間に接続される。
　上記の第１の配線は、フットプリント６０（第１の導電部６１）と、第１のビアプラグ５１と、マイクロストリップライン４０と、第１のパッド電極４１と、ボンディングワイヤ４３とで構成される。
　図１０は比較例に係るメモリデバイスの平面図である。比較例に係るメモリデバイスでは、第１の導電部６１はマイクロストリップライン４０から分岐した分岐配線４４に接続されている。したがって、比較例の場合、ＥＳＤ保護素子１２Ａは、分岐配線４４を経由して、接続端子１１Ｐ（不図示）と第２のパッド電極４２との間に接続されることになる。
　分岐配線４４は寄生誘導を発生させる。また、ＥＳＤ保護素子１２Ａを構成するダイオードのＰＮジャンクションは寄生容量を発生させる。寄生誘導及び寄生容量はＬＣ直列共振回路を構成する。その結果、上記の第１の配線にはＬＣ直列共振回路が並列に接続されることになる。
　したがって、第１の配線中にＬＣ直列共振回路の共振周波数を有する電気信号が流れると、当該電気信号が大きく減衰するという、電気信号の伝送特性の劣化が発生する。今後、電気信号の周波数が更に高くなると、分岐配線の長さがたとえ短くても電気信号の伝送特性の劣化（ＬＣ直列共振回路の影響）は無視できなくなる可能性がある。
　本実施形態のメモリデバイス１は、分岐配線を用いていないので、今後、電気信号の周波数が更に高くなっても、電気信号の伝送特性の劣化は抑制できる。
　以上述べたように本実施形態によれば、ＥＳＤ保護素子１２ＡによりＥＳＤの影響を抑制できるとともに、今後、電気信号の周波数が更に高くなっても、電気信号の伝送特性の劣化は抑制できるメモリデバイス１を提供できる。
　（第２の実施形態）
　図１１は第２の実施形態に係るメモリデバイスのフットプリントの平面図である。図１１は第１の実施形態の図９に相当する。
　本実施形態が第１の実施形態と異なる点は、第２の導電部６２の形状がベタ状であることにある。以下、この点について更に説明する。
　Ｘ軸及びＹ軸で規定される面（Ｘ－Ｙ面）内において、第２の導電部６２のＹ軸方向の寸法は、Ｘ軸の座標によらずに一定である。言い換えれば、本実施形態では、Ｘ－Ｙ面内における第２の導電部６２の形状は、Ｘ軸に平行な辺とＹ軸に平行な辺を二つの辺とする長方形である。なお、第１及び第２の実施形態において、第１の導電部６１の形状はベタ状である。
　本実施形態によれば、第２の導電部６２の第１のグランドプレーン７１との接続箇所においても、ＬＣ直列共振回路の誘導成分となる箇所を減らすことができる。その結果、電気信号の伝送特性の劣化をより効果的に抑制することが可能となる。
　図１２は、実施形態に係るメモリデバイスの電気信号の伝送特性及び比較例に係るメモリデバイスの電気信号の伝送特性を示す特性図である。縦軸は電気信号の強度（信号強度）を示し、横軸は電気信号の周波数を示している。また、比較例に係るメモリデバイスは、上述した図１０に示されるメモリデバイスである。
　図１２から、本実例は０～２４ＧＨｚ付近迄の周波数において信号強度は確保できているが、比較例では２４ＧＨｚ付近迄の周波数において信号強度は確保できていない。これは、本実施形態ではＰＣＩＥｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）４．０（Ｇｅｎ４）の基本周波数（８ＧＨｚ）の３次高調波の電気信号を伝送することが可能であることを意味している。
　“０”データと“１”データが交互に連続するビット列を伝送する際に２４ＧＨｚの高周波が発生する。２４ＧＨｚはＰＣＩｅ４．０で想定される最大周波数である。実際のデータ伝送では伝送ビットパターンにより、２４ＧＨｚよりも低い周波数が発生するのが通常である。比較例の場合、２１ＧＨｚ付近で信号強度が低下しているため、２１ＧＨｚ付近の周波数を有する電気信号の伝送は障害される可能性がある。
　（第３の実施形態）
　図１３は第３の実施形態に係るメモリデバイスの平面図である。図１４は図１３のＸＩＶ－ＸＩＶ線に沿った断面図である。図１５は図１３のＸＶ－ＸＶ線に沿った断面図である。
　第１の実施形態及び第２の実施形態では、ＥＳＤ保護素子は基板のプリント配線板の上面側には設けられているが、本実施形態ではＥＳＤ保護素子は基板の絶縁層内に設けられている。
　本実施形態の基板３０は、図１４に示すように、第１の絶縁層３１、第２の絶縁層３２、第３の絶縁層３４及びプリント配線板３３を含む。第１の絶縁層３１、第２の絶縁層３２、第３の絶縁層３４及びプリント配線板３３はＺ軸負方向（第１の方向）に沿ってこの順で積層されている。
　図１５に示すように、第３の絶縁層３４内にはＥＳＤ保護素子１２Ａが設けられている。第３の絶縁層３４内には更に第１の導電部６１、第２の導電部６２及び第１のグランドプレーン７１が設けられている。ＥＳＤ保護素子１２Ａの第２の端子は、第２の導電部６２を介して、第１のグランドプレーン７１に接続されている。
　第１のビアプラグ５１はプリント配線板３３及び第３の絶縁層３４内に設けられている。第１のビアプラグ５１の他端部（Ｚ軸正方向の端部）は第１の導電部６１に接続されている。第２のビアプラグ５２は第２の絶縁層３２内に設けられている。第２のビアプラグ５２の一端部（Ｚ軸負方向の端部）は、第１の導電部６１に接続されている。第２のビアプラグ５２の他端部（Ｚ軸正方向の端部）は、接続端子１１Ｐに接続されている。
　ＥＳＤ保護素子１２Ａは、分岐配線を経由せずに、接続端子１１Ｐと第２のパッド電極４２との間に接続される。したがって、本実施形態のメモリデバイスは、今後、電気信号の周波数が更に高くなっても、電気信号の伝送特性の劣化は抑制できる。
　また、本実施形態では、ＥＳＤ保護素子１２Ａは基板３０の第３の絶縁層３４内に設けられている。このようにＥＳＤ保護素子１２Ａを基板３０の内部に実装することも電気信号の伝送特性の劣化の抑制に繋がる。
　なお、上述した実施形態のメモリデバイスは、プリント配線を含む層は一つであったが、プリント配線を含む層は二つ以上でもよい。
　上述した実施形態の上位概念、中位概念及び下位概念の一部又は全て、及び、上述していないその他の実施形態は、例えば、以下の付記１－１８、及び、付記１－１８の任意の組合せ（明らかに矛盾する組合せは除く）で表現できる。
［付記１］
　基板と、
　前記基板に設けられた不揮発性メモリと、
　前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
　前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
　前記基板に設けられ、前記第１の配線の前記他端部に接続されたフットプリントと、
　前記基板に設けられ、前記フットプリントに接続されたＥＳＤ保護素子と、
　前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
　前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が接続端子に接続された第１のビアプラグと
　を具備するメモリデバイス。
［付記２］
　前記基板に設けられ、前記フットプリントに接続された第１のグランドプレーンを具備する付記１に記載のメモリデバイス。
［付記３］
　前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
　前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
　前記第１のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている付記２に記載のメモリデバイス。
［付記４］
　前記第１のグランドプレーンは、前記フットプリントの前記第２の導電部に接続されている付記３に記載のメモリデバイス。
［付記５］
　前記基板内に設けられ、第１の配線の下方に配置された第２のグランドプレーンを具備する付記４に記載のメモリデバイス。
［付記６］
　前記第２のグランドプレーンの形状はベタ状である付記５に記載のメモリデバイス。
［付記７］
　前記第２の導電部の形状はベタ状である付記６に記載のメモリデバイス。
［付記８］
　前記基板は、第１の方向に積層された絶縁層及びプリント配線板を含み、
　前記不揮発性メモリ、前記メモリコントローラ、前記第１の配線、前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記プリント配線板に設けられ、
　前記第１のビアプラグは、前記プリント配線板及び前記絶縁層内に設けられている付記６に記載のメモリデバイス。
［付記９］
　前記絶縁層は第１の絶縁層及び第２の絶縁層を含み、
　第１の絶縁層、第２の絶縁層及び前記プリント配線板はこの順で前記第１の方向に積層され、
　前記第１のビアプラグは、前記プリント配線板及び前記第２の絶縁層内に設けられている付記８に記載のメモリデバイス。
［付記１０］
　基板と、
　前記基板に設けられた不揮発性メモリと、
　前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
　前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
　前記基板内に設けられたＥＳＤ保護素子と、
　前記基板内に設けられ、前記ＥＳＤ保護素子が接続されたフットプリントと、
　前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が前記フットプリントに接続された第１のビアプラグと、
　前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
　前記基板内に設けられ、一端部が前記フットプリントに接続され、他端部が前記接続端子に接続された第２のビアプラグと
　を具備するメモリデバイス。
［付記１１］
　前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
　前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
　前記第１のビアプラグの前記他端部は、前記フットプリントの前記第１の導電部に接続され、
　前記第２のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている付記１０に記載のメモリデバイス。
［付記１２］
　前記基板に設けられた第１のグランドプレーン及び第２のグランドプレーンを具備し、
　前記第１のグランドプレーンは前記フットプリントの前記第２の導電部に接続され、
　前記第２のグランドプレーンは第１の配線の下方に配置されている付記１０又は１１に記載のメモリデバイス。
［付記１３］
　前記基板は第１の絶縁層、第２の絶縁層、第３の絶縁層及びプリント配線板を含み、
　前記第１の絶縁層、前記第２の絶縁層及び前記プリント配線板はこの順で第１の方向に積層されている付記１２に記載のメモリデバイス。
［付記１４］
　前記不揮発性メモリ、前記メモリコントローラ及び前記第１の配線は、前記プリント配線板に設けられ、
　前記第２のビアプラグは、前記第２の絶縁層内に設けられ、
　前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記第３の絶縁層内に設けられ、
　前記第２のグランドプレーンは、前記プリント配線板内に設けられ、
　前記第１のビアプラグは、前記プリント配線板及び前記第３の絶縁層内に設けられている付記１３に記載のメモリデバイス。
［付記１５］
　前記接続端子は前記第１の絶縁層に設けられ、
　前記第１の絶縁層は前記接続端子が露出する開口を含む付記９又は１４に記載のメモリデバイス。
［付記１６］
　前記第１の配線は、マイクロストリップラインである付記１乃至１５の何れかに記載のメモリデバイス。
［付記１７］
　前記ＥＳＤ保護素子は第１のダイオード及び第２のダイオードを含み、
　前記第１のダイオードのカソードと前記第２のダイオードのカソードとは接続されている付記１乃至１６の何れかに記載のメモリデバイス。
［付記１８］
　前記第１のダイオード及び前記第２のダイオードの各々は、ツェナーダイオードである付記１７に記載のメモリデバイス。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
　Ｔ１…第１の端子
　Ｔ２…第２の端子
　１…メモリデバイス
　１０…カードケース
　１１…端子群
　１１Ｐ…接続端子
　１２…ＥＳＤ保護回路
　１２Ａ…ＥＳＤ保護素子
　１２Ａ１…第１のダイオード
　１２Ａ２…第２のダイオード
　１４…不揮発性メモリ
　１３…メモリコントローラ
　２０…面取り部
　２１…第１の面
　２２…第２の面
　３０…基板
　３１…第１の絶縁層
　３２…第２の絶縁層
　３３…プリント配線板
　３４…第３の絶縁層
　４０…マイクロストリップライン
　４１…第１のパッド電極
　４２…第２のパッド電極
　４３…ボンディングワイヤ
　４４…分岐配線
　５１…第１のビアプラグ
　５２…第２のビアプラグ
　６０…フットプリント
　６１…第１の導電部
　６２…第２の導電部
　７１…第１のグランドプレーン
　７２…第２のグランドプレーン
　７３…第３のグランドプレーン
　８１…開口

Claims (18)

  1. 　基板と、
    　前記基板に設けられた不揮発性メモリと、
    　前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
    　前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
    　前記基板に設けられ、前記第１の配線の前記他端部に接続されたフットプリントと、
    　前記基板に設けられ、前記フットプリントに接続されたＥＳＤ保護素子と、
    　前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
    　前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が接続端子に接続された第１のビアプラグと
    　を具備するメモリデバイス。
  2. 　前記基板に設けられ、前記フットプリントに接続された第１のグランドプレーンを具備する請求項１に記載のメモリデバイス。
  3. 　前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
    　前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
    　前記第１のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている請求項２に記載のメモリデバイス。
  4. 　前記第１のグランドプレーンは、前記フットプリントの前記第２の導電部に接続されている請求項３に記載のメモリデバイス。
  5. 　前記基板内に設けられ、第１の配線の下方に配置された第２のグランドプレーンを具備する請求項４に記載のメモリデバイス。
  6. 　前記第２のグランドプレーンの形状はベタ状である請求項５に記載のメモリデバイス。
  7. 　前記第２の導電部の形状はベタ状である請求項６に記載のメモリデバイス。
  8. 　前記基板は、第１の方向に積層された絶縁層及びプリント配線板を含み、
    　前記不揮発性メモリ、前記メモリコントローラ、前記第１の配線、前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記プリント配線板に設けられ、
    　前記第１のビアプラグは、前記プリント配線板及び前記絶縁層内に設けられている請求項６に記載のメモリデバイス。
  9. 　前記絶縁層は第１の絶縁層及び第２の絶縁層を含み、
    　第１の絶縁層、第２の絶縁層及び前記プリント配線板はこの順で前記第１の方向に積層され、
    　前記第１のビアプラグは、前記プリント配線板及び前記第２の絶縁層内に設けられている請求項８に記載のメモリデバイス。
  10. 　基板と、
    　前記基板に設けられた不揮発性メモリと、
    　前記基板に設けられ、前記不揮発性メモリに接続されたメモリコントローラと、
    　前記基板に設けられ、一端部及び他端部を含み、前記一端部が前記メモリコントローラに接続された第１の配線と、
    　前記基板内に設けられたＥＳＤ保護素子と、
    　前記基板内に設けられ、前記ＥＳＤ保護素子が接続されたフットプリントと、
    　前記基板内に設けられ、一端部が前記第１の配線の前記他端部に接続され、他端部が前記フットプリントに接続された第１のビアプラグと、
    　前記基板に設けられ、ホスト装置と電気的に接続可能な接続端子と、
    　前記基板内に設けられ、一端部が前記フットプリントに接続され、他端部が前記接続端子に接続された第２のビアプラグと
    　を具備するメモリデバイス。
  11. 　前記ＥＳＤ保護素子は、第１の端子及び第２の端子を含み、
    　前記フットプリントは、前記第１の端子に接続された第１の導電部、及び、前記第２の端子に接続された第２の導電部を含み、
    　前記第１のビアプラグの前記他端部は、前記フットプリントの前記第１の導電部に接続され、
    　前記第２のビアプラグの前記一端部は、前記フットプリントの前記第１の導電部に接続されている請求項１０に記載のメモリデバイス。
  12. 　前記基板に設けられた第１のグランドプレーン及び第２のグランドプレーンを具備し、
    　前記第１のグランドプレーンは前記フットプリントの前記第２の導電部に接続され、
    　前記第２のグランドプレーンは第１の配線の下方に配置されている請求項１１に記載のメモリデバイス。
  13. 　前記基板は第１の絶縁層、第２の絶縁層、第３の絶縁層及びプリント配線板を含み、
    　前記第１の絶縁層、前記第２の絶縁層及び前記プリント配線板はこの順で第１の方向に積層されている請求項１２に記載のメモリデバイス。
  14. 　前記不揮発性メモリ、前記メモリコントローラ及び前記第１の配線は、前記プリント配線板に設けられ、
    　前記第２のビアプラグは、前記第２の絶縁層内に設けられ、
    　前記フットプリント、前記ＥＳＤ保護素子及び前記第１のグランドプレーンは、前記第３の絶縁層内に設けられ、
    　前記第２のグランドプレーンは、前記プリント配線板内に設けられ、
    　前記第１のビアプラグは、前記プリント配線板及び前記第３の絶縁層内に設けられている請求項１３に記載のメモリデバイス。
  15. 　前記接続端子は前記第１の絶縁層に設けられ、
    　前記第１の絶縁層は前記接続端子が露出する開口を含む請求項９又は１４に記載のメモリデバイス。
  16. 　前記第１の配線は、マイクロストリップラインである請求項１乃至１５の何れかに記載のメモリデバイス。
  17. 　前記ＥＳＤ保護素子は第１のダイオード及び第２のダイオードを含み、
    　前記第１のダイオードのカソードと前記第２のダイオードのカソードとは接続されている請求項１乃至１６の何れかに記載のメモリデバイス。
  18. 　前記第１のダイオード及び前記第２のダイオードの各々は、ツェナーダイオードである請求項１７に記載のメモリデバイス。
PCT/JP2021/022878 2021-03-23 2021-06-16 メモリデバイス WO2022201566A1 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN202180096111.5A CN117043784A (zh) 2021-03-23 2021-06-16 存储器设备
EP21933167.5A EP4318309A1 (en) 2021-03-23 2021-06-16 Memory device
KR1020237036295A KR20230162651A (ko) 2021-03-23 2021-06-16 메모리 디바이스
DE112021007349.4T DE112021007349T5 (de) 2021-03-23 2021-06-16 Speichervorrichtung
US18/472,338 US20240015991A1 (en) 2021-03-23 2023-09-22 Memory device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2021048578A JP2022147368A (ja) 2021-03-23 2021-03-23 メモリデバイス
JP2021-048578 2021-03-23

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US18/472,338 Continuation US20240015991A1 (en) 2021-03-23 2023-09-22 Memory device

Publications (1)

Publication Number Publication Date
WO2022201566A1 true WO2022201566A1 (ja) 2022-09-29

Family

ID=83396615

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2021/022878 WO2022201566A1 (ja) 2021-03-23 2021-06-16 メモリデバイス

Country Status (8)

Country Link
US (1) US20240015991A1 (ja)
EP (1) EP4318309A1 (ja)
JP (1) JP2022147368A (ja)
KR (1) KR20230162651A (ja)
CN (1) CN117043784A (ja)
DE (1) DE112021007349T5 (ja)
TW (1) TWI784574B (ja)
WO (1) WO2022201566A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160125A (ja) * 1999-12-03 2001-06-12 Hitachi Ltd Ｉｃカード
JP2008502984A (ja) * 2004-06-17 2008-01-31 ウォレテックス マイクロエレクトロニクス リミティッド 柔軟に接続可能なコンピュータ・システムのための改善されたコネクタおよびデバイス
JP2011100649A (ja) * 2009-11-06 2011-05-19 Murata Mfg Co Ltd 電子部品内蔵基板および電子モジュール。
JP2020003875A (ja) 2018-06-25 2020-01-09 キオクシア株式会社 半導体記憶装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796863B2 (en) * 2010-02-09 2014-08-05 Samsung Electronics Co., Ltd. Semiconductor memory devices and semiconductor packages
JP2018156717A (ja) * 2017-03-21 2018-10-04 東芝メモリ株式会社 半導体記憶装置
JP7292864B2 (ja) * 2018-04-23 2023-06-19 キオクシア株式会社 半導体記憶装置
US11477881B2 (en) * 2019-06-26 2022-10-18 Sandisk Technologies Llc Spark gap electrostatic discharge (ESD) protection for memory cards
JP2021044509A (ja) * 2019-09-13 2021-03-18 キオクシア株式会社 半導体装置、及び、半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160125A (ja) * 1999-12-03 2001-06-12 Hitachi Ltd Ｉｃカード
JP2008502984A (ja) * 2004-06-17 2008-01-31 ウォレテックス マイクロエレクトロニクス リミティッド 柔軟に接続可能なコンピュータ・システムのための改善されたコネクタおよびデバイス
JP2011100649A (ja) * 2009-11-06 2011-05-19 Murata Mfg Co Ltd 電子部品内蔵基板および電子モジュール。
JP2020003875A (ja) 2018-06-25 2020-01-09 キオクシア株式会社 半導体記憶装置

Also Published As

Publication number Publication date
TW202305809A (zh) 2023-02-01
JP2022147368A (ja) 2022-10-06
TW202238599A (zh) 2022-10-01
US20240015991A1 (en) 2024-01-11
KR20230162651A (ko) 2023-11-28
EP4318309A1 (en) 2024-02-07
CN117043784A (zh) 2023-11-10
TWI784574B (zh) 2022-11-21
DE112021007349T5 (de) 2024-01-25

Similar Documents

Publication Publication Date Title
CN109524368B (zh) 半导体装置
JP4746770B2 (ja) 半導体装置
US7227247B2 (en) IC package with signal land pads
CN110633780B (zh) 半导体存储装置
CN105826300B (zh) 半导体器件
JP2006128633A (ja) 多端子素子及びプリント配線板
KR20060103540A (ko) 풀-그리드 소켓을 가능하게 하는 공간을 가진 어레이커패시터
US20190341168A1 (en) Circuit module and interposer
US7649723B2 (en) ESD protection substrate and integrated circuit utilizing the same
US10855074B2 (en) Filter component having ESD protection function
US20240128163A1 (en) Substrates for semiconductor packages, including hybrid substrates for decoupling capacitors, and associated devices, systems, and methods
EP3132661B1 (en) Die package comprising die-to-wire connector and a wire-to-die connector configured to couple to a die package
WO2022201566A1 (ja) メモリデバイス
US8829648B2 (en) Package substrate and semiconductor package
CN110112113B (zh) 半导体封装件
JP2015141959A (ja) 高周波モジュール
TWI849534B (zh) 記憶體元件
US20140346653A1 (en) Electronic device
US10299381B2 (en) Electronic device and substrate
US12048086B2 (en) Circuit board module and touch display apparatus
US9437671B2 (en) Power and signal extender and related circuit board
US20150108622A1 (en) Interconnect board and semiconductor device
US11069646B2 (en) Printed circuit board structure having pads and conductive wire
CN112616240A (zh) 芯片基板及主板
JP2023140761A (ja) 電子デバイス

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 21933167

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 202180096111.5

Country of ref document: CN

ENP Entry into the national phase

Ref document number: 20237036295

Country of ref document: KR

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 112021007349

Country of ref document: DE

Ref document number: 2021933167

Country of ref document: EP

ENP Entry into the national phase

Ref document number: 2021933167

Country of ref document: EP

Effective date: 20231023