JP2001160125A - Ｉｃカード - Google Patents

Ｉｃカード

Info

Publication number
JP2001160125A
JP2001160125A JP34431099A JP34431099A JP2001160125A JP 2001160125 A JP2001160125 A JP 2001160125A JP 34431099 A JP34431099 A JP 34431099A JP 34431099 A JP34431099 A JP 34431099A JP 2001160125 A JP2001160125 A JP 2001160125A
Authority
JP
Japan
Prior art keywords
card
chip
integrated circuit
terminal
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP34431099A
Other languages
English (en)
Other versions
JP3822768B2 (ja
JP2001160125A5 (ja
Inventor
Hirotaka Nishizawa
裕孝 西沢
Yosuke Yugawa
洋介 湯川
Takashi Totsuka
隆 戸塚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP34431099A priority Critical patent/JP3822768B2/ja
Priority to TW089120934A priority patent/TW503464B/zh
Priority to US09/689,663 priority patent/US6573567B1/en
Priority to KR1020000066122A priority patent/KR100859389B1/ko
Priority to US09/810,509 priority patent/US6431456B2/en
Publication of JP2001160125A publication Critical patent/JP2001160125A/ja
Priority to US10/408,256 priority patent/US7224052B2/en
Publication of JP2001160125A5 publication Critical patent/JP2001160125A5/ja
Priority to KR1020050105254A priority patent/KR100750944B1/ko
Priority to KR1020050105257A priority patent/KR100883242B1/ko
Priority to KR1020050105256A priority patent/KR100685270B1/ko
Priority to KR1020050105258A priority patent/KR100883243B1/ko
Priority to KR1020050105255A priority patent/KR100750945B1/ko
Priority to KR1020050105259A priority patent/KR100845065B1/ko
Priority to KR1020050105253A priority patent/KR100749398B1/ko
Application granted granted Critical
Publication of JP3822768B2 publication Critical patent/JP3822768B2/ja
Priority to US11/619,120 priority patent/US7538418B2/en
Priority to US11/619,129 priority patent/US7267287B2/en
Priority to US11/619,135 priority patent/US7547961B2/en
Priority to US11/865,721 priority patent/US7768110B2/en
Priority to KR1020070124664A priority patent/KR100871959B1/ko
Priority to KR1020080090793A priority patent/KR100900106B1/ko
Priority to US12/835,847 priority patent/US8018038B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07735—Physical layout of the record carrier the record carrier comprising means for protecting against electrostatic discharge
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/077—Constructional details, e.g. mounting of circuits in the carrier
    • G06K19/0772—Physical layout of the record carrier
    • G06K19/07732—Physical layout of the record carrier the record carrier having a housing or construction similar to well-known portable memory devices, such as SD cards, USB or memory sticks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5388—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates for flat cards, e.g. credit cards
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H01L2224/48228—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item the bond pad being disposed in a recess of the surface of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01021—Scandium [Sc]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01055—Cesium [Cs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1301—Thyristor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/922—Active solid-state devices, e.g. transistors, solid-state diodes with means to prevent inspection of or tampering with an integrated circuit, e.g. "smart card", anti-tamper

Abstract

(57)【要約】 【課題】 半導体集積回路チップのコストを上昇させる
ことなくそれに対する静電破壊防止を強化することがで
きるＩＣカードを提供する。 【解決手段】 カード基板（１）に半導体集積回路チッ
プ（２）を有し、複数個の接続端子（３）を露出させた
ＩＣカードである。前記接続端子は半導体集積回路チッ
プの所定の外部端子（４）に接続され、半導体集積回路
チップには前記外部端子に接続する第１の過電圧保護素
子（７，８，９）が集積され、カード基板には接続端子
に接続する第２の過電圧保護素子例えば面実装型のバリ
スタ（１１）が実装される。バリスタは、第１の過電圧
保護素子を上まわる電流許容能力を有する可変抵抗素子
である。バリスタには、半導体集積回路チップに内蔵さ
れた第１の過電圧保護素子の特性や能力との関係が考慮
されているから、それによる静電破壊防止効果を容易に
実効あるものとすることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＩＣカードに実装
されている半導体集集積回路チップの静電破壊（ＥＳＤ
（Electrostatic Discharge）破壊とも称する）を抑制
する技術に関し、例えばマルチメディアカードなどのメ
モリカードに適用して有効な技術に関する。
【０００２】
【従来の技術】マルチメディアのデータ格納用として小
型軽量化を実現した種々のメモリカードが提供されてい
る。例えば、メモリとメモリコントローラをカード基板
に搭載し、少ない数の信号でホスト装置とインタフェー
ス可能にすることを特徴とするマルチメディアカードが
提供されている。
【０００３】この種のメモリカードは、小型軽量化を優
先させるが故に、ホスト装置に接続される接続端子をカ
ード基板から露出させ、特別な端子保護カバーなどの機
構は設けられていない。したがって、ホスト装置からメ
モリカードを離脱させたとき、露出端子に触れたりする
と、その露出端子に接続する半導体集積回路チップが破
壊される虞がある。通常、半導体集積回路チップには、
入力回路の静電破壊を防止するための入力保護回路が一
緒に集積されている。入力保護回路は、例えば、入力端
子の入力信号振幅電圧に対して逆接続状態になるダイオ
ードなどの素子を電源端子との間に配置して構成され
る。しかしながら、そのようなメモリカードは、単体で
持ち運ばれたり、ホスト装置から頻繁に着脱される場合
も予想され、静電破壊防止を強化することの有用性が本
発明者によって見出された。
【０００４】ここで、上記メモリカードとは技術分野が
異なるが、静電破壊に対する入力保護を強化する技術と
して、特開平１０−２０９３７９号公報に記載の技術が
ある。これは、半導体基板上の電極層に対して静電気が
放電し得る間隔（放電ギャップ）を隔てて金属配線層を
形成することにより、電極層に静電気が進入したとき、
その静電気を金属配線層に向かって放電させ、電極層に
進入した静電気が半導体素子内部に進入するのを防止し
ようとするものである。また、特開平７−２７１９３７
号公報には半導体集積回路チップの外に静電破壊防止の
ための外付けＭＯＳＦＥＴのゲート・ソース電極間保護
ダイオードを採用した回路が示されている。
【０００５】また、各種回路の過電圧保護の観点より、
半導体セラミックスを用いたバリスタが提供されてい
る。
【０００６】
【発明が解決しようとする課題】本発明者は接続端子を
露出したメモリカードなどのＩＣカードに関する静電破
壊防止を強化する観点より、以下の検討を行った。
【０００７】第１に、静電破壊防止の強化に役立つエネ
ルギー耐量を得るのに素子サイズの大きなツェナーダイ
オード等を半導体集積回路チップに集積すると、回路素
子が微細化された中で面積効率が悪くなり、著しくコス
トを上昇させることが明らかになった。
【０００８】第２に、半導体集積回路チップに過電圧保
護用の素子を外付けして静電破壊防止強化策を講ずる場
合、半導体集積回路チップに内蔵された過電圧保護回路
の特性や能力との関係を考慮しなければ静電破壊防止の
実効が上がらず、また、外付け回路素子が大き過ぎたり
多過ぎたりしてＩＣカードのサイズや厚さを大きくする
虞のあることが明らかにされた。上記従来技術にはその
ような観点は示されていない。本明細書において過電圧
とは、静電的に発生するサージ電圧若しくは過渡電圧を
意味する。
【０００９】第３に、外付け回路素子による静電破壊防
止強化策を講じても、取扱者の無知などによる予期せぬ
扱いを受けた場合でも破壊から絶対に免れるという保証
はないから、更に万全を期することが必要である。
【００１０】第４に、半導体集積回路チップの入力回路
が静電破壊しても、メモリのデータだけは無事な場合も
想定でき、そのような時は、メモリカードのデータリカ
バリを可能にすることが、データの救済という点で優
れ、メモリカードの記憶媒体としての安全性も増すこと
ができる。
【００１１】第５に、外付け回路素子による静電破壊防
止強化策を講ずれば、少なくとも、その分だけカード基
板上の空き領域が減り、そのような場合にも、信号線の
不所望なリークによる誤動作の原因になる配線パターン
の密集やボンディングワイヤの密集を避けることができ
る工夫も必要になる。これは、メモリカードの記憶容量
を増大させるときにも必要な考慮である。
【００１２】本発明の目的は、半導体集積回路チップの
コストを上昇させることなくそれに対する静電破壊防止
を強化することができるＩＣカードを提供することにあ
る。
【００１３】本発明の他の目的は、カードのサイズや厚
さを大きく変化させることなく、半導体集積回路チップ
に過電圧保護素子を外付けして静電破壊防止を強化する
ことができるＩＣカードを提供することにある。
【００１４】本発明のその他の目的は、取扱者の無知な
どによる予期せぬ扱いに起因した静電破壊の予防も期待
できるＩＣカードを提供することにある。
【００１５】本発明のその他の目的は、半導体集積回路
チップの入力回路が静電破壊しても、メモリのデータが
無事な場合には、メモリカードのデータを容易にリカバ
リすることが可能なＩＣカードを提供することにある。
【００１６】本発明のその他の目的は、外付け回路素子
による静電破壊防止強化策によってカード基板上の空き
領域が減っても、信号線の不所望なリークによる誤動作
の原因になる配線パターンの密集やボンディングワイヤ
の密集を避けることができるＩＣカードを提供すること
にある。
【００１７】本発明の更にその他の目的は、比較的小さ
なサイズに比較的大きな記憶容量を持つＩＣカードを提
供することにある。
【００１８】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００２０】〔１〕半導体集積回路チップに集積された
第１の過電圧保護素子との関係を考慮して静電破壊防止
を強化することができる第２の過電圧保護素子を半導体
集積回路チップに外付けする。すなわち、カード基板に
半導体集積回路チップを有し、複数個の接続端子を露出
させたＩＣカードであって、前記接続端子は前記半導体
集積回路チップの所定の外部端子に接続され、前記半導
体集積回路チップには前記外部端子に接続する第１の過
電圧保護素子が集積され、前記カード基板には前記接続
端子に接続する第２の過電圧保護素子が実装されてい
る。
【００２１】このとき、第１の観点によると、前記第２
の過電圧保護素子は、前記第１の過電圧保護素子を上ま
わる電流許容能力を有する可変抵抗素子である。
【００２２】第２の観点によると、前記第２の過電圧保
護素子に定格電圧よりも大きな電圧を印加することによ
って規定のパルス電流を流すのに必要な印加電圧は、前
記第１の過電圧保護素子にとって前記規定のパルス電流
よりも少ない電流しか流すことのできない電圧である。
【００２３】第３の観点によると、前記第２の過電圧保
護素子は、前記第１の過電圧保護素子よりも大きな破壊
電圧を有する可変抵抗素子である。
【００２４】第４の観点によると、前記第２の過電圧保
護素子は、前記第１の過電圧保護素子よりも大きな容量
を有する素子である。
【００２５】これにより高速サージパルスを低抵抗でバ
イパスすることができる。
【００２６】第５の観点によると、前記第２の過電圧保
護素子の降伏電圧は前記第１の過電圧保護素子の破壊電
圧よりも小さい。
【００２７】第６の観点によると、前記第２の過電圧保
護素子の降伏電圧は前記第１の過電圧保護素子によって
保護される回路の破壊電圧よりも小さい。
【００２８】上記何れの観点においても、第２の過電圧
保護素子には、半導体集積回路チップに内蔵された第１
の過電圧保護素子の特性や能力との関係が考慮されてい
るから、それによる静電破壊防止効果を実効あるものと
することができる。
【００２９】前記第２の過電圧保護素子は、一端を前記
カード基板の電源用接続端子に接続し、他端を信号用接
続端子に接続してよい。この信号用接続端子は半導体集
積回路チップの対応外部端子に接続されている。このと
き、前記信号用接続端子から対応する第２の過電圧保護
素子に至るまでの信号伝播距離は、前記信号用接続端子
から半導体集積回路チップの対応外部端子に至るまでの
信号伝播距離よりも短い。これにより、過電圧によって
第２の過電圧保護素子が機能する前に半導体集積回路チ
ップが過電圧による破壊的な影響を直接受けることを阻
止できる。
【００３０】前記第２の過電圧保護素子には、半導体セ
ラミックスを主体とした面実装型のバリスタ、チップダ
イオードアレイ、チップコンデンサ又はチップトランジ
スタを採用してよい。これは、第２の過電圧保護素子の
実装面積若しくは占有面積を小さくすることを可能にす
る。面実装により製造コストを低減できる。
【００３１】ＩＣカードとしてマルチメディアカードの
ようなメモリカードを想定したとき、前記半導体チップ
はコントローラチップであり、このコントローラチップ
に接続される単数又は複数個のメモリチップ（例えば不
揮発性メモリチップ）が更に前記カード基板に搭載され
る。前記コントローラチップは外部からの指示に従って
前記メモリチップに対するリード・ライト動作を制御す
るメモリコントロール機能を有する。
【００３２】データセキュリティー若しくは著作権保護
などを考慮する場合には、前記コントローラチップに
は、前記メモリチップに書込むデータに対して暗号化を
行い、前記メモリチップから読み出したデータに対して
復号を行う機密保護機能を採用してよい。
【００３３】ＩＣカードの製造過程においても静電破壊
の防止を考慮するなら、前記接続端子に接続する第２の
過電圧保護素子を前記カード基板に先に実装し、その後
で、前記接続端子に前記半導体集積回路チップの所定の
外部端子を接続するとよい。これにより、前記半導体集
積回路チップを接続する工程で第２の過電圧保護素子に
よる保護を受けられる。
【００３４】〔２〕カード基板に半導体集積回路チップ
を有し、複数個の接続端子が露出され、前記接続端子に
は前記半導体集積回路チップの所定の外部端子が接続さ
れ、前記半導体集積回路チップには前記外部端子に接続
する第１の過電圧保護素子が集積され、前記カード基板
には前記接続端子に接続する第２の過電圧保護素子が実
装されたＩＣカードに関し、前記第２の過電圧保護素子
はカード基板に形成されている導電パターンに面実装で
接続してよい。第２の過電圧保護素子の実装コストを低
減できる。
【００３５】ＩＣカードとしてマルチメディアカードの
ようなメモリカードを想定したとき、前記半導体チップ
はコントローラチップであり、このコントローラチップ
に接続される単数又は複数個のメモリチップが更に前記
カード基板に搭載されることになる。このとき、前記接
続端子とコントローラチップの外部端子との接続にボン
ディングワイヤを用い、前記コントローラチップとメモ
リチップとの接続にボンディングワイヤを用いてよい。
これにより、前記ボンディングワイヤによる接続と同機
能の多数の配線パターンをカード基板に密集させて形成
しなくてもよい。コントローラチップやメモリチップの
上方空間を配線に利用できる。したがって、カード基板
のコスト低減に寄与することができる。
【００３６】複数個のメモリチップをボンディングワイ
ヤでコントローラチップに並列的に接続するとき、ボン
ディングワイヤの引き回し長さを短くするという観点よ
り、前記メモリチップを夫々の外部端子が露出するよう
に位置をずらして複数個重ねられた状態で前記カード基
板に実装するとよい。これにより、夫々のメモリチップ
を重ねずに配置する場合に比べて、コントローラチップ
との距離が短くなり、ボンディングワイヤの引き回し長
さが短くなる。したがって、ボンディングワイヤの不所
望な接触や断線の虞を低減することができる。特にこの
時、前記カード基板の前記一面の表面積は前記メモリチ
ップ及びコントローラチップの延べ面積よりも大きくさ
れているという条件を保つとよい。これは、カード基板
の一面だけに配線層を形成するという制約条件にも充分
対処できるだけの余裕スペースをカード基板に確保する
ことができるようにするための考慮である。単にカード
基板の面積を小さくするためにメモリチップを重ねて実
装することとは考え方が異なる。
【００３７】〔３〕複数個のメモリチップと前記メモリ
チップを制御するコントローラチップとをカード基板の
一面に実装して成るＩＣカードに関し、前記メモリチッ
プは夫々の外部端子を露出するように位置をずらして複
数個重ねられた状態で前記カード基板に実装するとき、
前記コントローラチップから相互に同一信号を受けるメ
モリチップの外部端子を、ボンディングワイヤで順次直
列接続する。所謂ステッチ縫いのようなボンディング手
法を採用する。コントローラチップから各外部端子に別
々にボンディングワイヤで接続する場合に比べてボンデ
ィングワイヤを全体として短くでき、この点において
も、ボンディングワイヤの密集による不所望な接触や断
線の虞を低減することができる。
【００３８】また、複数個のメモリチップと前記メモリ
チップを制御するコントローラチップとをカード基板の
一面に実装して成るＩＣカードに関し、前記メモリチッ
プを夫々の外部端子を露出するように位置をずらして複
数個重ねられた状態で前記カード基板に実装するとき、
前記メモリチップのチップ選択信号入力用の外部端子を
不揮発性メモリチップの外部端子配列の端に位置させ
て、夫々別々にボンディングワイヤで前記コントローラ
チップに接続する。複数個のメモリチップが別々にチッ
プ選択されるべき構成では、チップ選択信号入力用の外
部端子はコントローラチップのチップ選択信号出力用外
部端子に別々に接続されていなければならず、前記ステ
ッチボンディングのような手法を採用できないが、チッ
プ選択用外部端子はメモリチップの端に配置されている
から、その他のボンディングワイヤに邪魔されずに必要
な接続を採ることが容易になる。
【００３９】〔４〕カード基板に実装されるメモリチッ
プ及びコントローラチップ等の配列に関しては、列状の
配列を採用してよい。即ち、メモリチップはコントロー
ラチップに接続され、カード基板に形成された接続端子
は前記コントローラチップの所定の外部端子に接続さ
れ、前記コントローラチップには前記外部端子に接続す
る第１の過電圧保護素子が集積され、前記カード基板に
は前記接続端子に接続する第２の過電圧保護素子が実装
されている。そして、前記接続端子から離れる距離を、
前記第２の過電圧保護素子、コントローラチップ、複数
個のメモリチップの順に大きくして、それらを前記カー
ド基板の一辺から対向辺に向けて列状に配置する。この
列状配置により、最終的に過電圧を逃がすための第２の
過電圧保護素子が過電圧印加端である接続端子に最も近
く、データを格納したメモリチップが最も遠くなり、半
導体チップの静電破壊防止という観点、そして、データ
保護という観点において、高い信頼性を得ることができ
る。
【００４０】この場合にも前述と同様に、前記メモリチ
ップを夫々の外部端子が露出するように位置をずらして
重ねられた状態で前記カード基板に実装してよい。
【００４１】カード基板に実装されるメモリチップ及び
コントローラチップ等の配列は列状配列に限定されな
い。前記カード基板の隣接２辺の内の一方の辺に沿って
前記複数個の接続端子が配列されているとき、前記隣接
２辺の他方の辺に長手方向を沿わせてメモリコントロー
ラを配置し、前記複数個のメモリチップを前記接続端子
の配列方向とは略直角な向きに並列させる。カード基板
から露出される接続端子は前記コントローラチップの所
定の外部端子に接続され、前記コントローラチップには
前記外部端子に接続する第１の過電圧保護素子が集積さ
れ、前記メモリチップは前記コントローラチップに接続
される。接続端子とコントローラチップとをカード基板
の隣接２辺に寄せて配置するレイアウト構成によれば、
メモリチップの実装密度若しくは実装個数を増やすこと
が容易になる。前記メモリチップは、夫々の外部端子を
露出するように位置をずらした状態で複数枚重ねられた
第１グループと、同様に複数枚重ねられた第２グループ
とに分けられた状態で並列すれば、ＩＣカードの高さも
抑えることが容易になる。前記カード基板には前記接続
端子に接続する第２の過電圧保護素子を前記接続端子の
配列方向に沿って実装してよい。
【００４２】〔５〕カード基板の両面に導電パターンを
形成してＩＣカードを構成する場合に、導電パターンの
接続には一般にカード基板を貫通するスルーホールを利
用することができる。このとき、前記スルーホールは、
前記半導体集積回路チップと共にカード基板の他面を覆
うモールド領域から外に配置するとよい。圧力をかけて
モールドを行うとき、モールド樹脂がスルーホールを介
してカード基板の裏側に漏れる虞を排除することができ
る。
【００４３】ＩＣカードから露出される接続端子にスル
ーホールを形成する場合、当該スルーホールを前記接続
端子の摺動面に対して偏倚した位置に形成するとよい。
これにより、ＩＣカードを装着スロットから着脱して
も、スロットの端子はスルーホールに摺接せず、機械的
な力を作用することはないから、接続端子のパターンに
スルーホールからクラックが入ったりして損傷する虞を
未然に防止することができる。
【００４４】カード基板の一面に複数個の接続端子が露
出され、前記カード基板の他面に半導体集積回路チップ
が実装され、前記接続端子に前記半導体集積回路チップ
の所定の外部端子が接続され、前記半導体集積回路チッ
プには前記外部端子に接続する第１の過電圧保護素子が
集積され、前記カード基板の他面には前記接続端子に接
続する第２の過電圧保護素子が実装されたＩＣカードに
関し、前記半導体集積回路チップ及び第２の過電圧保護
素子と共にカード基板の他面を金属キャップで覆うとよ
い。また、この金属キャップは板金の絞り、鍛造法、ダ
イキャスト法で形成することができる。これにより、樹
脂キャプに比べて、ＥＭＩ（Electro Magnetic Interfe
rence：電磁波妨害）対策になり、機械的な締め付けに
よる封止や高温のキャプ封止も可能になる。樹脂キャッ
プにおいても、フェライト等の電磁波吸収材料を混合す
ることもできる。ＥＳＤ対策としてはカーボン等の導電
粒子を混合できる。
【００４５】カード基板近傍で生ずる静電気放電による
影響を緩和するためにカード基板に導電性シールドパタ
ーンを採用してよい。即ち、カード基板の一面に複数個
の接続端子が露出され、前記カード基板の他面に半導体
集積回路チップが実装されたＩＣカードであって、前記
接続端子は前記半導体集積回路チップの所定の外部端子
に接続され、前記半導体集積回路チップには前記外部端
子に接続する第１の過電圧保護素子が集積され、前記カ
ード基板の他面には前記接続端子に接続する第２の過電
圧保護素子が実装され、前記カード基板の一面には前記
接続端子を除く領域に導電性シールドパターンを形成
し、前記導電性シールドパターンをグランド電源供給用
の前記接続端子に接続し、又はどの接続端子とも非接触
にする。前記導電性シールドパターンは静電気を分散さ
せる。
【００４６】〔６〕ＩＣカード取扱者の無知等による予
期せぬ扱いを受けたときの静電破壊の予防という観点か
ら、複数個の接続端子を露出させて半導体集積回路チッ
プを実装してあるＩＣカードの表面に、当該ＩＣカード
を指で持つ位置を明示するための表示（例えば着脱時に
指で持つ位置に印刷した指の形の表示）を設けておく。
また、ＩＣカードの表面に前記接続端子に触れないよう
に促す注意書きを設ける。さらに、ＩＣカードを包装し
た包装材に、ＩＣカードの前記接続端子に触れないよう
に促す注意書きを設けておく。
【００４７】〔７〕記憶データのリカバリという観点に
着目したＩＣカードは、複数個の接続端子を露出させ、
カード基板に複数個のメモリチップと前記メモリチップ
を制御するコントローラチップとを実装し、前記接続端
子は前記コントローラチップの第１群の外部端子に接続
され、前記メモリチップは前記コントローラチップの第
２群の外部端子に接続され、前記第２群の外部端子に接
続するデータ評価用端子を前記カード基板に形成してお
く。
【００４８】上記によれば、コントローラチップが静電
破壊等によってメモリコントロール動作不可能にされた
とき、外部から前記データ評価用端子を介し前記メモリ
チップを直接アクセス制御することができる。これによ
り、コントローラチップが破壊されても、メモリチップ
にデータが残っていれば、これを容易に回復することが
できる。
【００４９】前記コントローラチップの第２群の外部端
子に含まれる出力端子を高出力インピーダンス状態に制
御する制御端子を前記カード基板に更に設けてよい。破
壊されたコントローラチップが不所望な信号出力状態に
された場合にこれを容易に解消することができる。
【００５０】前記コントローラチップは、前記メモリチ
ップに書込むデータに対して暗号化を行い、前記メモリ
チップから読み出したデータに対して復号を行う機密保
護機能を有する場合がある。この場合には、データの回
復は、ＩＣカードのメーカ若しくはその許可を得た者等
が、メモリチップから読み出したデータを復号して、デ
ータの回復を図ることになる。
【００５１】〔８〕前記データ評価用端子を備えたＩＣ
カードに対するデータリカバリの最もシンプルな手法
は、前記コントローラチップによるメモリチップの制御
を不可能な状態にする第１処理と、前記データ評価用端
子からメモリチップを制御してデータを読み出す第２処
理と、を含む。コントローラチップが前記機密保護機能
を有する場合を想定したときのデータリカバリ方法は、
前記コントローラチップの前記第２群の外部端子に含ま
れる出力端子を高出力インピーダンス状態に制御する第
１処理と、前記データ評価用端子からメモリを制御して
データを読み出す第２処理と、前記第２処理で読み出し
たデータを復号する第３処理と、前記第３処理で復号し
たデータを別のＩＣカードに書き込む第４処理と、を含
む。
【００５２】これにより、半導体集積回路チップの入力
回路が静電破壊しても、メモリのデータが無事な場合に
は、メモリカードのデータを容易にリカバリすることが
できる。
【００５３】
【発明の実施の形態】《バリスタによる静電破壊防止機
能の強化》先ず、バリスタなどの外付け回路素子によっ
て半導体集積回路に対する静電破壊防止機能を強化する
ための原理的な構成について説明する。
【００５４】図１には本発明に係るＩＣカードの一例が
一つの接続端子に関して示されている。同図に示される
ＩＣカードは、カード基板１に半導体集積回路チップ２
を有し、代表的に示された接続端子３を露出させてい
る。接続端子３はＩＣカードが着脱されるホスト装置に
当該ＩＣカードを電気的に接続するためのインタフェー
ス端子である。
【００５５】前記接続端子３は前記半導体集積回路チッ
プ２の所定の外部端子４に接続されている。外部端子４
は例えば入力端子であり、信号線５を介して例えば入力
回路初段のＣＭＯＳインバータに接続されている。ＣＭ
ＯＳインバータは回路のグランド端子Ｖｓｓと電源端子
Ｖｃｃとの間に直列配置されたｐチャネル型の電界効果
トランジスタ（単位ＭＯＳトランジスタとも記す）Ｑ１
及びｎチャネル型のＭＯＳトランジスタＱ２によって構
成される。前記半導体集積回路チップ２には前記外部端
子４に接続する第１の過電圧保護素子としてダイオード
７，８、サイリスタ９及びクランプＭＯＳトランジスタ
Ｑ５が集積され、前記カード基板１には前記接続端子３
に接続する第２の過電圧保護素子としてバリスタ１１が
実装されている。前記ダイオード７，８、サイリスタ９
及びクランプＭＯＳトランジスタＱ５は入力保護回路６
を構成する。
【００５６】尚、ＭＯＳトランジスタのソード及びドレ
インは動作電圧の向きに応じて相対的に決る概念である
が、本明細書では便宜上、動作電源Ｖｓｓ，Ｖｃｃによ
る通常動作状態で決まる名称を端子の名称として用い
る。
【００５７】前記ダイオード７のアノードは入力信号線
４に、カソードは電源端子Ｖｃｃに接続され、他方のダ
イオード８のカソードは入力信号線４に、アノードはグ
ランド端子Ｖｓｓに接続されている。サイリスタ９はｐ
ｎｐトランジスタＱ３とｎｐｎトランジスタＱ４とによ
って等価的に構成され、アノードが入力信号線４に、カ
ソードがグランド端子Ｖｓｓに接続される。ＭＯＳトラ
ンジスタＱ５はゲート・ソースがグランド端子Ｖｓｓ
に、ドレインが入力信号線４に接続された、所謂ダイオ
ード接続形態のクランプＭＯＳトランジスタである。
【００５８】１２，１３は入力保護抵抗である。Ｑ６，
Ｑ７はゲート・ソースが接続された所謂ダイオード接続
形式のｐチャネル型クランプＭＯＳトランジスタ、ｎチ
ャネル型クランプＭＯＳトランジスタである。前記クラ
ンプＭＯＳトランジスタＱ６，Ｑ７は、前記入力保護回
路６から過電圧が漏れてきた場合に対処しようとする補
助的な機能を有する回路素子であり、単独では第１の過
電圧保護素子となり得ないが、他の回路素子と協働で過
電圧保護素子となり得るものである。
【００５９】接続端子３には正常状態においてグランド
電圧Ｖｓｓから電源電圧Ｖｃｃの間の電圧振幅を有する
信号が入力される。このとき、前記ダイオード７，８、
サイリスタ９、クランプＭＯＳトランジスタＱ５，Ｑ
６，Ｑ７は全て逆接続状態になっている。
【００６０】静電放電などによって接続端子３に正極性
の過電圧が印加されると、ダイオード７が順方向接続状
態になり、また、サイリスタ９のアノードが順方向素子
電圧を超えてオン状態にされ、これによって過電圧は電
源電圧Ｖｃｃ、グランド電圧Ｖｓｓに流れ込んで、後段
への伝達が阻止若しくは緩和される。クランプＭＯＳト
ランジスタＱ６はその正極性の過電圧が僅かに漏れてき
てもオン動作して電源電圧Ｖｃｃに逃がそうとする。
【００６１】一方、静電放電等で接続端子３に負極性の
過電圧が印加されると、今度は、ダイオード８が順方向
接続状態になり、また、クランプＭＯＳトランジスタＱ
５がオン状態にされ、これによって過電圧はグランド電
圧Ｖｓｓに流れ込んで、後段への伝達が阻止若しくは緩
和される。クランプＭＯＳトランジスタＱ７はその負極
性の過電圧が僅かに漏れてきてもオン動作してグランド
電圧Ｖｓｓに逃がそうとする。
【００６２】前記バリスタ１１は入力保護回路６の上記
過電圧素子動作が限界に達する前に過電圧素子動作に入
ることができるように設定された回路素子であり、静電
破壊防止機能若しくは過電圧保護機能を強化しようとす
るものである。前記バリスタ１１は、ツェナーダイオー
ドなどをバック・ツー・バックで接続した回路と等価若
しくは置き換え可能である。
【００６３】ここでは、バリスタ１１には半導体セラミ
ックを用いた積層チップバリスタを採用する。このバリ
スタ１１は、図２の軸断面図に例示されるように、面実
装可能な小さなチップ状を呈し、両端に導電性の側面電
極２０，２１を有し、一方の側面電極２０には他方の側
面電極２１に向けて一対の層間電極２２，２３が設けら
れ、他方の側面電極２１には前記一対の層間電極２２，
２３の間に位置させた別の層間電極２４が前記一方の側
面電極２０に向けて設けられ、側面電極２０，２１及び
層間電極２２，２３，２４の間は半導体セラミックス２
５で満たされている。
【００６４】図３には前記バリスタ１１の特性が示され
ている。バリスタ１１は可変抵抗素子であり、図３の電
流−電圧（Ｉ−Ｖ）特性を有し、通常の正常使用状態で
は、５０μＡのような漏れ電流以下で動作し、実使用、
即ち、接続端子３からの信号入力に影響を与えない。こ
の状態は、デバイスとして種々提供されているバリスタ
のデータシートなどに記述されている固有の定格電圧
（使用電圧とも称される）Ｖｗｍ以下で使用することに
よって得られる。半導体集積回路チップに異常な高電圧
が入り始めると、比較的低い電圧では半導体集積回路チ
ップ内部の入力保護回路が働き始めるが、過電圧に対し
て、入力保護回路のダイオードなどの過電圧保護素子の
電流許容能力が足りなくなって、電流が飽和する。これ
によってバリスタ１１の動作電流が流れ始める。そうす
ると、過電圧が降伏電圧（Ｖｂ）近辺に達すると、電圧
は電流によらず殆ど一定になるような低抵抗になり、そ
れ以上の過渡大電圧に対しては、クランプ電圧（Ｖｃ）
を理論上の限界とし、高いエネルギー許容値で半導体集
積回路チップの静電破壊を防止する。
【００６５】例えば、エネルギー耐性レベルが０．２Ｊ
（ジュール）のバリスタ１１を外付けしたＩＣカード
に、内蔵半導体集積回路チップの静電破壊耐性である数
百ボルト〜２キロボルトをはるかに超える１０キロボル
ト（１０ｋＶ）を１０００Ａで１０ナノ秒（１０ｎＳ）
印加した場合を想定する。このときのエネルギー量は１
０ｋＶ×１０００Ａ×１０ｎＳ＝０．１Ｊであり、この
エネルギー量はバリスタ１１の前記エネルギー耐性レベ
ル以下であるから、静電破壊は防止される。
【００６６】図３においてクランプ電圧Ｖｃは規定パル
ス電流、例えば１Ａを８．２０秒流すときの端子電圧
（側面電極間の電圧）として、降伏電圧Ｖｂは例えば１
ｍＡの電流を流すときの端子電圧として、規定すること
ができる。定性的に説明すると、降伏電圧Ｖｂはその範
囲で直流を印加してもＩ−Ｖ特性の可逆性を容易に維持
できる電圧として定義できる。クランプ電圧Ｖｃはそれ
を何回か超えると破壊に至る可能性が極めて高く或いは
破壊に至るような電圧として定義できる。
【００６７】上記バリスタ１１の特性は、入力保護回路
６の過電圧保護素子の特性を考慮すると、次のように規
定することができる。
【００６８】第１に、バリスタ１１は、入力保護回路６
のダイオード７，８、サイリスタ９、クランプＭＯＳト
ランジスタＱ５、更にはクランプＭＯＳトランジスタＱ
６，Ｑ７を上まわる電流許容能力を有する可変抵抗素子
として規定することができる。
【００６９】第２に、前記バリスタ１１に定格電圧より
も大きな電圧を印加することによって規定のパルス電流
を流すのに必要な印加電圧、例えば降伏電圧Ｖｂ又はそ
の近傍の電圧は、前記入力保護回路６のダイオード７，
８、サイリスタ９、クランプＭＯＳトランジスタＱ５、
更にはクランプＭＯＳトランジスタＱ６，Ｑ７にとっ
て、仮に破壊しないなら、前記規定のパルス電流よりも
少ない電流しか流すことのできない電圧である。
【００７０】第３に、前記バリスタ１１は、前記入力保
護回路６のダイオード７，８、サイリスタ９、クランプ
ＭＯＳトランジスタＱ５、更にはクランプＭＯＳトラン
ジスタＱ６，Ｑ７よりも大きな破壊電圧を有する可変抵
抗素子である。
【００７１】第４に、前記バリスタ１１は、前記入力保
護回路６のダイオード７，８、サイリスタ９、クランプ
ＭＯＳトランジスタＱ５、更にはクランプＭＯＳトラン
ジスタＱ６，Ｑ７よりも大きな浮遊容量を有する可変抵
抗素子である。図２の構造より理解されるように、電源
端子に用いる場合は、半導体セラミックスは誘電体では
ないが比較的大きな容量性分を持つことは明らかであ
る。このような浮遊容量成分は過渡電圧の変化を緩和す
るように作用するから、大きい方が静電破壊防止に役立
つ。信号端子に用いる場合は高速な信号に応答できるよ
う、許容範囲内での低容量化が必要である。
【００７２】第５に、前記バリスタ１１の降伏電圧は前
記入力保護回路６のダイオード７，８、サイリスタ９、
クランプＭＯＳトランジスタＱ５、更にはクランプＭＯ
ＳトランジスタＱ６，Ｑ７の破壊電圧よりも小さい。バ
リスタ１１は入力保護回路６が破壊する前に降伏して過
電圧を逃がすことができる。
【００７３】第６に、前記バリスタ１１の降伏電圧は前
記入力保護回路６のダイオード７，８、サイリスタ９、
クランプＭＯＳトランジスタＱ５、更にはクランプＭＯ
ＳトランジスタＱ６，Ｑ７によって保護される回路、例
えばＭＯＳトランジスタＱ１，Ｑ２から成るＣＭＯＳイ
ンバータ回路の破壊電圧よりも小さい。
【００７４】上記説明したように、バリスタ１１には、
半導体集積回路チップ２に内蔵された入力保が回路６を
構成するダイオード７，８などの過電圧保護素子の特性
や能力との関係が考慮されているから、バリスタ１１に
よる静電破壊防止効果を実効あるものとすることができ
る。
【００７５】前記接続端子３からバリスタ１１に至るま
での信号伝播距離は、前記接続端子３から半導体集積回
路チップ２の対応外部端子４に至るまでの信号伝播距離
よりも短くされている。これにより、過電圧によってバ
リスタ１１が機能する前に半導体集積回路チップ２が過
電圧による破壊的な影響を直接受けることを阻止でき
る。
【００７６】前記バリスタ１１には、半導体セラミック
スを主体とした面実装型のバリスタを採用しているか
ら、バリスタ１１の実装面積若しくは占有面積を小さく
することが可能になる。この面実装によりＩＣカードの
製造コストを低減できる。
【００７７】《マルチメディアカードへの適用》次に、
前記バリスタ１１を用いたＩＣカードをマルチメディア
カードに適用した具体例を説明する。
【００７８】図４にはマルチメディアカードの接続端子
に対するバリスタの接続態様が例示されている。マルチ
メディアカードは、その標準化団体による仕様によれ
ば、２４ｍｍ×３２ｍｍ×１．４ｍｍのカード寸法を有
する。カード基板１には、接続端子として、チップセレ
クト信号ＣＳを入力する接続端子３ａ、コマンドＣＭＤ
を入力する接続端子３ｂ、クロック信号ＣＬＫを入力す
る接続端子３ｃ、データＤＡＴを入出力する接続端子３
ｄ、電源電圧Ｖｃｃが供給される接続端子３ｅ、及びグ
ランド電圧Ｖｓｓが供給される２個の接続端子３ｆ，３
ｇを有する。それら接続端子３ａ〜３ｇは、図の３０で
示される領域に実装されている図示を省略するコントロ
ーラチップや不揮発性メモリチップに接続されている。
尚、図４における接続端子３ａ〜３ｇの配置は実際のマ
ルチメディアカードとは相違させて図示してある。
【００７９】前記カード基板１には前記接続端子３ａ〜
３ｅと接続端子３ｅ，３ｇとの間に夫々バリスタ１１ａ
〜１１ｅが実装されている。図４においてバリスタは対
応端子に１個づつ設けられているが、複数個直列に接続
して用いてもよい。
【００８０】特に電源電圧Ｖｃｃを受ける接続端子３ｅ
に配置されたバリスタ１１ｅはバイパスコンデンサとし
ての機能させるものであるから、バイパスコンデンサに
置き換えても、或いは図４のように更にバイパスコンデ
ンサ３１を並列させてもよい。
【００８１】図５には回路素子実装状態を主にして前記
マルチメディアカードの構成を平面的に例示してある。
図６はその縦断面図である。カード基板１はガラスエポ
キシ樹脂などで構成され、そのカード基板１の裏面には
前記接続端子３ａ〜３ｇが導電パターンで形成されてい
る。カード基板１の表面には、配線パターンや導電パタ
ーンを介して前記バリスタ１１ａ〜１１ｅ、コントロー
ラチップ３３、不揮発性メモリチップ３４ａ，３４ｂが
実装されている。図において、３６はスルーホール４０
を介して対応する接続端子３ａ〜３ｇに接続された導電
パターン、３５はバリスタ１１ａ〜１１ｅの一端をグラ
ンド電圧Ｖｓｓに接続するための配線パターンである。
バリスタ１１ａ〜１１ｅは配線パターン３５と接続端子
３ａ〜３ｅとに差し渡して面実装さてている。
【００８２】図において３８，３９はボンディングパタ
ーン、３７は対応するボンディングパターン３８と導電
パターン３６とを接続する配線パターンである。前記導
電パターン３８とコントローラチップ３３の対応する外
部端子５０とはボンディングワイヤ４１で接続され、コ
ントローラチップ３３の外部端子５１と対応するボンデ
ィングパターン３９とはボンディングワイヤ４２で接続
される。ボンディングパターン３９と一方の不揮発性メ
モリチップ３４ａの対応外部端子５２ａとの接続はボン
ディングワイヤ４３ａで接続され、ボンディングパター
ン３９と他方の不揮発性メモリチップ３４ｂの対応外部
端子５２ｂとの接続はボンディングワイヤ４３ｂで接続
される。半導体集積回路チップは所謂ベアチップであ
り、それらの前記外部端子５０，５１，５２ａ，５２ｂ
は、アルミニウム、アルミニウム合金や銅等のボンディ
ングパッドである。
【００８３】前記不揮発性メモリチップ３４ａ，３４ｂ
は例えば電気的に書き換え可能なフラッシュメモリチッ
プである。フラッシュメモリチップは、例えばコントロ
ールゲート、フローティングゲート、ソース及びドレイ
ンを持つ不揮発性メモリセルトランジスタをマトリクス
配置したメモリセルアレイを有し、外部から供給される
コマンドとアドレスにしたがって、データ読み出し、消
去、書込み、ベリファイなどの動作を行うようになって
いる。このフラッシュメモリチップで成る不揮発性メモ
リチップ３４ａ，３４ｂは、外部端子５２ａ，５２ｂと
して、チップ選択を指示するチップイネーブル信号（チ
ップ選択信号とも称する）／ＣＥの入力端子、書込み動
作を指示するライトイネーブル信号／ＷＥの入力端子、
入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７、入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７をコマン・データの入出力又はアドレスの入力
の何れに用いるかを指示するコマン・データイネーブル
信号／ＣＤＥの入力端子、出力動作を指示するアウトプ
ットイネーブル信号／ＯＥの入力端子、データラッチタ
イミングを指示するクロック信号／ＳＣの入力端子、書
込み動作中かを外部に指示するレディ・ビジー信号Ｒ／
Ｂの出力端子、リセット信号／ＲＥＳの入力端子を有す
る。
【００８４】前記コントローラチップ３３は外部からの
指示に従って前記不揮発性メモリチップ３４ａ，３４ｂ
に対するリード・ライト動作を制御し、更に、データセ
キュリティー若しくは著作権保護などを考慮して、前記
不揮発性メモリチップ３４ａ，３４ｂに書込むデータに
対して暗号化を行い、前記不揮発性メモリチップ３４
ａ，３４ｂから読み出したデータに対して復号を行う機
密保護機能を備えている。
【００８５】コントローラチップ３３の外部端子５０
は、接続端子３ａ〜３ｇの入出力機能に対応され、マル
チメディアカードの選択動作を指示するセレクト信号Ｃ
Ｓの入力端子、マルチメディアカードの動作を指示する
コマンドＣＭＤをシリアル入力する入力端子、外部端子
５０の信号入出力動作の同期信号と見なされるクロック
信号ＣＬＫの入力端子、シリアルでデータＤＡＴを入出
力する端子、及び電源電圧Ｖｃｃとグランド電圧Ｖｓｓ
の入力端子とされる。コントローラチップ３３には、前
記外部端子５０の内、入力端子に対応して図１で説明し
た入力保護回路６及びクランプＭＯＳトランジスタＱ
６，Ｑ７も集積されている。
【００８６】コントローラチップ３３におけるメモリア
クセスのための外部端子５１として、不揮発性メモリチ
ップ３４ａに対するチップ選択信号／ＣＥ０の出力端
子、不揮発性メモリチップ３４ｂに対するチップ選択信
号／ＣＥ１の出力端子を有し、更に前記不揮発性メモリ
チップ３４ａ，３４ｂの外部端子に対応され且つそれと
は入出力方向が逆にされた外部端子を有する。
【００８７】《ボンディングワイヤ接続》上述のよう
に、前記接続端子３ａ〜３ｇとコントローラチップ３３
の外部端子５０との接続にボンディングワイヤ４１を用
い、前記コントローラチップ３３と不揮発性メモリチッ
プ３４ａ，３４ｂとの接続にボンディングワイヤ４３
ａ，４３ｂを用いることにより、前記ボンディングワイ
ヤによる接続と同機能の多数の配線パターンをカード基
板１に密集させて形成しなくてもよい。コントローラチ
ップ３３や不揮発性メモリチップ３４ａ，３４ｂの上方
空間を配線に利用できる。要するに、ボンディングワイ
ヤの空中配線により、基板配線を簡略化することが可能
になる。したがって、カード基板１のコスト低減に寄与
することができる。
【００８８】《重ねずらし実装》図５の構成では２個の
不揮発性メモリチップ３４ａ，３４ｂをボンディングワ
イヤでコントローラチップ３３に並列的に接続してい
る。このとき、前記不揮発性メモリチップ３４ａ，３４
ｂを夫々の外部端子５２ａ，５２ｂが露出するように位
置をずらして重ねた状態で前記カード基板１に実装して
ある。これにより、夫々の不揮発性メモリチップ３４
ａ、３４ｂを重ねずに配置する場合に比べて、コントロ
ーラチップ３３との距離が短くなり、ボンディングワイ
ヤ４３ａ，４３ｂの引き回し長さが短くなる。したがっ
て、ボンディングワイヤの不所望な接触や断線の虞を低
減することができる。複数個の不揮発性メモリチップを
積層するときのずらし量は、上層チップのボンディング
用外部端子の下には一つ下層のチップが存在できる範囲
で決めればよい。ボンディング用外部端子の下に下層の
チップが存在していないと、ボンディング時の機械的な
力によるチップ損傷の虞があるからである。
【００８９】特にこの時、前記カード基板１の前記一面
の表面積は前記不揮発性メモリチップ３４ａ，３４ｂ及
びコントローラチップ３３の延べ面積よりも大きくされ
ているという条件を満足している。これは、カード基板
の一面だけに配線層を形成するという制約条件にも充分
対処できるだけの余裕スペースをカード基板１に確保す
ることができるようにするための考慮である。単にカー
ド基板１の面積を小さくするために不揮発性メモリチッ
プを重ねて実装するのとは考え方が異なっている。
【００９０】《列状レイアウト》図５の例ではカード基
板１に実装される不揮発性メモリチップ３４ａ，３４ｂ
及びコントローラチップ３３等の配列に関しては、列状
の配列を採用している。即ち、バリスタ１１ａ〜１１
ｅ、コントローラチップ３３、複数個のメモリチップ３
４ａ，３４ｂの順に、前記マルチメディアカードの接続
端子３ａ〜３ｇから離れる距離を大きくして、それらを
前記カード基板１の一辺から対向辺に向けて列状に配置
してある。この列状配置により、最終的に過電圧を逃が
すための第２のバリスタ１１ａ〜１１ｅが過電圧印加端
である接続端子３ａ〜３ｇに最も近く、データを格納し
た不揮発性メモリチップ３４ａ，３４ｂが最も遠くな
り、高速パルスのサージ吸収に効果があるため、前記バ
リスタ１１ａ〜１１ｅによるコントローラチップ３３の
静電破壊防止の強化という点、そして、不揮発性メモリ
チップ３４ａ，３４ｂの記憶データ保護という点におい
て、高い信頼性を得ることができる。
【００９１】《接続端子に対するスルーホールの偏倚》
図５に示されるようにスルーホール４０は接続端子３ａ
〜３ｇに対して偏倚した位置に設けられている。即ち、
図７の（Ａ）に詳細が例示されるように、ＩＣカードか
ら露出される接続端子３ａにスルーホール４０を形成す
る場合、当該スルーホール４０を前記接続端子３ａの摺
動面に対して偏倚した位置に形成する。偏倚させる位置
は図７の（Ｂ）であってもよい。これにより、ＩＣカー
ドを装着スロットから着脱しても、スロットの端子４０
Ａはスルーホール４０に摺接せず、スルーホール４０に
は機械的な力が作用されることはないから、接続端子３
ａのパターンにスルーホール４０からクラックが入った
りスルーホール孔周辺が摩耗等して損傷する虞を未然に
防止することができる。
【００９２】《モールド領域外にスルーホール形成》図
６において、前記コントローラチップ３３及び不揮発性
メモリチップ３４ａ，３４ｂは全体として熱硬化性性樹
脂５５でモールドされている。バリスタ素子はモールド
内に持ち込むことも、モールド外に設けることも可能で
ある。このとき、熱硬化性樹脂５５によるモールド領域
にはスルーホール４０を含まないようになっている。し
たがって、圧力をかけてモールドを行うとき、モールド
樹脂５５がスルーホール４０を介してカード基板１の裏
側に漏れて、モールド不良を生ずるような虞を排除する
ことができる。
【００９３】《金属キャップ》図６において、モールド
外にバリスタを設けた場合のバリスタ１１ａ〜１１ｅ、
コントローラチップ３３及び不揮発性メモリチップ３４
ａ，３４ｂが実装されているカード基板１の表面は金属
キャップ５６で覆われている。これにより、樹脂キャプ
に比べて、ＥＭＩ（Electro Magnetic Interference：
電磁波妨害）対策になり、機械的な締め付けによる封止
や高温のキャプ封止も可能になる。
【００９４】図２５には前記金属キャップ５６の構造が
数種類示されている。（Ａ）は１個ずつ分離して鍛造で
製造された場合を示し、ラベル貼付け用の僅かな段差部
も形成されている。（Ｂ）は鍛造後に打ち抜きで１個ず
つ分離して製造した場合を示す。（Ｃ）は板金絞り込み
で製造した場合を示す。（Ｄ）は（Ｃ）の板金絞り込み
にて製造された金属キャップを裏から見た斜視図であ
る。コーナー部は絞り込み加工時にしわがよるので、予
め切欠きが形成されている。
【００９５】《ステッチボンディング》図８には不揮発
性メモリチップの接続にステッチボンディングを適用し
たマルチメディアカードが部分的に示される。図９はス
テッチボンディング部分の縦断面図である。図５と同様
に、前記不揮発性メモリチップ３４ａ，３４ｂが夫々の
外部端子５２ａ，５２ｂを露出するように位置をずらし
て複数個重ねられた状態で前記カード基板１に実装され
ており、このとき、前記コントローラチップ３３から相
互に同一信号を受ける不揮発性メモリチップの外部端子
５２ａ，５２ｂを、ボンディングワイヤ５７で順次直列
接続してある。所謂ステッチ縫いのようなボンディング
手法、即ちステッチボンディングが採用されている。図
５のように、コントローラチップ３３から各外部端子５
２ａ，５２ｂに別々にボンディングワイヤ４３ａ，４３
ｂで接続する場合に比べて、ボンディングワイヤを全体
として短くすることができ、かつ、ボンディングパター
ン領域でのボンディングワイヤ数を低減でき、この点に
おいても、ボンディングワイヤの密集による不所望な接
触や断線の虞を低減することができる。尚、不揮発性メ
モリチップ３４ａ，３４ｂに対するチップ選択は別々に
行わなければならないから、チップ選択信号／ＣＥ０，
／ＣＥ１を伝達するためのボンディングワイヤ４３ａ，
４３ｂにはステッチボンディングを採用できず、図５と
同じボンディング形式のままにされている。
【００９６】ステッチボンディングを行う場合、使用す
るワイヤボンダのボンディング形式によって、ボンディ
ングパッド５２ａに対するボンディング方法が異なる。
図１０の（Ａ）はネールヘッドボンディングを利用する
場合であり、この時、ワイヤボンダの構造上、ボンディ
ングワイヤ終端は三日月状に引き千切られるから、次の
ボンディング基点は終点とは別の位置に設定されなけれ
ばならない。したがって、必然的に複数本に分断された
ボンディングワイヤ５７，５７によってステッチボンデ
ィングが完了される。これに対して、図１０の（Ｂ）は
ウェッジボンディングを利用する場合であり、これをサ
ポートするワイヤボンダを用いるとボンディングワイヤ
を途中で切らずに次々に別の位置でボンディングを行う
ことができる。したがって、この方式によれば１本のボ
ンディングワイヤ５７でステッチボンディングを行うこ
とができる。
【００９７】図１１には不揮発性メモリチップの４枚ス
タック構造のマルチメディアカードの構成を平面的に例
示してある。図１２はその縦断面図である。４枚スタッ
クの場合も不揮発性メモリチップ３４ａ〜３４ｄを外部
端子５２ａ〜５２ｄを露出するように位置をずらして重
ねられた状態で前記カード基板１に実装されている。こ
のとき、前記コントローラチップ３３から相互に同一信
号を受ける不揮発性メモリチップ３４ａ〜３４ｄの外部
端子５２ａ〜５２ｄは、前記ステッチボンディングと同
様に、ボンディングワイヤ６０で順次直列接続してあ
る。尚、不揮発性メモリチップ３４ａ〜３４ｄに対する
チップ選択は別々に行わなければならないから、チップ
選択信号／ＣＥ０〜／ＣＥ３を伝達するためのボンディ
ングワイヤ４３ａ〜４３ｄにはステッチボンディングを
採用せず、図５と同じボンディング形式のままにされて
いる。ただし、チップ選択信号をＩＤコマンド化すれば
ステッチボンディング化することも可能である。
【００９８】《シールドパターン》図１１の構成では、
カード基板１の近傍で生ずる静電気放電による影響を一
層緩和するためにカード基板１に図１２で示す導電性シ
ールドパターン６１を採用してある。即ち、カード基板
１における接続端子３ａ〜３ｇの露出面に、幅広の導電
性シールドパターン６１が形成されている。この導電性
シールドパターン６１は、特に制限されないが、グラン
ド電源Ｖｓｓ供給用の前記接続端子３ｆ、３ｇに接続さ
れ、或いは比較的表面積が大きいからそのままフローテ
ィングにしてもよい。この導電性シールドパターン６１
は静電気を分散させることができる。
【００９９】《チップ端にＣＳ入力端子》図１１に示さ
れるように、複数個の不揮発性メモリチップ３４ａ〜３
４ｄをずらしてスタックした構造において、前記不揮発
性メモリチップ３４ａ〜３４ｄの外部端子５２ａ〜５２
ｄのうちチップ選択信号／ＣＥ０〜／ＣＥ３の入力端子
を不揮発性メモリチップ３４ａ〜３４ｄの夫々の外部端
子配列の端に位置させて、夫々別々にボンディングワイ
ヤ４３ａ〜４３ｄで前記コントローラチップ３３の外部
端子５１に接続している。図８のスタック構造も全く同
じである。図８及び図１１に示されるように、複数個の
不揮発性メモリチップが別々にチップ選択されるべき構
成では、不揮発性メモリチップの外部端子のうちチップ
選択信号入力用の外部端子はコントローラチップ３３の
チップ選択信号出力用外部端子５１に別々に接続されな
ければならず、この部分に前記ステッチボンディングの
ような手法を採用することができなくても、前述のよう
にチップ選択信号入力用の外部端子は不揮発性メモリチ
ップの端に配置されているから、その他のボンディング
ワイヤに邪魔されずに必要な接続を採ることが容易であ
る。不揮発性メモリチップのスタック数が多いほど、そ
の効果は顕著になる。尚、図５のように、不揮発性メモ
リチップのスタック数が２枚のとき、精度の高いワイヤ
ボンダを利用すれば１個のボンディングパターンから並
列して２本のボンディングワイヤを引き出すことが容易
である場合に、ステッチボンディングを採用していない
ときにも、チップ端にチップ選択信号入力用外部端子を
配置する構成を採用しても何ら不都合はない。
【０１００】《スタックした不揮発性メモリチップの複
数グループ化実装》図１３にはマルチメディアカードの
更に別の例を示す。図１４はその部分的な縦断面図であ
る。図１３に示されるマルチメディアカードは、不揮発
性メモリチップを２枚づつスタックしたものをカード基
板１に２組実装し、一面だけに前記接続端子と共に配線
パターン及びボンディングパターンを形成した単相配線
のカード基板１を利用するように構成したものである。
この構造は、基板に半導体ベアチップを実装する所謂Ｃ
ＯＢ（Chip On Board）構造が適用されている。
【０１０１】図１３において、接続端子３ａ〜３ｇ、配
線パターン３５，３７、ボンディングパターン３８、ボ
ンディングパターン３９Ａ，３９Ｃ及び配線パターン３
９Ｂはカード基板１の搭載側に全て形成されている。前
記接続端子３ａ〜３ｇと配線パターン３５はカード基板
１に形成した開口から表面に露出して、バリスタ１１ａ
〜１１ｅを接続可能になっている。同様に、前記ボンデ
ィングパターン３８，３９Ａ，３９Ｃも、カード基板１
に形成した開口から表面に露出して、コントローラチッ
プ３３の外部端子５０，５１、不揮発性メモリチップ３
４ａ〜３４ｄの外部端子５２ａ〜５２ｄにボンディング
可能にされている。図１３では、ボンディングパターン
３９Ａと不揮発性メモリチップ３４ａ，３４ｂの外部端
子５２ａ，５２ｂとのボンディング、そして、ボンディ
ングパターン３９Ｃと不揮発性メモリチップ３４ｃ，３
４ｄの外部端子５２ｃ，５２ｄとのボンディングにステ
ッチボンディングを採用していないが、チップ選択信号
を除いて図８と同様のステッチボンディングを採用して
もよい。
【０１０２】図１３のように不揮発性メモリチップを２
枚づつスタックしたものをカード基板１に２組実装する
と、図１１のような４枚スタック構造に比べて厚さ寸法
を小さくできる。したがって、不揮発性メモリチップを
４枚づつスタックしたものをカード基板１に２組実装す
れば、図１１のような４枚スタック構造と同じ厚さで２
倍の記憶容量を得ることができる。
【０１０３】更に、複数個の接続端子３ａ〜３ｇがカー
ド基板１の一辺に沿って配列されているとき、その隣の
辺に長手方向を沿わせてカードコントローラ３３を配置
し、前記接続端子３ａ〜３ｇの配列方向とは略直角な向
きに前記不揮発性メモリチップを並列させれば、カード
基板１の板面に対して効率的に不揮発性メモリチップの
実装が可能になる。
【０１０４】前記分割スタック構造、そして、カード基
板１の２辺に寄せて接続端子３ａ〜３ｇとコントローラ
チップ３３とを配置する構造の夫々により、規定サイズ
のカード基板に不揮発性メモリチップを実装する密度を
上げ、若しくは実装個数を増やすことが容易になる。
【０１０５】図１５には前記分割スタック構造とカード
基板の隣接２辺に寄せて接続端子とコントローラチップ
とを配置する構造とを適用した別のマルチメディアカー
ドの例が示される。同図の例は、カード基板１の両面に
前記接続端子と共に配線パターン及びボンディングパタ
ーンを形成した点と、スタックした不揮発性メモリチッ
プの向きが揃えられている点で図１３と相違される。
【０１０６】図１５において、接続端子３ａ〜３ｇ、配
線パターン３９Ｂはカード基板の裏面に形成され、配線
パターン３５，３７、ボンディングパターン３８、ボン
ディングパターン３９Ａ，３９Ｃはカード基板１の表面
に形成されている。前記配線パターン３９Ｂとボンディ
ングパターン３９Ａ，３９Ｃとの接続にはスルーホール
４０Ａが用いられている。図１５も図１３と同様にステ
ッチボンディングを採用していないが、チップ選択信号
を除いて図８と同様のステッチボンディングを採用して
もよい。
【０１０７】図１５のマルチメディアカードも図１３と
同様に、前記分割スタック構造、そして、カード基板１
の２辺に寄せて接続端子３ａ〜３ｇとコントローラチッ
プ３３とを配置する構造の夫々により、規定サイズのカ
ード基板に不揮発性メモリチップを実装する密度を上
げ、若しくは実装個数を増やすことが容易である。
【０１０８】このときモールド内部のスルーホールは孔
部を導電ペースト、ソルダーレジスト等で埋め込み、モ
ールド樹脂のもれを対策する構造を採用してもよい。
【０１０９】《メモリチップ、コントローラチップのス
タック構造》図１６及び図１７にはメモリチップの上に
コントローラチップを載せて両者をスタックした例が示
される。図１６ではコントローラチップ３３の外部端子
５１は不揮発性メモリチップ３４の外部端子５２とはボ
ンディングワイヤ７０で直接チップ間ボンディングで接
続されているが、不揮発性メモリチップ３４への動作電
源Ｖｓｓ，Ｖｃｃの給電抵抗を小さくするため、カード
基板１の裏面に電源配線パターン７１Ａ，７２Ａを形成
し、スルーホール７１Ｄ，７２Ｄで接続されたボンディ
ングパターン７１Ｂ，７２Ｂと不揮発性メモリチップ３
４とをボンディングワイヤ７１Ｃ，７２Ｃで接続してい
る。ただし不揮発性メモリチップ３４への給電抵抗が充
分低い場合は端子５１と端子５２でＶｃｃ、Ｖｓｓを給
電してもよい。バリスタ１１ａ〜１１ｅの実装構造など
は前述と同様であり、図１５と同一機能を有する回路要
素には同一参照符号を付してその詳細な説明を省略す
る。
【０１１０】図１７はＬＯＣ（Lead On Chip）を利用し
てメモリチップとコントローラチップをスタックする構
造が例示される。７３ａ〜７３ｇで示されるものは、Ｌ
ＯＣ用のリードフレームのリードの一部を夫々示してい
る。電源Ｖｃｃ，Ｖｓｓ用のリード７３ｅ，７３ｆは、
例えば夫々鉤型に延在されてパスバー７４Ａ，７４Ｂを
形成している。不揮発性メモリチップ３４はそのパスバ
ー７４Ａ，７４Ｂに固定され、コントローラチップ３３
は不揮発性メモリチップ３４に固定されている。コント
ローラチップ３３の外部端子５０はボンディングワイヤ
４でリード７３ａ〜７３ｇに接続されている。また、コ
ントローラチップ３３の外部端子５１は不揮発性メモリ
チップ３４の外部端子５２とボンディングワイヤ７０に
より直接チップ間ボンディングで接続されているが、不
揮発性メモリチップ３４への動作電源Ｖｓｓ，Ｖｃｃの
給電は、給電抵抗を小さくするために、前記パスバー７
４Ａ，７４Ｂと不揮発性メモリチップ３４とをボンディ
ングワイヤ７５，７５で接続している。バリスタ１１ａ
〜１１ｅは、対応するリードの間にＡｇペースト等の導
電ペーストにより面実装されている。
【０１１１】図１８にはＣＯＢ構造を適用したＩＣカー
ドの別の例を示す。図１９はそのＩＣカードの縦断面
図、図２０は図１８のＩＣカードのカード基板底面に形
成されている導電パターンの説明図である。カード基板
８４の底面には導電パターン８０ａ〜８０ｇが形成さ
れ、夫々に対応して、カード基板８４には開口８１ａ〜
８１ｇが形成されている。前記導電パターン８０ａ〜８
０ｆはＩＣカードから露出される接続端子を構成する。
半導体集積回路チップ８３は前記開口８１ｇを介して導
電パターン８０ｆに接続され、基板電位としてグランド
電圧Ｖｓｓが供給される。半導体集積回路チップ８３の
外部端子を構成するボンディングパッド８５ａ〜８５ｆ
は開口８１ａ〜８１ｆを介して接続電極８０ａ〜８０ｆ
にボンディングワイヤ８６で接続される。そして、前述
と同様に半導体集積回路チップ８３に対する静電破壊の
防止を強化するために半導体セラミックを主体とするバ
リスタ８２ａ〜８２ｅが開口８１ａ〜８１ｇを介して接
続電極８０ａ〜８０と導電パターン８０ｇとの間にＡｇ
ペースト等の導電性ペーストで面実装されている。
【０１１２】《注意書き》図２１には静電破壊防止用の
注意書きを有するＩＣカード等が例示されている。複数
個の接続端子を露出させ半導体集積回路チップを実装し
た前記マルチメディアカードなどのＩＣカードの表面に
は、図２１の（Ａ）に示されるように、前記接続端子３
ａ〜３ｇに触れないように促す注意書き９０、例えば
「接続端子に触るな」の注意書きが設けられている。ま
た、本領域に製造管理コードを記入してもよい。また、
図２１の（Ｂ）に例示されるように、ＩＣカードを指で
持つ位置を明示するための表示、例えば着脱時に指で持
つ位置に印刷した指の形の注意表示９１を設けておく。
さらに、図２１（Ｂ）に例示されるように、ＩＣカード
を包装したラミネートフィルム、紙箱、プラスティック
ケースなどの包装材９２に、ＩＣカードの前記接続端子
３ａ〜３ｇに触れないように促す注意書き９３を設けて
もよい。
【０１１３】上記注意書き９０，９３や表示９１は、Ｉ
Ｃカード取扱者の無知等による予期せぬ扱によってＩＣ
カードが静電破壊するのを予防するのに役立つ。
【０１１４】《ＩＣカードの組み立て方法》図２２には
図４及び図５などに示されるＩＣカードの組み立て方法
が示される。先ず、ＰＣＢ基板又はテープ基板などのカ
ード基板の所定導電パターンにバリスタを実装する（Ｓ
１）。実装には半田ペースト又は銀ペーストなどを利用
する。その後ペーストの硬化（ベーク）を行い（Ｓ
２）、必要個数の半導体集積回路チップをカード基板上
の導電パターンにダイ接着（ダイボンディング）する
（Ｓ３）。そして、プラズマクリーニングでカード基板
の表面をクリーニングする（Ｓ４）。その後、ダイボン
ディングした半導体集積回路チップのボンディングパッ
ドと導電パターンとを金のボンディングワイヤを用いて
熱超音波でボンディングする（Ｓ５）。そして、半導体
集積回路チップとボンディングワイヤに対してレジンポ
ッティング封止を行い（Ｓ６）、レジンベークによって
レジンを硬化させ（Ｓ７）、最後に、その上から金属キ
ャップをカード基板に接着固定し、或いは、プラスティ
ックインサートモールドで固定する。
【０１１５】上記のように、バリスタをカード基板に先
に実装し、その後で、前記半導体集積回路チップのダイ
ボンディングやワイヤボンディングを行うから、ＩＣカ
ードの組み立て時にバリスタによる保護を受けられ、Ｉ
Ｃカードの歩留まりを向上させることができる。ただ
し、温度条件等の製造上の都合によりバリスタを後に実
装してもよい。
【０１１６】《データリカバリ端子》図２３にはデータ
リカバリの観点に着目したＩＣカードが例示される。基
本的な構成は図５と同じであり、相違点は、複数個のデ
ータリカバリ端子を有することである。図２３ではデー
タリカバリ端子の接続状態を強調するためにコントロー
ラチップ３３と不揮発性メモリチップ３４ａ，３４ｂと
の接続状態については図示を簡略化している。図２３に
おいて図５と同一機能を有する回路要素には同一符号を
付してその詳細な説明を省略する。
【０１１７】コントローラチップ３３は、図５には図示
を省略しているが外部端子５１の一つとして内部でプル
アップしたテスト信号／ＴＥＳＴの入力端子（単にテス
ト端子／ＴＥＳＴとも記す）を有する。このテスト端子
／ＴＥＳＴは、ローレベルが入力されているとき、不揮
発性メモリチップ３４ａ，３４ｂとのインタフェース端
子、特に出力端子及び入出力端子を高出力インピーダン
ス状態、又は入出力動作不可能な状態に制御する。
【０１１８】カード基板１には前記コントローラチップ
３３のメモリインタフェース側の全ての外部端子５１に
配線９１で一対一対応に接続されたデータリカバリ端子
９２が形成されている。また、前記コントローラチップ
３３のカードインタフェース側の外部端子５０のうちグ
ランド電源Ｖｓｓ用の外部端子に配線９５で接続された
データリカバリ用グランド端子９６と、同様に、前記コ
ントローラチップ３３のカードインタフェース側の外部
端子５０のうち電源電源Ｖｃｃ用の外部端子に配線９３
で接続されたデータリカバリ用電源端子９４が設けられ
ている。図２３において、９０で示されるものは静電破
壊防止のためにカード基板１に追加されたガードリング
である。このガードリング９０はカード基板１を周回
し、回路のグランド電源端子に接続されている。
【０１１９】データ評価用端子９２，９４，９６が前記
カード基板１に形成されているから、コントローラチッ
プ３３が静電破壊等によってメモリコントロール動作不
可能にされたとき、外部から前記データ評価用端子９
２，９４，９６を介し前記不揮発性メモリチップ３４
ａ，３４ｂを直接アクセス制御することができる。これ
により、コントローラチップ３３が破壊されても、不揮
発性メモリチップ３４ａ，３４ｂにデータが残っていれ
ば、これを容易に回復することができる。
【０１２０】前記コントローラチップ３３は、前記不揮
発性メモリに書込むデータに対して暗号化を行い、前記
不揮発性メモリから読み出したデータに対して復号を行
う機密保護機能を有する場合、データの回復は、ＩＣカ
ードのメーカ若しくはその許可を得た者等が、不揮発性
メモリチップから読み出したデータを復号して、データ
の回復を図ることになる。
【０１２１】《データリカバリ方法》図２４には前記デ
ータ評価用端子を備えたＩＣカードに対するデータリカ
バリの処理手順が例示されている。
【０１２２】前記入力保護回路やバリスタによって静電
破壊を免れなかった等によりコントローラが動作不良に
なったマルチメディアカード（ＭＭＣ）等をデータリカ
バリの対象にする（Ｓ１０）。その他、物理的に接続端
子が破壊したＭＭＣデータリカバリ対象にすることは可
能である。先ず、対象ＭＭＣからキャップ５６を外し
（Ｓ１１）、データ評価用端子９２，９４，９６にテス
タなどのプローブを当てる（Ｓ１２）。そしてテスト信
号／ＴＥＳＴの入力端子をローレベルに固定して、コン
トローラチップ３３のメモリインタフェース用端子を高
インピーダンス状態（入出力動作不可能な状態）に制御
する（Ｓ１３）。これによって、ＭＭＣ内蔵の不揮発性
メモリチップはコントローラチップの制御から解放さ
れ、データ評価用端子９２，９４，９６から直接アクセ
ス可能にされ、この状態で、不揮発性メモリチップから
データを読み出す（Ｓ１４）。ここでは、前記コントロ
ーラチップ３３は、前記不揮発性メモリチップに書込む
データに対して暗号化を行い、前記不揮発性メモリから
読み出したデータに対して復号を行う機密保護機能を有
するから、コントローラチップ３３を経由せずに読み出
されたデータに対しては暗号解読が行われる。このよう
にした暗号解読されたデータは新しいＭＭＣに通常通り
接続端子３ａ〜３ｇを介して書込まれる（Ｓ１５）。こ
れによってデータリカバリされた新しいＭＭＣがユーザ
に提供される（Ｓ１６）。このとき、コントローラチッ
プの暗号仕様は、カードの製造トレースコード又は不揮
発メモリに書き込んだ製造コードにより確定することが
できる。
【０１２３】これにより、コントローラチップ３３の入
力回路が静電破壊しても、不揮発性メモリチップ３４
ａ，３４ｂのデータが無事な場合には、メモリカードの
データを容易にリカバリすることが可能になる。
【０１２４】《フラッシュメモリチップ》ここで、前記
フラッシュメモリチップについて説明しておく。図２６
にはフラッシュメモリチップの一例が示される。同図に
おいて、１０３で示されるものはメモリアレイであり、
メモリマット、データラッチ回路及びセンスラッチ回路
を有する。メモリマット１０３は電気的に消去及び書き
込み可能な不揮発性のメモリセルトランジスタを多数有
する。メモリセルトランジスタは、例えば図２７に例示
されるように、半導体基板若しくはメモリウェルＳＵＢ
に形成されたソースＳ及びドレインＤと、チャンネル領
域にトンネル酸化膜を介して形成されたフローティング
ゲートＦＧ、そしてフローティングゲートに層間絶縁膜
を介して重ねられたコントロールゲートＣＧを有して構
成される。コントロールゲートＣＧはワード線１０６
に、ドレインＤはビット線１０５に、ソースＳは図示を
省略するソース線に接続される。
【０１２５】外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７は、ア
ドレス入力端子、データ入力端子、データ出力端子、コ
マンド入力端子に兼用される。外部入出力端子Ｉ／Ｏ０
〜Ｉ／Ｏ７から入力されたＸアドレス信号はマルチプレ
クサ１０７を介してＸアドレスバッファ１０８に供給さ
れる。Ｘアドレスデコーダ１０９はＸアドレスバッファ
１０８から出力される内部相補アドレス信号をデコード
してワード線を駆動する。
【０１２６】前記ビット線１０５の一端側には、図示を
省略するセンスラッチ回路が設けられ、他端には同じく
図示を省略するデータラッチ回路が設けられている。ビ
ット線１０５はＹアドレスデコーダ１１１から出力され
る選択信号に基づいてＹゲートアレイ回路１１３で選択
される。外部入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力さ
れたＹアドレス信号はＹアドレスカウンタ１１２にプリ
セットされ、プリセット値を起点に順次インクリメント
されたアドレス信号が前記Ｙアドレスデコーダ１１１に
与えられる。
【０１２７】Ｙゲートアレイ回路１１３で選択されたビ
ット線は、データ出力動作時には出力バッファ１１５の
入力端子に導通され、データ入力動作時にはデータ制御
回路１１６を介して入力バッファ１１７の出力端子に導
通される。出力バッファ１１５、入力バッファ１１７と
前記入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７との接続は前記マル
チプレクサ１０７で制御される。入出力端子Ｉ／Ｏ０〜
Ｉ／Ｏ７から供給されるコマンドはマルチプレクサ１０
７及び入力バッファ１１７を介してモード制御回路１１
８に与えられる。前記データ制御回路１１６は、入出力
端子Ｉ／Ｏ０〜Ｉ／Ｏ７から供給されるデータの他に、
モード制御回路１１８の制御に従った論理値のデータを
メモリアレイ１０３に供給可能にする。
【０１２８】制御信号バッファ回路１１９には、アクセ
ス制御信号として前記チップイネーブル信号／ＣＥ、ア
ウトプットイネーブル信号／ＯＥ、ライトイネーブル信
号／ＷＥ、データラッチタイミングを指示する信号／Ｓ
Ｃ、リセット信号／ＲＥＳ及びコマンド・データイネー
ブル信号／ＣＤＥが供給される。モード制御回路１１８
は、それら信号の状態に応じて外部との信号インタフェ
ース機能などを制御し、また、コマンドコードに従って
内部動作を制御する。入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に
対するコマンド又はデータ入力の場合、前記信号／ＣＤ
Ｅがアサートされ、コマンドであれば更に信号／ＷＥが
アサート、データであれば信号／ＷＥがネゲートされ
る。アドレス入力であれば、前記信号／ＣＤＥがネゲー
トされ、信号／ＷＥがアサートされる。これにより、モ
ード制御回路１１８は、外部入出力端子Ｉ／Ｏ０〜Ｉ／
Ｏ７からマルチプレクス入力されるコマンド、データ及
びアドレスを区別できる。モード制御回路１１８は、消
去や書込み動作中にレディー・ビジー信号Ｒ／Ｂをアサ
ートしてその状態を外部に知らせることができる。
【０１２９】内部電源回路１２０は、書込み、消去、ベ
リファイ、読み出しなどのための各種動作電源１２１を
生成して、前記Ｘアドレスデコーダ１０９やメモリセル
アレイ１０３に供給する。
【０１３０】前記モード制御回路１１８は、コマンドに
従ってフラッシュメモリを全体的に制御する。フラッシ
ュメモリの動作は、基本的にコマンドによって決定され
る。フラッシュメモリに割り当てられているコマンド
は、読み出し、消去、書込み、等のコマンドとされる。
【０１３１】フラッシュメモリはその内部状態を示すた
めにステータスレジスタ１２２を有し、その内容は、信
号／ＯＥをアサートすることによって入出力端子Ｉ／Ｏ
０〜Ｉ／Ｏ７から読み出すことができる。
【０１３２】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１３３】例えば、本発明はマルチメディアカード以
外のメモリカード、例えばコンパクトフラッシュメモリ
等にも適用することができる。また、メモリチップをず
らしてスタックする構造、ＩＣカードの接続端子に対し
てスルーホールを偏倚させる構造、モールド領域外にス
ルーホールを形成する構造、スタックされた半導体集積
回路チップに対するステッチボンディング、チップの端
のＣＳ入力端子を配置する構造、スタックした不揮発性
メモリを複数グループに分けて実装するＩＣカード、注
意書き、そしてデータリカバリ端子を有するＩＣカード
は、必ずしもバリスタを有する構成に適用することに限
定されない。本発明のＩＣカードに実装されるメモリは
不揮発性メモリに限定されるものではなく、揮発性メモ
リ（ＳＲＡＭ、ＤＲＡＭ等）であってもよい。また、不
揮発性メモリと揮発性メモリとの双方が搭載されるＩＣ
カードであってもよい。
【０１３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるメモリ
カードに適用した場合について説明したが、本発明はそ
れに限定されず、通帳、クレジットカード、ＩＤカード
等のＩＣカードの用途にも適用することができる。
【０１３５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１３６】すなわち、半導体集積回路チップのコスト
を上昇させることなくそれに対する静電破壊防止を強化
することができるＩＣカードを提供することができる。
【０１３７】ＩＣカードのカードのサイズや厚さを大き
く変化させることなく、半導体集積回路チップに過電圧
保護素子を外付けして静電破壊防止を強化することがで
きる。
【０１３８】取扱者の無知などによる予期せぬ扱いに起
因したＩＣカードの静電破壊の予防も期待できる。
【０１３９】半導体集積回路チップの入力回路が静電破
壊しても、メモリのデータが無事な場合には、メモリカ
ードのデータを容易にリカバリすることが可能なＩＣカ
ードを提供することができる。
【０１４０】バリスタ等の外付け回路素子による静電破
壊防止強化策によってＩＣカードのカード基板上の空き
領域が減っても、信号線の不所望なリークによる誤動作
の原因になる配線パターンの密集やボンディングワイヤ
の密集を避けることができる。
【０１４１】比較的小さなサイズに比較的大きな記憶容
量を持つＩＣカードの実現が可能に成る。
【図面の簡単な説明】
【図１】本発明に係るＩＣカードの一例を一つの接続端
子に関して図示した回路図である。
【図２】バリスタの断面構造の一例を示す軸断面図であ
る。
【図３】バリスタの特性を示すＩ−Ｖ線図である。
【図４】マルチメディアカードの接続端子に対するバリ
スタの接続態様を例示する説明図である。
【図５】回路素子実装状態を主にしてマルチメディアカ
ードの構成を平面的に例示した説明図である。
【図６】図５のマルチメディアカードの縦断面図であ
る。
【図７】マルチメディアカードの接続端子に対してスル
ーホールを偏倚させた情態を示す説明図である。
【図８】不揮発性メモリチップの接続にステッチボンデ
ィングを適用したマルチメディアカードを部分的に示す
平面図である。
【図９】ステッチボンディング部分の縦断面図である。
【図１０】ネールヘッドボンディングを利用する場合と
ウェッジボンディングを利用する場合のワイヤボンディ
ング情態を示す説明図である。
【図１１】不揮発性メモリチップの４枚スタック構造の
マルチメディアカードの構成を平面的に例示した説明図
である。
【図１２】図１１のマルチメディアカードの断面構造を
例示する縦断面図である。
【図１３】メモリチップの分割スタック構造とカード基
板の隣接２辺に寄せて接続端子とコントローラチップと
を配置する構造とを適用したマルチメディアカードを例
示する平面図である。
【図１４】図１３のマルチメディアカードの部分縦断面
図である。
【図１５】メモリチップの分割スタック構造とカード基
板の隣接２辺に寄せて接続端子とコントローラチップと
を配置する構造とを適用した別のマルチメディアカード
を例示する平面図である。
【図１６】メモリチップの上にコントローラチップを載
せて両者をスタックしたメモリカードを例示する平面図
である。
【図１７】ＬＯＣを利用してメモリチップとコントロー
ラチップをスタックしたっ目折りカードを例示する平面
図である。
【図１８】ＣＯＢ構造を適用したＩＣカードの別の例を
示す平面図である。
【図１９】図１８のＩＣカードの縦断面図である。
【図２０】図１８のＩＣカードのカード基板底面に形成
されている導電パターンの説明図である。
【図２１】静電破壊防止用の注意書や注意表示を有する
ＩＣカードを例示する説明図である。
【図２２】バリスタを実装したＩＣカードの組み立て方
法を例示するフローチャートである。
【図２３】データリカバリの観点に着目したＩＣカード
の平面図である。
【図２４】データ評価用端子を備えたＩＣカードに対す
るデータリカバリ処理の手順を例示するフローチャート
である。
【図２５】金属キャップの構造を数種類例示する説明図
である。
【図２６】フラッシュメモリチップの構成を例示するブ
ロック図である。
【図２７】フラッシュメモリチップ用の不揮発性メモリ
セルトランジスタの構造を概略的に示す断面図である。
【符号の説明】
１ カード基板 ２ 半導体集積回路チップ ３ 接続端子 ３ａ〜３ｇ 接続端子 ４ 外部端子 ６ 入力保護回路 ７、８ ダイオード ９ サイリスタ Ｑ５，Ｑ６，Ｑ７ クランプＭＯＳトランジスタ Ｖｓｓ グランド端子 Ｖｃｃ 電源端子 １１ バリスタ １１ａ〜１１ｅ バリスタ ３３ コントローラチップ ３４ａ，３４ｂ，３４ｃ，３４ｄ 不揮発性メモリチッ
プ ３８、３９ ボンディングパターン ３９Ａ ボンディングパターン ３９Ｂ 配線パターン ３９Ｃ ボンディングパターン ４０ スルーホール ４１，４２ ボンディングワイヤ ４３ａ，４３ｂ，４３ｃ，４３ｄ ボンディングワイヤ ５０，５１，５２ａ，５２ｂ 外部端子（ビンディング
パッド） ５５ 熱硬化性樹脂 ５６ 金属キャップ ５７ ボンディングワイヤ ６０ ボンディングワイヤ ６１ 導電性シールドパターン ９０ 注意書き ９１ 注意表示 ９２ 包装材 ９２，９４，９６ データリカバリ端子
フロントページの続き (72)発明者 戸塚 隆 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B035 AA11 BB09 CA34 CA38 5B058 CA13 CA28 KA29

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 カード基板に半導体集積回路チップを有
    し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体集積回路チップの所定の
    外部端子に接続され、前記半導体集積回路チップには前
    記外部端子に接続する第１の過電圧保護素子が集積さ
    れ、前記カード基板には前記接続端子に接続する第２の
    過電圧保護素子が実装され、 前記第２の過電圧保護素子は、前記第１の過電圧保護素
    子を上まわる電流許容能力を有する可変抵抗素子である
    ことを特徴とするＩＣカード
  2. 【請求項２】 カード基板に半導体集積回路チップを有
    し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体集積回路チップの所定の
    外部端子に接続され、前記半導体集積回路チップには前
    記外部端子に接続する第１の過電圧保護素子が集積さ
    れ、前記カード基板には前記接続端子に接続する第２の
    過電圧保護素子が実装され、 前記第２の過電圧保護素子に定格電圧よりも大きな電圧
    を印加することによって規定のパルス電流を流すのに必
    要な印加電圧は、前記第１の過電圧保護素子にとって前
    記規定のパルス電流よりも少ない電流しか流すことので
    きない電圧であることを特徴とするＩＣカード。
  3. 【請求項３】 カード基板に半導体集積回路チップを有
    し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体集積回路チップの所定の
    外部端子に接続され、前記半導体集積回路チップには前
    記外部端子に接続する第１の過電圧保護素子が集積さ
    れ、前記カード基板には前記接続端子に接続する第２の
    過電圧保護素子が実装され、 前記第２の過電圧保護素子は、前記第１の過電圧保護素
    子よりも大きな破壊電圧を有する可変抵抗素子であるこ
    とを特徴とするＩＣカード。
  4. 【請求項４】 カード基板に半導体集積回路チップを有
    し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体集積回路チップの所定の
    外部端子に接続され、前記半導体集積回路チップには前
    記外部端子に接続する第１の過電圧保護素子が集積さ
    れ、前記カード基板には前記接続端子に接続する第２の
    過電圧保護素子が実装され、 前記第２の過電圧保護素子は、前記第１の過電圧保護素
    子よりも大きな容量を有する素子であることを特徴とす
    るＩＣカード。
  5. 【請求項５】 カード基板に半導体集積回路チップを有
    し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体集積回路チップの所定の
    外部端子に接続され、前記半導体集積回路チップには前
    記外部端子に接続する第１の過電圧保護素子が集積さ
    れ、前記カード基板には前記接続端子に接続する第２の
    過電圧保護素子が実装され、 前記第２の過電圧保護素子の降伏電圧は前記第１の過電
    圧保護素子の破壊電圧よりも小さいことを特徴とするＩ
    Ｃカード。
  6. 【請求項６】 カード基板に半導体集積回路チップを有
    し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体集積回路チップの所定の
    外部端子に接続され、前記半導体集積回路チップには前
    記外部端子に接続する第１の過電圧保護素子が集積さ
    れ、前記カード基板には前記接続端子に接続する第２の
    過電圧保護素子が実装され、 前記第２の過電圧保護素子の降伏電圧は前記第１の過電
    圧保護素子によって保護される回路の破壊電圧よりも小
    さいことを特徴とするＩＣカード。
  7. 【請求項７】 カード基板に半導体集積回路チップを有
    し、回路の電源用接続端子及び信号用接続端子を露出さ
    せたＩＣカードであって、前記電源用接続端子及び信号
    用接続端子は前記半導体集積回路チップの所定の外部端
    子に接続され、前記半導体集積回路チップには前記外部
    端子に接続する第１の過電圧保護素子が集積され、前記
    カード基板には一端が前記電源用接続端子に接続し他端
    が信号用接続端子に接続する第２の過電圧保護素子が実
    装され、 前記信号用接続端子から対応する第２の過電圧保護素子
    の前記他端までの信号伝播距離は、前記信号用接続端子
    から半導体集積回路チップの対応外部端子までの信号伝
    播距離よりも短いことを特徴とするＩＣカード
  8. 【請求項８】 前記第２の過電圧保護素子は、半導体セ
    ラミックスを主体とした面実装型のバリスタであること
    を特徴とする請求項１乃至７の何れか１項記載のICカー
    ド。
  9. 【請求項９】 前記半導体チップはコントローラチップ
    であり、前記コントローラチップに接続される単数又は
    複数個の不揮発性メモリチップを前記カード基板に更に
    有し、前記コントローラチップは外部からの指示に従っ
    て前記不揮発性メモリチップに対するリード・ライト動
    作を制御するメモリコントロール機能を有するものであ
    ることを特徴とする請求項１乃至８の何れか１項記載の
    ＩＣカード。
  10. 【請求項１０】 前記コントローラチップは、前記不揮
    発性メモリチップに書込むデータに対して暗号化を行
    い、前記不揮発性メモリチップから読み出したデータに
    対して復号を行う機密保護機能を有するものであること
    を特徴とする請求項９記載のＩＣカード。
  11. 【請求項１１】 外部端子に接続する第１の過電圧保護
    素子とその他の回路が集積された半導体集積回路チップ
    を有するカード基板に複数個の接続端子を露出させたＩ
    Ｃカードの製造方法であって、 前記接続端子に接続する第２の過電圧保護素子を前記カ
    ード基板に先に実装し、その後で、前記接続端子に前記
    半導体集積回路チップの所定の外部端子を接続すること
    を特徴とする、ＩＣカードの製造方法。
  12. 【請求項１２】 カード基板に半導体集積回路チップを
    有し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体集積回路チップの所定の
    外部端子に接続され、前記半導体集積回路チップには前
    記外部端子に接続する第１の過電圧保護素子が集積さ
    れ、前記カード基板には前記接続端子に接続する第２の
    過電圧保護素子が実装され、 前記第２の過電圧保護素子はカード基板に形成されてい
    る導電パターンに面実装で接続されて成るものであるこ
    とを特徴とするＩＣカード。
  13. 【請求項１３】 前記半導体集積回路チップはコントロ
    ーラチップであり、前記コントローラチップに接続され
    る単数又は複数個の不揮発性メモリチップを前記カード
    基板に更に有し、前記コントローラチップは外部からの
    指示に従って前記不揮発性メモリチップに対するリード
    ・ライト動作を制御するメモリコントロール機能を有
    し、 前記接続端子とコントローラチップの外部端子とはボン
    ディングワイヤを介して接続され、 前記コントローラチップと不揮発性メモリチップとはボ
    ンディングワイヤを介して接続されて、成るものである
    ことを特徴とする請求項１２記載のＩＣカード。
  14. 【請求項１４】 複数個のメモリチップと前記メモリチ
    ップを制御するコントローラチップとをカード基板の一
    面に実装して成るＩＣカードであって、 前記カード基板の前記一面の表面積は前記メモリチップ
    及びコントローラチップの延べ面積よりも大きく、 前記メモリチップは夫々の外部端子を露出するように位
    置をずらして複数個重ねられた状態で前記カード基板に
    実装されて成るものであることを特徴とするＩＣカー
    ド。
  15. 【請求項１５】 複数個のメモリチップと前記メモリチ
    ップを制御するコントローラチップとをカード基板の一
    面に実装して成るＩＣカードであって、 前記メモリチップは夫々の外部端子を露出するように位
    置をずらして複数個重ねられた状態で前記カード基板に
    実装され、 前記コントローラチップから相互に同一信号を受けるメ
    モリチップの外部端子は、ボンディングワイヤで順次直
    列接続されて成るものであることを特徴とするＩＣカー
    ド。
  16. 【請求項１６】 複数個のメモリチップと前記メモリチ
    ップを制御するコントローラチップとをカード基板の一
    面に実装して成るＩＣカードであって、 前記メモリチップは夫々の外部端子を露出するように位
    置をずらして複数個重ねられた状態で前記カード基板に
    実装され、 前記メモリチップのチップ選択信号入力用の外部端子は
    メモリチップの外部端子配列の端に位置されていて、夫
    々別々にボンディングワイヤで前記コントローラチップ
    に接続されて成るものであることを特徴とするＩＣカー
    ド。
  17. 【請求項１７】 カード基板に複数個のメモリチップと
    前記メモリチップを制御するコントローラチップとを実
    装し、複数個の接続端子を露出させたＩＣカードであっ
    て、 前記メモリチップは前記コントローラチップに接続さ
    れ、 前記接続端子は前記コントローラチップの所定の外部端
    子に接続され、 前記コントローラチップには前記外部端子に接続する第
    １の過電圧保護素子が集積され、 前記カード基板には前記接続端子に接続する第２の過電
    圧保護素子が実装され、 前記接続端子から離れる距離を、前記第２の過電圧保護
    素子、コントローラチップ、複数個のメモリチップの順
    に大きくして、それらが前記カード基板の一辺から対向
    辺に向けて列状に配置されて成るものであることを特徴
    とするＩＣカード。
  18. 【請求項１８】 前記メモリチップは夫々の外部端子を
    露出するように位置をずらして重ねられた状態で前記カ
    ード基板に実装されて成るものであることを特徴とする
    請求項１７記載のＩＣカード。
  19. 【請求項１９】 カード基板に複数個のメモリチップと
    前記メモリチップを制御するコントローラチップとを実
    装し、複数個の接続端子を露出させたＩＣカードであっ
    て、 前記カード基板の隣接２辺の内の一方の辺に沿って前記
    複数個の接続端子が配列され、 前記隣接２辺の他方の辺に長手方向を沿わせてメモリコ
    ントローラが配置され、 前記複数個のメモリチップは前記接続端子の配列方向と
    は略直角な向きに並列され、 前記接続端子は前記コントローラチップの所定の外部端
    子に接続され、 前記コントローラチップには前記外部端子に接続する第
    １の過電圧保護素子が集積され、 前記メモリチップは前記コントローラチップに接続さ
    れ、て成るものであることを特徴とするＩＣカード
  20. 【請求項２０】 前記カード基板には前記接続端子に接
    続する第２の過電圧保護素子が前記接続端子の配列方向
    に沿って実装されて成るものであることを特徴とする請
    求項１９記載のＩＣカード。
  21. 【請求項２１】 前記メモリチップは、夫々の外部端子
    を露出するように位置をずらした状態で複数枚重ねられ
    た第１グループと、同様に複数枚重ねられた第２グルー
    プとに分けられた状態で並列されて成るものであること
    を特徴とする請求項１９又は２０記載のＩＣカード。
  22. 【請求項２２】 カード基板の一面に複数個の接続端子
    が形成され、前記接続端子がスルーホールを介して前記
    カード基板の他面の導電パターンに接続され、前記導電
    パターンに半導体集積回路チップの外部接続端子が接続
    されて前記半導体集積回路が前記カード基板の他面に実
    装されたＩＣカードであって、 前記スルーホールは、前記半導体集積回路チップと共に
    カード基板の他面を覆うモールド領域から外に配置され
    て成るものであることを特徴とするＩＣカード。
  23. 【請求項２３】 前記スルーホールは前記接続端子の摺
    動面に対して偏倚した位置に形成されて成るものである
    ことを特徴とする請求項２２記載のＩＣカード。
  24. 【請求項２４】 カード基板の一面に複数個の接続端子
    が形成され、前記カード基板の他面に半導体集積回路チ
    ップが実装されたＩＣカードであって、前記接続端子は
    前記半導体集積回路チップの所定の外部端子に接続さ
    れ、前記半導体集積回路チップには前記外部端子に接続
    する第１の過電圧保護素子が集積され、前記カード基板
    の他面には前記接続端子に接続する第２の過電圧保護素
    子が実装され、前記半導体集積回路チップ及び第２の過
    電圧保護素子と共にカード基板の他面が金属キャップで
    覆われて成るものであることを特徴とするＩＣカード。
  25. 【請求項２５】 カード基板の一面に複数個の接続端子
    が形成され、前記カード基板の他面に半導体集積回路チ
    ップが実装されたＩＣカードであって、前記接続端子は
    前記半導体集積回路チップの所定の外部端子に接続さ
    れ、前記半導体集積回路チップには前記外部端子に接続
    する第１の過電圧保護素子が集積され、前記カード基板
    の他面には前記接続端子に接続する第２の過電圧保護素
    子が実装され、前記カード基板の一面には前記接続端子
    を除く領域に導電性シールドパターンを形成し、前記導
    電性シールドパターンはグランド電源供給用の前記接続
    端子に接続され、又はどの接続端子とも非接触にされて
    成るものであることを特徴とするＩＣカード。
  26. 【請求項２６】 カード基板に半導体集積回路チップを
    有し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体チップの所定の外部端子
    に接続され、前記半導体チップには前記外部端子に接続
    する第１の過電圧保護素子が集積され、前記カード基板
    には前記接続端子に接続する第２の過電圧保護素子が実
    装され、更にＩＣカードの表面に当該ＩＣカードを指で
    持つ位置を明示するための表示を有するものであること
    を特徴とするＩＣカード。
  27. 【請求項２７】 カード基板に半導体集積回路チップを
    有し、複数個の接続端子を露出させたＩＣカードであっ
    て、前記接続端子は前記半導体チップの所定の外部端子
    に接続され、前記半導体チップには前記外部端子に接続
    する第１の過電圧保護素子が集積され、前記カード基板
    には前記接続端子に接続する第２の過電圧保護素子が実
    装され、更にＩＣカードの表面に前記接続端子に触れな
    いように促す注意書きを有するものであることを特徴と
    するＩＣカード。
  28. 【請求項２８】 カード基板に半導体集積回路チップを
    有し、複数個の接続端子を露出させたＩＣカードと、前
    記ＩＣカードを包装した包装材とを有し、 前記接続端子は前記半導体チップの所定の外部端子に接
    続され、前記半導体チップには前記外部端子に接続する
    第１の過電圧保護素子が集積され、前記カード基板には
    前記接続端子に接続する第２の過電圧保護素子が実装さ
    れ、 前記包装材は、前記接続端子に触れないように促す注意
    書きを有するものであることを特徴とするＩＣカード装
    置。
  29. 【請求項２９】 カード基板に複数個のメモリチップと
    前記メモリチップを制御するコントローラチップとを実
    装し、複数個の接続端子を露出させたＩＣカードであっ
    て、 前記接続端子は前記コントローラチップの第１群の外部
    端子に接続され、 前記メモリチップは前記コントローラチップの第２群の
    外部端子に接続され、 前記第２群の外部端子に接続するデータ評価用端子を前
    記カード基板に形成して成るものであることを特徴とす
    るＩＣカード。
  30. 【請求項３０】 前記コントローラチップの第２群の外
    部端子に含まれる出力端子を高出力インピーダンス状態
    に制御する制御端子を前記カード基板に更に設けて成る
    ものであることを特徴とする請求項２９記載のＩＣカー
    ド。
  31. 【請求項３１】 前記コントローラチップは、前記メモ
    リチップに書込むデータに対して暗号化を行い、前記メ
    モリチップから読み出したデータに対して復号を行う機
    密保護機能を有するものであることを特徴とする請求項
    ２９又は３０記載のＩＣカード。
  32. 【請求項３２】 複数個の接続端子が露出され、カード
    基板にメモリチップと前記メモリチップを制御するコン
    トローラチップとが実装され、前記接続端子は前記コン
    トローラチップの第１群の外部端子に接続され、前記メ
    モリチップは前記コントローラチップの第２群の外部端
    子に接続され、前記第２群の外部端子に接続するデータ
    評価用端子が前記カード基板に形成されたＩＣカードに
    対する、データリカバリ方法であって、 前記コントローラチップによるメモリチップの制御を不
    可能な状態にする第１処理と、 前記データ評価用端子からメモリチップを制御してデー
    タを読み出す第２処理と、を含むことを特徴とするデー
    タリカバリ方法。
  33. 【請求項３３】 複数個の接続端子が露出され、カード
    基板にメモリチップとコントローラチップとが実装さ
    れ、前記コントローラチップは、前記メモリチップに書
    込むデータに対して暗号化を行い、前記メモリチップか
    ら読み出したデータに対して復号を行う機密保護機能を
    有し、前記接続端子は前記コントローラチップの第１群
    の外部端子に接続され、前記メモリチップは前記コント
    ローラチップの第２群の外部端子に接続され、前記第２
    群の外部端子に接続するデータ評価用端子が前記カード
    基板に形成されたＩＣカードに対する、データリカバリ
    方法であって、 前記コントローラチップの前記第２群の外部端子に含ま
    れる出力端子を高出力インピーダンス状態に制御する第
    １処理と、 前記データ評価用端子からメモリを制御してデータを読
    み出す第２処理と、 前記第２処理で読み出したデータを復号する第３処理
    と、 前記第３処理で復号したデータを別のＩＣカードに書き
    込む第４処理と、を含むことを特徴とするデータリカバ
    リ方法。
JP34431099A 1999-12-03 1999-12-03 Ｉｃカードの製造方法 Expired - Fee Related JP3822768B2 (ja)

Priority Applications (20)

Application Number Priority Date Filing Date Title
JP34431099A JP3822768B2 (ja) 1999-12-03 1999-12-03 Ｉｃカードの製造方法
TW089120934A TW503464B (en) 1999-12-03 2000-10-06 IC card
US09/689,663 US6573567B1 (en) 1999-12-03 2000-10-13 IC card
KR1020000066122A KR100859389B1 (ko) 1999-12-03 2000-11-08 Ｉｃ 카드
US09/810,509 US6431456B2 (en) 1999-12-03 2001-03-19 IC card
US10/408,256 US7224052B2 (en) 1999-12-03 2003-04-08 IC card with controller and memory chips
KR1020050105257A KR100883242B1 (ko) 1999-12-03 2005-11-04 Ｉｃ 카드
KR1020050105258A KR100883243B1 (ko) 1999-12-03 2005-11-04 Ｉｃ 카드
KR1020050105253A KR100749398B1 (ko) 1999-12-03 2005-11-04 Ｉｃ 카드
KR1020050105256A KR100685270B1 (ko) 1999-12-03 2005-11-04 Ｉｃ 카드
KR1020050105254A KR100750944B1 (ko) 1999-12-03 2005-11-04 Ｉｃ 카드
KR1020050105255A KR100750945B1 (ko) 1999-12-03 2005-11-04 Ｉｃ 카드
KR1020050105259A KR100845065B1 (ko) 1999-12-03 2005-11-04 Ｉｃ 카드
US11/619,135 US7547961B2 (en) 1999-12-03 2007-01-02 IC card with bonding wire connections of different lengths
US11/619,120 US7538418B2 (en) 1999-12-03 2007-01-02 IC card
US11/619,129 US7267287B2 (en) 1999-12-03 2007-01-02 IC card
US11/865,721 US7768110B2 (en) 1999-12-03 2007-10-01 Nonvolatile memory apparatus
KR1020070124664A KR100871959B1 (ko) 1999-12-03 2007-12-04 Ｉｃ 카드
KR1020080090793A KR100900106B1 (ko) 1999-12-03 2008-09-16 Ｉｃ 카드
US12/835,847 US8018038B2 (en) 1999-12-03 2010-07-14 IC card with terminals for direct access to internal components

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP34431099A JP3822768B2 (ja) 1999-12-03 1999-12-03 Ｉｃカードの製造方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006008694A Division JP2006164302A (ja) 2006-01-17 2006-01-17 不揮発性記憶装置

Publications (3)

Publication Number Publication Date
JP2001160125A true JP2001160125A (ja) 2001-06-12
JP2001160125A5 JP2001160125A5 (ja) 2004-09-30
JP3822768B2 JP3822768B2 (ja) 2006-09-20

Family

ID=18368260

Family Applications (1)

Application Number Title Priority Date Filing Date
JP34431099A Expired - Fee Related JP3822768B2 (ja) 1999-12-03 1999-12-03 Ｉｃカードの製造方法

Country Status (4)

Country Link
US (8) US6573567B1 (ja)
JP (1) JP3822768B2 (ja)
KR (10) KR100859389B1 (ja)
TW (1) TW503464B (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7230327B2 (en) 2004-12-01 2007-06-12 Oki Electric Industry Co., Ltd. IC card
JP2008084263A (ja) * 2006-09-29 2008-04-10 Renesas Technology Corp メモリカードおよびその製造方法
US7389937B2 (en) 2004-12-15 2008-06-24 Kabushiki Kaisha Toshiba Card-shaped memory device incorporating IC card function
US7576965B2 (en) 2005-07-29 2009-08-18 Tdk Corporation Surge absorption element and surge absorption circuit
US7821759B2 (en) 2004-11-30 2010-10-26 Tdk Corporation Surge absorption circuit
US7916512B2 (en) 2007-02-01 2011-03-29 Samsung Electronics Co., Ltd. Memory module having high data processing rate
JP2013025691A (ja) * 2011-07-25 2013-02-04 Japan Radio Co Ltd カード型電子装置
US8446750B2 (en) 2007-02-01 2013-05-21 Samsung Electronics Co., Ltd. Memory module using optical signal
JP2018202026A (ja) * 2017-06-08 2018-12-27 株式会社オリンピア 遊技機
WO2022201566A1 (ja) * 2021-03-23 2022-09-29 キオクシア株式会社 メモリデバイス

Families Citing this family (161)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6001672A (en) * 1997-02-25 1999-12-14 Micron Technology, Inc. Method for transfer molding encapsulation of a semiconductor die with attached heat sink
US7830666B2 (en) * 2000-01-06 2010-11-09 Super Talent Electronics, Inc. Manufacturing process for single-chip MMC/SD flash memory device with molded asymmetric circuit board
US7872871B2 (en) * 2000-01-06 2011-01-18 Super Talent Electronics, Inc. Molding methods to manufacture single-chip chip-on-board USB device
US20080185694A1 (en) * 1999-08-04 2008-08-07 Super Talent Electronics, Inc. Processes of Manufacturing Portable Electronic Storage Devices Utilizing Lead Frame Connectors
JP3822768B2 (ja) * 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
JP3815936B2 (ja) * 2000-01-25 2006-08-30 株式会社ルネサステクノロジ Ｉｃカード
US6641049B2 (en) * 2000-08-31 2003-11-04 Pacusma Company, Ltd. Integrated circuit card with multiple integral electronic modules
JP2002124626A (ja) * 2000-10-16 2002-04-26 Hitachi Ltd 半導体装置
KR100348102B1 (ko) * 2001-01-17 2002-08-09 삼성전자 주식회사 광학적 문자 인식을 통한 반도체 제품의 마킹 결함 검사방법
US7352199B2 (en) * 2001-02-20 2008-04-01 Sandisk Corporation Memory card with enhanced testability and methods of making and using the same
US6858925B2 (en) * 2001-04-02 2005-02-22 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US7220615B2 (en) * 2001-06-11 2007-05-22 Micron Technology, Inc. Alternative method used to package multimedia card by transfer molding
US20040135241A1 (en) * 2002-11-18 2004-07-15 Storcard, Inc. Secure transaction card with a large storage volume
JP2003060046A (ja) * 2001-08-09 2003-02-28 Murata Mfg Co Ltd 半導体集積回路およびそれを用いた電子装置
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
US6680219B2 (en) * 2001-08-17 2004-01-20 Qualcomm Incorporated Method and apparatus for die stacking
US6798693B2 (en) * 2001-09-18 2004-09-28 Kilopass Technologies, Inc. Semiconductor memory cell and memory array using a breakdown phenomena in an ultra-thin dielectric
JP4599059B2 (ja) * 2001-09-18 2010-12-15 キロパス テクノロジー インコーポレイテッド 超薄膜誘電体のブレークダウン現象を利用した半導体メモリセルセル及びメモリアレイ
US6766960B2 (en) 2001-10-17 2004-07-27 Kilopass Technologies, Inc. Smart card having memory using a breakdown phenomena in an ultra-thin dielectric
US6700151B2 (en) * 2001-10-17 2004-03-02 Kilopass Technologies, Inc. Reprogrammable non-volatile memory using a breakdown phenomena in an ultra-thin dielectric
JP2003188262A (ja) * 2001-12-14 2003-07-04 Mitsubishi Electric Corp 半導体素子
KR20030083306A (ko) * 2002-04-20 2003-10-30 삼성전자주식회사 메모리 카드
US6992925B2 (en) * 2002-04-26 2006-01-31 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having counter-doped poly and buried diffusion wordline
US6898116B2 (en) * 2002-04-26 2005-05-24 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor having a buried N+ connection
US6940751B2 (en) * 2002-04-26 2005-09-06 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor and having variable gate oxide breakdown
US6777757B2 (en) * 2002-04-26 2004-08-17 Kilopass Technologies, Inc. High density semiconductor memory cell and memory array using a single transistor
TWI299559B (en) * 2002-06-19 2008-08-01 Inpaq Technology Co Ltd Ic substrate with over voltage protection function and method for manufacturing the same
JP4102800B2 (ja) * 2002-08-16 2008-06-18 富士通株式会社 取引端末装置および取引端末制御方法
EP1540581A2 (en) * 2002-09-17 2005-06-15 Axalto S.A. Hybrid card
US7042772B2 (en) * 2002-09-26 2006-05-09 Kilopass Technology, Inc. Methods and circuits for programming of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
US7031209B2 (en) * 2002-09-26 2006-04-18 Kilopass Technology, Inc. Methods and circuits for testing programmability of a semiconductor memory cell and memory array using a breakdown phenomenon in an ultra-thin dielectric
JP3866178B2 (ja) * 2002-10-08 2007-01-10 株式会社ルネサステクノロジ Ｉｃカード
US20040084766A1 (en) * 2002-10-30 2004-05-06 Pei-Ying Shieh System-in-a-package device
KR100616057B1 (ko) * 2002-11-29 2006-08-28 가부시끼가이샤 도시바 반도체 집적 회로 장치
JP2004214258A (ja) * 2002-12-27 2004-07-29 Renesas Technology Corp 半導体モジュール
EP1447809A1 (fr) * 2003-02-14 2004-08-18 SCHLUMBERGER Systèmes Carte à multi-puce
JP4128473B2 (ja) * 2003-03-07 2008-07-30 松下電器産業株式会社 半導体装置
US6791891B1 (en) 2003-04-02 2004-09-14 Kilopass Technologies, Inc. Method of testing the thin oxide of a semiconductor memory cell that uses breakdown voltage
KR20100107057A (ko) * 2003-07-03 2010-10-04 르네사스 일렉트로닉스 가부시키가이샤 반도체 카드 디바이스
US6924664B2 (en) * 2003-08-15 2005-08-02 Kilopass Technologies, Inc. Field programmable gate array
JP4330411B2 (ja) * 2003-09-24 2009-09-16 三洋電機株式会社 回路装置
US7126219B2 (en) * 2003-10-09 2006-10-24 Kingpak Technology Inc. Small memory card
JP4272968B2 (ja) * 2003-10-16 2009-06-03 エルピーダメモリ株式会社 半導体装置および半導体チップ制御方法
US7253517B2 (en) * 2003-10-28 2007-08-07 Raytheon Company Method and apparatus for combining multiple integrated circuits
JP2007041629A (ja) * 2003-11-04 2007-02-15 Renesas Technology Corp メモリカード及び半導体装置
JP2005150154A (ja) * 2003-11-11 2005-06-09 Sharp Corp 半導体モジュールとその実装方法
US7095104B2 (en) * 2003-11-21 2006-08-22 International Business Machines Corporation Overlap stacking of center bus bonded memory chips for double density and method of manufacturing the same
JP2007066922A (ja) * 2003-11-28 2007-03-15 Renesas Technology Corp 半導体集積回路装置
US8998620B2 (en) * 2003-12-02 2015-04-07 Super Talent Technology, Corp. Molding method for COB-EUSB devices and metal housing package
US8102657B2 (en) 2003-12-02 2012-01-24 Super Talent Electronics, Inc. Single shot molding method for COB USB/EUSB devices with contact pad ribs
JP4361380B2 (ja) * 2004-01-23 2009-11-11 富士通株式会社 光モジュール
US7064973B2 (en) * 2004-02-03 2006-06-20 Klp International, Ltd. Combination field programmable gate array allowing dynamic reprogrammability
US6972986B2 (en) * 2004-02-03 2005-12-06 Kilopass Technologies, Inc. Combination field programmable gate array allowing dynamic reprogrammability and non-votatile programmability based upon transistor gate oxide breakdown
US20050218929A1 (en) * 2004-04-02 2005-10-06 Man Wang Field programmable gate array logic cell and its derivatives
US7402855B2 (en) 2004-05-06 2008-07-22 Sidense Corp. Split-channel antifuse array architecture
US9123572B2 (en) 2004-05-06 2015-09-01 Sidense Corporation Anti-fuse memory cell
US8735297B2 (en) 2004-05-06 2014-05-27 Sidense Corporation Reverse optical proximity correction method
US7755162B2 (en) 2004-05-06 2010-07-13 Sidense Corp. Anti-fuse memory cell
US7310242B2 (en) * 2004-05-21 2007-12-18 General Motors Corporation Self-shielding high voltage distribution box
US7164290B2 (en) * 2004-06-10 2007-01-16 Klp International, Ltd. Field programmable gate array logic unit and its cluster
US20050275427A1 (en) * 2004-06-10 2005-12-15 Man Wang Field programmable gate array logic unit and its cluster
US6903935B1 (en) * 2004-07-16 2005-06-07 Tien-Tzu Chen Memory card with a static electricity conducting board
US7135886B2 (en) * 2004-09-20 2006-11-14 Klp International, Ltd. Field programmable gate arrays using both volatile and nonvolatile memory cell properties and their control
US7348661B2 (en) * 2004-09-24 2008-03-25 Intel Corporation Array capacitor apparatuses to filter input/output signal
KR101117957B1 (ko) * 2004-09-24 2012-02-16 엘지이노텍 주식회사 인너팩의 보호회로모듈
TW200612347A (en) * 2004-10-06 2006-04-16 Advanced Flash Memory Card Technology Co Ltd Structure of memory card and producing method thereof
JP4710496B2 (ja) * 2004-10-26 2011-06-29 株式会社デンソー 回路基板及び電子回路装置
KR100585163B1 (ko) * 2004-11-27 2006-06-01 삼성전자주식회사 메모리 카드 및 그 제조방법
CN100405880C (zh) * 2004-12-24 2008-07-23 鸿富锦精密工业（深圳）有限公司 引脚连接结构及其脚位定义的修改方法
KR100761755B1 (ko) * 2005-02-28 2007-09-28 삼성전자주식회사 입출력 비트구조를 조절할 수 있는 반도체 메모리 장치
DE102005014176B4 (de) * 2005-03-29 2009-08-20 Infineon Technologies Ag Verfahren zum Erstellen einer Schutzanordnung zum Schutz eines Elektronikbausteins vor elektrostatischen Entladungen und entsprechend ausgebildeter Elektronikbaustein
JP4309368B2 (ja) * 2005-03-30 2009-08-05 エルピーダメモリ株式会社 半導体記憶装置
US7193436B2 (en) * 2005-04-18 2007-03-20 Klp International Ltd. Fast processing path using field programmable gate array logic units
US7719845B1 (en) * 2005-04-26 2010-05-18 Amkor Technology, Inc. Chamfered memory card module and method of making same
JP2007004775A (ja) * 2005-05-23 2007-01-11 Toshiba Corp 半導体メモリカード
JP2007026421A (ja) * 2005-06-15 2007-02-01 Toshiba Corp 携帯型記憶装置
JP2007019415A (ja) * 2005-07-11 2007-01-25 Renesas Technology Corp 半導体装置およびその製造方法
US7317630B2 (en) * 2005-07-15 2008-01-08 Atmel Corporation Nonvolatile semiconductor memory apparatus
US7429785B2 (en) * 2005-10-19 2008-09-30 Littelfuse, Inc. Stacked integrated circuit chip assembly
US7515391B2 (en) * 2005-10-19 2009-04-07 Littlefuse, Inc. Linear low capacitance overvoltage protection circuit
US7489488B2 (en) * 2005-10-19 2009-02-10 Littelfuse, Inc. Integrated circuit providing overvoltage protection for low voltage lines
US20070102529A1 (en) * 2005-11-08 2007-05-10 Macsema, Inc. Information devices
JP2007183776A (ja) * 2006-01-06 2007-07-19 Renesas Technology Corp 半導体装置
JP2007205908A (ja) * 2006-02-02 2007-08-16 Matsushita Electric Ind Co Ltd 重量センサ
WO2007123143A1 (ja) * 2006-04-21 2007-11-01 Panasonic Corporation メモリカード
TW200743035A (en) * 2006-05-09 2007-11-16 Siliconware Precision Industries Co Ltd Circuit card module and method for fabricating the same
FR2902213B1 (fr) * 2006-06-08 2008-10-17 Thomson Licensing Sas Carte electronique dotee de fonctions securitaires
KR100828956B1 (ko) * 2006-06-27 2008-05-13 하나 마이크론(주) Ｕｓｂ 메모리 패키지 및 그 제조 방법
TWI301984B (en) * 2006-07-04 2008-10-11 Orient Semiconductor Elect Ltd Memory card with electrostatic discharge protection
US7659608B2 (en) * 2006-09-15 2010-02-09 Stats Chippac Ltd. Stacked die semiconductor device having circuit tape
JP2008078367A (ja) * 2006-09-21 2008-04-03 Renesas Technology Corp 半導体装置
US7859814B2 (en) * 2006-10-19 2010-12-28 Littelfuse, Inc. Linear low capacitance overvoltage protection circuit using a blocking diode
US20080106415A1 (en) * 2006-11-08 2008-05-08 Macsema, Inc. Information tag
US7691668B2 (en) * 2006-12-19 2010-04-06 Spansion Llc Method and apparatus for multi-chip packaging
KR101221807B1 (ko) * 2006-12-29 2013-01-14 페어차일드코리아반도체 주식회사 전력 소자 패키지
US8079528B2 (en) * 2007-01-10 2011-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Input/output pads placement for a smart card chip
TWI380427B (en) * 2007-01-16 2012-12-21 Advanced Semiconductor Eng Substrate and the semiconductor package comprising the same
US7709278B2 (en) * 2007-02-26 2010-05-04 Sandisk Corporation Method of making PCB circuit modification from multiple to individual chip enable signals
US7778057B2 (en) * 2007-02-26 2010-08-17 Sandisk Corporation PCB circuit modification from multiple to individual chip enable signals
JP4913640B2 (ja) * 2007-03-19 2012-04-11 ルネサスエレクトロニクス株式会社 半導体装置
JP5137179B2 (ja) * 2007-03-30 2013-02-06 ルネサスエレクトロニクス株式会社 半導体装置
TW200846797A (en) * 2007-05-28 2008-12-01 Wen-Jyh Sah Circuit board and display apparatus
CN101689252A (zh) * 2007-06-15 2010-03-31 松下电器产业株式会社 存储卡及其制造方法
US8399973B2 (en) * 2007-12-20 2013-03-19 Mosaid Technologies Incorporated Data storage and stackable configurations
US7867819B2 (en) * 2007-12-27 2011-01-11 Sandisk Corporation Semiconductor package including flip chip controller at bottom of die stack
TWI421996B (zh) * 2008-01-10 2014-01-01 Ind Tech Res Inst 靜電放電防護架構
JP2009266258A (ja) 2008-04-22 2009-11-12 Hitachi Ltd 半導体装置
US8816486B2 (en) * 2008-05-12 2014-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for 3D integrated circuit
DE102008024479A1 (de) * 2008-05-21 2009-12-03 Epcos Ag Elektrische Bauelementanordnung
JP2010003290A (ja) * 2008-05-22 2010-01-07 Panasonic Corp リムーバブルメモリカード
EP2133915A1 (de) * 2008-06-09 2009-12-16 Micronas GmbH Halbleiteranordnung mit besonders gestalteten Bondleitungen und Verfahren zum Herstellen einer solchen Anordnung
JP5253901B2 (ja) 2008-06-20 2013-07-31 株式会社東芝 メモリシステム
JP2010021449A (ja) * 2008-07-11 2010-01-28 Toshiba Corp 半導体装置
TW201007917A (en) * 2008-08-05 2010-02-16 Kun Yuan Technology Co Ltd Method for fabricating package structure of stacked chips
KR20100021856A (ko) * 2008-08-18 2010-02-26 삼성전자주식회사 관통 전극을 갖는 반도체장치의 형성방법 및 관련된 장치
USD794641S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD794643S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD794034S1 (en) * 2009-01-07 2017-08-08 Samsung Electronics Co., Ltd. Memory device
USD795262S1 (en) * 2009-01-07 2017-08-22 Samsung Electronics Co., Ltd. Memory device
USD794642S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
USD795261S1 (en) * 2009-01-07 2017-08-22 Samsung Electronics Co., Ltd. Memory device
USD794644S1 (en) * 2009-01-07 2017-08-15 Samsung Electronics Co., Ltd. Memory device
US20100182092A1 (en) * 2009-01-19 2010-07-22 Tremblay John C Power sensitive variable attenuator
KR101555637B1 (ko) * 2009-03-27 2015-09-24 삼성전자주식회사 스마트 카드
KR20100109243A (ko) * 2009-03-31 2010-10-08 삼성전자주식회사 반도체 패키지
KR20100129600A (ko) * 2009-06-01 2010-12-09 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 장치
JP2010288233A (ja) * 2009-06-15 2010-12-24 Toshiba Corp 暗号処理装置
US8476749B2 (en) * 2009-07-22 2013-07-02 Oracle America, Inc. High-bandwidth ramp-stack chip package
JP2011048756A (ja) * 2009-08-28 2011-03-10 Toshiba Corp メモリモジュール
USD628202S1 (en) 2009-10-20 2010-11-30 Sandisk Corporation MicroSD memory card with different color surfaces
US8690283B2 (en) 2009-10-20 2014-04-08 Sandisk Il Ltd. Method and system for printing graphical content onto a plurality of memory devices and for providing a visually distinguishable memory device
USD638431S1 (en) 2009-10-20 2011-05-24 Sandisk Corporation MicroSD memory card with a semi-transparent color surface
JP5297992B2 (ja) 2009-12-15 2013-09-25 ルネサスエレクトロニクス株式会社 外部記憶装置
JP5413189B2 (ja) * 2009-12-28 2014-02-12 ソニー株式会社 カード型装置
JP2012043372A (ja) * 2010-08-23 2012-03-01 Fujitsu Component Ltd カードモジュール及びカードモジュールの製造方法
TWI452665B (zh) 2010-11-26 2014-09-11 矽品精密工業股份有限公司 具防靜電破壞及防電磁波干擾之封裝件及其製法
US8681546B2 (en) * 2011-02-22 2014-03-25 Apple Inc. Variable impedance control for memory devices
FR2975528B1 (fr) * 2011-05-17 2014-02-28 Alstom Transport Sa Dispositif d'isolation electrique d'un plan conducteur presentant un premier potentiel electrique par rapport a un deuxieme potentiel, comprenant des moyens de diminution de la valeur du champ electrostatique en un point du bord peripherique du plan conducteur
JP2013030712A (ja) * 2011-07-29 2013-02-07 Toshiba Corp 半導体モジュールおよび半導体モジュールの製造方法
US8368192B1 (en) * 2011-09-16 2013-02-05 Powertech Technology, Inc. Multi-chip memory package with a small substrate
KR101900423B1 (ko) * 2011-09-19 2018-09-21 삼성전자주식회사 반도체 메모리 장치
US9082632B2 (en) 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
JP5740372B2 (ja) * 2012-09-12 2015-06-24 株式会社東芝 半導体メモリカード
KR101540147B1 (ko) * 2012-10-31 2015-07-28 삼성전기주식회사 오작동 방지 기능이 구비된 전력 모듈 및 그 제어 방법
KR102084553B1 (ko) 2013-01-03 2020-03-04 삼성전자주식회사 메모리 시스템
TW201507076A (zh) * 2013-08-02 2015-02-16 Toshiba Kk 半導體裝置
US20150049448A1 (en) * 2013-08-13 2015-02-19 Kabushiki Kaisha Toshiba Semiconductor device
JP6235423B2 (ja) * 2014-06-30 2017-11-22 東芝メモリ株式会社 半導体装置
KR101608226B1 (ko) * 2014-11-20 2016-04-14 주식회사 아모텍 감전보호소자 및 이를 구비한 휴대용 전자장치
KR20160068546A (ko) * 2014-12-05 2016-06-15 에스케이하이닉스 주식회사 반도체 장치의 입력 회로 및 이를 이용한 반도체 시스템
DE102016205966A1 (de) * 2016-04-11 2017-10-12 Zf Friedrichshafen Ag Elektronische Einheit mit ESD-Schutzanordnung
JP6790705B2 (ja) * 2016-10-13 2020-11-25 セイコーエプソン株式会社 回路装置、発振器、電子機器及び移動体
US9953930B1 (en) * 2016-10-20 2018-04-24 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
KR102440366B1 (ko) * 2018-01-04 2022-09-05 삼성전자주식회사 메모리 카드 및 이를 포함하는 전자 장치
JP2020053655A (ja) * 2018-09-28 2020-04-02 キオクシア株式会社 半導体装置及び半導体装置の製造方法
US11166363B2 (en) * 2019-01-11 2021-11-02 Tactotek Oy Electrical node, method for manufacturing electrical node and multilayer structure comprising electrical node
TWI681695B (zh) 2019-01-31 2020-01-01 瑞昱半導體股份有限公司 可避免搭配運作的記憶體晶片效能降級的信號處理電路
US10892236B2 (en) * 2019-04-30 2021-01-12 Qualcomm Incorporated Integrated circuit having a periphery of input/output cells
FR3102642B1 (fr) * 2019-10-23 2022-07-15 Safran Electronics & Defense Carte électronique comprenant un premier plan de masse et un deuxième plan de masse
CN110867435A (zh) * 2019-10-30 2020-03-06 北京新忆科技有限公司 存储器
US11329035B2 (en) * 2020-04-16 2022-05-10 International Business Machines Corporation Tetherless chip module

Family Cites Families (73)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2567970B1 (fr) 1984-07-23 1989-04-28 Normetex Pompe a vide integralement seche et etanche a mouvement rectiligne de compression alternative
US4918631A (en) * 1984-09-07 1990-04-17 Casio Computer Co., Ltd. Compact type electronic information card
JPS61193283A (ja) 1985-02-20 1986-08-27 Matsushita Electric Ind Co Ltd Ｉｃカ−ド
JPH0755587B2 (ja) 1985-10-21 1995-06-14 日立マクセル株式会社 Ｉｃカ−ド
JPH0682405B2 (ja) 1986-01-14 1994-10-19 カシオ計算機株式会社 テストプログラム起動方式
JPH06104394B2 (ja) * 1986-06-11 1994-12-21 株式会社東芝 携帯可能記憶媒体
JPS63149191A (ja) * 1986-12-15 1988-06-21 日立マクセル株式会社 Ｉｃカ−ド
US4861656A (en) * 1986-12-24 1989-08-29 Tdk Corporation Optical recording medium
JPS63211049A (ja) 1987-02-27 1988-09-01 Toshiba Corp 携帯可能電子装置
JPS6444171A (en) 1987-08-12 1989-02-16 Ricoh Kk Picture signal processor
US4896058A (en) * 1988-04-26 1990-01-23 North American Philips Corp. TTL circuit having ramped current output
US5048510A (en) 1988-08-29 1991-09-17 American Medical Systems, Inc. Inflatable penile prosthesis with satellite reservoir
JPH02240792A (ja) * 1989-03-15 1990-09-25 Matsushita Electric Ind Co Ltd Ｉｃカード用端末装置
JPH02249088A (ja) 1989-03-22 1990-10-04 Toshiba Corp メモリカードシステム
JPH03144823A (ja) * 1989-10-31 1991-06-20 N T T Data Tsushin Kk Ｉｃカードとホスト装置間の通信制御装置
JP3104795B2 (ja) 1990-04-26 2000-10-30 株式会社日立製作所 半導体装置及びその製造方法
EP0454447A3 (en) 1990-04-26 1993-12-08 Hitachi Ltd Semiconductor device assembly
JPH04302164A (ja) 1991-03-29 1992-10-26 Fujitsu Ltd 半導体装置
JPH0521714A (ja) 1991-07-10 1993-01-29 Fujitsu Ltd 過電圧保護回路
JP3006208B2 (ja) 1991-08-23 2000-02-07 株式会社村田製作所 チップ型バリスタの製造方法
JPH05324949A (ja) * 1992-05-20 1993-12-10 Mitsubishi Electric Corp Ｉｃカード入出力制御回路
FR2694840B1 (fr) * 1992-08-13 1994-09-09 Commissariat Energie Atomique Module multi-puces à trois dimensions.
CH686325A5 (de) * 1992-11-27 1996-02-29 Esec Sempac Sa Elektronikmodul und Chip-Karte.
GB9307623D0 (en) * 1993-04-13 1993-06-02 Jonhig Ltd Data writing to eeprom
JPH07271937A (ja) 1994-03-29 1995-10-20 Sony Corp 情報カード
US5451763A (en) * 1994-07-05 1995-09-19 Alto Corporation Personal medical IC card and read/write unit
JPH0830747A (ja) * 1994-07-20 1996-02-02 Sony Corp メモリカード
JPH08129627A (ja) 1994-11-01 1996-05-21 Fujitsu Ltd メモリカード及び集積回路
JP3559322B2 (ja) 1994-11-14 2004-09-02 株式会社東芝 薄型複合ｉｃカードの製造方法
JPH08167017A (ja) * 1994-12-14 1996-06-25 Mitsubishi Electric Corp Ｉｃカード
JP3059349B2 (ja) 1994-12-19 2000-07-04 シャープ株式会社 Ｉｃカード、及びフラッシュメモリの並列処理方法
JPH08190615A (ja) 1995-01-09 1996-07-23 Seiko Epson Corp メモリーカード
US5684291A (en) * 1995-06-01 1997-11-04 American Express Trs Refundable prepaid telephone card
US5506499A (en) * 1995-06-05 1996-04-09 Neomagic Corp. Multiple probing of an auxilary test pad which allows for reliable bonding to a primary bonding pad
WO1997004376A1 (en) * 1995-07-20 1997-02-06 Dallas Semiconductor Corporation Secure module with microprocessor and co-processor
JP2734424B2 (ja) 1995-08-16 1998-03-30 日本電気株式会社 半導体装置
US6002177A (en) * 1995-12-27 1999-12-14 International Business Machines Corporation High density integrated circuit packaging with chip stacking and via interconnections
JPH09282900A (ja) * 1996-04-11 1997-10-31 Oki Electric Ind Co Ltd メモリモジュール
US5815426A (en) * 1996-08-13 1998-09-29 Nexcom Technology, Inc. Adapter for interfacing an insertable/removable digital memory apparatus to a host data part
US5837153A (en) * 1997-01-15 1998-11-17 Kawan; Joseph C. Method and system for creating and using a logotype contact module with a smart card
JP4100732B2 (ja) 1997-01-22 2008-06-11 ローム株式会社 半導体装置
JPH10203066A (ja) * 1997-01-28 1998-08-04 Hitachi Ltd 非接触ｉｃカード
JPH10214232A (ja) * 1997-01-30 1998-08-11 Rohm Co Ltd Ｉｃカードおよびｉｃカードの運用方法
JP4212068B2 (ja) * 1997-05-19 2009-01-21 ローム株式会社 Ｉｃカードおよびｉｃチップモジュール
US5987357A (en) 1997-07-30 1999-11-16 Intermedics Inc. Stackable microelectronic components with self-addressing scheme
GB9720148D0 (en) * 1997-09-22 1997-11-26 Innes John Centre Innov Ltd Gene silencing materials and methods
JP3901811B2 (ja) * 1997-10-15 2007-04-04 カルソニックカンセイ株式会社 積算装置および積算方法
JPH11168185A (ja) * 1997-12-03 1999-06-22 Rohm Co Ltd 積層基板体および半導体装置
JP3481444B2 (ja) 1998-01-14 2003-12-22 シャープ株式会社 半導体装置及びその製造方法
JP2865102B2 (ja) 1998-01-19 1999-03-08 株式会社日立製作所 マルチチップモジュール
JPH11273400A (ja) 1998-03-24 1999-10-08 Hitachi Ltd 記憶装置
JPH11296430A (ja) 1998-04-08 1999-10-29 Hitachi Ltd 記憶装置およびフラッシュメモリ
US6315195B1 (en) * 1998-04-17 2001-11-13 Diebold, Incorporated Transaction apparatus and method
US6040622A (en) 1998-06-11 2000-03-21 Sandisk Corporation Semiconductor package using terminals formed on a conductive layer of a circuit board
WO2000007143A1 (fr) * 1998-07-31 2000-02-10 Matsushita Electronics Corporation Element portable a utilisation bidirectionnelle, systeme de communication, procede de communication, terminal, support lisible par un ordinateur et comportant un programme enregistre
JP4097403B2 (ja) 1998-12-02 2008-06-11 株式会社ルネサステクノロジ 半導体装置
US7093991B2 (en) * 1999-05-25 2006-08-22 Silverbrook Research Pty Ltd Combined printer and binder
JP3822768B2 (ja) 1999-12-03 2006-09-20 株式会社ルネサステクノロジ Ｉｃカードの製造方法
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
JP3768761B2 (ja) * 2000-01-31 2006-04-19 株式会社日立製作所 半導体装置およびその製造方法
CN1218276C (zh) * 2000-04-28 2005-09-07 株式会社日立制作所 集成电路卡
US6858925B2 (en) * 2001-04-02 2005-02-22 Renesas Technology Corp. Semiconductor device and a method of manufacturing the same
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US6843421B2 (en) * 2001-08-13 2005-01-18 Matrix Semiconductor, Inc. Molded memory module and method of making the module absent a substrate support
JP4564215B2 (ja) * 2001-09-26 2010-10-20 株式会社東芝 フラッシュメモリ書き替え回路、ｉｃカード用ｌｓｉ、ｉｃカード及びフラッシュメモリ書き替え方法
US6731011B2 (en) * 2002-02-19 2004-05-04 Matrix Semiconductor, Inc. Memory module having interconnected and stacked integrated circuits
JP4497874B2 (ja) * 2002-12-13 2010-07-07 株式会社ルネサステクノロジ 半導体集積回路及びｉｃカード
US20050067694A1 (en) * 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
US7064430B2 (en) * 2004-08-31 2006-06-20 Stats Chippac Ltd. Stacked die packaging and fabrication method
US20060267173A1 (en) * 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US20070287824A1 (en) * 2006-06-08 2007-12-13 Johnson Mitchell T Waterbased polyurethane floor coating composition
JP4302164B2 (ja) 2006-12-15 2009-07-22 三洋電機株式会社 照明装置及び投写型映像表示装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7821759B2 (en) 2004-11-30 2010-10-26 Tdk Corporation Surge absorption circuit
US7230327B2 (en) 2004-12-01 2007-06-12 Oki Electric Industry Co., Ltd. IC card
US7389937B2 (en) 2004-12-15 2008-06-24 Kabushiki Kaisha Toshiba Card-shaped memory device incorporating IC card function
US7576965B2 (en) 2005-07-29 2009-08-18 Tdk Corporation Surge absorption element and surge absorption circuit
JP2008084263A (ja) * 2006-09-29 2008-04-10 Renesas Technology Corp メモリカードおよびその製造方法
US7916512B2 (en) 2007-02-01 2011-03-29 Samsung Electronics Co., Ltd. Memory module having high data processing rate
US8174861B2 (en) 2007-02-01 2012-05-08 Samsung Electronics Co., Ltd. Memory module having high data processing rate
US8446750B2 (en) 2007-02-01 2013-05-21 Samsung Electronics Co., Ltd. Memory module using optical signal
US8625323B2 (en) 2007-02-01 2014-01-07 Samsung Electronics Co., Ltd. Memory module having high data processing rate
JP2013025691A (ja) * 2011-07-25 2013-02-04 Japan Radio Co Ltd カード型電子装置
JP2018202026A (ja) * 2017-06-08 2018-12-27 株式会社オリンピア 遊技機
WO2022201566A1 (ja) * 2021-03-23 2022-09-29 キオクシア株式会社 メモリデバイス

Also Published As

Publication number Publication date
US7538418B2 (en) 2009-05-26
KR100750944B1 (ko) 2007-08-22
KR20050121642A (ko) 2005-12-27
KR20050121643A (ko) 2005-12-27
US20100277963A1 (en) 2010-11-04
US6573567B1 (en) 2003-06-03
US20010011766A1 (en) 2001-08-09
KR100685270B1 (ko) 2007-02-22
US7224052B2 (en) 2007-05-29
US7547961B2 (en) 2009-06-16
JP3822768B2 (ja) 2006-09-20
KR20050121647A (ko) 2005-12-27
KR100883243B1 (ko) 2009-02-10
KR100859389B1 (ko) 2008-09-22
US6431456B2 (en) 2002-08-13
US7267287B2 (en) 2007-09-11
US8018038B2 (en) 2011-09-13
US20070102799A1 (en) 2007-05-10
KR20050121645A (ko) 2005-12-27
KR20050121648A (ko) 2005-12-27
KR20080010370A (ko) 2008-01-30
KR100750945B1 (ko) 2007-08-22
US20070102798A1 (en) 2007-05-10
KR100845065B1 (ko) 2008-07-09
TW503464B (en) 2002-09-21
US20070102530A1 (en) 2007-05-10
US7768110B2 (en) 2010-08-03
KR20050121646A (ko) 2005-12-27
KR100883242B1 (ko) 2009-02-10
KR100871959B1 (ko) 2008-12-08
US20030209793A1 (en) 2003-11-13
KR20080092316A (ko) 2008-10-15
KR100900106B1 (ko) 2009-06-01
KR20050121644A (ko) 2005-12-27
KR100749398B1 (ko) 2007-08-14
US20080023562A1 (en) 2008-01-31
KR20010060270A (ko) 2001-07-06

Similar Documents

Publication Publication Date Title
JP3822768B2 (ja) Ｉｃカードの製造方法
US8274141B2 (en) Semiconductor memory card and semiconductor memory device
KR100809142B1 (ko) Ｉｃ 카드
JP2006164302A (ja) 不揮発性記憶装置
WO2005053025A1 (ja) 半導体集積回路装置
JP4837924B2 (ja) 静電気放電防止のための半導体素子及び方法
JP2006351664A (ja) 半導体装置
JP2008305429A (ja) 不揮発性記憶装置
JP4680259B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20051025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20060613

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060623

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100630

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110630

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110630

Year of fee payment: 5

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110630

Year of fee payment: 5

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120630

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120630

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130630

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130630

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140630

Year of fee payment: 8

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees